JP6290457B2 - 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 - Google Patents

半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 Download PDF

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Description

本発明は、複数のパワー半導体デバイスにより構成されるパワー半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車、ならびに鉄道車両に関する。
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
ＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、チャネル寄生抵抗である。低耐圧の６００Ｖ耐圧のＤＭＯＳでは、チャネル寄生抵抗が寄生抵抗の主因であり、高耐圧の３３００Ｖ耐圧のＤＭＯＳにおいても、ドリフト抵抗の次に高い。したがって、このチャネル寄生抵抗の低減がＳｉＣパワーＭＩＳＦＥＴには必要となる。
チャネル寄生抵抗が高い要因はＤＭＯＳのチャネル面となるＳｉ（０００１）面のチャネル移動度の低さにある。この問題を解決するために、特許文献１には、ＤＭＯＳのｐ型のボディ層の一部、及び、ボディ層の外部に溝を掘るようにトレンチを形成し、実効的なチャネル幅を広くする方法が開示されている。また、チャネル寄生抵抗を低減するために、高チャネル移動度が得られる（１１−２０）面や（１−１００）面の利用が検討されている。（１１−２０）面や（１−１００）面などの高チャネル移動度の面を利用するためには、（０００１）面の基板にトレンチ型構造のＭＯＳを形成する必要がある。しかし、トレンチＭＯＳは、ゲート絶縁膜及びゲートの一部が耐圧を支えるｐ型のボディ層下部だけではなく、ドリフト層直上に形成されるため、ゲート絶縁膜に絶縁耐圧を越える電界が印加され、絶縁破壊に至る。そこで、トレンチ構造を有しながら、ゲート絶縁膜にかかる電界を緩和する試みがなされている。特許文献２には、ｐ型のボディ層の一部をトレンチ下部に形成されたゲート絶縁膜より低い位置に形成することにより、ゲート絶縁膜にかかる電界を緩和する方法が開示されている。
国際公開第２０１０／１１０２４６号 特開２００９−２６０２５３号公報
しかしながら、特許文献１および特許文献２に開示されている技術では、何れもトレンチ構造の一部がｐ型のボディ層の外部に露出する構造であるため、ゲート絶縁膜にかかる電界が通常のＤＭＯＳ構造と比較して高い。したがって、初期耐圧が所望の耐圧以上であったとしても、酸化膜が経時破壊してしまう。そこで本願発明者等は、高チャネル移動度が期待できるトレンチ型でありながら、ゲート絶縁膜にかかる電界をＤＭＯＳ構造並みかそれ以下に抑えることで、高い信頼性も期待できる構造について検討した。
本発明の目的は、高チャネル移動度が期待できるトレンチ構造を用い、かつ、トレンチ下部のゲート絶縁膜にかかる電界をＤＭＯＳ並みかそれ以下に抑えることで、高性能かつ高信頼性を期待できるパワー半導体装置およびその製造方法を提供することにある。ひいては、当該半導体装置を用いた小型・高性能・高信頼化した電力変換装置、および当該電力変換装置を用いた３相モータシステムを提供する。さらには、当該３相モータシステムを用いた自動車および鉄道車両の軽量・高性能・高信頼化を提供する。
本発明では、第１導電型の半導体基板と、半導体基板の裏面側に形成されているドレイン電極と、半導体基板上に形成されている第１導電型のドリフト層と、第１導電型のソース領域と、ドリフト層と電気的に接続している第１導電型の電流拡散層と、ソース領域と電流拡散層とに接している、第１導電型とは反対の第２導電型のボディ層と、ソース領域と、ボディ層と、電流拡散層と、に延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、電流拡散層とゲート電極の間に形成されているゲート絶縁膜保護層層と、を有する半導体装置とすることで、上述の課題を解決する。
本発明によれば、高性能かつ高信頼性のパワー半導体装置を提供することができる。ひいては、電力変換装置、３相モータシステム、自動車、および鉄道車両の高性能化を実現することができる。
本発明の実施の形態１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。 本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。 実施の形態１における半導体装置の製造方法を説明する工程図である。 本発明の実施の形態１による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図６に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図７に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図８に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図８に続く、炭化珪素半導体装置の製造工程中の図９（ａ）の線分ＡＡ’の要部断面図である。 図８に続く、炭化珪素半導体装置の製造工程中の図９（ａ）の線分ＢＢ’の要部断面図である。 図９（ａ）〜（ｃ）に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１０に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１１に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１２に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１３に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１６に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 本発明の実施の形態２によるＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。 本発明の実施の形態２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図１９に続く、炭化珪素半導体装置の要部断面図である。 図２０に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２０に続く、炭化珪素半導体装置の製造工程中の図２１（ａ）の線分ＡＡ’の要部断面図である。 図２０に続く、炭化珪素半導体装置の製造工程中の図２１（ａ）の線分ＢＢ’の要部断面図である。 図２１に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２２に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２３に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２４に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２５に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２６に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２７に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 図２８に続く、炭化珪素半導体装置の製造工程中の要部上面図である。 本発明の実施の形態３による実施の形態１または実施の形態２を搭載した電力変換装置（インバータ）の回路図である。 本発明の実施の形態４による実施の形態１または実施の形態２を搭載した電力変換装置（インバータ）の回路図である。 本発明の実施の形態５による実施の形態１または実施の形態２を搭載した電気自動車の構成図である。 本発明の実施の形態６による実施の形態１または実施の形態２を搭載した昇圧コンバータの回路図である。 本発明の実施の形態７による実施の形態１または実施の形態２を搭載した鉄道車両の構成図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
≪炭化珪素半導体装置≫
本発明の実施の形態１による炭化珪素半導体装置の構造について図１および図２を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。炭化珪素半導体装置を構成するのはＳｉＣパワーＭＩＳＦＥＴである。
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において上記アクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ型のガードリング４が形成されている。
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、およびチャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ６は、平面視においてストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソースおよびボディ層の電位固定層はソース配線用電極２に接続されている。ソース配線用電極２は絶縁膜に設けられているソース開口部７を通じて外部配線と接続されている。ゲート配線用電極８は、ソース配線用電極２と離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極８は、ゲート開口部５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２を用いて説明する。
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１０１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１０１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０２が形成されており、ｎ＋型のＳｉＣ基板１０１とｎ−型のエピタキシャル層１０２とからＳｉＣエピタキシャル基板１０４が構成されている。ｎ−型のエピタキシャル層１０２はドリフト層として機能する。ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜５０μｍ程度である。
エピタキシャル層１０２の表面から所定の深さを有して、エピタキシャル層１０２内にはｐ型のボディ層（ウェル領域）１０５が形成されている。
図示は省略するが、ｐ＋＋型のボディ層電位固定領域１０６が形成されている。
さらに、エピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内には窒素を不純物とするｎ＋型のソース領域１０７が形成されている。
ｐ型のボディ層１０５とｐ型のボディ層１０５に挟まれたエピタキシャル層１０２には、エピタキシャル層１０２の表面から所定の深さを有して、ｎ型の電流拡散層１０８−Ａが形成されている。また、ｐ型のボディ層１０５とｐ型のボディ層１０５に挟まれたエピタキシャル層１０２には、エピタキシャル層１０２の表面から所定の深さを有して、ｐ＋型のゲート絶縁膜保護層１０８−Ｂが形成されている。
ｎ＋型のソース領域１０７から、ｐ型のボディ層１０５を渡って、ｎ型の電流拡散層１０８−Ａおよびｐ型のゲート絶縁膜保護層１０８−Ｂにかかるように延在するトレンチ１０９が形成されている。トレンチ１０９の底面はｐ型のボディ層１０５に接している。トレンチ１０９の表面と、ｐ型のボディ層１０５の表面と、ｐ型のゲート絶縁膜保護層１０８−Ｂと、ｐ型のボディ層１０５に挟まれたエピタキシャル層１０２の表面とには、ゲート絶縁膜１１０（図２では図示せず。）が形成されている。ゲート絶縁膜１１０上には、ｐ型のボディ層１０５に挟まれたエピタキシャル層１０２上を除いて、ゲート電極１１１が形成されている。
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．１〜０．６μｍ程度である。一方、ｎ＋型の電流拡散層領域１０８−Ａのエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．７μｍ程度である。ｐ＋型のゲート絶縁膜保護層１０８−Ｂのエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．３μｍ程度である。トレンチ１０９のエピタキシャル層１０２の表面からの深さ（第６深さ）は、ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）よりも浅く、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチのチャネル幅に並行な方向の長さは、例えば０．１〜２μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜２μｍ程度である。図示は省略するがｐ＋＋型のボディ層電位固定領域１０６のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．１〜０．３μｍ程度である。
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ−型のエピタキシャル層１０２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋＋型のソース領域１０７の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ型の電流拡散領域１０８−Ａの不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｐ＋型のゲート絶縁膜保護層１０８−Ｂの不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。図示は省略するがｐ＋＋型のボディ層電位固定領域１０６の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
チャネル領域はトレンチ１０９の表面およびトレンチ１０９にはさまれたｐ型のボディ層１０５の表面である。ＪＦＥＴ領域はｐ型のボディ層１０５にはさまれた領域である。
チャネル領域上にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上にはゲート電極１１１が形成されている。ただし、ゲート電極１１１はＪＦＥＴ領域上には形成されず、ＪＦＥＴ領域側のゲート電極１１１の端部は、ボディ層１０５からトレンチ１０９の長手方向、すなわちトレンチ１０９のチャネル方向に延伸して形成されているｐ＋型のゲート絶縁膜保護層１０８−Ｂ上にある。
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、前述の図２を用いて説明する。
前述の図２に示すように、トレンチ１０９の側面がチャネル領域となるため、ＳｉＣエピタキシャル基板１０４の表面のチャネル領域と比較して高いチャネル移動度が期待できる。また、トレンチ１０９を形成することによって、トレンチを形成しない通常のＤＭＯＳ構造と比較してチャネル幅が大きくなり、高い電流密度が期待できる。また、トレンチはｐ型のボディ層１０５内にのみ形成されるので、ｐ型のボディ層から露出した部分がある通常のトレンチ型ＭＯＳ構造と比較して、耐圧保持時にトレンチ表面に形成されたゲート絶縁膜にかかる電界を大幅に緩和することができる。また本実施の形態では、隣り合うチャネル領域に挟まれた領域で、ｎ型の電流拡散層１０８−Ａとゲート電極１１１の間に、ｐ＋型のゲート絶縁膜保護層１０８−Ｂが設けられている。これにより、ｎ型の電流拡散層１０８−Ａ近傍の酸化膜電界を大幅に緩和することができる。さらに、本実施の形態においては、ゲート電極１１１の端部が、ｐ＋型のゲート絶縁膜保護層１０８−Ｂの上方に形成されている。したがって、ＪＦＥＴ領域上にゲート電極１１１は形成されず、耐圧保持時にかかるＪＦＥＴ領域上の酸化膜電界を通常のＤＭＯＳ構造と比較してさらに大幅に緩和することが可能である。
以上より、高チャネル移動度と広いチャネル幅を有することで、通常のトレンチ型ＭＯＳ構造並みの高い電流密度を現実しながら、高い絶縁膜信頼性を得ることができるため、通常のＤＭＯＳ構造よりも高信頼なＳｉＣパワーＭＯＳＦＥＴを提供することが可能である。さらにＪＦＥＴ領域上にゲート電極１１１が形成されず、ｎ−型のエピタキシャル層１０２との電気的な容量を持つ面積が小さい。したがって、スイッチング時に生じるミラー効果を低減し、スイッチング損失を下げることが可能である。よって、通常のＤＭＯＳ構造よりも低い導通損失とスイッチング損失を提供することが可能である。
≪炭化珪素半導体装置の製造方法≫
本発明の実施の形態１による炭化珪素半導体装置の製造方法について図３〜図１７を用いて工程順に説明する。図３は実施の形態１における半導体装置の製造方法を説明する工程図である。図４〜図８、図９（ｂ）〜図１７は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す要部断面図である。図９（ａ）はＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。
＜工程Ｐ１＞
まず、図４に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１を用意する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０１の表面はＳｉ面またはＣ面のどちらでもよい。
次に、ｎ＋型のＳｉＣ基板１０１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０２を形成する。ｎ−型のエピタキシャル層１０２には、ｎ＋型のＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０１およびｎ−型のエピタキシャル層１０２からなるＳｉＣエピタキシャル基板１０４が形成される。
＜工程Ｐ２＞
次に、ｎ＋型のＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第７深さ）を有して、ｎ＋型のＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、図５に示すように、ｎ−型のエピタキシャル層１０２の表面上に、マスクＭ１を形成する。マスクＭ１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスクＭ１の幅は、例えば１．０〜５．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜を用いることができる。
次に、マスクＭ１越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０２の素子形成領域にｐ型のボディ層１０５を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のフローティング・フィールド・リミッティング・リング３を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）構造であってもよい。
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
次に、図６に示すように、マスクＭ１を除去した後、マスクＭ２を例えば、レジスト膜で形成する。マスクＭ２の厚さは、例えば０．５〜３μｍ程度である。マスクＭ２には、後の工程においてｐ型のボディ層１０５の電位を固定するｐ＋＋型のボディ層の電位固定領域１０６が形成される領域のみに開口部分が設けられている。
次に、マスクＭ２越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ＋＋型のボディ層の電位固定領域１０６を形成する。ｐ＋＋型のボディ層電位固定領域１０６のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．１〜０．３μｍ程度である。ｐ＋＋型のボディ層の電位固定領域１０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、図７に示すように、マスクＭ２を除去した後、マスクＭ３を例えば、レジスト膜で形成する。マスクＭ３の厚さは、例えば０．５〜３μｍ程度である。マスクＭ３には、後の工程においてｎ＋＋型のソース領域１０７が形成される領域に開口部分が設けられている。また、図示は省略するが、マスクＭ３には、フローティング・フィールド・リミッティング・リング３の外周にガードリング４が形成される領域にも開口部が設けられている。
次に、マスクＭ３越しに、エピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域１０７を形成し、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する。ｎ＋＋型のソース領域１０７およびｎ＋＋型のガードリング４のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．１〜０．６μｍ程度である。また、ｎ＋＋型のソース領域１０７およびｎ＋＋型のガードリング４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、図８に示すように、マスクＭ３を除去した後、マスクＭ４を例えば、レジスト膜で形成する。マスクＭ４の厚さは、例えば０．５〜３μｍ程度である。マスクＭ４には、後の工程においてｎ＋型の電流拡散領域１０８が形成される領域に開口部分が設けられている。
次に、マスクＭ４越しに、エピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の電流拡散領域１０８−Ａを形成する。ｎ＋型の電流拡散領域１０８−Ａのエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．７μｍ程度である。また、ｎ＋型の電流拡散領域１０８−Ａの不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
次に、マスクＭ４越しに、エピタキシャル層１０２にｐ型不純物として、アルミニウム原子（Ａｌ）をイオン注入して、素子形成領域にｐ＋型のゲート絶縁膜保護領域１０８−Ｂを形成する。ｐ＋型のゲート絶縁膜保護領域１０８−Ｂのエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．３μｍ程度である。また、ｐ＋型のゲート絶縁膜保護領域１０８−Ｂの不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
＜工程Ｐ３＞
次に、マスクＭ４を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分間程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
＜工程Ｐ４＞
次に、図９（ａ）〜（ｃ）に示すように、マスクＭ５を例えば、レジスト膜で形成する。図９（ａ）は要部上面図、図９（ｂ）は図９（ａ）の線分ＡＡ’の要部断面図、図９（ｃ）は図９（ａ）の線分ＢＢ’の要部断面図である。マスクＭ５の厚さは、例えば０．５〜３μｍ程度である。マスクＭ５には、後の工程においてトレンチ１０９が形成される領域に開口部分が設けられている。
次にドライエッチングプロセスを用いてｎ＋＋型のソース領域１０７と、ｐ型のボディ層１０５と、ｎ＋型の電流拡散領域１０８−Ａと、ｐ＋型のゲート絶縁膜保護領域１０８−Ｂと、に延在するトレンチ１０９を形成する。形成するトレンチの深さは、ｐ型のボディ層１０５の深さよりも浅く、かつｐ＋型のゲート絶縁膜保護領域１０８−Ｂの深さよりも深い。形成するトレンチの深さは、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチのチャネル幅に並行な方向の長さは、例えば０．１〜１μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜１μｍ程度である。
＜工程Ｐ５＞
次に、図１０に示すように、マスクＭ５を除去した後、エピタキシャル層１０２の表面およびトレンチ１０９表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
次に、図１１に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
次に、図１２に示すように、マスクＭ６（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。この時、ｐ型のボディ層１０５に挟まれたＪＦＥＴ領域上の多結晶珪素（Ｓｉ）膜１１１Ａは除去する。
次に、図示は省略するが、マスクＭ６を除去した後、ゲート電極１１１をライト酸化する、例えば、条件として、ドライ酸化９００℃、３０分程度である。
＜工程Ｐ６＞
次に、図１３に示すように、エピタキシャル層１０２の表面上に、ゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
次に、図１４に示すように、マスクＭ７（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６に達する開口部ＣＮＴ＿Ｓを形成する。
次に、図１５に示すように、マスクＭ７を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に金属シリサイド層１１３を形成する。
まず、図示は省略するが、エピタキシャル層１０２の表面上に、層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜として、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において第１金属膜とエピタキシャル層１０２とを反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
次に、図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇを形成する。
次に、図１６に示すように、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部ＣＮＴ＿Ｓ、ならびにゲート電極１１１に達する開口部ＣＮＴ＿Ｇ（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇを通して電気的に接続するゲート配線用電極８と、を形成する。
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。
次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
次に、図１７に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５〜１μｍ堆積させて形成する。
その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
このように、本実施の形態１によれば、トレンチ１０９の側面がチャネル領域となるため、例えば４°オフＳｉ（０００１）面基板を用いた場合、（１１−２０）面や（１−１００）面をチャネル面として利用することができる。したがって、ＳｉＣ基板（基板）１０１表面のチャネル領域と比較して高いチャネル移動度が期待できる。また、トレンチ１０９を形成することによって、トレンチを形成しない通常のＤＭＯＳ構造と比較してチャネル幅が大きくなり、高い電流密度が期待できる。さらに、トレンチ１０９はｐ型のボディ層１０５の深さよりも浅い範囲内に形成され、また、トレンチ１０９の底面の下方はｐ型のボディ層に囲まれている。したがって、本実施の形態では、ｐ型のボディ層から露出した部分がある通常のトレンチ型ＭＯＳ構造と比較して、耐圧保持時にトレンチ表面に形成されたゲート絶縁膜にかかる電界を大幅に緩和することができる。また本実施の形態では、ｎ型の電流拡散層１０８−Ａとゲート電極１１１の間に、ｐ＋型のゲート絶縁膜保護層１０８−Ｂが設けられている。これにより、ｎ型の電流拡散層１０８−Ａ近傍の酸化膜電界を大幅に緩和することができる。さらに、本実施の形態においては、ゲート電極１１１の端部が、ｐ＋型のゲート絶縁膜保護層１０８−Ｂの上方に形成されている。したがって、オフ時にかかるゲート絶縁膜電界を通常のＤＭＯＳ構造と比較してさらに大幅に緩和することが可能である。また、本実施の形態では、ゲート電極１１１とｎ−型のエピタキシャル層１０２との間の電気的な容量を減らすことが可能であり、導通損失だけでなく、スイッチング損失も低減することが可能である。以上より、通常のＤＭＯＳ構造よりも低損失で高信頼な炭化珪素半導体装置およびその製造方法を提供することができる。
本実施の形態２と前述した実施の形態１との相違点は、図１８のＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図に示すように、隣り合うチャネル領域の間のＪＦＥＴ領域の全体を電流拡散領域１０８−Ａ、ゲート絶縁膜保護領域１０８−Ｂ、及びゲート電極１１１が覆っている点である。ゲート電極１１１がＪＦＥＴ領域の全体を覆う構造であるため、チップ上のゲート電極１１１の面積が広がり、ゲート抵抗を低減することが可能である。さらに、ゲート絶縁膜保護領域１０８−ＢがＪＦＥＴ領域の全体を覆うことにより、オフ時にかかるゲート絶縁膜電界を低減することが可能である。
また、ゲート絶縁膜保護領域１０８−Ｂが存在するので、ＪＦＥＴ領域でゲート電極１１１とｎ−型のエピタキシャル層１０２とが対向することなく、ゲート電極１１１とｎ−型のエピタキシャル層１０２との間の電気的な容量を減らすことが可能であり、スイッチング損失が新たに生じることもない。したがって、実施の形態２は実施の形態１と比較して、損失と信頼性を維持しながら、ゲート抵抗を下げることが可能であり、さらなる高速スイッチングが可能となる。
≪炭化珪素半導体装置の製造方法≫
本実施の形態２による炭化珪素半導体装置の製造方法について図１９〜図２９を用いて工程順に説明する。図１９〜図２９に、本実施の形態の炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す。
前述した実施の形態１と同様にして、図１９に示すように、ｎ＋型のＳｉＣ基板（基板）１０１の表面（第１主面）上にｎ−型のエピタキシャル層１０２を形成して、ｎ＋型のＳｉＣ基板１０１とｎ−型のエピタキシャル層１０２とからなるＳｉＣエピタキシャル基板１０４を形成する。ｎ＋型のＳｉＣ基板１０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層１０２の不純物濃度は、１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板１０１の裏面（第２主面）にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、マスク越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、エピタキシャル層１０２の素子形成領域にｐ型のボディ層１０５を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のフローティング・フィールド・リミッティング・リングを形成する。ｐ型のボディ層１０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
次に、マスク越しに、エピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、ｐ型のボディ層１０５内にｐ＋＋型のボディ層の電位固定領域１０６を形成する。ｐ＋＋型のボディ層の電位固定領域１０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、マスク越しに、エピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域１０７を形成する（図示は省略）。ｎ＋＋型のソース領域１０７の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。その後、マスクを除去する。
次に、図２０に示すように、マスクＭ４’を例えば、レジスト膜で形成する。マスクＭ４’の厚さは、例えば０．５〜３μｍ程度である。マスクＭ４’には、後の工程においてｎ＋型の電流拡散領域１０８が形成される領域に開口部分が設けられている。
次に、マスクＭ４’越しに、エピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の電流拡散領域１０８−Ａを形成する。ｎ＋型の電流拡散領域１０８−Ａのエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．７μｍ程度である。また、ｎ＋型の電流拡散領域１０８−Ａの不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。実施の形態１との違いは、ＪＦＥＴ領域全面にｎ＋型の電流拡散領域１０８−Ａを形成する点である。
次に、マスクＭ４’越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物として、アルミニウム原子（Ａｌ）をイオン注入して、素子形成領域にｐ＋型のゲート絶縁膜保護領域１０８−Ｂを形成する。ｐ＋型のゲート絶縁膜保護領域１０８−Ｂのエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．３μｍ程度である。また、ｐ＋型のゲート絶縁膜保護領域１０８−Ｂの不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。実施の形態１との違いは、ＪＦＥＴ領域全面にｐ＋型のゲート絶縁膜保護領域１０８−Ｂを形成する点である。
次に、マスクＭ４’を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分間程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
次に、図２１（ｂ）および図２１（ｃ）に示すように、マスクＭ５’を例えば、レジスト膜で形成する。図２１（ａ）は要部上面図、図２１（ｂ）は図２１（ａ）の線分ＡＡ’の要部断面図、図２１（ｃ）は図２１（ａ）の線分ＢＢ’の要部断面図である。マスクＭ５’の厚さは、例えば０．５〜３μｍ程度である。マスクＭ５’には、後の工程においてトレンチ１０９が形成される領域に開口部分が設けられている。
次にドライエッチングプロセスを用いてｐ型のボディ層１０５にトレンチ１０９を形成する。トレンチ深さは、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチのチャネル幅に並行な方向の長さは、例えば０．１〜１μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜１μｍ程度である。
次に、図２２に示すように、マスクＭ５’を除去した後、エピタキシャル層１０２の表面およびトレンチ１０９の表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
次に、図２３に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
次に、図２４に示すように、マスクＭ６’（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。次に、図示は省略するが、マスクＭ６’を除去した後、ゲート電極１１１をライト酸化する、例えば、条件として、ドライ酸化９００℃、３０分程度である。
次に、図２５に示すように、エピタキシャル層１０２の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
次に、図２６に示すように、マスクＭ７’（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６に達する開口部ＣＮＴ＿Ｓを形成する。
次に、図２７に示すように、マスクＭ７’を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に金属シリサイド層１１３を形成する。まず、図示は省略するが、エピタキシャル層１０２の表面上に層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において第１金属膜とエピタキシャル層１０２とを反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
次に、図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇを形成する。
次に、図２８に示すように、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部ＣＮＴ＿Ｓ、およびゲート電極１１１に達する開口部ＣＮＴ＿Ｇ（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜として、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、開口部ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇを通して電気的に接続するゲート配線用電極８と、を形成する
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
次に、図２９に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５〜１μｍ堆積させて形成する。
その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
このように、本実施の形態２によれば、実施の形態１と同様に、通常のＤＭＯＳ構造よりも低損失で高信頼な炭化珪素半導体装置およびその製造方法を実現しながら、チップ上のゲート電極１１１の面積が実施の形態１と比較して広く形成されているため、ゲート抵抗を小さくすることが可能である。したがって、さらなる高速スイッチングが可能となる。
前述の実施の形態１において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置および前述の実施の形態２において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置は、電力変換装置に用いることができる。実施の形態３における電力変換装置について図３０を用いて説明する。図３０は実施の形態３における電力変換装置（インバータ）の一例を示す回路図である。
図３０に示すように、インバータ３０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ３０４と、ダイオード３０５とを有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ素子３０４とダイオード３０５とが逆並列に接続されている（下アーム）。つまり、負荷３０１では各単相に２つのＳｉＣＭＩＳＦＥＴ３０４と２つのダイオード３０５が設けられており、３相で６つのスイッチング素子３０４と６つのダイオード３０５が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ３０４のゲート電極には制御回路３０３が接続されており、この制御回路３０３によってＳｉＣＭＩＳＦＥＴ３０４が制御されている。従って、制御回路３０３でインバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
インバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
このように、実施の形態３によれば、ＳｉＣＭＩＳＦＥＴ３０４に、前述の実施の形態１または前述の実施の形態２において説明した半導体装置を用いることにより、例えば、ＳｉＣＭＩＳＦＥＴ３０４が高性能な分、インバータなどの電力変換装置を高性能化することができる。また、ＳｉＣＭＩＳＦＥＴ３０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムを用いることができる。前述の図３０に示した負荷３０１は３相モータであり、インバータ３０２に、前述の実施の形態１または前述の実施の形態２において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
前述の実施の形態１において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置および前述の実施の形態２において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置は、電力変換装置に用いることができる。実施の形態４における電力変換装置について図３１を用いて説明する。図３１は実施の形態４における電力変換装置（インバータ）の一例を示す回路図である。
図３１に示すように、インバータ４０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ４０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣＭＩＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ素子４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ４０４のゲート電極には制御回路４０３が接続されており、この制御回路４０３によってＳｉＣＭＩＳＦＥＴ４０４が制御されている。従って、制御回路４０３でインバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
インバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４の機能について以下に説明する。本実施の形態でも、ＳｉＣＭＩＳＦＥＴの機能の１つとして、実施の形態３と同様にパルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施の形態では、ＳｉＣＭＩＳＦＥＴは実施の形態３のダイオード３０５の役割も担う。インバータ４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＳｉＣＭＩＳＦＥＴ４０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施の形態３ではダイオード３０５がこの役割を担う。一方、実施の形態４ではこの役割をＳｉＣＭＩＳＦＥＴ４０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣＭＩＳＦＥＴ４０４のゲートをオンし、ＳｉＣＭＩＳＦＥＴ４０４を逆導通させる方法である。
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣＭＩＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、実施の形態３のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
このように、実施の形態４によれば、ＳｉＣＭＩＳＦＥＴ４０４に、前述の実施の形態１または前述の実施の形態２において説明した半導体装置を用いることにより、例えば、ＳｉＣＭＩＳＦＥＴ４０４が高性能な分、還流時の損失も小さくできる。また、ダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。さらに、ＳｉＣＭＩＳＦＥＴ４０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムに用いることができる。前述の図３１に示した負荷４０１は３相モータであり、インバータ４０２に、前述の実施の形態１または前述の実施の形態２において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
前述の実施の形態３または前述の実施の形態４において説明した３相モータシステムはハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。実施の形態５における３相モータシステムを用いた自動車を図３２および図３３を用いて説明する。図３２は、実施の形態５における電気自動車の構成の一例を示す概略図であり、図３３は、実施の形態５における昇圧コンバータの一例を示す回路図である。
図３２に示すように、電気自動車は、駆動輪５０１ａおよび駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５と、を備える。さらに、該電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０と、を備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前述の実施例３または前述の実施例４において説明したインバータを用いることができる。
昇圧コンバータ５０８は、図３３に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前述の実施の形態４において説明したインバータと同様であり、インバータ内の素子構成も同じである。実施の形態５では、例えば実施の形態４と同じようにＳｉＣＭＩＳＦＥＴ５１４で構成された図で示している。
図３２の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
このように、実施の形態５によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前述の実施の形態３および前述の実施の形態４において説明した電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前述の実施の形態３または前述の実施の形態４において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
なお、実施の形態５では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に、上述の各実施の形態の３相モータシステムを適用することができる。
前述の実施の形態３および前述の実施の形態４において説明した３相モータシステムは、鉄道車両に用いることができる。実施の形態６における３相モータシステムを用いた鉄道車両を図３４を用いて説明する。図３４は、実施の形態６における鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
図３４に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータを駆動する。コンバータ６０７内の素子構成は前述の実施の形態３のようにＳｉＣＭＩＳＦＥＴおよびダイオードを併用してもよく、また前述の実施の形態４のようにＳｉＣＭＩＳＦＥＴ単独でもよい。実施の形態６では、例えば、実施の形態４のようにＳｉＣＭＩＳＦＥＴ６０４で構成された図を示している。なお、図３４では、前述の実施の形態３または前述の実施の形態４において説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
このように実施の形態６によればコンバータ６０７に、前述の実施の形態３または前述の実施の形態４において説明した電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、前述の実施の形態３または前述の実施の形態４において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
１：半導体チップ、２：ソース配線用電極（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）、３：ｐ型のフローティング・フィールド・リミッティング・リング、４：ｎ＋＋型のガードリング、５：ゲート開口部、６：ＳｉＣパワーＭＩＳＦＥＴ、７：ソース開口部、８：ゲート配線用電極、１０１：ｎ＋型のＳｉＣ基板（基板）、１０２：ｎ−型のエピタキシャル層、１０３：ｎ＋型のドレイン領域、１０４：ＳｉＣエピタキシャル基板、１０５：ｐ型のボディ層（ウェル領域）、１０６：ｐ＋＋型のボディ層電位固定領域、１０７：ｎ＋＋型のソース領域、１０８−Ａ：ｎ＋型の電流拡散領域、１０８−Ｂ：ｐ＋型のゲート絶縁膜保護領域、１０９：トレンチ、１１０：ゲート絶縁膜、１１１：ゲート電極。

Claims (15)

  1. 第１不純物濃度を有する第１導電型の半導体基板と、
    前記半導体基板の裏面側に形成されている裏面電極と、
    前記半導体基板上に形成されている前記第１不純物濃度よりも低い第２不純物濃度の前記第１導電型の第１領域と、
    前記第１領域の上面から前記第１領域内に亘って形成された、前記第１導電型とは反対の第２導電型の第４領域と、
    前記第４領域の上面から前記第４領域内に亘って形成され、前記第１領域とは電気的に分離された前記第１導電型の第２領域と、
    前記第４領域に接し、前記半導体基板の上面に沿う方向において前記第４領域を挟んで前記第２領域と離間して形成され、前記第１領域と電気的に接続している前記第１導電型の第３領域と、
    前記第２領域と、前記第４領域と、前記第３領域と、に延在し、前記第４領域よりも浅く、底面が前記第４領域に接しているトレンチと、
    前記トレンチの内壁に形成されている絶縁膜と、
    前記絶縁膜上に形成されているゲート電極と、
    前記第３領域と前記ゲート電極の間に形成され、前記トレンチの前記内壁に接する前記第２導電型の第５領域と、を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極の端部は、前記第５領域の上方に形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第５領域は前記第４領域から延伸して形成されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第５領域の不純物濃度は、前記第４領域の不純物濃度よりも高いことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体基板は炭化珪素を材質としていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置をスイッチング素子として有する電力変換装置。
  7. 請求項６に記載の電力変換装置で直流電力を交流電力に変換し、３相モータを駆動する３相モータシステム。
  8. 請求項７に記載の３相モータシステムで車輪を駆動する自動車。
  9. 請求項７に記載の３相モータシステムで車輪を駆動する鉄道車両。
  10. 第１導電型の半導体基板と、
    前記半導体基板の裏面側に形成されているドレイン電極と、
    前記半導体基板上に形成されている前記第１導電型のドリフト層と、
    前記第１導電型のソース領域と、
    前記ドリフト層と電気的に接続している前記第１導電型の電流拡散層と、
    前記ソース領域と前記電流拡散層とに接している、前記第１導電型とは反対の第２導電型のボディ層と、
    前記ソース領域と、前記ボディ層と、前記電流拡散層と、に延在し、前記ボディ層よりも浅く、底面が前記ボディ層に接しているトレンチと、
    前記トレンチの内壁に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されているゲート電極と、
    前記電流拡散層と前記ゲート電極の間に形成され、前記トレンチの前記内壁に接するゲート絶縁膜保護層と、を有することを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記ゲート電極の端部は、前記ゲート絶縁膜保護層の上方に形成されていることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記ゲート絶縁膜保護層は前記ボディ層から延伸して形成されていることを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記ゲート絶縁膜保護層の不純物濃度は、前記ボディ層の不純物濃度よりも高いことを特徴とする半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記半導体基板は炭化珪素を材質としていることを特徴とする半導体装置。
  15. （ａ）第１導電型のエピタキシャル層が形成されている前記第１導電型の炭化珪素半導体基板を準備する工程、
    （ｂ）前記エピタキシャル層内に前記第１導電型とは反対の第２導電型の第１領域を形成する工程、
    （ｃ）前記第１領域内に前記第１導電型の第２領域を形成する工程、
    （ｄ）前記第１領域内に、前記炭化珪素半導体基板の上面に沿う方向において前記第２領域と離間し、前記エピタキシャル層に接する前記第１導電型の第３領域を形成する工程、
    （ｅ）前記第３領域の上面から前記第３領域内に亘って前記第２導電型の第４領域を形成する工程、
    （ｆ）前記第１領域よりも浅く、前記第３領域よりも深く、前記第１領域、前記第２領域、前記第３領域および前記第４領域に接して延在するトレンチを形成する工程、
    （ｇ）前記トレンチの内壁に絶縁膜を形成する工程、
    （ｈ）前記絶縁膜上にゲート電極を形成する工程、
    （ｉ）前記炭化珪素半導体基板の裏面に接する裏面電極を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
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