WO2020100534A1 - 半導体装置及びそれを用いた電力変換装置 - Google Patents

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trench
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建瑠 須藤
渡辺　直樹
徹 増田
三木　浩史
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株式会社日立パワーデバイス
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    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a power semiconductor device and a power conversion device, a motor system, an automobile, and a railway vehicle using the power semiconductor device.
  • Si power MISFET silicon insulating film semiconductor field effect transistor
  • SiC power MISFET a power MISFET (hereinafter, referred to as SiC power MISFET) using a silicon carbide (SiC) substrate (hereinafter, referred to as SiC substrate) has higher breakdown voltage and lower loss than Si power MISFET. It is possible. For this reason, attention is particularly focused in the field of power-saving or environment-friendly inverter technology.
  • SiC power MISFET can reduce the on resistance at the same breakdown voltage. This is because silicon carbide (SiC) has a breakdown electric field strength as large as about 7 times that of silicon (Si), and the epitaxial layer serving as the drift layer can be thinned. However, in view of the original characteristics that should be obtained from silicon carbide (SiC), it cannot be said that sufficient characteristics have been obtained yet, and further reduction of on-resistance is desired from the viewpoint of highly efficient use of energy. ing.
  • Patent Document 1 a high channel parasitic resistance of a conventional DMOS (Double diffused Metal Oxide Semiconductor) structure is formed, and by forming a trench in a body of a (0001) plane so as to dig a groove inside a body layer, high channel movement is achieved. It is disclosed that the effective channel width is widened by utilizing the (11-20) plane and the (1-100) plane (hereinafter, this structure is referred to as a trench type DMOS). As a result, the channel parasitic resistance can be reduced and the on-resistance can be reduced without impairing the reliability of the bottom of the trench when it is off.
  • DMOS Double diffused Metal Oxide Semiconductor
  • Patent Document 2 discloses a structure in which a withstand voltage of a trench type DMOS is increased by forming a shallow impurity region (hereinafter referred to as an electric field relaxation layer) having the same polarity as the body layer on the substrate surface.
  • an electric field relaxation layer a shallow impurity region having the same polarity as the body layer on the substrate surface.
  • An object of the present invention is to provide a semiconductor device which can improve the breakdown voltage reduction due to the current diffusion layer of the trench type DMOS and can expect high performance and high reliability.
  • a semiconductor device includes a first conductivity type SiC substrate and a first conductivity type epitaxial substrate formed on a first main surface of the SiC substrate and having an impurity concentration lower than that of the SiC substrate.
  • the first source region of the first conductivity type formed in the layer, the JFET region that is the epitaxial layer sandwiched between the first and second body layers, and the first body layer, and the impurity concentration of the epitaxial layer A first region of a first conductivity type having a higher impurity concentration, a second region of a second conductivity type formed in the JFET region, a first source region, a first body layer and a first region.
  • FIG. 2B is a cross-sectional view of a principal portion of the SiC power MISFET, which is taken along the line segment AA ′ in FIG. 2A.
  • FIG. 2B is a cross-sectional view of a principal portion of the SiC power MISFET, which is taken along the line segment BB ′ in FIG. 2A.
  • FIG. 2B is a cross-sectional view of a principal portion of the SiC power MISFET, which is taken along the line segment CC ′ of FIG. 2A. It is a figure explaining the depletion layer structure at the time of channel off of SiC power MISFET by trench type DMOS (no alignment gap). It is a figure explaining the depletion layer structure at the time of channel off of SiC power MISFET by trench type DMOS (misalignment).
  • FIG. 6 is a diagram illustrating a depletion layer structure of the SiC power MISFET according to Example 1 (with misalignment) when the channel is off.
  • FIG. 6 is a diagram illustrating a manufacturing process of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P1.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 12 is a main-portion cross-sectional view of the silicon carbide semiconductor device in the same place as in FIG. 6 in the process of manufacturing the silicon carbide semiconductor device, following FIG. 11;
  • FIG. 16 is a cross-sectional view of a main portion of the silicon carbide semiconductor device in a process P2.
  • FIG. 16 is a top view of a main portion of the silicon carbide semiconductor device in a process P4.
  • FIG. 15 is a main-portion cross-sectional view of the silicon carbide semiconductor device in the segment AA ′ in FIG. 14 in step P4.
  • FIG. 15 is a main-portion cross-sectional view of the silicon carbide semiconductor device in the step P4 along the line BB ′ in FIG. 14.
  • 15 is a main-portion cross-sectional view of the silicon carbide semiconductor device in the segment AA ′ in FIG. 14 in step P4. It is a principal part sectional view of the silicon carbide semiconductor device in process P5. It is a principal part sectional view of the silicon carbide semiconductor device in process P5. It is a principal part sectional view of the silicon carbide semiconductor device in process P5. It is a principal part sectional view of the silicon carbide semiconductor device in process P6. It is a principal part sectional view of the silicon carbide semiconductor device in process P6. It is a principal part sectional view of the silicon carbide semiconductor device in process P6. It is a principal part sectional view of the silicon carbide semiconductor device in process P6. It is a principal part sectional view of the silicon carbide semiconductor device in process P6. It is a principal part sectional view of the silicon carbide semiconductor device in process P6.
  • FIG. 7 is a cross-sectional view of a main portion of a SiC power MISFET according to a second embodiment. It is a figure explaining the depletion layer structure at the time of channel ON of SiC power MISFET by trench type DMOS (no alignment gap).
  • FIG. 8 is a diagram illustrating a depletion layer structure of a SiC power MISFET according to Example 2 (without misalignment) when a channel is on.
  • FIG. 7 is a cross-sectional view of a main portion of a silicon carbide semiconductor device in a manufacturing process of a silicon carbide semiconductor device according to a second embodiment.
  • FIG. 6 is a diagram illustrating a depletion layer structure of a SiC power MISFET according to Example 1 (with a large misalignment) when the channel is off.
  • FIG. 9 is a diagram illustrating a depletion layer structure of a SiC power MISFET according to a third embodiment (with a large misalignment) when the channel is off.
  • FIG. 9 is a diagram illustrating a depletion layer structure of a SiC power MISFET according to a fourth embodiment when a channel is on.
  • FIG. 4 is a diagram illustrating a depletion layer structure of the SiC power MISFET according to the first embodiment when the channel is on.
  • FIG. 6 is a diagram illustrating a depletion layer structure at the time of channel off of a SiC power MISFET (with misalignment) that combines Example 1, Example 2, Example 3, and Example 4.
  • FIG. 10 is a cross-sectional view of a main part of a SiC power MISFET according to a fifth example.
  • FIG. 10 is a cross-sectional view of a main part of a SiC power MISFET according to a fifth example.
  • FIG. 16 is a top view of a main portion of a silicon carbide semiconductor device according to a sixth embodiment.
  • FIG. 1 is a top view of essential parts of a semiconductor chip on which a plurality of SiC power MISFETs are mounted.
  • a semiconductor chip 1 on which a silicon carbide semiconductor device is mounted has an active region (SiC power MISFET formation) located below a source wiring electrode 2 to which a plurality of n-channel type SiC power MISFETs are connected in parallel. Region, element formation region), and a peripheral formation region surrounding the active region in plan view.
  • a plurality of p-type floating field limiting rings (FLRs) 3 are formed so as to surround the active region in a plan view, and a plurality of p-types in a plan view are further included.
  • the n-type guard ring 4 is formed so as to surround the FLR 3 of FIG.
  • a gate electrode of a SiC power MISFET, an n ++ type source region, a channel region and the like are formed on the surface side of an active region of an n-type silicon carbide (SiC) epitaxial substrate (hereinafter referred to as a SiC epitaxial substrate).
  • SiC epitaxial substrate an n-type silicon carbide (SiC) epitaxial substrate
  • An n + type drain region of the SiC power MISFET is formed on the back surface side of the epitaxial substrate.
  • the maximum electric field portion sequentially moves to the outer p-type FLR3 at the time of off, and the p-type FLR3 at the outermost periphery is broken down. It is possible to make the silicon carbide semiconductor device have a high breakdown voltage.
  • FIG. 1 illustrates an example in which three p-type FLR3 are formed, the present invention is not limited to this.
  • the n ++ type guard ring 4 has a function of protecting the SiC power MISFET formed in the active region.
  • the plurality of SiC power MISFETs 6 formed in the active region have a stripe pattern in a plan view, and the lead wires (gate bus lines) connected to the respective stripe patterns allow the gate electrodes of all the SiC power MISFETs to be It is electrically connected to the gate wiring electrode 8.
  • the plurality of SiC power MISFETs are covered with the source wiring electrode 2, and the source and body potential fixed layers of the respective SiC power MISFETs are connected to the source wiring electrode 2.
  • the source wiring electrode 2 is connected to an external wiring through a source opening 7 provided in a passivation film that protects the semiconductor chip 1.
  • the gate wiring electrode 8 is formed apart from the source wiring electrode 2, and is connected to the gate electrodes of the respective SiC power MISFETs. Similarly, the gate wiring electrode 8 is connected to the external wiring through the gate opening 5 provided in the passivation film that protects the semiconductor chip 1.
  • the n + -type drain region formed on the back surface side of the n-type SiC epitaxial substrate is electrically connected to the drain wiring electrode (not shown) formed on the entire back surface of the n-type SiC epitaxial substrate. is doing.
  • FIG. 2A is a bird's-eye view of essential parts of the SiC power MISFET.
  • n On the surface (first main surface) of the n + -type SiC substrate 107 made of silicon carbide (SiC), n consists of n + -type SiC substrate low carbide impurity concentration than (SiC) - -type epitaxial layer of 101 is formed.
  • the n ⁇ type epitaxial layer 101 functions as a drift layer.
  • the thickness of the epitaxial layer 101 is, for example, about 5 to 50 ⁇ m.
  • a p-type body layer (well region) 102 is formed in the epitaxial layer 101 with a predetermined depth from the surface of the epitaxial layer 101. Further, an n + type source region 103 having nitrogen as an impurity is formed in the p type body layer 102 with a predetermined depth from the surface of the epitaxial layer 101.
  • a part of the epitaxial layer 101 sandwiched between the adjacent body layers 102a and 102b is referred to as a JFET region 104.
  • An n + type current diffusion layer 105 having a predetermined depth from the surface of the epitaxial layer 101 is formed so as to extend to the p type body layer 102 and the JFET region 104.
  • a p-type potential fixed layer 130 is formed in a part of the region sandwiched between the n + type current diffusion layer 105a and the n + type current diffusion layer 105b. The p-type potential fixed layer 130 may be in contact with the current diffusion layer 105. Further, the current diffusion layers 105a and 105b which are adjacent to each other do not necessarily have to be located at the center.
  • a plurality of trenches 106 are formed so as to cover the n + type current diffusion layer 105 from the n ++ type source region 103 across the p type body layer 102.
  • the bottom surface of the trench 106 is in contact with the p-type body layer 102.
  • a gate insulating film 110 and an insulating film 117 are formed on the trench 106 as described later.
  • a gate electrode 111 is formed on the gate insulating film 110.
  • FIG. 2B shows a bird's-eye view of the terminal area of the element formation part.
  • the JFET region 104 is terminated by the p-type body layer 102, and the p-type potential fixed layer 130 may or may not be connected to the body layer 102 forming the termination portion.
  • the potential fixed layer 130 is not connected to the body layer 102, the potential of the p-type potential fixed layer 130 is fixed to a value substantially equal to the gate potential when the gate is off.
  • the potential of the potential fixed layer 130 is determined by the capacitance voltage division between the pn diode and the gate insulating film with respect to the gate potential, but the capacitance of the pn diode is generally much lower.
  • the gap width d1 is preferably smaller than the gap width d2 between the p-type potential fixed layer 130 and the p-type body layer 102 in the periodic structure. This is because the wider the gap width is, the lower the breakdown voltage is, so that the breakdown is prevented from occurring at the terminal end due to the reduction in breakdown voltage.
  • FIG. 3A is a cross-sectional structure in a plane perpendicular to the main surface of the SiC substrate, which includes a line segment AA ′ on the main surface of the substrate which is parallel to the longitudinal direction of the trench in FIG. 2A and passes through a region where the trench is formed.
  • the insulating film 117 is formed on the substrate main surface 134 including the flat portion 139 on the surface of the JFET region 104 sandwiched between the body layers 102.
  • the gate electrode 111 is formed on the gate insulating film 110 and the insulating film 117 so as to extend to the source region 103, the body layer 102, and the current diffusion layer 105, and is connected to the adjacent trench.
  • FIG. 3B is a sectional structure in a plane perpendicular to the main surface of the SiC substrate, which includes a line segment BB ′ on the main surface of the substrate which is parallel to the longitudinal direction of the trench in FIG. 2A and passes through a region where the trench is not formed.
  • An insulating film 117 is present on the entire main surface of the substrate except for the source contact region 113, and the gate electrode 111 serves as the source region 103, the body layer 102, the current diffusion layer 105, the JFET region 104, and the p-type potential fixed layer 130. It is formed on the insulating film 117 so as to extend.
  • FIG. 4 is a cross-sectional structure in a plane perpendicular to the SiC substrate surface, including a line segment CC ′ on the main surface of the substrate that passes through a region where the p-type potential fixing layer 130 is formed perpendicularly to the longitudinal direction of the trench in FIG. 2A.
  • An insulating film 117 exists on the surface of the SiC substrate, and the gate electrode 111 is connected to an adjacent cell on the insulating film 117.
  • the p-type potential fixed layer 130 is formed at a predetermined depth from the surface of the SiC substrate and is connected to the adjacent cell. In the terminal portion of the active region, as described above, the p + -type potential fixed layer 130 may or may not be connected to the body layer 120.
  • the depth (first depth L1) of the p-type body layer 102 from the surface of the epitaxial layer 101 is, for example, about 0.5 to 2.0 ⁇ m. Further, the depth (third depth L3) of the n ++ type source region 103 from the surface of the epitaxial layer 101 is, for example, about 0.1 to 1.0 ⁇ m. The depth (fourth depth L4) of the n + type current diffusion layer 105 from the surface of the epitaxial layer 101 is, for example, about 0.1 to 1.0 ⁇ m.
  • the width W1 where the p-type body layer 102 and the n + -type current diffusion layer 105 do not overlap each other is, for example, about 0.1 to 2.0 ⁇ m.
  • the depth of the trench 106 from the surface of the epitaxial layer 101 is shallower than the depth from the surface of the epitaxial layer 101 of the p-type body layer 102 (first depth L1), for example, 0. It is about 1 to 1.5 ⁇ m.
  • the length of the trench 106 in the direction parallel to the channel length is, for example, about 0.5 to 3.0 ⁇ m.
  • the length of the trench 106 in the direction parallel to the channel width is, for example, about 0.1 to 2.0 ⁇ m.
  • the trench interval in the direction parallel to the channel width is, for example, about 0.1 to 2.0 ⁇ m.
  • the depth (second depth L2) of the p ++ type body layer contact region 109 from the surface of the epitaxial layer 101 is, for example, about 0.1 to 0.5 ⁇ m.
  • the depth of the p-type potential fixed layer 130 is, for example, about 0.1 to 2.0 ⁇ m, and the width thereof is narrower than that of the JFET region 104, for example, about 0.1 to 5.0 ⁇ m.
  • the distance between the n + type current diffusion layer 105 and the p type potential fixed layer 130 can be arbitrarily specified and is, for example, about 0 to 2.0 ⁇ m.
  • the gate insulating film 110 has a thickness of, for example, 0.005 ⁇ m to 0.015 ⁇ m.
  • the thickness of the thick insulating film 117 is always thicker than that of the gate insulating film 110 and is, for example, about 0.1 to 3.0 ⁇ m.
  • ⁇ ” and “ + ” are symbols representing relative impurity concentrations whose conductivity type is n-type or p-type, for example, “n ⁇ ”, “n”, “n + ”, and “n ++ ”. In this order, the impurity concentration of the n-type impurity increases.
  • a preferable range of the impurity concentration of the n + type SiC substrate 107 is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a preferable range of the impurity concentration of the n ⁇ type epitaxial layer 101 is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • a preferable range of the impurity concentration of the p-type body layer 102 is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a preferable range of the maximum impurity concentration of the p-type body layer 102 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a preferable range of the impurity concentration of the n + + type source region 103 is, for example, 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a preferable range of the impurity concentration of the n + type current diffusion layer 105 is, for example, 5 ⁇ 10 16 to 5 ⁇ 10 18 cm ⁇ 3 .
  • a preferable range of the impurity concentration of the p + + type body layer contact region 109 is, for example, a range of 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a preferable range of the maximum impurity concentration of the p-type potential fixed layer 130 is higher than the impurity concentration of the n + -type current diffusion layer 105 and is 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a depletion layer end 140a extending from the SiC epitaxial substrate surface 141 above the JFET region 104 and depletion layer ends 140b and 140c extending from the body layer 102 develop with an increase in the drain-source applied voltage.
  • the depletion layer end 140a extending from the SiC epitaxial substrate surface 141 and the depletion layer ends 140b and 140c extending from the body layer 102 are in contact with each other to insulate the JFET region by depletion.
  • the potential of the JFET region 104 is reduced, and the gate-drain breakdown voltage is determined by the electric field applied to the gate insulating film 110, and is mainly determined by the electric field applied to the junction between the body layer 102 and the JFET region 104 or the epitaxial layer 101.
  • the main breakdown voltage can be increased.
  • the current diffusion layer 105 has a higher concentration than the JFET region 104, a depletion layer is hard to develop in the current diffusion layer 105. Therefore, if misalignment occurs in the current diffusion layer 105, this depletion is greatly affected, and the breakdown voltage is significantly reduced.
  • the structure of the depletion layer when the current diffusion layer 105 is misaligned will be described with reference to FIG.
  • the starting point of the depletion layer end 140a becomes far from the left body layer 102, so that it is difficult to couple the depletion layer end 140a and the depletion layer end 140b.
  • the potential near the surface of the gate insulating film 110 and the potential of the JFET region 104 remain at the drain potential, and a high electric field is applied to the gate insulating film 110 or the junction between the body layer 102 and the JFET region 104. Leads to dielectric breakdown.
  • the breakdown voltage of a power device is determined by the minimum breakdown voltage of a large number of cells arranged in parallel (referred to as a minimum ring model).
  • a minimum ring model the minimum breakdown voltage of a large number of cells arranged in parallel.
  • Example 1 improves the structure of the depletion layer.
  • the current spreading layer 105 is shifted to the right side of the substrate in the horizontal direction, as in FIG.
  • the end 140d of the depletion layer from the p-type potential fixed layer 130 develops. Since the starting point of the end 140d of the depletion layer is located deeper than the surface 141 of the SiC epitaxial substrate, the current diffusion layer 105 is unlikely to be affected by this development. Therefore, even when misalignment of the current diffusion layer 105 occurs, depletion is possible, and the breakdown voltage of the entire element determined by the minimum ring model is improved.
  • the feedback capacitance is significantly reduced.
  • the depletion can be adjusted by appropriately designing the aspect ratio of the p-type potential fixed layer 130 to the p-type body layer 102, the feedback capacitance-drain voltage characteristic can be controlled to a preferable characteristic. This effect reduces switching loss and improves reliability with respect to dynamic characteristics such as false ignition.
  • the structure of the first embodiment it is possible to provide a device that simultaneously realizes lower loss and higher reliability than the conventional MOS structure or trench MOS structure.
  • FIGS. 8A to 8C are process diagrams illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • n + type 4H—SiC substrate 107 is prepared.
  • An n-type impurity is introduced into the n + -type SiC substrate 107.
  • the n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is in the range of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • n + -type SiC substrate 107 has a silicon surface, a carbon surface, and an anisotropic polar surface.
  • the surface of n + -type SiC substrate 107 is a (0001) silicon surface. However, it does not limit the use of carbon surface.
  • an n ⁇ type epitaxial layer 101 of silicon carbide (SiC) is formed on the surface (first main surface) of the n + type SiC substrate 107 by an epitaxial growth method.
  • SiC silicon carbide
  • an n type impurity lower than the impurity concentration of the n + type SiC substrate 107 is introduced into the n ⁇ type epitaxial layer 101.
  • the impurity concentration of the n ⁇ type epitaxial layer 101 depends on the element rating of the SiC power MISFET, but is in the range of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 , for example.
  • the thickness of the n ⁇ type epitaxial layer 101 is, for example, 5 to 50 ⁇ m.
  • step P2 various impurities are implanted.
  • the n + -type SiC substrate 107 has a predetermined depth (seventh depth L7) from the back surface (second main surface) of the n + -type SiC substrate 107.
  • a + type drain region 108 is formed.
  • the impurity concentration of the n + type drain region 108 is, for example, in the range of 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a mask M11 is formed on the surface of the n ⁇ type epitaxial layer 101.
  • the thickness of the mask M11 is, for example, about 1.0 to 3.0 ⁇ m.
  • the width of the mask M11 in the element formation region is, for example, about 1.0 to 10.0 ⁇ m.
  • an inorganic material SiO 2 film, Si film, SiN film, organic material resist film, polyimide film, or the like can be used.
  • p-type impurities such as aluminum atoms (Al) are ion-implanted into the n ⁇ -type epitaxial layer 101 through the mask M11.
  • the p type body layer 102 is formed in the element forming region of the n ⁇ type epitaxial layer 101.
  • a p-type FLR3 is simultaneously formed around the element formation region.
  • the structure of the terminal portion is not limited to this, and may be, for example, a junction termination extension (JTE) structure.
  • JTE junction termination extension
  • the p-type FLR3 may be formed using a mask different from that used in this step.
  • the depth (first depth L1) of the p-type body layer 102 from the surface of the epitaxial layer 101 is, for example, about 0.5 to 2.0 ⁇ m.
  • the impurity concentration of the p-type body layer 102 is, for example, in the range of 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the maximum impurity concentration of the p-type body layer 102 is, for example, in the range of 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a mask M12 is formed.
  • the thickness of the mask M12 is, for example, about 0.5 to 3.0 ⁇ m.
  • the width of the mask M12 in the element formation region is, for example, about 2.0 to 10.0 ⁇ m.
  • the mask M12 is formed of, for example, a resist film.
  • p-type impurities such as aluminum atoms (Al) are ion-implanted into the n ⁇ -type epitaxial layer 101 through the mask M12.
  • the p-type potential fixed layer 130 is formed in the JFET region 104 between the p-type body layers 102.
  • the depth of the p-type potential fixed layer 130 from the surface of the epitaxial layer 101 is, for example, about 0.1 to 2.0 ⁇ m.
  • the impurity concentration of the p-type potential fixed layer 130 is in the range of 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the method of forming the p-type body layer 102 and the p-type potential fixed layer 130 described above can be self-aligned.
  • a mask MSA1 is formed, and a mask MSA2 is formed so as to partially overlap therewith.
  • a p-type body layer 102 is formed by ion implantation through the mask MSA1 and the mask MSA2.
  • a mask MSA3 is formed so as to partially overlap the mask MSA1.
  • the p-type potential fixing layer 130 is formed by ion implantation through the mask MSA1 and the mask MSA3.
  • the mask MSA1 uses a material that is not etched when the mask MSA2 and the mask MSA3 are removed.
  • a SiO 2 film, a Si film, and a SiN film can be used for the mask MSA1
  • a resist film can be used for the masks MSA2 and MSA3.
  • the thickness of the mask MSA1, the mask MSA2, and the mask MSA3 is, for example, about 0.5 to 3.0 ⁇ m.
  • the width of the mask MSA1 is, for example, about 1.0 to 5.0 ⁇ m.
  • the widths of the masks MSA2 and MSA3 are values obtained by subtracting the overlapping width with the mask MSA1 from the values of the masks M11 and M12, respectively.
  • the overlapping width of the mask MSA1 and the mask MSA2 or the mask MSA3 is 0.3 ⁇ m to 4.7 ⁇ m. This overlap width is preferably larger than the expected misalignment width of the lithographic apparatus used.
  • a mask M13 is formed of, for example, a resist film.
  • the thickness of the mask M13 is, for example, about 0.5 to 3.0 ⁇ m.
  • the width of the mask M13 is, for example, about 0.5 to 4.0 ⁇ m.
  • the mask M13 has an opening in the n ++ type source region 103 forming portion.
  • the mask M13 is also provided with an opening in a region where the guard ring 4 is formed on the outer periphery of the FLR3.
  • n-type impurity in the body layer 102 of p-type for example, nitrogen atom (N) and phosphorus atoms (P) is ion-implanted to form the n ++ -type source region 103, is not shown
  • An n ++ type guard ring 4 is formed in the peripheral formation region.
  • the mask M13 is removed and a mask M14 is formed.
  • the mask M14 is formed of, for example, a resist film.
  • the thickness of the mask M14 is, for example, about 0.5 to 3.0 ⁇ m.
  • the mask M14 has an opening in the portion where the p ++ type body layer contact region 109 is formed.
  • P-type impurities are ion-implanted into the p-type body layer 102 through the mask M14 to form a p ++ type body layer contact region 109.
  • the depth (second depth L2) of the p ++ type body layer contact region 109 from the surface of the p type body layer 102 is, for example, about 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the p ++ type body layer contact region 109 is, for example, in the range of 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the mask M14 is removed and the mask M15 is formed of, for example, a resist film.
  • the thickness of the mask M15 is, for example, about 1 to 4 ⁇ m.
  • the mask M15 opens the formation part of the n + type current diffusion layer 105. Ions of n-type impurities are ion-implanted into the n ⁇ -type epitaxial layer 101 and the p-type body layer 102 through the mask M15 to form an n + -type current diffusion layer 105.
  • step P3 activation annealing is performed.
  • a carbon (C) film is deposited on the front surface and the back surface of the SiC epitaxial substrate by, for example, the plasma CVD method.
  • the thickness of the carbon (C) film is, for example, about 0.03 ⁇ m.
  • the SiC epitaxial substrate is heat-treated at a temperature of 1500 ° C. or higher for about 2 to 3 minutes. As a result, each impurity ion-implanted into the SiC epitaxial substrate is activated.
  • the carbon (C) film is removed by, for example, oxygen plasma treatment.
  • step P4 a trench is formed.
  • 14 is a top view of a main part of a SiC power MISFET connected in parallel
  • FIG. 15A is a cross-sectional view of the main part of a line segment AA ′ passing through a region where the trench of FIG. 14 is formed
  • FIG. It is a principal part sectional view of the line segment BB 'which passes along the area
  • the mask M16 is formed of an insulating film, for example, a silicon oxide film.
  • the thickness of the mask M16 is preferably thicker than the gate insulating film 110 formed in a later step, and is, for example, about 0.01 to 4 ⁇ m.
  • the mask M16 is provided with an opening portion in a region where the trench 106 will be formed in a later step (FIG. 15A). Subsequent steps will be described with reference to FIGS. 16 to 24 which are cross-sectional views of the principal part taken along the line segment AA ′ of FIG.
  • the n ++ -type source region 103, a body layer 102 of p-type, a trench 106 that extends into the n + -type current spreading layer 105 Form As shown in FIG. 16, using an anisotropic dry etching process, the n ++ -type source region 103, a body layer 102 of p-type, a trench 106 that extends into the n + -type current spreading layer 105 Form.
  • the depth of the formed trench is shallower than the depth of the p-type body layer 102.
  • the depth of the formed trench is, for example, about 0.1 to 1.5 ⁇ m.
  • the length of the trench in the direction parallel to the channel length is, for example, about 0.5 to 3.0 ⁇ m.
  • the length of the trench in the direction parallel to the channel width is, for example, about 0.1 to 1.0 ⁇ m.
  • the trench interval in the direction parallel to the channel width is, for example, about 0.1 to 1.0 ⁇ m.
  • the shoulder of the opening of the mask M16 is rounded to become the insulating film 117, and the insulating film reliability between the JFET region 104 and the gate electrode sandwiched between the body layers 102 and between the source region 103 and the gate electrode is high. It also functions as a field insulating film.
  • a gate stack is formed.
  • the gate insulating film 110 is formed on the surface of the epitaxial layer 101, the surface of the trench 106, and the surface of the thick insulating film 117 by an isotropic deposition method.
  • the gate insulating film 110 has a uniform film thickness on the bottom surface 135 and the side surface 133a.
  • the gate insulating film 110 is made of, for example, a SiO 2 film formed by a thermal CVD method.
  • the thickness of the gate insulating film 110 is, for example, about 0.005 to 0.15 ⁇ m.
  • the gate insulating film 110 may be selectively thickened only at the bottom of the trench.
  • a carbon surface may be adopted as the main surface of the substrate and the gate insulating film 110 may be formed by thermal oxidation.
  • the film thickness of the insulating film 117 may be equal to or less than the film thickness of the gate insulating film 110, but a thicker film is preferable. Specifically, if the film thickness of the insulating film 117 is three times or more the film thickness of the gate insulating film 110, the electric field of the insulating film can be effectively reduced.
  • a polycrystalline silicon (Si) film 111A is formed on the gate insulating film 110.
  • the polycrystalline silicon (Si) film 111A is deposited along the surface of the insulating film 110 deposited in the previous step.
  • the insulating film 117 is thick, the polycrystalline silicon (Si) film 111A separates without following the shape of the surface of the SiC substrate, so that the electric field concentration at the upper corners of the trench is relaxed and the breakdown voltage is improved.
  • the thickness of the polycrystalline silicon (Si) film 111A is, for example, about 0.01 to 4 ⁇ m.
  • the polarity of the polycrystalline silicon (Si) film 111A may be n-type or p-type and can be adjusted according to the threshold voltage.
  • the polycrystalline silicon (Si) film 111A is processed by a dry etching method to form a gate electrode 111.
  • the polycrystalline silicon (Si) film 111B on the p-type potential fixing layer 130 sandwiched between the p-type body layers 102 may be opened by dry etching.
  • step P6 various electrodes are formed. As shown in FIG. 20, an interlayer insulating film 112 is formed on the surface of the body layer 102 so as to cover the gate electrode 111 and the gate insulating film 110 by, for example, a plasma CVD method.
  • the interlayer insulating film 112 the gate insulating film 110, and the insulating film 117 are processed by a dry etching method to form the n ++ type source region 103.
  • each of the part of the n ++ type source region 103 and the p ++ type body layer contact region 109 exposed on the bottom surface of the opening CNT_S is removed.
  • a metal silicide layer 113 is formed on the surface.
  • a first metal film such as nickel (Ni) is formed by, for example, a sputtering method so as to cover the inside (side surface and bottom surface) of the interlayer insulating film 112 and the opening CNT_S. ) Is deposited.
  • the thickness of this first metal film is, for example, about 0.05 ⁇ m.
  • a silicidation heat treatment at 600 to 1000 ° C. is performed to cause the first metal film and the epitaxial layer to react with each other on the bottom surface of the opening CNT_S, and a metal silicide layer 113, for example, a nickel silicide (NiSi) layer is opened.
  • a metal silicide layer 113 for example, a nickel silicide (NiSi) layer is opened.
  • n ++ type source region 103 and the surface of the p ++ type body layer contact region 109 exposed on the bottom surface of the part CNT are formed.
  • the unreacted first metal film is removed by a wet etching method.
  • the wet etching method for example, sulfuric acid / hydrogen peroxide is used.
  • the interlayer insulating film 112 is processed using a mask (photoresist film) to form an opening CNT_G reaching the gate electrode 111.
  • the opening CNT_G is provided to connect the gate wiring electrode 8 and the gate electrode 111.
  • a third metal film such as a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum (Al) film is stacked on the interlayer insulating film 112 including the inside of the opening CNT_G (not shown) reaching the electrode 111. Deposit the film.
  • the thickness of the aluminum (Al) film is preferably 2.0 ⁇ m or more, for example.
  • the third metal film is processed to electrically connect to a part of the n ++ type source region 103 and the p ++ type body layer contact region 109 via the metal silicide layer 113 in the opening CNT_S.
  • the source wiring electrode 2 and the gate wiring electrode 8 electrically connected to the gate electrode 111 through the opening CNT_G are formed.
  • a SiO 2 film or a polyimide film is deposited as a passivation film so as to cover the gate wiring electrode 8 and the source wiring electrode 2.
  • the passivation film is processed to form passivation.
  • the source electrode opening 7 and the gate electrode opening 5 are formed.
  • a second metal film is deposited on the n + type drain region 108 by, for example, a sputtering method.
  • the thickness of this second metal film is, for example, about 0.1 ⁇ m.
  • the metal silicide layer 115 is reacted with the second metal film and the n + type drain region 108 to cover the n + type drain region 108. To form. Then, a drain wiring electrode 116 is formed so as to cover the metal silicide layer 115.
  • the drain wiring electrode 116 is formed by depositing a laminated film of a Ti film, a Ni film, and a gold (Au) film by 0.5 to 1.0 ⁇ m.
  • the influence of the misalignment of the current diffusion layer 105 is reduced and the breakdown voltage of the minimum ring model is improved. It greatly improves the reliability of MISFET.
  • the surface of the current diffusion layer 105 and the epitaxial layer 101 facing the gate electrode 111 with the insulating film 117 and the gate insulating film 110 interposed therebetween serves as a capacitor, and the feedback capacitance
  • the part where the p-type potential fixing layer 130 is present is equivalent to a pn junction being inserted in series. Therefore, the capacitance of this portion can be ignored, and the feedback capacitance is significantly reduced. This effect leads to reduction of switching loss and prevention of false ignition.
  • the p-type potential fixed layer 130 can be formed in self-alignment with the p-type body layer 102. Therefore, the JFET resistance value does not increase significantly.
  • the p-type potential fixed layer 130 it is possible to improve the withstand voltage, which is a problem, and to realize better switching characteristics, without impairing the low channel resistance of a normal trench MOS structure. Therefore, it is possible to provide a SiC power MISFET having higher reliability and lower loss than the conventional trench type DMOS. Accordingly, it is possible to provide a silicon carbide semiconductor device having high reliability and a method for manufacturing the same.
  • FIG. 25 is a cross-sectional view of an essential part of the SiC power MISFET according to the second embodiment, and is an enlarged view particularly near the JFET region 204.
  • the difference from Example 1 is that the p-type electric field relaxation layer 231 is formed immediately below the surface of the SiC substrate from the n + -type current diffusion layer 205 to the JFET region 204 and the p-type potential fixed layer 230. ..
  • the p-type potential fixing layer 230 and the p-type electric field relaxation layer 231 at the same time, it is possible to obtain a greater breakdown voltage improvement while minimizing the demerit of each method.
  • the electric field relaxation layer 231 is effective in improving the breakdown voltage of the trench type DMOS and protecting the gate insulating film 110.
  • the high breakdown voltage is insufficient for the misalignment of the current diffusion layer 205.
  • the built-in potential between the electric field relaxation layer 231 and the epitaxial layer causes the JFET region.
  • the JFET resistance increases due to the depletion layer extending from the substrate surface above 204 and narrowing the current path.
  • the depletion layer width due to the addition of the p-type potential fixed layer 230 that is, the JFET resistance.
  • the increase in is small.
  • the benefit of the large increase in breakdown voltage due to the p-type potential fixing layer 230 is utilized to widen the JFET width defined by the gap width of the p-type body layer 202, a lower JFET resistance can be obtained. it can. From the above, by using the p-type electric field relaxation layer 231 and the p-type potential fixed layer 230 at the same time, it is possible to realize a SiC power MISFET with lower loss and higher breakdown voltage.
  • reference numeral 202 indicates a p-type body layer
  • reference numeral 206 indicates a trench
  • reference numeral 210 indicates a gate insulating film
  • reference numeral 217 indicates an insulating film.
  • the step of forming the p-type electric field relaxation layer 231 can be inserted in any step after the body layer forming step and the activation step in the first embodiment.
  • FIG. 28 illustrates an example in which the p-type electric field relaxation layer 231 is formed after the n-type current diffusion layer 205 is formed in the process of the first embodiment.
  • the process is the same as that of the first embodiment until the n-type current diffusion layer 205 is formed and all the masks are removed. Then, a mask M21 is formed using, for example, a resist film. A p-type impurity such as aluminum atom (Al) is ion-implanted through the mask M21 to form a p-type electric field relaxation layer 231.
  • the thickness of the mask M21 is, for example, about 1 to 4 ⁇ m.
  • the opening width of the mask M21 is preferably a width that can fill the entire surface of the n-type current diffusion layer 205.
  • the impurity concentration of the p-type electric field relaxation layer 231 is higher than the concentration of the n-type current diffusion layer 205 at the same point in the substrate, and is in the range of, for example, 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the p-type electric field relaxation layer 231 may be implanted twice or more by using the same mask as the p-type current diffusion layer 205 and the mask having the JFET region 204 opened. In this case, since the current diffusion layer 205 is self-aligned, the influence on the channel can be reduced.
  • the p-type electric field relaxation layer 231 and the p-type potential fixed layer 230 together, it is possible to effectively utilize the structure of the depletion layer and simultaneously achieve high breakdown voltage and low loss. .. Furthermore, since the area where the insulating film is exposed in the n-type region is reduced, the feedback capacitance is also reduced, and it is possible to reduce switching loss and prevent false firing.
  • FIG. 30 is an enlarged view of a cross-sectional view of a main part of a SiC power MISFET according to the third embodiment, particularly an enlarged view near the JFET region 304.
  • the difference from the above-described first embodiment is that the p-type potential fixed layer 330 is formed to a position deeper than the n-type current diffusion layer 305.
  • FIG. 29 shows the structure of the depletion layer in the structure of Example 1 accompanied by a larger misalignment than that of the example shown in FIG. 7, for example.
  • the p-type potential fixed layer 330 is formed deeper than the n-type current diffusion layer 305. In this case, even if the n-type current diffusion layer 305 overlaps with the p-type potential fixed layer 330 and misalignment occurs, the depletion layer 340 can be reliably blocked.
  • reference numeral 302 is a p-type body layer
  • reference numeral 306 is a trench
  • reference numeral 310 is a gate insulating film
  • reference numeral 317 is an insulating film.
  • the trench type DMOS using the structure of the third embodiment surely prevents a remarkable decrease in breakdown voltage due to the misalignment of the n-type current diffusion layer 305, has a low loss, a high breakdown voltage, and a high breakdown voltage. It is possible to realize a SiC power MISFET having a yield and a manufacturing method thereof.
  • FIG. 31 shows the structure of the depletion layer of the SiC power MISFET according to the fourth embodiment when the channel is on.
  • an n-type region 432 (hereinafter, referred to as a counter) having a higher concentration than the JFET region 404 is formed immediately below the p-type potential fixed layer 430. ..
  • FIG. 32 shows the structure of the depletion layer when the channel is on in the structure of Example 1.
  • the end portion 140e of the depletion layer develops even when the channel is on. Since the JFET region 104 is a low-concentration n-type region, the end 140e of the depletion layer extends deep into the JFET region 404, and the resistance of the JFET region increases.
  • the depletion layer edge 440e from the p-type potential fixed layer 430 is the n-type counter. It stops within 432 and does not constrict the current path. Furthermore, the current can be diffused to the center of the JFET region through the n-type counter 432 having a high carrier density, and the loss can be reduced. Also in the structure of the fourth embodiment, the straight line connecting the p-type body layer 402 and the p-type potential fixed layer 430 is a low concentration region, so that depletion can be performed similarly to the structure of the first embodiment. The effect of increasing the breakdown voltage is not lost.
  • FIGS. 33 and 34 showing the structure of the depletion layer at the time of channel on / off of the trench type DMOS in which the p type electric field relaxation layer 431, the deep p type potential fixed layer 430a and the n type counter 432 are formed. To do.
  • the channel shown in FIG. 33 is turned on, by appropriately designing the concentration of the n-type counter 432, it is possible to reduce the loss as compared with the case where only the p-type electric field relaxation layer 431 is used.
  • reference numeral 406 is a trench
  • reference numeral 410 is a gate insulating film
  • reference numeral 417 is an insulating film.
  • the resistance of the JFET region is reduced by forming the n-type counter 432 having a higher concentration than the JFET region 404 immediately below the p-type potential fixed layer 430, and a SiC power MISFET having a lower loss and a higher breakdown voltage is realized. can do.
  • a method for manufacturing the silicon carbide semiconductor device according to the fourth embodiment will be described. Although illustration is omitted, in the first, second, or third embodiment, when forming the p-type potential fixed layer 430, the n-type impurity is added to the p-type potential by using the same mask as the p-type potential fixed layer 430. It is realized by implanting ions with higher energy than the fixed layer.
  • FIG. 35 is a cross-sectional view of essential parts of the SiC power MISFET according to the fifth embodiment.
  • the gate electrode 511, the insulating film 517, and the interlayer insulating film 512 have an opening at the center, and the source electrode 2 is connected to the p-type potential fixing layer 530. is there.
  • the p-type potential fixing layer 530 can be connected to the source electrode 2 through the p-type body layer 502 and the p ++ type body layer contact region 509. It may become floating during switching.
  • the potential of the p-type potential fixing layer 530 is directly fixed to the source potential over the entire area, so that the reliability during high-speed switching can be improved.
  • the source electrode 2 and the p-type potential fixed layer 530 are not connected via a silicide layer, but the source electrode 2 is connected so as to protrude from the p-type potential fixed layer 530. May be.
  • reference numeral 501 is an n ⁇ type epitaxial layer
  • reference numeral 502 is a p type body layer
  • reference numeral 503 is an n ++ type source region
  • reference numeral 505 is n +.
  • Type current diffusion layer reference numeral 506 is a trench
  • reference numeral 507 is an n + type SiC substrate
  • reference numeral 508 is an n + type drain region
  • reference numeral 509 is a p ++ type body layer contact region
  • reference numeral 510 is a gate insulating film
  • Reference numeral 513 indicates a metal silicide layer
  • reference numeral 515 indicates a metal silicide layer
  • reference numeral 516 indicates a drain wiring electrode.
  • etching is performed using a mask that also opens on the p-type potential fixing layer 530. Further, in the step of etching the interlayer insulating film 512, the gate insulating film 510, and the insulating film 517 to form the metal silicide layer 513, etching is performed using a mask that opens directly above the p-type potential fixed layer 530. To do. Alternatively, after forming the metal silicide layer 513, the contact portion of the p-type potential fixed layer 530 may be opened by another mask. In this case, the p-type potential fixed layer 530 can be contacted without forming silicide.
  • the opening width on the p-type potential fixing layer 530 is, for example, 0.5 to 5.0 ⁇ m.
  • a silicon carbide semiconductor device having a higher reliability than that of the trench type DMOS structure and a method for manufacturing the same can be realized according to the fifth embodiment, and in addition, in the present embodiment, the p-type potential fixed layer 530 is used. It is possible to improve the reliability during high-speed switching by fixing the potential of 2 to the source potential. Furthermore, if a proper opening width is used for the contact of the p-type potential fixed layer 530 without using silicide, it is possible to incorporate a Schottky barrier diode and suppress the deterioration during reverse energization. A SiC power MISFET with long-term reliability in addition to loss and high-speed switching can be realized.
  • FIG. 37 is a top view of essential parts of the SiC power MISFET according to the sixth embodiment.
  • the difference from the first embodiment described above is that the p-type potential fixing layers 630 are not in a stripe shape, are arranged in parallel at regular intervals, and are arranged on the extension of the trench in the longitudinal direction.
  • the p-type potential fixing layer 630 improves the breakdown voltage, but also increases the resistance in the JFET region.
  • Example 6 by promoting depletion only in the vicinity of the trench 606 formation region where the electric field is most concentrated, it is possible to realize a large improvement in breakdown voltage while minimizing an increase in loss.
  • reference numeral 603 indicates an n ++ type source region
  • reference numeral 605 indicates an n + type current diffusion layer
  • reference numeral 609 indicates a p ++ type body layer contact region.
  • the method for manufacturing the silicon carbide semiconductor device according to the sixth embodiment can be realized by changing the opening of the mask in forming the p-type potential fixing layer 630 in the first embodiment from the stripe type to the island type.
  • the pitch of the p-type potential fixing layer 630 in the direction perpendicular to the longitudinal direction of the trench is preferably equal to the pitch of the trench 606, but may be doubled, for example.
  • the width of the p-type potential fixing layer 630 in the direction perpendicular to the longitudinal direction of the trench is in the range of 0.3 ⁇ m to 1.0 ⁇ m, for example.
  • a silicon carbide semiconductor device having a higher reliability than the trench type DMOS structure and a method of manufacturing the same can be realized as in the first embodiment, and an increase in loss can be minimized. ..
  • FIG. 38 is a circuit diagram showing an example of a power converter (inverter).
  • the inverter 802 has a SiCMISFET 804 which is a switching element and a diode 805.
  • the SiCMISFET 804 and the diode 805 are connected in anti-parallel between the power supply potential (Vcc) and the input potential to the load (three-phase motor in this example) 801 (upper arm), and the load 801
  • the SiCMISFET 804 and the diode 805 are also connected in antiparallel between the input potential and the reference potential (GND) (lower arm). That is, for the load 801, two SiCMISFETs 804 and two diodes 805 are provided for each single phase, and six switching elements 804 and six diodes 805 are provided for three phases.
  • a control circuit 803 is connected to the gate electrode of each SiCMISFET 804, and the control circuit 803 controls the SiCMISFET 804. Therefore, the load 801 can be driven by controlling the current flowing through the SiCMISFET 804 forming the inverter 802 by the control circuit 803.
  • the function of the SiCMISFET 804 forming the inverter 802 will be described below.
  • the control circuit 803 controls the SiCMISFET 804 to perform a pulse width modulation operation that dynamically changes the pulse width of the rectangular wave.
  • the output rectangular wave is smoothed by passing through the inductor and becomes a pseudo desired sine wave.
  • the SiCMISFET 804 has a function of producing a rectangular wave for performing this pulse width modulation operation.
  • the SiCMISFET 804 By using the semiconductor device described in Embodiments 1 to 6 as the SiCMISFET 804, it is possible to improve the performance of a power conversion device such as an inverter. Further, by using a semiconductor device having long-term reliability as the SiCMISFET 804, the number of years of use of the power conversion device such as an inverter can be extended. As a result, the motor system (FIG. 38) using the power conversion device using the semiconductor device described in the first to sixth embodiments can have higher performance and can be used for a longer period of time.
  • the inverter 902 has a SiCMISFET 904 which is a switching element.
  • the load 901 is a three-phase motor.
  • the SiCMISFET 904 is connected between the power supply potential (Vcc) and the input potential to the load (for example, motor) 901 (upper arm), and between the input potential of the load 901 and the reference potential (GND). Is also connected to the SiCMISFET 904 (lower arm). That is, in the load 901, two SiCMISFETs 904 are provided for each single phase, and six switching elements 904 are provided for three phases.
  • a control circuit 903 is connected to the gate electrode of each SiCMISFET 904, and the control circuit 903 controls the SiCMISFET 904. Therefore, the load 901 can be driven by controlling the current flowing through the SiCMISFET 904 forming the inverter 902 by the control circuit 903.
  • the SiCMISFET 904 that constitutes the inverter 902 will be described below.
  • a rectangular wave for performing a pulse width modulation operation is produced and also plays a role of the diode 805 in the inverter of FIG.
  • the load 901 includes an inductance like a motor
  • the SiCMISFET 904 when the load 901 includes an inductance like a motor, for example, when the SiCMISFET 904 is turned off, the energy stored in the inductance must be released (reflux current).
  • the diode 805 plays this role
  • the SiCMISFET 904 plays this role. That is, the synchronous rectification drive is used.
  • the synchronous rectification driving is a method in which the gate of the SiCMISFET 904 is turned on at the time of recirculation and the SiCMISFET 904 is reversely conducted.
  • the conduction loss during return is determined by the characteristics of the SiCMISFET 904, not the characteristics of the diode. Further, in the case of performing synchronous rectification drive, in order to prevent the upper and lower arms from being short-circuited, a dead time is required in which both the upper and lower SiCMISFETs are turned off. During this non-operation time, the built-in pn diode formed by the drift layer of the SiCMISFET 904 and the p-type body layer is driven. However, SiC has a shorter carrier travel distance than Si, and the loss during the dead time is small. For example, it is equivalent to the case where the diode 805 is a SiC Schottky barrier diode.
  • the power conversion device using the semiconductor device described in the first to sixth embodiments may be a motor system. As a result, it is possible to realize high performance of the motor system using the power conversion device using the semiconductor device described in the first to sixth embodiments and a long service life.
  • FIG. 40 is a schematic diagram showing an example of the configuration of an electric vehicle
  • FIG. 41 is a circuit diagram showing an example of a boost converter used for the electric vehicle.
  • the electric vehicle includes a three-phase motor 1003 capable of inputting and outputting power to and from a drive shaft 1002 to which drive wheels 1001a and 1001b are connected, and an inverter 1004 for driving the three-phase motor 1003.
  • the boost converter 1008 includes a power line 1006 to which an inverter 1004 is connected and a power line 1007 to which the battery 1005 is connected. It is connected to the.
  • the three-phase motor 1003 is a synchronous generator motor including a rotor in which a permanent magnet is embedded and a stator around which a three-phase coil is wound.
  • the inverter 1004 the inverter shown in FIG. 38 or 39 can be used.
  • the boost converter 1008 has a configuration in which a reactor 1011 and a smoothing capacitor 1012 are connected to an inverter 1013.
  • the inverter 1013 is composed of the SiCMISFET 1014, and the semiconductor device described in the first to sixth embodiments is used.
  • the electronic control unit 1010 of FIG. 40 includes a microprocessor, a storage device, and an input / output port, and outputs a signal from a sensor that detects the rotor position of the three-phase motor 1003, a charge / discharge value of the battery 1005, or the like. To receive. Then, a signal for controlling inverter 1004, boost converter 1008, and relay 1009 is output.
  • the power conversion device shown in FIG. 38 or 39 can be used for the inverter 1004 which is a power conversion device. Further, as the three-phase motor system including the three-phase motor 1003, the inverter 1004, etc., the three-phase motor system using the power conversion device shown in FIG. 38 or 39 can be used. As a result, energy saving, size reduction, weight reduction, and space saving of the electric vehicle can be achieved.
  • FIG. 42 is a circuit diagram showing an example of a converter and an inverter included in a railway vehicle.
  • electric power is supplied to the railway vehicle from the overhead line OW (for example, 25 kV) via the pantograph PG.
  • the voltage is stepped down to 1.5 kV via the transformer 1109, and is converted from AC to DC by the converter 1107.
  • the inverter 1102 converts the direct current into the alternating current via the capacitor 1108 to drive the three-phase motor as the load 1101.
  • the element configuration in the converter 1107 may be a combination of SiCMISFET and a diode as shown in FIG. 38, or may be a single SiCMISFET as shown in FIG.
  • the example of FIG. 42 shows an example in which the SiCMISFET 1104 is solely configured.
  • the control circuit is omitted in this figure.
  • reference numeral RT indicates a line
  • reference numeral WH indicates a wheel
  • the three-phase motor 1101 is capable of inputting / outputting power to / from a drive shaft to which the wheel WH is connected.
  • the material, conductivity type, manufacturing conditions, and the like of each part are not limited to those described in the above embodiment, and many variations are possible.
  • the semiconductor substrate and the semiconductor film are described as being fixed in conductivity type, but the conductivity type is not limited to the conductivity type described in the above-described embodiment.
  • 1 Semiconductor chip
  • 2 Source wiring electrode
  • 3 Floating field limiting ring
  • 4 Guard ring
  • 5 Gate opening
  • 6 SiC power MISFET
  • 7 Source opening
  • 8 Gate wiring Electrode, 101, 201, 501: epitaxial layer, 102, 202, 302, 402, 502: body layer, 103, 203, 503, 603: source region, 104, 204, 304, 404, 504: JFET region, 105 , 205, 305, 405, 505, 605: current diffusion layer, 106, 206, 306, 406, 506, 606: trench, 107, 207, 507: SiC substrate, 108, 208, 508: drain region, 109, 509.

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Abstract

高性能かつ高信頼性のパワー半導体装置を提供する。半導体装置は、ＳｉＣ基板１０７の第１主面に形成され、ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層１０１と、エピタキシャル層に形成される第２導電型の第１及び第２のボディ層１０２と、第１のボディ層に形成される第１導電型のソース領域１０３と、第１及び第２のボディ層に挟まれたエピタキシャル層であるＪＦＥＴ領域１０４と第１のボディ層とに接し、エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１領域１０５と、ＪＦＥＴ領域に形成される第２導電型の第２領域１３０と、ソース領域、第１のボディ層及び第１領域に延在して形成されるトレンチ１０６と、トレンチの内壁に形成される絶縁膜１１０と、トレンチの絶縁膜上に形成されるゲート電極１１１とを有する。

Description

半導体装置及びそれを用いた電力変換装置
　本発明は、パワー半導体装置およびそれを用いた電力変換装置、モータシステム、自動車、鉄道車両に関する。
　パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、従来、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
　これに対して、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
　ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
　特許文献１には従来のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造の高いチャネル寄生抵抗を、（０００１）面の基板にボディ層の内部に溝を掘るようにトレンチを形成することで、高チャネル移動度の（１１－２０）面や（１－１００）面を利用して、実効的なチャネル幅を広くすることが開示されている（以下、この構造をトレンチ型ＤＭＯＳと呼称する）。これにより、オフ時におけるトレンチ底部の信頼性を損ねることなくチャネル寄生抵抗を低減し、オン抵抗を低減することができる。
　また、特許文献２には基板表面に浅くボディ層と同じ極性の不純物領域（以後、電界緩和層と呼称する）を形成することで、トレンチ型ＤＭＯＳの耐圧を高めた構造が開示されている。
国際公開第２０１５／１７７９１４号 国際公開第２０１６／１１６９９８号
　特許文献１のトレンチ型ＤＭＯＳにおいてはトレンチ底部をボディ層内に形成するため、ボディ層より高濃度の電流拡散層を形成する必要がある。この電流拡散層はエピタキシャル層に比べて非常に高濃度となるため、デバイスの高耐圧化に必要な空乏層の形成が困難になり、耐圧が低下するおそれがある。また、電流拡散層－ボディ層間の相対的な形成位置のオフセット（以後、合わせズレと呼称する）によって、ボディ層の間に存在するＪＦＥＴ領域内に高濃度領域が形成されてしまい、空乏化が阻害された結果、チップ内の最弱セルで決定する耐圧が大幅に低下する可能性がある。
　なお、特許文献２の電界緩和層は基板表面に形成するため、電流拡散層の合わせズレに対しては効果がない。
　本発明の目的は、トレンチ型ＤＭＯＳの電流拡散層による耐圧低下を改善し、高性能かつ高信頼性を期待できる半導体装置を提供することにある。
　本発明の一実施態様である半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板の第１主面に形成され、ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層と、ＳｉＣ基板の第１主面に対向する第２主面に形成されるドレイン領域と、エピタキシャル層に形成される第２導電型の第１及び第２のボディ層と、第１のボディ層に形成される第１導電型の第１のソース領域と、第１及び第２のボディ層に挟まれたエピタキシャル層であるＪＦＥＴ領域と第１のボディ層とに接し、エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１の第１領域と、ＪＦＥＴ領域に形成される第２導電型の第２領域と、第１のソース領域、第１のボディ層及び第１の第１領域に延在して形成される第１のトレンチと、第１のトレンチの内壁に形成される絶縁膜と、第１のトレンチの絶縁膜上に形成されるゲート電極とを有する。
　高性能かつ高信頼性の半導体装置を提供する。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
複数のＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの要部上面図である。 ＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。 ＳｉＣパワーＭＩＳＦＥＴの終端部における要部鳥瞰図である。 図２Ａの線分ＡＡ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 図２Ａの線分ＢＢ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 図２Ａの線分ＣＣ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 トレンチ型ＤＭＯＳ（合わせズレなし）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオフ時の空乏層構造を説明する図である。 トレンチ型ＤＭＯＳ（合わせズレあり）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオフ時の空乏層構造を説明する図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴ（合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。 実施例１による炭化珪素半導体装置の製造工程を説明する図である。 工程Ｐ１における炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 図１１に続く、炭化珪素半導体装置の製造工程中の図６と同じ個所の炭化珪素半導体装置の要部断面図である。 工程Ｐ２における炭化珪素半導体装置の要部断面図である。 工程Ｐ４における炭化珪素半導体装置の要部上面図である。 工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＡＡ’における要部断面図である。 工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＢＢ’における要部断面図である。 工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＡＡ’における要部断面図である。 工程Ｐ５における炭化珪素半導体装置の要部断面図である。 工程Ｐ５における炭化珪素半導体装置の要部断面図である。 工程Ｐ５における炭化珪素半導体装置の要部断面図である。 工程Ｐ６における炭化珪素半導体装置の要部断面図である。 工程Ｐ６における炭化珪素半導体装置の要部断面図である。 工程Ｐ６における炭化珪素半導体装置の要部断面図である。 工程Ｐ６における炭化珪素半導体装置の要部断面図である。 工程Ｐ６における炭化珪素半導体装置の要部断面図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 トレンチ型ＤＭＯＳ（合わせズレなし）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴ（合わせズレなし）の、チャネルオン時の空乏層構造を説明する図である。 実施例２による炭化珪素半導体装置の製造工程における炭化珪素半導体装置の要部断面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴ（大きな合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴ（大きな合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。 実施例４によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。 実施例１、実施例２、実施例３及び実施例４を組み合わせたＳｉＣパワーＭＩＳＦＥＴのチャネルオン時の空乏層構造を説明する図である。 実施例１、実施例２、実施例３及び実施例４を組み合わせたＳｉＣパワーＭＩＳＦＥＴ（合わせズレあり）のチャネルオフ時の空乏層構造を説明する図である。 実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 実施例６による炭化珪素半導体装置の要部上面図である。 電力変換装置（インバータ）の回路図である。 電力変換装置（インバータ）の回路図である。 電気自動車の構成図である。 昇圧コンバータの回路図である。 鉄道車両の構成図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
　≪炭化珪素半導体装置≫
　実施例１に係る炭化珪素半導体装置の構造について図１を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの要部上面図である。
　図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視においてアクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視においてアクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（ＦＬＲ：Floating Field Limited Ring）３と、さらに平面視において複数のｐ型のＦＬＲ３を囲むように形成されたｎ型のガードリング４が形成されている。
　ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、およびチャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
　複数のｐ型のＦＬＲ３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のＦＬＲ３へ移り、最外周のｐ型のＦＬＲ３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のＦＬＲ３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
　アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ６は、平面視においてストライプパターンを有しており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
　また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソースおよびボディ層の電位固定層はソース配線用電極２に接続されている。ソース配線用電極２は半導体チップ１を保護するパッシベーション膜に設けられたソース開口部７を通じて外部配線と接続されている。ゲート配線用電極８は、ソース配線用電極２と離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極８も同様に、半導体チップ１を保護するパッシベーション膜に設けられているゲート開口部５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
　次に、本実施の形態におけるＳｉＣパワーＭＩＳＦＥＴの構造について説明する。図２ＡはＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
　炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板１０７の表面（第１主面）上に、ｎ＋型のＳｉＣ基板よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ－型のエピタキシャル層１０１が形成されている。ｎ－型のエピタキシャル層１０１はドリフト層として機能する。エピタキシャル層１０１の厚さは、例えば５～５０μｍ程度である。
　エピタキシャル層１０１の表面から所定の深さを有して、エピタキシャル層１０１内にｐ型のボディ層（ウェル領域）１０２が形成されている。また、エピタキシャル層１０１の表面から所定の深さを有して、ｐ型のボディ層１０２内に窒素を不純物とするｎ＋型のソース領域１０３が形成されている。
　隣接するボディ層１０２ａ及びボディ層１０２ｂに挟まれたエピタキシャル層１０１の一部をＪＦＥＴ領域１０４と呼称する。ｐ型のボディ層１０２及びＪＦＥＴ領域１０４に延在するように、エピタキシャル層１０１の表面から所定の深さを有して、ｎ＋型の電流拡散層１０５が形成されている。ｎ＋型の電流拡散層１０５ａとｎ＋型の電流拡散層１０５ｂに挟まれた領域の一部には、ｐ型の電位固定層１３０が形成されている。このｐ型の電位固定層１３０は、電流拡散層１０５と接していてもよい。また、必ずしも隣り合う２つの電流拡散層１０５ａ及び電流拡散層１０５ｂの中央に位置していなくてもよい。
　ｎ＋＋型のソース領域１０３から、ｐ型のボディ層１０２を渡って、ｎ＋型の電流拡散層１０５にかかるようにトレンチ１０６が複数形成されている。トレンチ１０６の底面はｐ型のボディ層１０２に接している。図２Ａには図示していないが、トレンチ１０６上には、後述するように、ゲート絶縁膜１１０及び絶縁膜１１７が形成されている。ゲート絶縁膜１１０上には、ゲート電極１１１が形成されている。
　図２Ｂに素子形成部の終端領域の鳥瞰図を示す。ＪＦＥＴ領域１０４はｐ型のボディ層１０２で終端されており、ｐ型の電位固定層１３０は終端部を形成するボディ層１０２に接続していても良いし、していなくても良い。電位固定層１３０がボディ層１０２に接続されていない場合には、ｐ型の電位固定層１３０の電位はゲートオフ時においてはゲート電位とほぼ等しい値に固定される。電位固定層１３０の電位は、ゲート電位に対するｐｎダイオードとゲート絶縁膜との容量分圧で決まるが、一般にｐｎダイオードの容量の方が遥かに低容量であるためである。一方、ボディ層１０２に接続されている場合は、ｐ型のボディ層１０２を通じてソース電極と接続され、ソース電位に固定される。電位固定層１３０とボディ層１０２とを接続しない場合、その隙間幅ｄ１は周期構造におけるｐ型の電位固定層１３０とｐ型のボディ層１０２の隙間幅ｄ２より小さい方が好ましい。これは隙間幅が広い程耐圧が低下することから、耐圧低下に起因して終端部から破壊が生じることを避けるためである。
　図３Ａ～図５を参照して、実施例１の構造を詳細に説明する。図３Ａは、図２Ａにおいてトレンチの長手方向に平行でトレンチが形成されている領域を通る基板主面上の線分ＡＡ’を含み、ＳｉＣ基板主面に垂直な面における断面構造である。図３Ａに示すように、ソースコンタクト領域（金属シリサイド層）１１３を除いて、ボディ層１０２に挟まれるＪＦＥＴ領域１０４表面の平坦部１３９を含む基板主面１３４上に絶縁膜１１７が形成されており、ゲート電極１１１はソース領域１０３とボディ層１０２および電流拡散層１０５に延在するようにゲート絶縁膜１１０および絶縁膜１１７上に形成され、隣接するトレンチと繋がっている。
　一方、図３Ｂは図２Ａにおいてトレンチの長手方向に平行でトレンチが形成されていない領域を通る基板主面上の線分ＢＢ’を含み、ＳｉＣ基板主面に垂直な面における断面構造である。基板主面にはソースコンタクト領域１１３を除いて全面に絶縁膜１１７が存在し、ゲート電極１１１はソース領域１０３とボディ層１０２および電流拡散層１０５、ＪＦＥＴ領域１０４およびｐ型の電位固定層１３０に延在するように絶縁膜１１７上に形成されている。
　図４は図２Ａにおいてトレンチの長手方向に垂直でｐ型の電位固定層１３０が形成されている領域を通る基板主面上の線分ＣＣ’を含み、ＳｉＣ基板表面に垂直な面における断面構造である。ＳｉＣ基板表面には絶縁膜１１７が存在し、ゲート電極１１１は絶縁膜１１７上で隣接セルと繋がっている。ｐ型の電位固定層１３０はＳｉＣ基板表面から所定の深さで形成され、隣接セルと繋がっている。アクティブ領域の終端部分においては、先に述べた通り、ｐ＋型の電位固定層１３０はボディ層１２０と接続されていても良いし、接続されていなくても良い。
　ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）は、例えば０．５～２．０μｍ程度である。また、ｎ＋＋型のソース領域１０３のエピタキシャル層１０１の表面からの深さ（第３深さＬ３）は、例えば０．１～１．０μｍ程度である。ｎ＋型の電流拡散層１０５のエピタキシャル層１０１の表面からの深さ（第４深さＬ４）は、例えば０．１～１．０μｍ程度である。ｐ型のボディ層１０２とｎ＋型の電流拡散層１０５との重ならない幅Ｗ１は、例えば０．１～２．０μｍ程度である。トレンチ１０６のエピタキシャル層１０１の表面からの深さ（第６深さＬ６）は、ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）よりも浅く、例えば０．１～１．５μｍ程度である。トレンチ１０６のチャネル長に並行な方向の長さは、例えば０．５～３．０μｍ程度である。トレンチ１０６のチャネル幅に並行な方向の長さは、例えば０．１～２．０μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１～２．０μｍ程度である。ｐ＋＋型のボディ層コンタクト領域１０９のエピタキシャル層１０１の表面からの深さ（第２深さＬ２）は、例えば０．１～０．５μｍ程度である。ｐ型の電位固定層１３０の深さは例えば０．１～２．０μｍ程度であり、幅はＪＦＥＴ領域１０４より狭く、例えば０．１～５．０μｍ程度である。ｎ＋型の電流拡散層１０５とｐ型の電位固定層１３０との間隔は、任意に指定することができ、例えば０～２．０μｍ程度である。ゲート絶縁膜１１０は、例えば膜厚は０．００５μｍから０．０１５μｍである。厚い絶縁膜１１７の膜厚は必ずゲート絶縁膜１１０より厚く、例えば０．１～３．０μｍ程度である。
　なお、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
　ｎ＋型のＳｉＣ基板１０７の不純物濃度の好ましい範囲は、例えば１×１０１８～１×１０２１ｃｍ－３である。ｎ－型のエピタキシャル層１０１の不純物濃度の好ましい範囲は、例えば１×１０１４～１×１０１７ｃｍ－３である。ｐ型のボディ層１０２の不純物濃度の好ましい範囲は、例えば１×１０１６～１×１０１９ｃｍ－３である。ｐ型のボディ層１０２の最大不純物濃度の好ましい範囲は、例えば１×１０１７～１×１０１９ｃｍ－３である。また、ｎ＋＋型のソース領域１０３の不純物濃度の好ましい範囲は、例えば１×１０１９～１×１０２１ｃｍ－３である。ｎ＋型の電流拡散層１０５の不純物濃度の好ましい範囲は、例えば５×１０１６～５×１０１８ｃｍ－３である。ｐ＋＋型のボディ層コンタクト領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１９～１×１０２１ｃｍ－３の範囲である。ｐ型の電位固定層１３０の最大不純物濃度の好ましい範囲は、ｎ＋型の電流拡散層１０５の不純物濃度より高く、１×１０１６～１×１０１９ｃｍ－３である。
　次に 、実施例１に係るＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、図５～図７を参照して説明する。
　従来のトレンチ型ＤＭＯＳのチャネルオフ時における空乏層の構造を、図５を参照して説明する。ＪＦＥＴ領域１０４上部のＳｉＣエピタキシャル基板表面１４１から伸びる空乏層の端部１４０ａと、ボディ層１０２から伸びる空乏層の端部１４０ｂおよび１４０ｃとが、ドレイン－ソース印加電圧の増加に伴い発展していく。ＳｉＣエピタキシャル基板表面１４１から伸びる空乏層の端部１４０ａと、ボディ層１０２から伸びる空乏層の端部１４０ｂおよび１４０ｃとが接触することによってＪＦＥＴ領域が空乏化により絶縁される。これによってＪＦＥＴ領域１０４の電位を低減し、ゲート絶縁膜１１０にかかる電界で決定されるゲート－ドレイン耐圧、及び主にボディ層１０２とＪＦＥＴ領域１０４あるいはエピタキシャル層１０１との接合部にかかる電界で決定される主耐圧を高めることができる。このとき、電流拡散層１０５はＪＦＥＴ領域１０４と比べて高濃度のため、電流拡散層１０５においては空乏層が発展しにくい。したがって、電流拡散層１０５に合わせズレが生じると、この空乏化は大きな影響を受けて、耐圧が大幅に低下する。
　従来のトレンチ型ＤＭＯＳにおいて、電流拡散層１０５に合わせズレが生じた場合における空乏層の構造を、図６を参照して説明する。電流拡散層１０５が基板水平右側にシフトした場合、空乏層の端部１４０ａの起点が左側のボディ層１０２から遠くなることにより、空乏層の端部１４０ａと空乏層の端部１４０ｂの結合が困難となり、この結果、ゲート絶縁膜１１０の表面近傍の電位及びＪＦＥＴ領域１０４の電位がドレイン電位のままとなり、ゲート絶縁膜１１０あるいはボディ層１０２とＪＦＥＴ領域１０４との接合部分に高電界がかかることで絶縁破壊に至る。パワーデバイスの耐圧は、多数に並列されたセルの耐圧のうち最小のもので決定される（最小リングモデルという）。合わせズレとしては、リソグラフィの基準マークに対するボディ層１０２のズレ、電流拡散層１０５のズレ及びマスクの回転などをすべて足し合わせた合わせズレを想定する必要があり、特にＪＦＥＴ領域１０４の幅が大きいデバイスにおいては合わせズレに伴う耐圧低下は顕著になる。
　実施例１のデバイス構造により、空乏層の構造が改善されることを、図７を参照して説明する。図７のデバイスにおいても、図６と同様に電流拡散層１０５が基板水平右側にシフトしているものとする。この場合、図６に示したトレンチ型ＤＭＯＳと異なり、ＳｉＣ基板表面からの空乏層の端部１４０ａに代わり、ｐ型の電位固定層１３０からの空乏層の端部１４０ｄが発展する。この空乏層の端部１４０ｄの起点はＳｉＣエピタキシャル基板表面１４１から深い位置にあるため、この発展に電流拡散層１０５の影響を受けにくい。したがって電流拡散層１０５の合わせズレが生じた場合においても空乏化を可能とし、最少リングモデルで決定される素子全体の耐圧を改善する。
　さらには、ｐ型の電位固定層１３０の存在する領域はドレイン－ゲート電極間においてＪＦＥＴ領域１０４－電位固定層１３０のｐｎダイオードが直列に挿入されるため、帰還容量が大幅に低減される。また、適切にｐ型の電位固定層１３０のｐ型のボディ層１０２に対するアスペクト比を設計することによって、空乏化を調整できるため、帰還容量－ドレイン電圧特性を好ましい特性に制御可能になる。この効果によってスイッチング損失の低減及び誤点弧などの動的な特性に対する信頼性が向上する。以上のように、実施例１の構造によって、従来のＭＯＳ構造やトレンチＭＯＳ構造よりも低い損失と高い信頼性とを同時に実現するデバイスの提供が可能になる。
　また、高いチャネル移動度と広いチャネル幅を有するトレンチ型ＤＭＯＳの長所を維持しながら、耐圧を改善し、かつスイッチング特性を向上できるため、高信頼かつ高性能なＳｉＣパワーＭＩＳＦＥＴを提供することが可能になる。
　≪炭化珪素半導体装置の製造方法≫
　実施例１による炭化珪素半導体装置の製造方法について、以下図面を用いて工程順に説明する。図８は実施例１における半導体装置の製造方法を説明する工程図である。
　＜工程Ｐ１＞
　工程Ｐ１ではエピタキシャル層（ドリフト層）を形成する。まず、図９に示すように、ｎ＋型の４Ｈ－ＳｉＣ基板１０７を用意する。ｎ＋型のＳｉＣ基板１０７には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８～１×１０２１ｃｍ－３の範囲である。また、ｎ＋型のＳｉＣ基板１０７は珪素面と炭素面と異方性のある極性面を有しており、本実施の形態においてはｎ＋型のＳｉＣ基板１０７の表面は（０００１）珪素面とするが、炭素面の利用をなんら制限するものではない。
　次に、ｎ＋型のＳｉＣ基板１０７の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ－型のエピタキシャル層１０１を形成する。ｎ－型のエピタキシャル層１０１には、ｎ＋型のＳｉＣ基板１０７の不純物濃度よりも低いｎ型不純物が導入されている。ｎ－型のエピタキシャル層１０１の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４～１×１０１７ｃｍ－３の範囲である。また、ｎ－型のエピタキシャル層１０１の厚さは、例えば５～５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０７およびｎ－型のエピタキシャル層１０１を有するＳｉＣエピタキシャル基板が形成される。
　＜工程Ｐ２＞
　工程Ｐ２では各種不純物を注入する。図９に示すように、ｎ＋型のＳｉＣ基板１０７の裏面（第２主面）から所定の深さ（第７深さＬ７）を有して、ｎ＋型のＳｉＣ基板１０７の裏面にｎ＋型のドレイン領域１０８を形成する。ｎ＋型のドレイン領域１０８の不純物濃度は、例えば１×１０１９～１×１０２１ｃｍ－３の範囲である。
　次に、図１０Ａに示すように、ｎ－型のエピタキシャル層１０１の表面上に、マスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１．０～３．０μｍ程度である。素子形成領域におけるマスクＭ１１の幅は、例えば１．０～１０．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜などを用いることができる。
　次に、マスクＭ１１越しに、ｎ－型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ－型のエピタキシャル層１０１の素子形成領域にｐ型のボディ層１０２を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のＦＬＲ３を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（ＪＴＥ：Junction Termination Extension）構造であってもよい。なお、このｐ型のＦＬＲ３はこの工程とは別のマスクを用いて形成しても良い。
　ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）は、例えば０．５～２．０μｍ程度である。また、ｐ型のボディ層１０２の不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３の範囲である。また、ｐ型のボディ層１０２の最大不純物濃度は、例えば１×１０１７～１×１０１９ｃｍ－３の範囲である。
　次に、図１０Ｂに示すように、マスクＭ１１を除去した後、マスクＭ１２を形成する。マスクＭ１２の厚さは、例えば０．５～３．０μｍ程度である。素子形成領域におけるマスクＭ１２の幅は、例えば２．０～１０．０μｍ程度である。マスクＭ１２は例えば、レジスト膜で形成する。
　次に、マスクＭ１２越しに、ｎ－型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｐ型のボディ層１０２の間のＪＦＥＴ領域１０４内にｐ型の電位固定層１３０を形成する。ｐ型の電位固定層１３０のエピタキシャル層１０１の表面からの深さは、例えば０．１～２．０μｍ程度である。また、ｐ型の電位固定層１３０の不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３の範囲である。
　以上のｐ型のボディ層１０２及びｐ型の電位固定層１３０の形成方法は、セルフアライン化することが可能である。図１０Ｃに示すように、マスクＭＳＡ１を形成し、これに部分的に重複するようにマスクＭＳＡ２を形成する。このマスクＭＳＡ１及びマスクＭＳＡ２越しにイオン注入によってｐ型のボディ層１０２を形成する。続いて、図１０Ｄに示すように、マスクＭＳＡ２を選択的に除去した後、マスクＭＳＡ１に部分的に重複するようにマスクＭＳＡ３を形成する。マスクＭＳＡ１及びマスクＭＳＡ３越しにイオン注入によってｐ型の電位固定層１３０を形成する。マスクＭＳＡ１はマスクＭＳＡ２及びマスクＭＳＡ３の除去時にエッチングされない材料を用いる。例えば、マスクＭＳＡ１にはＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜を用い、マスクＭＳＡ２及びマスクＭＳＡ３にはレジスト膜を用いることができる。マスクＭＳＡ１、マスクＭＳＡ２、マスクＭＳＡ３の厚さは、例えば０．５～３．０μｍ程度である。マスクＭＳＡ１の幅は、例えば１．０～５．０μｍ程度である。マスクＭＳＡ２、マスクＭＳＡ３の幅はそれぞれマスクＭ１１、マスクＭ１２の値からマスクＭＳＡ１との重複幅を引いた値である。マスクＭＳＡ１とマスクＭＳＡ２あるいはマスクＭＳＡ３の重複幅は、０．３μｍ～４．７μｍである。この重複幅は使用するリソグラフィ装置の想定される合わせズレ幅より大きくすることが好ましい。以上の工夫によって、ｐ型のボディ層１０２とｐ型の電位固定層１３０の相対位置の精度を高め、素子の耐圧及び損失を改善し、歩留まりを向上させることができる。
　次に、図１１に示すように、基板上のすべてのマスクを除去した後、マスクＭ１３を例えば、レジスト膜で形成する。マスクＭ１３の厚さは、例えば、０．５～３．０μｍ程度である。マスクＭ１３の幅は、例えば、０．５～４．０μｍ程度である。マスクＭ１３は、ｎ＋＋型のソース領域１０３形成部を開口する。また、図示は省略するが、マスクＭ１３には、ＦＬＲ３の外周にガードリング４が形成される領域にも開口部が設けられている。マスクＭ１３越しに、ｐ型のボディ層１０２にｎ型不純物、例えば窒素原子（Ｎ）やリン原子（Ｐ）をイオン注入して、ｎ＋＋型のソース領域１０３を形成し、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する。
　次に、図１２に示すように、マスクＭ１３を除去し、マスクＭ１４を形成する。マスクＭ１４は例えば、レジスト膜で形成する。マスクＭ１４の厚さは、例えば、０．５～３．０μｍ程度である。マスクＭ１４はｐ＋＋型のボディ層コンタクト領域１０９形成部を開口する。マスクＭ１４越しに、ｐ型のボディ層１０２にｐ型不純物をイオン注入して、ｐ＋＋型のボディ層コンタクト領域１０９を形成する。ｐ＋＋型のボディ層コンタクト領域１０９のｐ型のボディ層１０２の表面からの深さ（第２深さＬ２）は、例えば０．１～０．５μｍ程度である。ｐ＋＋型のボディ層コンタクト領域１０９の不純物濃度は、例えば１×１０１９～１×１０２１ｃｍ－３の範囲である。
　次に、図１３に示すように、マスクＭ１４を除去し、マスクＭ１５を例えば、レジスト膜で形成する。マスクＭ１５の厚さは、例えば、１～４μｍ程度である。マスクＭ１５は、ｎ＋型の電流拡散層１０５形成部を開口する。マスクＭ１５越しに、ｎ－型のエピタキシャル層１０１およびｐ型のボディ層１０２にｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。
　＜工程Ｐ３＞
　工程Ｐ３では活性化アニールを行う。マスクＭ１５を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板に１５００℃以上の温度で２～３分間程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板にイオン注入した各不純物の活性化を行う。熱処理後に、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
　＜工程Ｐ４＞
　工程Ｐ４ではトレンチを形成する。図１４は並列接続されたＳｉＣパワーＭＩＳＦＥＴの要部上面図、図１５Ａは、図１４のトレンチが形成されている領域を通る線分ＡＡ’における要部断面図、図１５Ｂは図１４のトレンチが形成されていない領域を通る線分ＢＢ’の要部断面図である。図１５Ａ、図１５Ｂに示すように、マスクＭ１６を絶縁膜、例えば酸化珪素膜で形成する。マスクＭ１６の厚さは、のちの工程で形成するゲート絶縁膜１１０より厚い方が好ましく、例えば０．０１～４μｍ程度である。マスクＭ１６には、後の工程においてトレンチ１０６が形成される領域に開口部分が設けられている（図１５Ａ）。以降の工程は、図１４の線分ＡＡ’における要部断面図である図１６～図２４を参照して説明する。
　図１６に示すように、異方性ドライエッチングプロセスを用いて、ｎ＋＋型のソース領域１０３と、ｐ型のボディ層１０２と、ｎ＋型の電流拡散層１０５とに延在するトレンチ１０６を形成する。形成するトレンチの深さは、ｐ型のボディ層１０２の深さよりも浅い。形成するトレンチの深さは、例えば０．１～１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さは、例えば０．５～３．０μｍ程度である。トレンチのチャネル幅に並行な方向の長さは、例えば０．１～１．０μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１～１．０μｍ程度である。このドライエッチング工程の際に、マスクＭ１６の開口部の肩が丸まって絶縁膜１１７となり、ボディ層１０２に挟まれたＪＦＥＴ領域１０４とゲート電極間、ソース領域１０３とゲート電極間の絶縁膜信頼性の向上だけでなく、フィールド絶縁膜としても機能する。
　＜工程Ｐ５＞
　工程Ｐ５ではゲートスタックを形成する。図１７に示すように、エピタキシャル層１０１の表面とトレンチ１０６表面および厚い絶縁膜１１７表面上に、等方的な堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は底面１３５及び側面１３３ａで均一な膜厚となる。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５～０．１５μｍ程度である。なお、ゲート絶縁膜１１０はトレンチの底部のみ選択的に厚くしても良く、その場合は例えば炭素面を基板主面に採用し、熱酸化によってゲート絶縁膜１１０を形成するとよい。絶縁膜１１７の膜厚はゲート絶縁膜１１０の膜厚以下でも良いが、より厚い方が好ましい。具体的には、絶縁膜１１７の膜厚が、ゲート絶縁膜１１０の膜厚の３倍以上あれば効果的に絶縁膜電界を低減することができる。
　次に、図１８に示すように、ゲート絶縁膜１１０上に、多結晶珪素（Ｓｉ）膜１１１Ａを形成する。多結晶珪素（Ｓｉ）膜１１１Ａは前工程で堆積した絶縁膜１１０の表面に沿って堆積される。絶縁膜１１７が厚い場合、多結晶珪素（Ｓｉ）膜１１１ＡはＳｉＣ基板の表面の形状に沿わず離れるため、トレンチ上部角部の電界集中が緩和し耐圧が向上する。多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１～４μｍ程度である。多結晶珪素（Ｓｉ）膜１１１Ａの極性はｎ型でもｐ型でも良く、閾値電圧に応じて調整することができる。
　次に、図１９に示すように、マスクＭ１７（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。これに加えて、ｐ型のボディ層１０２に挟まれたｐ型の電位固定層１３０上の多結晶珪素（Ｓｉ）膜１１１Ｂをドライエッチングによって開口しても良い。
　＜工程Ｐ６＞
　工程Ｐ６では各種電極を形成する。図２０に示すように、ボディ層１０２の表面上に、ゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
　次に、図２１に示すように、マスクＭ１８（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０および絶縁膜１１７をドライエッチング法により加工して、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９に達する開口部ＣＮＴ＿Ｓを形成する。
　次に、図２２に示すように、マスクＭ１８を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。まず、図示は省略するが、エピタキシャル層１０１の表面上に、層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜として、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００～１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において第１金属膜とエピタキシャル層とを反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
　次に、図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇを形成する。開口部ＣＮＴ＿Ｇは、ゲート配線用電極８とゲート電極１１１とを接続するために設けられる。
　次に、図２３に示すように、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に形成された金属シリサイド層１１３に達する開口部ＣＮＴ＿Ｓ、ならびにゲート電極１１１に達する開口部ＣＮＴ＿Ｇ（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、開口部ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇを通して電気的に接続するゲート配線用電極８とを形成する。
　次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。
　次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
　次に、図示は省略するが、ｎ＋型のドレイン領域１０８に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
　次に、図２４に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のドレイン領域１０８と反応させて、ｎ＋型のドレイン領域１０８を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５～１．０μｍ堆積させて形成する。
　その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
　このように、実施例１によれば、既述の通り、ｐ型の電位固定層１３０の形成により電流拡散層１０５の合わせズレの影響を低減し最少リングモデルから成る耐圧の向上を実現し、ＭＩＳＦＥＴの信頼性を大幅に向上させている。
　さらに通常のＤＭＯＳ構造及びトレンチ型ＤＭＯＳにおいては、電流拡散層１０５及びエピタキシャル層１０１のうち、絶縁膜１１７及びゲート絶縁膜１１０を挟んでゲート電極１１１と対向している面がキャパシタとなり、帰還容量の主要な部分となるが、図２４に示されるように、実施例１の構造においては、ｐ型の電位固定層１３０が存在する部分についてはｐｎ接合を直列に挿入しているものと等価であるため、この部分の容量は無視でき、帰還容量は大幅に低減される。この効果はスイッチング損失の低減及び誤点弧の防止につながる。さらに、本実施例で説明したように、ｐ型の電位固定層１３０はｐ型のボディ層１０２に対してセルフアラインで形成することができる。したがってＪＦＥＴ抵抗値は顕著に増加しない。
　以上より、ｐ型の電位固定層１３０を形成することで、通常のトレンチ型ＭＯＳ構造並みの低いチャネル抵抗を損なうことなく、課題であった耐圧を改善し、さらに良好なスイッチング特性を実現することができるため、従来のトレンチ型ＤＭＯＳよりも高信頼かつ低損失なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。これにより、高い信頼性を有する炭化珪素半導体装置およびその製造方法を提供することができる。
　図２５は、実施例２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図であって、特にＪＦＥＴ領域２０４近傍の拡大図である。実施例１との相違点は、ｐ型の電界緩和層２３１がｎ＋型の電流拡散層２０５からＪＦＥＴ領域２０４、ｐ型の電位固定層２３０にかけてＳｉＣ基板表面直下に形成されていることである。このように、ｐ型の電位固定層２３０とｐ型の電界緩和層２３１とを同時に用いることによって、各手法のデメリットを最小化しながらより大きな耐圧向上を得ることができる。特許文献２のように、電界緩和層２３１はトレンチ型ＤＭＯＳの耐圧向上とゲート絶縁膜１１０の保護に効果的である。しかしながら、既述の通り電流拡散層２０５の合わせズレに対しては高耐圧化が不十分である。また、図２６の従来のトレンチ型ＤＭＯＳにおけるチャネルオン時の空乏層分布図に示す（符号２４０は空乏層の端部を示す）ように、電界緩和層２３１－エピタキシャル層間のビルトインポテンシャルによって、ＪＦＥＴ領域２０４上部の基板表面からも空乏層が進展してしまい、電流経路が狭まることによってＪＦＥＴ抵抗が増加してしまうというトレードオフ関係がある。図示は省略するが、ｐ型の電位固定層２３０が単体で存在する場合もｐ型の電位固定層２３０から空乏層が進展し、同様のトレードオフ関係がある。これら２つの構造はどちらの場合も形成される空乏層の位置が同じであるため、ｐ型の電界緩和層２３１とｐ型の電位固定層２３０とを同時に用いることによって、いずれか一方の構造のみを適用する場合と比較して、新たな抵抗増加を抑えながら、大きな耐圧向上を実現することができる。
　実施例２の構造によるチャネルオン時の空乏層分布を、図２７を用いて説明する。ｐ型の電位固定層２３０は、ｎ型の電界緩和層２３１からの空乏層が存在していた領域に配置しているため、ｐ型の電位固定層２３０の追加による空乏層幅、つまりＪＦＥＴ抵抗の増加はわずかである。一方で、ｐ型の電位固定層２３０による大幅な耐圧の向上の恩恵をｐ型のボディ層２０２の隙間幅で定義されるＪＦＥＴ幅を広げることに利用すれば、より低いＪＦＥＴ抵抗を得ることができる。以上から、ｐ型の電界緩和層２３１とｐ型の電位固定層２３０を同時に用いることによって、より低損失かつ高耐圧のＳｉＣパワーＭＩＳＦＥＴを実現することができる。
　なお、図２５～図２７において、詳細な説明は省略したが、符号２０２はｐ型のボディ層、符号２０６はトレンチ、符号２１０はゲート絶縁膜、符号２１７は絶縁膜を示している。
　≪炭化珪素半導体装置の製造方法≫
　実施例２による炭化珪素半導体装置の製造方法について、要点のみ、図２８を用いて説明する。
　ｐ型の電界緩和層２３１の形成工程は、実施例１における、ボディ層形成工程以降かつ活性化工程以前であれば、任意の工程に挿入できる。例えば、図２８は、実施例１の工程において、ｎ型の電流拡散層２０５を形成した後にｐ型の電界緩和層２３１を形成する場合の例を示している。
　ｎ型の電流拡散層２０５を形成し、全てのマスクを除去するまでは実施例１と同じである。続いて、例えばレジスト膜を用いてマスクＭ２１を形成する。マスクＭ２１越しにｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入し、ｐ型の電界緩和層２３１を形成する。マスクＭ２１の厚さは、例えば、１～４μｍ程度である。マスクＭ２１の開口部幅は、ｎ型の電流拡散層２０５の全表面を埋められる幅が好ましい。ｐ型の電界緩和層２３１の不純物濃度は、基板中の同一点におけるｎ型の電流拡散層２０５の濃度より高く、例えば１×１０１６～１×１０１９ｃｍ－３の範囲である。
　ｐ型の電界緩和層２３１は、ｐ型の電流拡散層２０５と同じマスク、及びＪＦＥＴ領域２０４を開口したマスクを用いて２度以上に分けて注入しても良い。この場合、電流拡散層２０５に対しセルフアラインとなるため、チャネルへの影響を軽微にできる。
　このようにｐ型の電界緩和層２３１とｐ型の電位固定層２３０とを併用することによって、空乏層の構造を有効に利用し、高耐圧化と低損失化を同時に行うことが可能である。さらに、絶縁膜がｎ型領域に露出する面積が減るため、帰還容量も低減されスイッチング損失の低減及び誤点弧の防止を行うことができる。
　図３０は実施例３によるＳｉＣパワーＭＩＳＦＥＴの要部断面図の、特にＪＦＥＴ領域３０４近傍の拡大図である。前述した実施例１との相違点は、ｐ型の電位固定層３３０がｎ型の電流拡散層３０５より深い位置まで形成されている点である。
　比較のため、図２９に、実施例１の構造において、例えば図７に示した例よりもさらに大きな合わせズレが生じた伴う場合の空乏層の構造を示す。ｎ型の電流拡散層１０５がｐ型の電位固定層１３０の下部にも存在する場合、ｐ型の電位固定層１３０からの空乏層の端部１４０ｄが発展できなくなる。この場合、ｐ型の電位固定層１３０によって空乏層を閉塞できず、耐圧が大きく低下するおそれがある。
　そこで、実施例３では、図３０に示すように、ｐ型の電位固定層３３０をｎ型の電流拡散層３０５より深くまで形成する。この場合、ｎ型の電流拡散層３０５がｐ型の電位固定層３３０と重なるほど合わせズレが生じた場合でも、確実に空乏層３４０を閉塞させることができる。なお、図３０において詳細な説明は省略したが、符号３０２はｐ型のボディ層、符号３０６はトレンチ、符号３１０はゲート絶縁膜、符号３１７は絶縁膜を示している。
　以上のように、実施例３の構造を用いたトレンチ型ＤＭＯＳは、ｎ型の電流拡散層３０５の合わせズレに起因する顕著な耐圧の低下を確実に防止し、低損失かつ高耐圧で高い耐圧歩留まりを持つＳｉＣパワーＭＩＳＦＥＴ及びその製造方法を実現することができる。
　図３１は実施例４によるＳｉＣパワーＭＩＳＦＥＴのチャネルオン時の空乏層の構造を示す。前述した実施例１との相違点は、ｐ型の電位固定層４３０の直下に、ＪＦＥＴ領域４０４より高濃度のｎ型の領域４３２（以下、カウンターと呼称する）が形成されている点である。
　比較のため、図３２に、実施例１の構造におけるチャネルオン時の空乏層の構造を示す。ｐ型の電位固定層１３０が存在する場合、チャネルオン時においても空乏層の端部１４０ｅが発展する。ＪＦＥＴ領域１０４は低濃度のｎ型領域のため、空乏層の端部１４０ｅはＪＦＥＴ領域４０４に深くまで伸び、ＪＦＥＴ領域の抵抗が大きくなる。
　これに対し、図３１に示されるように、本実施例の構造では、高濃度のｎ型のカウンター４３２が存在するため、ｐ型の電位固定層４３０からの空乏層端４４０ｅはｎ型のカウンター４３２内で止まり、電流経路を狭窄しない。さらには、キャリア密度の高いｎ型のカウンター４３２を通じてＪＦＥＴ領域中央まで電流を拡散することができ、損失を低減することができる。実施例４の構造においても、ｐ型のボディ層４０２とｐ型の電位固定層４３０を結ぶ直線上は低濃度領域となるため、実施例１の構造と同様に空乏化を行うことができ、高耐圧化の効果は失われない。
　さらに、実施例２の電界緩和層および実施例３の深い電位固定層と併用することによって、より高性能なパワーデバイスを実現することができる。ｐ型の電界緩和層４３１、深いｐ型の電位固定層４３０ａおよびｎ型のカウンター４３２を形成したトレンチ型ＤＭＯＳのチャネルオン・オフ時それぞれの空乏層の構造を示す図３３及び３４を用いて説明する。図３３に示すチャネルオン時には、ｎ型のカウンター４３２の濃度を適切に設計することによって、ｐ型の電界緩和層４３１のみを用いた場合より低損失化が可能である。図３４に示すチャネルオフ時には、ｎ型の電流拡散層４０５が大きな合わせズレを伴う場合にも深いｐ型の電位固定層４３０ａの側面から伸びる空乏層によって高耐圧化される。なお、図３１～図３４において詳細な説明は省略したが、符号４０６はトレンチ、符号４１０はゲート絶縁膜、符号４１７は絶縁膜を示している。
　以上から、ｐ型の電位固定層４３０の直下にＪＦＥＴ領域４０４より高濃度のｎ型のカウンター４３２を形成することによってＪＦＥＴ領域の抵抗を低減し、より低損失かつ高耐圧のＳｉＣパワーＭＩＳＦＥＴを実現することができる。
　≪炭化珪素半導体装置の製造方法≫
　実施例４による炭化珪素半導体装置の製造方法について説明する。図示は省略するが、実施例１あるいは２あるいは３において、ｐ型の電位固定層４３０を形成する際に、ｐ型の電位固定層４３０と同じマスクを用いてｎ型の不純物をｐ型の電位固定層より高エネルギーのイオン注入することによって実現される。
　図３５は実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。前述した実施例１との相違点は、ゲート電極５１１・絶縁膜５１７・層間絶縁膜５１２の中央部が開口しており、ソース電極２がｐ型の電位固定層５３０と接続されている点である。ｐ型の電位固定層５３０は終端構造においてｐ型のボディ層５０２及びｐ＋＋型のボディ層コンタクト領域５０９を通じてソース電極２に接続することができるが、一般にｐ型領域は高抵抗のため、高速スイッチング時にフローティングとなる可能性がある。実施例５の構造では、ｐ型の電位固定層５３０の電位が全域で直接ソース電位に固定されるため、高速スイッチング時の信頼性を向上させることができる。
　さらに、図３６に示すように、ソース電極２とｐ型の電位固定層５３０とをシリサイド層を介して接続するのではなく、ｐ型の電位固定層５３０からはみ出すようにソース電極２を接続しても良い。この場合、ショットキーバリアダイオードとして動作することができ、内蔵ボディダイオードの電流を低減することで逆方向通電時の結晶欠陥の拡張を防ぎ、長期信頼性を向上させることができる。
　なお、図３５～図３６において詳細な説明は省略したが、符号５０１はｎ－型のエピタキシャル層、符号５０２はｐ型のボディ層、符号５０３はｎ＋＋型のソース領域、符号５０５はｎ＋型の電流拡散層、符号５０６はトレンチ、符号５０７はｎ＋型のＳｉＣ基板、符号５０８はｎ＋型のドレイン領域、符号５０９はｐ＋＋型のボディ層コンタクト領域、符号５１０はゲート絶縁膜、符号５１３は金属シリサイド層、符号５１５は金属シリサイド層、符号５１６はドレイン配線用電極を示している。
　≪炭化珪素半導体装置の製造方法≫
　実施例５による炭化珪素半導体装置の製造方法について実施例１との相違点を説明する。
　ゲート電極５１１の加工時に、ｐ型の電位固定層５３０上も開口するようなマスクを使用してエッチングを行う。さらに、層間絶縁膜５１２、ゲート絶縁膜５１０及び絶縁膜５１７をエッチングして金属シリサイド層５１３を形成する工程において、ｐ型の電位固定層５３０の直上を開口するようなマスクを使用してエッチングを行う。あるいは、金属シリサイド層５１３を形成した後に別のマスクによってｐ型の電位固定層５３０のコンタクト部を開口しても良い。この場合、シリサイドを形成せずにｐ型の電位固定層５３０にコンタクトすることができる。ｐ型の電位固定層５３０上の開口幅は例えば、０．５～５．０μｍである。
　このように、実施例５によれば、実施例１と同様にトレンチ型ＤＭＯＳ構造より高信頼な炭化珪素半導体装置およびその製造方法を実現できることに加えて、本形態ではｐ型の電位固定層５３０の電位をソース電位に固定し、高速スイッチング時の信頼性向上が可能である。さらに、ｐ型の電位固定層５３０のコンタクトにシリサイドを用いず適切な開口幅を用いればショットキーバリアダイオードを内蔵して逆方向通電時の劣化を抑制することが可能であり、高耐圧・低損失・高速スイッチングに加え長期信頼性を持つＳｉＣパワーＭＩＳＦＥＴが実現可能である。
　図３７は実施例６によるＳｉＣパワーＭＩＳＦＥＴの要部上面図である。前述した実施例１との相違点は、ｐ型の電位固定層６３０がストライプ状ではなく、一定の間隔を置いて並列しており、トレンチの長手方向延長上に配置されている点である。
　ｐ型の電位固定層６３０は耐圧を向上させる一方で、ＪＦＥＴ領域の抵抗を増加させてしまう。実施例６では、最も電界が集中するトレンチ６０６形成領域近傍のみ、空乏化を促進することによって、損失の増加を最小限に抑えながら、大きな耐圧向上を実現することができる。なお、図３７において詳細な説明は省略したが、符号６０３はｎ＋＋型のソース領域、符号６０５はｎ＋型の電流拡散層、符号６０９はｐ＋＋型のボディ層コンタクト領域を示している。
　≪炭化珪素半導体装置の製造方法≫
　実施例６による炭化珪素半導体装置の製造方法については、実施例１において、ｐ型の電位固定層６３０形成時のマスクの開口部をストライプ型から島型に変更することで実現できる。ｐ型の電位固定層６３０のトレンチ長手方向と垂直な方向のピッチはトレンチ６０６のピッチと等しいことが好ましいが、例えば倍周期にしても良い。また、ｐ型の電位固定層６３０のトレンチ長手方向と垂直な方向の幅は例えば０．３μｍ～１．０μｍの範囲である。
　このように、実施例５によれば、実施例１と同様にトレンチ型ＤＭＯＳ構造より高信頼な炭化珪素半導体装置およびその製造方法を実現できることに加えて、損失の増加を最小化することができる。
　以上、実施例１～６において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置を各種装置に用いることができる。図３８は電力変換装置（インバータ）の一例を示す回路図である。
　図３８に示すように、インバータ８０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ８０４と、ダイオード８０５とを有する。各単相において、電源電位（Ｖｃｃ）と負荷（この例では３相モータ）８０１への入力電位との間にＳｉＣＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されており（上アーム）、負荷８０１の入力電位と基準電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されている（下アーム）。つまり、負荷８０１に対し、各単相に２つのＳｉＣＭＩＳＦＥＴ８０４と２つのダイオード８０５が設けられており、３相で６つのスイッチング素子８０４と６つのダイオード８０５が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ８０４のゲート電極には制御回路８０３が接続されており、この制御回路８０３によってＳｉＣＭＩＳＦＥＴ８０４が制御されている。従って、制御回路８０３でインバータ８０２を構成するＳｉＣＭＩＳＦＥＴ８０４を流れる電流を制御することにより、負荷８０１を駆動することができる。
　インバータ８０２を構成するＳｉＣＭＩＳＦＥＴ８０４の機能について以下に説明する。負荷８０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷８０１に入力する必要がある。制御回路８０３はＳｉＣＭＩＳＦＥＴ８０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＩＳＦＥＴ８０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
　ＳｉＣＭＩＳＦＥＴ８０４として、実施例１から実施例６において説明した半導体装置を用いることにより、インバータなどの電力変換装置を高性能化することができる。また、長期信頼性のある半導体装置をＳｉＣＭＩＳＦＥＴ８０４として用いることにより、インバータなどの電力変換装置の使用年数を長期化できる。その結果として、実施例１から実施例６において説明した半導体装置を用いる電力変換装置を用いるモータシステム（図３８）の高性能化、使用年数の長期化を実現することができる。
　図３９は電力変換装置（インバータ）の別の例を示す回路図である。インバータ９０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ９０４を有する。本例も負荷９０１は３相モータである。各単相において、電源電位（Ｖｃｃ）と負荷（例えばモータ）９０１への入力電位との間にＳｉＣＭＩＳＦＥＴ９０４が接続されており（上アーム）、負荷９０１の入力電位と基準電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ９０４が接続されている（下アーム）。つまり、負荷９０１では各単相に２つのＳｉＣＭＩＳＦＥＴ９０４が設けられており、３相で６つのスイッチング素子９０４が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ９０４のゲート電極には制御回路９０３が接続されており、この制御回路９０３によってＳｉＣＭＩＳＦＥＴ９０４が制御されている。従って、制御回路９０３でインバータ９０２を構成するＳｉＣＭＩＳＦＥＴ９０４を流れる電流を制御することにより、負荷９０１を駆動することができる。
　インバータ９０２を構成するＳｉＣＭＩＳＦＥＴ９０４の機能について以下に説明する。ここでは、ＳｉＣＭＩＳＦＥＴの機能として、パルス幅変調動作を行うための矩形波を作り出すとともに、図３８のインバータにおけるダイオード８０５の役割をも担う。インバータ９０２において、例えばモータのように負荷９０１にインダクタンスを含む場合、ＳｉＣＭＩＳＦＥＴ９０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。図３８の電力変換装置ではダイオード８０５がこの役割を担うのに対し、図３９の電力変換装置では、この役割をＳｉＣＭＩＳＦＥＴ９０４が担っている。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣＭＩＳＦＥＴ９０４のゲートをオンし、ＳｉＣＭＩＳＦＥＴ９０４を逆導通させる方法をいう。
　したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣＭＩＳＦＥＴ９０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣＭＩＳＦＥＴ９０４のドリフト層とｐ型ボディ層によって形成される内蔵ｐｎダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、ダイオード８０５をＳｉＣショットキーバリアダイオードとした場合と同等である。
　このように、ＳｉＣＭＩＳＦＥＴ９０４として、実施例１から実施例６において説明した半導体装置を用いることにより、還流時の損失を小さくでき、ダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。また、長期信頼性のある半導体装置をＳｉＣＭＩＳＦＥＴ９０４として用いることにより、インバータなどの電力変換装置の使用年数を長期化できる。また、実施例１から実施例６において説明した半導体装置を用いる電力変換装置はモータシステムであってもよい。その結果として、実施例１から実施例６において説明した半導体装置を用いる電力変換装置を用いるモータシステムの高性能化、使用年数の長期化を実現することができる。
　以上のようなモータシステムをハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。モータシステムを用いた自動車を図４０および図４１を用いて説明する。図４０は、電気自動車の構成の一例を示す概略図であり、図４１は、電気自動車に用いる昇圧コンバータの一例を示す回路図である。
　図４０に示すように、電気自動車は、駆動輪１００１ａおよび駆動輪１００１ｂが接続された駆動軸１００２に動力を入出力可能とする３相モータ１００３と、３相モータ１００３を駆動するためのインバータ１００４と、バッテリ１００５と、昇圧コンバータ１００８と、リレー１００９と、電子制御ユニット１０１０と、を備え、昇圧コンバータ１００８は、インバータ１００４が接続された電力ライン１００６と、バッテリ１００５が接続された電力ライン１００７とに接続されている。
　３相モータ１００３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１００４には、図３８または図３９に示したようなインバータを用いることができる。
　昇圧コンバータ１００８は、図４１に示すように、インバータ１０１３に、リアクトル１０１１および平滑用コンデンサ１０１２が接続された構成を有する。インバータ１０１３はＳｉＣＭＩＳＦＥＴ１０１４で構成され、実施例１から実施例６において説明した半導体装置が用いられる。
　図４０の電子制御ユニット１０１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１００３のロータ位置を検出するセンサからの信号、またはバッテリ１００５の充放電値などを受信する。そして、インバータ１００４、昇圧コンバータ１００８、およびリレー１００９を制御するための信号を出力する。
　電力変換装置であるインバータ１００４には図３８または図３９に示した電力変換装置を用いることができる。また、３相モータ１００３、およびインバータ１００４などからなる３相モータシステムに、図３８または図３９に示した電力変換装置を用いる３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
　なお、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ１００５が燃料電池スタックとなった燃料電池自動車にも同様に、上述の３相モータシステムを適用することができる。また、鉄道車両に用いることもできる。３相モータシステムを用いた鉄道車両を図４２に示す。図４２は、鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
　図４２に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス１１０９を介して電圧が１．５ｋＶまで降圧され、コンバータ１１０７で交流から直流に変換される。さらに、キャパシタ１１０８を介してインバータ１１０２で直流から交流に変換されて、負荷１１０１である３相モータを駆動する。コンバータ１１０７内の素子構成は、図３８のようにＳｉＣＭＩＳＦＥＴおよびダイオードを併用してもよく、図３９のようにＳｉＣＭＩＳＦＥＴ単独でもよい。図４２の例では、ＳｉＣＭＩＳＦＥＴ１１０４単独で構成された例を示している。なお、この図では制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示し、３相モータ１１０１は車輪ＷＨが接続される駆動軸に動力を入出力可能とされている。
　このようにインバータやコンバータに実施例１から実施例６において説明した半導体装置を用いた３相モータシステムを鉄道車両に用いることにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
１：半導体チップ、２：ソース配線用電極、３：フローティング・フィールド・リミッティング・リング、４：ガードリング、５：ゲート開口部、６：ＳｉＣパワーＭＩＳＦＥＴ、７：ソース開口部、８：ゲート配線用電極、１０１，２０１，５０１：エピタキシャル層、１０２，２０２，３０２，４０２，５０２：ボディ層、１０３，２０３，５０３，６０３：ソース領域、１０４，２０４，３０４，４０４，５０４：ＪＦＥＴ領域、１０５，２０５，３０５，４０５，５０５，６０５：電流拡散層、１０６，２０６，３０６，４０６，５０６，６０６：トレンチ、１０７，２０７，５０７：ＳｉＣ基板、１０８，２０８，５０８：ドレイン領域、１０９，５０９，６０９：ボディ層コンタクト領域、１１０，２１０，３１０，４１０，５１０：ゲート絶縁膜、１１１，５１１：ゲート電極、１１２，５１２：層間絶縁膜、１１３，５１３：ソースコンタクト領域（金属シリサイド層）、１１５，５１５：金属シリサイド層、１１６，５１６：ドレイン配線用電極、１１７，２１７，３１７，４１７，５１７：絶縁膜、１３０，２３０，３３０，４３０，５３０，６３０：電位固定層、１４０，２４０，３４０：空乏層の端部、１４１：ＳｉＣエピタキシャル基板表面、２３１，４３１：電界緩和層、４３２：カウンター、８０１，９０１：負荷、８０２，９０２：インバータ、８０３，９０３：制御回路、８０４，９０４：ＳｉＣＭＩＳＦＥＴ、８０５：ダイオード、１００１：駆動輪、１００２：駆動軸、１００３：３相モータ、１００４：インバータ、１００５：バッテリ、１００６：電力ライン、１００７：電力ライン、１００８：昇圧コンバータ、１００９：リレー、１０１０：電子制御ユニット、１０１１：リアクトル、１０１２：平滑用コンデンサ、１０１３：インバータ、１０１４：ＳｉＣＭＩＳＦＥＴ、１１０１：負荷、１１０２：インバータ、１１０４：ＳｉＣＭＩＳＦＥＴ、１１０７：コンバータ、１１０８：キャパシタ、１１０９：トランス。

Claims (15)

  1. 　第１導電型のＳｉＣ基板と、
    　前記ＳｉＣ基板の第１主面に形成され、前記ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層と、
    　前記ＳｉＣ基板の前記第１主面に対向する第２主面に形成されるドレイン領域と、
    　前記エピタキシャル層に形成される第２導電型の第１及び第２のボディ層と、
    　前記第１のボディ層に形成される第１導電型の第１のソース領域と、
    　前記第１及び前記第２のボディ層に挟まれた前記エピタキシャル層であるＪＦＥＴ領域と前記第１のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１の第１領域と、
    　前記ＪＦＥＴ領域に形成される第２導電型の第２領域と、
    　前記第１のソース領域、前記第１のボディ層及び前記第１の第１領域に延在して形成される第１のトレンチと、
    　前記第１のトレンチの内壁に形成される絶縁膜と、
    　前記第１のトレンチの前記絶縁膜上に形成されるゲート電極とを有する半導体装置。
  2. 　請求項１において、
    　前記第２のボディ層に形成される第１導電型の第２のソース領域と、
    　前記ＪＦＥＴ領域と前記第２のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い第１導電型の第２の第１領域と、
    　前記第２のソース領域、前記第２のボディ層及び前記第２の第１領域に延在して形成される第２のトレンチとを有し、
    　前記絶縁膜は前記第２のトレンチの内壁に形成され、前記ゲート電極は前記第２のトレンチの前記絶縁膜上に形成される半導体装置。
  3. 　請求項２において、
    　前記第１及び前記第２のボディ層、前記第１及び前記第２のソース領域、前記第１及び前記第２の第１領域は、平面視においてストライプパターンを有し、
    　前記第１のトレンチ及び前記第２のトレンチを通る直線は前記ストライプパターンの長手方向と交差する半導体装置。
  4. 　請求項２において、
    　前記第１及び前記第２の第１領域、前記ＪＦＥＴ領域及び前記第２領域を覆うように、第２導電型の第３領域を有する半導体装置。
  5. 　請求項２において、
    　前記第２領域は、前記第１及び前記第２の第１領域よりも深く形成されている半導体装置。
  6. 　請求項２において、
    　前記第２領域の直下に、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第４領域を有する半導体装置。
  7. 　請求項３において、
    　前記第２領域は、前記ストライプパターンの長手方向に延在するストライプパターンを有する半導体装置。
  8. 　請求項３において、
    　前記第２領域は、前記第１のトレンチ及び前記第２のトレンチに挟まれる領域に、平面視において島状に形成される半導体装置。
  9. 　請求項２において、
    　前記第１のボディ層に形成され、前記第１のボディ層の不純物濃度よりも高い不純物濃度を有する第２導電型の第１の第５領域と、
    　前記第２のボディ層に形成され、前記第２のボディ層の不純物濃度よりも高い不純物濃度を有する第２導電型の第２の第５領域と、
    　前記第１のソース領域、前記第１の第５領域、前記第２のソース領域、及び前記第２の第５領域を接続するソース電極とを有する半導体装置。
  10. 　請求項９において、
    　前記第２領域は、前記ソース電極と接続される半導体装置。
  11. 　請求項１０において、
    　前記ソース電極は、前記第２領域周辺の前記ＪＦＥＴ領域と接する半導体装置。
  12. 　電源電位と、
    　基準電位と、
    　負荷入力電位と、
    　前記電源電位と前記負荷入力電位との間に接続される第１のスイッチング素子と、
    　前記基準電位と前記負荷入力電位との間に接続される第２のスイッチング素子と、
    　前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する制御回路とを有し、
    　前記第１のスイッチング素子及び前記第２のスイッチング素子として、請求項１～１１のいずれか１項に記載の半導体装置を用いる電力変換装置。
  13. 　請求項１２において、
    　前記第１のスイッチング素子に、逆並列に接続される第１のダイオードと、
    　前記第２のスイッチング素子に、逆並列に接続される第２のダイオードとを有する電力変換装置。
  14. 　直流電力を交流電力に変換する電力変換装置と、
    　前記電力変換装置により駆動されるモータとを有し、
    　前記電力変換装置として、請求項１２に記載の電力変換装置を用いるモータシステム。
  15. 　車輪と、
    　前記車輪に接続される駆動軸とを有し、
    　請求項１４に記載のモータシステムにより前記駆動軸に動力を入出力可能とされる車両。
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