DE112019005045T5 - Halbleitervorrichtung und elektrische Leistungsumsetzungsvorrichtung, die sie verwendet - Google Patents

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Takeru Suto
Naoki Watanabe
Toru Masuda
Hiroshi Miki
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Hitachi Power Semiconductor Device Ltd
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Abstract

Es wird eine sehr zuverlässige Leistungshalbleitervorrichtung mit hoher Leistungsfähigkeit geschaffen. Eine Halbleitervorrichtung umfasst: eine Epitaxieschicht 101 eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche eines SiC-Substrats 107 ausgebildet ist, und die eine niedrigere Störstellenkonzentration als eine Störstellenkonzentration des SiC-Substrats aufweist; eine erste und eine zweite Body-Schicht 102 eines zweiten Leitfähigkeitstyps, die auf der Epitaxieschicht ausgebildet sind; einen Source-Bereich 103 des ersten Leitfähigkeitstyps, der auf der ersten Body-Schicht ausgebildet ist; einen ersten Bereich 105 des ersten Leitfähigkeitstyps, der die erste Body-Schicht und einen JFET-Bereich 104 kontaktiert, wobei der JFET-Bereich die Epitaxieschicht ist, die durch die erste und die zweite Body-Schicht eingefügt ist, und der erste Bereich des ersten Leitfähigkeitstyps eine höhere Störstellenkonzentration als eine Störstellenkonzentration der Epitaxieschicht aufweist; einen zweiten Bereich 130 des zweiten Leitfähigkeitstyps, der auf dem JFET-Bereich ausgebildet ist; einen Graben 106, der so ausgebildet ist, dass er sich zum Source-Bereich, zur ersten Body-Schicht und zum ersten Bereich erstreckt; einen Isolationsfilm 110, der auf einer Innenwand des Grabens ausgebildet ist; und eine Gate-Elektrode 111, die auf dem Isolationsfilm des Grabens ausgebildet ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung und eine elektrische Leistungsumsetzungsvorrichtung unter Verwendung der Leistungshalbleitervorrichtung, ein Motorsystem, ein Kraftfahrzeug und ein Eisenbahnfahrzeug.
  • Stand der Technik
  • Im Stand der Technik wird als Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET) eines elektrischen Leistungs-Metall-Isolationsfilm-Halbleiter-Feldeffekttransistors, der ein Typ einer Leistungshalbleitervorrichtung ist, hauptsächlich ein Leistungs-MISFET unter Verwendung eines Siliziumsubstrats (Si-Substrats) (nachstehend als Si-Leistungs-MISFET bezeichnet) verwendet.
  • Dagegen kann ein Leistungs-MISFET (nachstehend als SiC-Leistungs-MISFET bezeichnet) unter Verwendung eines Siliziumcarbid-Substrats (SiC-Substrats) (nachstehend als SiC-Substrat bezeichnet) eine höhere Stehspannung und einen niedrigeren Verlust im Vergleich zum Si-Leistungs-MISFET aufweisen. Daher wird dem Gebiet der Leistungseinsparung oder umweltfreundlichen Wechselrichtertechnologie besondere Aufmerksamkeit geschenkt.
  • Der SiC-Leistungs-MISFET kann den Ein-Widerstand mit derselben Stehspannung im Vergleich zum Si-Leistungs-MISFET verringern. Dies liegt daran, dass Siliziumcarbid (SiC) eine elektrische Feldstärke des dielektrischen Durchbruchs von etwa 7-mal so groß wie jene von Silizium (Si) aufweist und eine Epitaxieschicht als Driftschicht dünner macht. In Anbetracht der ursprünglichen Charakteristiken, die von Siliziumcarbid (SiC) erhalten werden sollten, wird jedoch in Betracht gezogen, dass ausreichende Charakteristiken noch zu erhalten sind. Angesichts der hocheffizienten Nutzung von Energie ist eine weitere Verringerung des Ein-Widerstandes erwünscht.
  • Mit Bezug auf den hohen parasitären Kanalwiderstand einer doppelt diffundierten Metalloxid-Halbleiter-Struktur (DMOS-Struktur) im Stand der Technik offenbart WO/2015/177914 (PTL 1), dass durch Graben einer Nut innerhalb der Body-Schicht auf einem Substrat in einer (0001)-Ebene ein Graben ausgebildet wird, so dass eine (11-20)-Ebene oder eine (1-100)-Ebene mit einer hohen Kanalmobilität verwendet wird, um die effektive Kanalbreite zu verbreitern (nachstehend wird diese Struktur als DMOS vom Grabentyp bezeichnet). Ohne Beeinträchtigen der Zuverlässigkeit des Bodenabschnitts des Grabens, wenn die Leistung ausgeschaltet wird, kann folglich der parasitäre Kanalwiderstand verringert werden und der Ein-Widerstand kann verringert werden.
  • WO/2016/116998 (PTL 2) offenbart eine Struktur, in der die Stehspannung des DMOS vom Grabentyp durch Ausbilden eines flachen Störstellenbereichs mit derselben Polarität wie die Body-Schicht (nachstehend als Relaxationsschicht des elektrischen Feldes bezeichnet) auf der Substratoberfläche erhöht wird.
  • Entgegenhaltungsliste
  • Patentliteratur
    • PTL 1: WO/2015/177914
    • PTL 2: WO/2016/116998
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Um einen Grabenbodenabschnitt im DMOS vom Grabentyp von PTL 1 in der Body-Schicht auszubilden, ist es erforderlich, eine Stromdiffusionsschicht mit einer höheren Konzentration als die Body-Schicht auszubilden. Da die Stromdiffusionsschicht eine extrem höhere Konzentration als die Epitaxieschicht aufweist, ist es schwierig, eine Verarmungsschicht auszubilden, die zum Bewirken, dass die Vorrichtung eine hohe Stehspannung aufweist, erforderlich ist, und folglich wird in Betracht gezogen, dass die Stehspannung abnimmt. Aufgrund des Versatzes der relativen Ausbildungsposition zwischen der Stromdiffusionsschicht und der Body-Schicht (nachstehend als Fehlausrichtung bezeichnet) wird ein Bereich mit hoher Konzentration im JFET-Bereich ausgebildet, der zwischen den Body-Schichten vorhanden ist. Infolge der Hemmung der Verarmung ist es wahrscheinlich, dass die Stehspannung, die durch die schwächste Zelle im Chip bestimmt wird, signifikant verringert wird.
  • Die Relaxationsschicht des elektrischen Feldes von PTL 2 wird auf der Oberfläche des Substrats ausgebildet und hat folglich keinen Effekt auf die Fehlausrichtung der Stromdiffusionsschicht.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung, von der erwartet werden kann, dass sie eine hohe Leistungsfähigkeit und hohe Zuverlässigkeit aufweist, durch Verbessern der Stehspannungsverringerung aufgrund der Stromdiffusionsschicht des DMOS vom Grabentyp zu schaffen.
  • Lösung für das Problem
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die umfasst: ein SiC-Substrat des ersten Leitfähigkeitstyps; eine Epitaxieschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche des SiC-Substrats ausgebildet ist und die eine Störstellenkonzentration aufweist, die niedriger ist als eine Störstellenkonzentration des SiC-Substrats; einen Drain-Bereich, der auf einer zweiten Oberfläche ausgebildet ist, die der ersten Hauptoberfläche des SiC-Substrats zugewandt ist; eine erste und eine zweite Body-Schicht des zweiten Leitfähigkeitstyps, die auf der Epitaxieschicht ausgebildet sind; einen ersten Source-Bereich des ersten Leitfähigkeitstyps, der auf der ersten Body-Schicht ausgebildet ist; einen ersten Drain-Bereich des ersten Leitfähigkeitstyps, der mit der ersten Body-Schicht und einem JFET-Bereich in Kontakt steht, der die Epitaxieschicht ist, die durch die erste und die zweite Body-Schicht eingefügt ist, und der eine Störstellenkonzentration aufweist, die höher ist als die Störstellenkonzentration der Epitaxieschicht; einen zweiten Bereich des zweiten Leitfähigkeitstyps, der auf dem JFET-Bereich ausgebildet ist; einen ersten Graben, der so ausgebildet ist, dass er sich zum ersten Source-Bereich, zur ersten Body-Schicht und zum ersten ersten Bereich erstreckt; einen Isolationsfilm, der auf einer Innenwand des ersten Grabens ausgebildet ist; und eine Gate-Elektrode, die auf dem Isolationsfilm des ersten Grabens ausgebildet ist.
  • Vorteilhafte Effekte der Erfindung
  • Es wird eine sehr zuverlässige Hochleistungshalbleitervorrichtung geschaffen.
  • Andere Probleme und neue Merkmale werden aus der Beschreibung und den begleitenden Zeichnungen der vorliegenden Patentbeschreibung ersichtlich.
  • Figurenliste
    • [1] 1 ist eine Draufsicht eines Hauptteils eines Halbleiterchips, auf dem mehrere SiC-Leistungs-MISFETs montiert sind.
    • [2A] 2A ist eine Draufsicht eines Hauptteils des SiC-Leistungs-MISFET.
    • [2B] 2B ist eine Draufsicht eines Hauptteils eines Abschlussabschnitts des SiC-Leistungs-MISFET.
    • [3A] 3A ist eine Querschnittsansicht des Hauptteils des SiC-Leistungs-MISFET entlang der Linie A-A' von 2A.
    • [3B] 3B ist eine Querschnittsansicht, die den Hauptteil des SiC-Leistungs-MISFET entlang der Linie B-B' von 2A darstellt.
    • [4] 4 ist eine Querschnittsansicht des Hauptteils des SiC-Leistungs-MISFET entlang der Linie C-C' von 2A.
    • [5] 5 ist ein Diagramm, das eine Verarmungsschichtstruktur des SiC-Leistungs-MISFET im DMOS vom Grabentyp (ohne Fehlausrichtung) beschreibt, wenn der Kanal ausgeschaltet ist.
    • [6] 6 ist ein Diagramm, das die Verarmungsschichtstruktur des SiC-Leistungs-MISFET im DMOS vom Grabentyp (mit Fehlausrichtung) darstellt, wenn der Kanal ausgeschaltet ist.
    • [7] 7 ist ein Diagramm, das die Verarmungsschichtstruktur des SiC-Leistungs-MISFET (mit Fehlausrichtung) gemäß der Ausführungsform 1 darstellt, wenn der Kanal ausgeschaltet ist.
    • [8] 8 ist ein Diagramm, das einen Herstellungsprozess einer Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 1 darstellt.
    • [9] 9 ist eine Querschnittsansicht eines Hauptteils einer Siliziumcarbid-Halbleitervorrichtung im Prozess P1.
    • [10A] 10A ist eine Querschnittsansicht eines Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [10B] 10B ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [10C] 10C ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [10D] 10D ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [11] 11 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [12] 12 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung am gleichen Ort von 6 während des Herstellungsprozesses der Siliziumcarbid-Halbleitervorrichtung im Anschluss an 11.
    • [13] 13 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P2.
    • [14] 14 ist eine Draufsicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P4.
    • [15A] 15A ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P4, die entlang der Linie A-A' von 14 genommen ist.
    • [15B] 15B ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P4 entlang der Linie B-B' von 14.
    • [16] 16 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P4, die entlang der Linie A-A' von 14 genommen ist.
    • [17] 17 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P5.
    • [18] 18 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P5.
    • [19] 19 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P5.
    • [20] 20 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P6.
    • [21] 21 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P6.
    • [22] 22 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P6.
    • [23] 23 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P6.
    • [24] 24 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung im Prozess P6.
    • [25] 25 ist eine Querschnittsansicht des Hauptteils eines SiC-Leistungs-MISFET in der Ausführungsform 2.
    • [26] 26 ist ein Diagramm, das eine Verarmungsschichtstruktur des SiC-Leistungs-MISFET des DMOS vom Grabentyp (ohne Fehlausrichtung) darstellt, wenn der Kanal eingeschaltet ist.
    • [27] 27 ist ein Diagramm, das die Verarmungsschichtstruktur des SiC-Leistungs-MISFET (ohne Fehlausrichtung) gemäß der Ausführungsform 2 darstellt, wenn der Kanal eingeschaltet ist.
    • [28] 28 ist eine Querschnittsansicht des Hauptteils der Siliziumcarbid-Halbleitervorrichtung in einem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 2.
    • [29] 29 ist ein Diagramm, das die Verarmungsschichtstruktur des SiC-Leistungs-MISFET (mit großer Fehlausrichtung) gemäß der Ausführungsform 1 darstellt, wenn der Kanal ausgeschaltet ist.
    • [30] 30 ist ein Diagramm, das eine Verarmungsschichtstruktur eines SiC-Leistungs-MISFET (mit großer Fehlausrichtung) gemäß der Ausführungsform 3 darstellt, wenn der Kanal ausgeschaltet ist.
    • [31] 31 ist ein Diagramm, das eine Verarmungsschichtstruktur eines SiC-Leistungs-MISFET gemäß der Ausführungsform 4 darstellt, wenn der Kanal eingeschaltet ist.
    • [32] 32 ist ein Diagramm, das die Verarmungsschichtstruktur des SiC-Leistungs-MISFET gemäß der Ausführungsform 1 darstellt, wenn der Kanal eingeschaltet ist.
    • [33] 33 ist ein Diagramm, das eine Verarmungsschichtstruktur eines SiC-Leistungs-MISFET darstellt, der durch Kombinieren der Ausführungsformen 1, 2, 3 und 4 erhalten wird, wenn der Kanal eingeschaltet ist.
    • [34] 34 ist ein Diagramm, das eine Verarmungsschichtstruktur des SiC-Leistungs-MISFET (mit Ausrichtung) darstellt, der durch Kombinieren der Ausführungsformen 1, 2, 3 und 4 erhalten wird, wenn der Kanal ausgeschaltet ist.
    • [35] 35 ist eine Querschnittsansicht eines Hauptteils eines SiC-Leistungs-MISFET gemäß der Ausführungsform 5.
    • [36] 36 ist eine Querschnittsansicht des Hauptteils des SiC-Leistungs-MISFET gemäß der Ausführungsform 5.
    • [37] 37 ist eine Draufsicht eines Hauptteils einer Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 6.
    • [38] 38 ist ein Schaltplan einer elektrischen Leistungsumsetzungsvorrichtung (Wechselrichter).
    • [39] 39 ist ein Schaltplan der elektrischen Leistungsumsetzungsvorrichtung (Wechselrichter).
    • [40] 40 ist ein Konfigurationsdiagramm eines elektrischen Kraftfahrzeugs.
    • [41] 41 ist ein Schaltplan eines Hochsetzstellers.
    • [42] 42 ist ein Konfigurationsdiagramm eines Eisenbahnfahrzeugs.
  • Beschreibung von Ausführungsformen
  • In den folgenden Ausführungsformen wird, wenn es der Zweck erfordert, die Beschreibung durch Aufteilen einer Ausführungsform in mehreren Abschnitte oder Ausführungsformen durchgeführt. Wenn nicht anders angegeben, sind jedoch die Abschnitte oder Ausführungsformen nicht ohne gegenseitige Beziehung und eine steht in Beziehung mit einigen oder allen der Modifikationen, Details, zusätzlichen Erläuterungen der anderen oder dergleichen.
  • In den in den folgenden Ausführungsformen verwendeten Zeichnungen kann, um die Zeichnungen leichter zu verstehen, eine Schraffierung hinzugefügt sein, selbst wenn die Zeichnungen Draufsichten sind. In allen Zeichnungen zum Erläutern der folgenden Ausführungsformen sind jenen mit derselben Funktion im Prinzip dieselben Bezugszeichen gegeben und auf die wiederholten Beschreibungen davon wird verzichtet. Nachstehend werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen im Einzelnen beschrieben.
  • Ausführungsform 1
  • «Siliziumcarbid-Halbleitervorrichtung»
  • Eine Struktur einer Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 1 wird mit Bezug auf 1 beschrieben. 1 ist eine Draufsicht eines Hauptteils eines Halbleiterchips, an dem mehrere SiC-Leistungs-MISFETs montiert sind.
  • Wie in 1 dargestellt, ist ein Halbleiterchip 1, an dem die Siliziumcarbid-Halbleitervorrichtung montiert ist, mit aktiven Bereichen (einem SiC-Leistungs-MISFET-Ausbildungsbereich und einem Elementausbildungsbereich), die sich unter einer Source-Verdrahtungselektrode 2 positionieren, wo mehrere SiC-Leistungs-MISFETs vom n-Kanal-Typ parallel geschaltet sind, und einem Peripherieausbildungsbereich, der die aktiven Bereiche in der Draufsicht umgibt, konfiguriert. Im Peripherieausbildungsbereich sind mehrere schwebende Feldbegrenzungsringe (FLR) 3 vom p-Typ, die so ausgebildet sind, dass sie die aktiven Bereiche in der Draufsicht umgeben, und ein Schutzring 4 vom n-Typ, der so ausgebildet ist, dass er die mehreren FLRs 3 vom p-Typ in der Draufsicht umgibt, ausgebildet.
  • Eine Gate-Elektrode, ein Source-Bereich vom n++-Typ und ein Kanalbereich des SiC-Leistungs-MISFET und dergleichen sind auf der Oberflächenseite der aktiven Bereiche des Siliziumcarbid-Epitaxiesubstrats (SiC-Epitaxiesubstrats) vom n-Typ (nachstehend als SiC-Expitaxiesubstrat bezeichnet) ausgebildet und ein Drain-Bereich vom n+-Typ des SiC-Leistungs-MISFET ist auf der Seite der hinteren Oberfläche des SiC-Epitaxiesubstrats ausgebildet.
  • Wenn die mehreren FLRs 3 vom p-Typ in der Peripherie der aktiven Bereiche ausgebildet sind, bewegen sich Abschnitte mit maximalem elektrischem Feld sequentiell zu den FLRs 3 vom p-Typ auf der äußeren Seite, wenn die Leistung ausgeschaltet wird und am äußersten FLR 3 vom p-Typ weicht. Daher ist es möglich zu bewirken, dass die Siliziumcarbid-Halbleitervorrichtung eine hohe Stehspannung aufweist. In 1 ist ein Beispiel, in dem drei FLRs 3 vom p-Typ ausgebildet sind, dargestellt, aber die vorliegende Erfindung ist nicht darauf begrenzt. Ein Schutzring 4 vom n++-Typ hat eine Funktion des Schützens des im aktiven Bereich ausgebildeten SiC-Leistungs-MISFET.
  • Mehrere SiC-Leistungs-MISFETs 6, die im aktiven Bereich ausgebildet sind, weisen in der Draufsicht Streifenmuster auf und Gate-Elektroden aller SiC-Leistungs-MISFETs sind mit Gate-Verdrahtungselektroden 8 durch eine Zuleitungsverdrahtung (Gate-Busleitungen) elektrisch verbunden, die jeweils mit Streifenmustern verbunden sind.
  • Die mehreren SiC-Leistungs-MISFETs sind mit den Source-Verdrahtungselektroden 2 bedeckt und folglich sind Sources und Potentialfixierungsschichten von Body-Schichten der SiC-Leistungs-MISFETs mit den Source-Verdrahtungselektroden 2 verbunden. Die Source-Verdrahtungselektrode 2 ist mit einer externen Verdrahtung über einen Source-Öffnungsabschnitt 7 verbunden, der auf einem Passivierungsfilm vorgesehen ist, der den Halbleiterchip 1 schützt. Die Gate-Verdrahtungselektroden 8 sind so ausgebildet, dass sie von den Source-Verdrahtungselektroden 2 getrennt sind, und sind mit den Gate-Elektroden der SiC-Leistungs-MISFETs verbunden. In derselben Weise sind die Gate-Verdrahtungselektroden 8 auch mit der externen Verdrahtung über Gate-Öffnungsabschnitte 5 verbunden, die auf dem Passivierungsfilm vorgesehen sind, der den Halbleiterchip 1 schützt. Der Drain-Bereich vom n+-Typ, der auf der Seite der hinteren Oberfläche des SiC-Epitaxiesubstrats vom n-Typ ausgebildet ist, ist mit einer Drain-Verdrahtungselektrode (nicht dargestellt) elektrisch verbunden, die auf der ganzen hinteren Oberfläche des SiC-Epitaxiesubstrats vom n-Typ ausgebildet ist.
  • Als nächstes wird die Struktur des SiC-Leistungs-MISFET in der vorliegenden Ausführungsform beschrieben. 2A ist eine Draufsicht eines Hauptteils des SiC-Leistungs-MISFET.
  • Eine Epitaxieschicht 101 vom n--Typ, die aus Siliziumcarbid (SiC) mit einer niedrigeren Störstellenkonzentration als ein SiC-Substrat vom n+-Typ ausgebildet ist, ist auf einer Oberfläche (ersten Hauptoberfläche) eines SiC-Substrats 107 vom n+-Typ ausgebildet, das aus Siliziumcarbid (SiC) ausgebildet ist. Die Epitaxieschicht 101 vom n-Typ funktioniert als Driftschicht. Die Dicke der Epitaxieschicht 101 ist beispielsweise etwa 5 bis 50 µm.
  • Eine Body-Schicht vom p-Typ (Potentialmuldenbereich) 102 mit einer vorbestimmten Tiefe von der Oberfläche der Epitaxieschicht 101 ist in der Epitaxieschicht 101 ausgebildet. Source-Bereiche 103 vom n+-Typ mit einer vorbestimmten Tiefe von der Oberfläche der Epitaxieschicht 101, die Stickstoff als Störstellen enthalten, sind in den Body-Schichten 102 vom p-Typ ausgebildet.
  • Ein Abschnitt der Epitaxieschicht 101, der zwischen eine Body-Schicht 102a und eine Body-Schicht 102b, die zueinander benachbart sind, eingefügt ist, wird als JFET-Bereich 104 bezeichnet. Stromdiffusionsschichten 105 vom n+-Typ mit einer vorbestimmten Tiefe sind von der Oberfläche der Epitaxieschicht 101 so ausgebildet, dass sie sich zu den Body-Schichten 102 vom p-Typ und zum JFET-Bereich 104 erstrecken. Eine Potentialfixierungsschicht 130 vom p-Typ ist in einem Abschnitt eines Bereichs ausgebildet, der zwischen eine Stromdiffusionsschicht 105a vom n+-Typ und eine Stromdiffusionsschicht 105b vom n+-Typ eingefügt ist. Die Potentialfixierungsschicht 130 vom p-Typ kann mit den Stromdiffusionsschichten 105 in Kontakt stehen und kann nicht notwendigerweise in der Mitte zwischen der Stromdiffusionsschicht 105a und der Stromdiffusionsschicht 105b, die zueinander benachbart sind, positioniert sein.
  • Mehrere Gräben 106 sind von den Source-Bereichen 103 vom n++-Typ zu den Stromdiffusionsschichten 105 vom n+-Typ über den Body-Schichten 102 vom p-Typ ausgebildet. Die Bodenoberflächen der Gräben 106 stehen mit den Body-Schichten 102 vom p-Typ in Kontakt. Obwohl in 2A nicht dargestellt, sind jedoch ein Gate-Isolationsfilm 110 und ein Isolationsfilm 117 auf den Gräben 106 ausgebildet, wie nachstehend beschrieben. Eine Gate-Elektrode 111 ist auf dem Gate-Isolationsfilm 110 ausgebildet.
  • 2B stellt eine Draufsicht eines Abschlussbereichs eines Elementausbildungsabschnitts dar. Der JFET-Bereich 104 ist durch die Body-Schichten 102 vom p-Typ abgeschlossen und die Potentialfixierungsschicht 130 vom p-Typ kann mit den Body-Schichten 102, die Abschlussabschnitte bilden, verbunden sein oder nicht. Wenn eine Potentialfixierungsschicht 130 nicht mit den Body-Schichten 102 verbunden ist, ist das Potential der Potentialfixierungsschicht 130 vom p-Typ auf einen Wert fixiert, der im Wesentlichen derselbe wie das Gate-Potential ist, wenn das Gate ausgeschaltet ist. Das Potential der Potentialfixierungsschicht 130 wird durch eine Kapazitätsspannungsteilung zwischen einer pn-Diode und einem Gate-Isolationsfilm mit Bezug auf das Gate-Potential bestimmt, da im Allgemeinen die Kapazität der pn-Diode viel niedriger ist. Wenn sie mit den Body-Schichten 102 verbunden ist, ist unterdessen die Potentialfixierungsschicht 130 mit SourceElektroden über die Body-Schichten 102 vom p-Typ verbunden und das Potential davon ist auf dem Source-Potential fixiert. Wenn die Potentialfixierungsschicht 130 und die Body-Schichten 102 nicht miteinander verbunden sind, ist eine Spaltbreite d1 davon vorzugsweise kleiner als eine Spaltbreite d2 zwischen der Potentialfixierungsschicht 130 vom p-Typ und der Body-Schicht 102 vom p-Typ in einer periodischen Struktur. Dies liegt daran, dass, wenn die Spaltbreite breiter ist, die Stehspannung kleiner wird, so dass ein Bruch von einem Abschlussabschnitt, der durch eine Verringerung der Stehspannung verursacht wird, vermieden werden kann.
  • Mit Bezug auf 3A bis 5 wird die Struktur der Ausführungsform 1 im Einzelnen beschrieben. 3A stellt eine Querschnittsstruktur in einer zur Hauptoberfläche des SiC-Substrats senkrechten Ebene mit der Linie A-A' auf der Hauptoberfläche des Substrats dar, die durch einen Bereich verläuft, in dem die Gräben parallel zur Längsrichtung der Gräben in 2A ausgebildet sind. Wie in 3A dargestellt, ist abgesehen von einem Source-Kontaktbereich (Metallsilizidschicht) 113 der Isolationsfilm 117 auf einer Substrathauptoberfläche 134 mit einem flachen Abschnitt 139 der Oberfläche des JFET-Bereichs 104, der zwischen die Body-Schichten 102 eingefügt ist, ausgebildet und die Gate-Elektrode 111 ist auf dem Gate-Isolationsfilm 110 und dem Isolationsfilm 117 so ausgebildet, dass sie sich zu den Source-Bereichen 103, den Body-Schichten 102 und den Stromdiffusionsschichten 105 erstreckt, und sind mit benachbarten Gräben verbunden.
  • Unterdessen stellt 3B eine Querschnittsstruktur in einer zur Hauptoberfläche des SiC-Substrats senkrechten Ebene mit der Linie B-B' auf der Hauptoberfläche des Substrats dar, die durch einen Bereich verläuft, in dem die Gräben nicht parallel zur Längsrichtung der Gräben in 2A ausgebildet sind. Der Isolationsfilm 117 ist auf der ganzen Hauptoberfläche des Substrats abgesehen vom Source-Kontaktbereich 113 vorhanden, und die Gate-Elektrode 111 ist auf dem Isolationsfilm 117 so ausgebildet, dass sie sich zu den Source-Bereichen 103, den Body-Schichten 102, den Stromdiffusionsschichten 105, dem JFET-Bereich 104 und der Potentialfixierungsschicht 130 vom p-Typ erstreckt.
  • 4 stellt eine Querschnittsstruktur in einer zur Oberfläche des SiC-Substrats senkrechten Ebene mit der Linie C-C' auf der Hauptoberfläche des Substrats dar, die durch einen Bereich verläuft, in dem die Potentialfixierungsschicht 130 vom p-Typ senkrecht zur Längsrichtung der Gräben in 2A ausgebildet ist. Der Isolationsfilm 117 ist auf der Oberfläche des SiC-Substrats vorhanden und die Gate-Elektrode 111 ist mit benachbarten Zellen auf dem Isolationsfilm 117 verbunden. Die Potentialfixierungsschicht 130 vom p-Typ mit einer vorbestimmten Tiefe ist auf der Oberfläche des SiC-Substrats ausgebildet und ist mit benachbarten Zellen verbunden. Im Abschlussabschnitt des aktiven Bereichs, wie vorstehend beschrieben, kann die Potentialfixierungsschicht 130 vom p+-Typ mit einer Body-Schicht 120 verbunden sein oder nicht.
  • Eine Tiefe der Body-Schicht 102 vom p-Typ von der Oberfläche der Epitaxieschicht 101 (eine erste Tiefe L1) ist beispielsweise etwa 0,5 bis 2,0 µm. Eine Tiefe des Source-Bereichs 103 vom n++-Typ von der Oberfläche der Epitaxieschicht 101 (eine dritte Tiefe L3) ist beispielsweise etwa 0,1 bis 1,0 µm. Eine Tiefe der Stromdiffusionsschicht 105 vom n+-Typ von der Oberfläche der Epitaxieschicht 101 (eine vierte Tiefe L4) ist beispielsweise etwa 0,1 bis 1,0 µm. Eine Breite W1 eines Abschnitts, mit dem die Stromdiffusionsschicht 105 vom n+-Typ und die Body-Schicht 102 vom p-Typ nicht überlappt sind, ist beispielsweise etwa 0,1 bis 2,0 µm. Eine Tiefe des Grabens 106 von der Oberfläche der Epitaxieschicht 101 (eine sechste Tiefe L6) ist flacher als die Tiefe der Body-Schicht 102 vom p-Typ von der Oberfläche der Epitaxieschicht 101 (die erste Tiefe L1) und ist beispielsweise etwa 0,1 bis 1,5 µm. Die Länge des Grabens 106 in einer zur Kanallänge parallelen Richtung ist beispielsweise etwa 0,5 bis 3,0 µm. Die Länge des Grabens 106 in einer zur Kanalbreite parallelen Richtung ist beispielsweise etwa 0,1 bis 2,0 µm. Ein Grabenabstand in einer zur Kanalbreite parallelen Richtung ist beispielsweise etwa 0,1 bis 2,0 µm. Eine Tiefe eines Body-Schicht-Kontaktbereichs 109 vom p++-Typ von der Oberfläche der Epitaxieschicht 101 (eine zweite Tiefe L2) ist beispielsweise etwa 0,1 bis 0,5 µm. Die Tiefe der Potentialfixierungsschicht 130 vom p-Typ ist beispielsweise etwa 0,1 bis 2,0 µm und die Breite ist schmäler als jene des JFET-Bereichs 104 und ist beispielsweise etwa 0,1 bis 5,0 µm. Der Abstand zwischen der Stromdiffusionsschicht 105 vom n+-Typ und der Potentialfixierungsschicht 130 vom p-Typ kann beliebig festgelegt werden und ist beispielsweise etwa 0 bis 2,0 µm. Die Filmdicke des Gate-Isolationsfilms 110 ist beispielsweise 0,005 µm bis 0,015 µm. Die Filmdicke des dicken Isolationsfilms 117 ist notwendigerweise dicker als jene des Gate-Isolationsfilms 110 und ist beispielsweise etwa 0,1 bis 3,0 µm.
  • Außerdem sind „-“ und „+“ Symbole, die relative Störstellenkonzentrationen mit einem Leitfähigkeitstyp eines n-Typs oder eines p-Typs angeben, und beispielsweise nimmt die Störstellenkonzentration der Störstellen vom n-Typ in einer Reihenfolge von „n-“, „n“, „n+“ und „n++“ zu.
  • Ein bevorzugter Bereich der Störstellenkonzentration des SiC-Substrats 107 vom n+-Typ ist beispielsweise 1 × 1018 bis 1 × 1021 cm-3. Ein bevorzugter Bereich der Störstellenkonzentration der Epitaxieschicht 101 vom n--Typ ist beispielsweise 1 × 1014 bis 1 × 1017 cm-3. Ein bevorzugter Bereich der Störstellenkonzentration der Body-Schicht 102 vom p-Typ ist beispielsweise 1 × 1016 bis 1 × 1019 cm-3. Ein bevorzugter Bereich der maximalen Störstellenkonzentration der Body-Schicht 102 vom p-Typ ist beispielsweise 1 × 1017 bis 1 × 1019 cm-3. Ein bevorzugter Bereich der Störstellenkonzentration des Source-Bereichs 103 vom n++-Typ ist beispielsweise 1 × 1019 bis 1 × 1021 cm-3. Ein bevorzugter Bereich der Störstellenkonzentration der Stromdiffusionsschicht 105 vom n+-Typ ist beispielsweise 5 × 1016 bis 5 × 1018 cm-3. Ein bevorzugter Bereich der Störstellenkonzentration des Body-Schicht-Kontaktbereichs 109 vom p++-Typ liegt beispielsweise im Bereich von 1 × 1019 bis 1 × 1021 cm-3. Ein bevorzugter Bereich der maximalen Störstellenkonzentration der Potentialfixierungsschicht 130 vom p-Typ ist höher als die Störstellenkonzentration der Stromdiffusionsschicht 105 vom n+-Typ und ist 1 × 1016 bis 1 × 1019 cm-3.
  • Als nächstes werden die Merkmale der Konfiguration des SiC-Leistungs-MISFET gemäß der Ausführungsform 1 mit Bezug auf 5 bis 7 beschrieben.
  • Die Struktur der Verarmungsschicht des DMOS vom Grabentyp im Stand der Technik, wenn der Kanal ausgeschaltet ist, wird mit Bezug auf 5 beschrieben. Ein Endabschnitt 140a der Verarmungsschicht, der sich von einer SiC-Epitaxiesubstratoberfläche 141 auf dem oberen Abschnitt des JFET-Bereichs 104 erstreckt, und Endabschnitte 140b und 140c der Verarmungsschicht, die sich von den Body-Schichten 102 erstrecken, entwickeln sich gemäß der Zunahme der angelegten Drain-Source-Spannung. Der Endabschnitt 140a der Verarmungsschicht, der sich von der SiC-Epitaxiesubstratoberfläche 141 erstreckt, und die Endabschnitte 140b und 140c der Verarmungsschicht, die sich von den Body-Schichten 102 erstrecken, kommen miteinander in Kontakt, um den JFET-Bereich durch die Verarmung zu isolieren. Folglich wird das Potential des JFET-Bereichs 104 verringert und die Gate-Drain-Stehspannung, die durch das an den Gate-Isolationsfilm 110 angelegte elektrische Feld bestimmt wird, und eine Hauptstehspannung, die durch das elektrische Feld bestimmt wird, das hauptsächlich an einen Übergang zwischen der Body-Schicht 102 und dem JFET-Bereich 104 oder der Epitaxieschicht 101 angelegt wird, kann erhöht werden. Hier weist die Stromdiffusionsschicht 105 eine hohe Konzentration im Vergleich zum JFET-Bereich 104 auf und folglich entwickelt sich die Verarmungsschicht kaum in der Stromdiffusionsschicht 105. Wenn eine Fehlausrichtung in der Stromdiffusionsschicht 105 auftritt, wird folglich die Verarmung stark beeinflusst und die Stehspannung wird signifikant verringert.
  • Mit Bezug auf den DMOS vom Grabentyp im Stand der Technik wird die Struktur der Verarmungsschicht, wenn eine Fehlausrichtung in der Stromdiffusionsschicht 105 auftritt, mit Bezug auf 6 beschrieben. Wenn die Stromdiffusionsschicht 105 zur horizontalen rechten Seite des Substrats verschoben wird, wird der Startpunkt des Endabschnitts 140a der Verarmungsschicht weit von der Body-Schicht 102 auf der linken Seite, und folglich wird die Bindung zwischen dem Endabschnitt 140a der Verarmungsschicht und dem Endabschnitt 140b der Verarmungsschicht schwierig. Folglich bleiben das Potential nahe der Oberfläche des Gate-Isolationsfilms 110 und das Potential des JFET-Bereichs 104 als Drain-Potential und ein hohes elektrisches Feld wird an den Gate-Isolationsfilm 110 oder einen Übergang zwischen der Body-Schicht 102 und dem JFET-Bereich 104 angelegt, was zu einem dielektrischen Durchbruch führt. Die Stehspannung der Leistungsvorrichtung wird durch die minimale Stehspannung von mehreren Zellen bestimmt, die parallel angeordnet sind (minimales Ringmodell genannt). Als Fehlausrichtung ist es erforderlich, Fehlausrichtungen mit allen einer Verschiebung der Body-Schicht 102 und einer Verschiebung der Stromdiffusionsschicht 105 mit Bezug auf die Referenzmarkierung der Lithographie und der Drehung der Maske anzunehmen, und insbesondere in einer Vorrichtung mit einer großen Breite des JFET-Bereichs 104 wird die Stehspannungsverringerung, die von der Fehlausrichtung begleitet ist, merklich.
  • Die Verbesserung der Struktur der Verarmungsschicht durch die Vorrichtungsstruktur der Ausführungsform 1 wird mit Bezug auf 7 beschrieben. In der Vorrichtung von 7 ist auch in derselben Weise wie in 6 die Stromdiffusionsschicht 105 zur horizontalen rechten Seite des Substrats verschoben. Im Unterschied zum DMOS vom Grabentyp, der in 6 dargestellt ist, entwickelt sich hier ein Endabschnitt 140d der Verarmungsschicht von der Potentialfixierungsschicht 130 vom p-Typ anstelle des Endabschnitts 140a der Verarmungsschicht von der SiC-Substratoberfläche. Der Startpunkt des Endabschnitts 140d dieser Verarmungsschicht liegt in einer tieferen Position von der SiC-Epitaxiesubstratoberfläche 141 und folglich empfängt die Entwicklung kaum den Einfluss der Stromdiffusionsschicht 105. Auch wenn die Fehlausrichtung der Stromdiffusionsschicht 105 auftritt, wird daher die Verarmung möglich und folglich wird die Stehspannung des ganzen Elements, die durch das minimale Ringmodell bestimmt ist, verbessert.
  • In dem Bereich, in dem die Potentialfixierungsschicht 130 vom p-Typ vorhanden ist, ist eine pn-Diode des JFET-Bereichs 104 - der Potentialfixierungsschicht 130 in eine Drain-Gate-Elektrode in Reihe eingefügt, und folglich ist die Rückkopplungskapazität signifikant verbessert. Durch geeignetes Entwerfen eines Seitenverhältnisses der Potentialfixierungsschicht 130 vom p-Typ zur Body-Schicht 102 vom p-Typ kann die Verarmung eingestellt werden, so dass die Rückkopplungskapazitäts-Drain-Spannungs-Charakteristik auf eine bevorzugte Charakteristik gesteuert werden kann. Folglich wird die Zuverlässigkeit für dynamische Charakteristiken wie z. B. Verringerung des Schaltverlusts und fehlerhafte Zündung verbessert. Wie vorstehend beschrieben, wird es gemäß der Struktur der Ausführungsform 1 möglich, eine Vorrichtung zu schaffen, die gleichzeitig einen niedrigeren Verlust und eine höhere Zuverlässigkeit als eine MOS-Struktur im Stand der Technik oder die Graben-MOS-Struktur verwirklicht.
  • Da es möglich ist, die Stehspannung und die Schaltcharakteristiken zu verbessern, während die Vorteile des DMOS vom Grabentyp mit einer hohen Kanalmobilität und einer breiten Kanalbreite aufrechterhalten werden, ist es möglich, einen SiC-Leistungs-MISFET mit hoher Zuverlässigkeit und hoher Leistungsfähigkeit zu schaffen.
  • <<Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung>>
  • In dem Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 1 wird eine Reihenfolge von Prozessen mit Bezug auf die folgenden Zeichnungen beschrieben. 8 ist ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 darstellt.
  • <Prozess P1>
  • Im Prozess P1 wird eine Epitaxieschicht (Driftschicht) ausgebildet. Wie in 9 dargestellt, wird zuerst das 4H-SiC-Substrat 107 vom n+-Typ vorbereitet. Störstellen vom n-Typ werden in das SiC-Substrat 107 vom n+-Typ eingeführt. Die Störstellen vom n-Typ sind beispielsweise Stickstoff (N) und die Störstellenkonzentration der Störstellen vom n-Typ liegt beispielsweise im Bereich von 1 × 1018 bis 1 × 1021 cm-3. Das SiC-Substrat 107 vom n+-Typ weist eine anisotrope polare Ebene einer Siliziumebene und einer Kohlenstoffebene auf. In der vorliegenden Ausführungsform ist die Oberfläche des SiC-Substrats 107 vom n+-Typ eine (0001)-Siliziumebene und die Ausführungsform begrenzt überhaupt nicht die Verwendung einer Kohlenstoffebene.
  • Als nächstes wird die Epitaxieschicht 101 vom n--Typ aus Siliziumcarbid (SiC) auf einer Oberfläche des SiC-Substrats 107 vom n+-Typ (erste Hauptoberfläche) durch ein Epitaxiewachstumsverfahren ausgebildet. Störstellen vom n-Typ mit einer niedrigeren Störstellenkonzentration als das SiC-Substrat 107 vom n+-Typ werden in die Epitaxieschicht 101 vom n--Typ eingeführt. Die Störstellenkonzentration der Epitaxieschicht 101 vom n-Typ hängt von der Elementeinstufung des SiC-Leistungs-MISFET ab, liegt jedoch beispielsweise im Bereich von 1 × 1014 bis 1 × 1017 cm-3. Die Dicke der Epitaxieschicht 101 vom n--Typ ist beispielsweise 5 bis 50 µm. Gemäß dem obigen Prozess wird das SiC-Epitaxiesubstrat mit dem SiC-Substrat 107 vom n+-Typ und der Epitaxieschicht 101 vom n--Typ ausgebildet.
  • <Prozess P2>
  • Im Prozess P2 werden verschiedene Störstellen implantiert. Wie in 9 dargestellt, wird ein Drain-Bereich 108 vom n+-Typ mit einer vorbestimmten Tiefe (siebte Tiefe L7) von der hinteren Oberfläche des SiC-Substrats 107 vom n+-Typ (zweite Hauptoberfläche) auf der hinteren Oberfläche des SiC-Substrats 107 vom n+-Typ ausgebildet. Die Störstellenkonzentration des Drain-Bereichs 108 vom n+-Typ liegt beispielsweise im Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Wie in 10A dargestellt, wird als nächstes eine Maske M11 auf der Oberfläche der Epitaxieschicht 101 vom n-Typ ausgebildet. Die Dicke der Maske M11 ist beispielsweise etwa 1,0 bis 3,0 µm. Die Breite der Maske M11 im Elementausbildungsbereich ist beispielsweise etwa 1,0 bis 10,0 µm. Als Maskenmaterial kann ein anorganisches Material wie z. B. ein SiO2-Film, ein Si-Film und ein SiN-Film, ein organisches Material wie z. B. ein Resistfilm oder ein Polyimidfilm verwendet werden.
  • Als nächstes werden Störstellen vom p-Typ, beispielsweise Aluminiumatome (AI), in die Epitaxieschicht 101 vom n--Typ durch die Maske M11 hindurch ionenimplantiert. Folglich werden die Body-Schichten 102 vom p-Typ im Elementausbildungsbereich der Epitaxieschicht 101 vom n--Typ ausgebildet. Obwohl nicht dargestellt, werden die FLRs 3 vom p-Typ gleichzeitig in der Peripherie des Elementausbildungsbereichs ausgebildet. Die Struktur des Abschlussabschnitts ist nicht darauf begrenzt und kann beispielsweise eine Übergangsabschlusserweiterungsstruktur (JTE-Struktur) sein. Die FLRs 3 vom p-Typ können unter Verwendung einer anderen Maske als jener im vorliegenden Prozess ausgebildet werden.
  • Eine Tiefe der Body-Schicht 102 vom p-Typ von der Oberfläche der Epitaxieschicht 101 (die erste Tiefe L1) ist beispielsweise etwa 0,5 bis 2,0 µm. Die Störstellenkonzentration der Body-Schicht 102 vom p-Typ liegt beispielsweise im Bereich von 1 × 1016 bis 1 × 1019 cm-3. Die maximale Störstellenkonzentration der Body-Schicht 102 vom p-Typ liegt beispielsweise im Bereich von 1 × 117 bis 1 × 1019 cm-3.
  • Wie in 10B dargestellt, werden als nächstes, nachdem die Maske M11 entfernt ist, Masken M12 ausgebildet. Die Dicke der Maske M12 ist beispielsweise etwa 0,5 bis 3,0 µm. Die Breite der Maske M12 im Elementausbildungsbereich ist beispielsweise etwa 2,0 bis 10,0 µm. Die Maske M12 wird beispielsweise mit einem Resistfilm ausgebildet.
  • Als nächstes werden Störstellen vom p-Typ, beispielsweise Aluminiumatome (AI), in die Epitaxieschicht 101 vom n--Typ durch die Masken M12 hindurch ionenimplantiert. Folglich wird die Potentialfixierungsschicht 130 vom p-Typ im JFET-Bereich 104 zwischen den Body-Schichten 102 vom p-Typ ausgebildet. Die Tiefe der Potentialfixierungsschicht 130 vom p-Typ von der Oberfläche der Epitaxieschicht 101 ist beispielsweise etwa 0,1 bis 2,0 µm. Die Störstellenkonzentration der Potentialfixierungsschicht 130 vom p-Typ liegt beispielsweise im Bereich von 1 × 1016 bis 1 × 1019 cm-3.
  • Das Verfahren zum Ausbilden der Body-Schichten 102 vom p-Typ und der Potentialfixierungsschicht 130 vom p-Typ kann selbstausgerichtet sein. Wie in 10C dargestellt, wird eine Maske MSA1 ausgebildet und eine Maske MSA2 wird so ausgebildet, dass sie teilweise überlappt sind. Die Body-Schichten 102 vom p-Typ werden durch die Masken MSA1 und MSA2 hindurch durch Ionenimplantation ausgebildet. Wie in 10D dargestellt, werden anschließend, nachdem die Maske MSA2 selektiv entfernt ist, Masken MSA3 so ausgebildet, dass sie mit den Masken MSA1 teilweise überlappt sind. Die Potentialfixierungsschicht 130 vom p-Typ wird durch die Masken MSA1 und MSA3 hindurch durch Ionenimplantation ausgebildet. Für die Masken MSA1 wird ein Material, das nicht geätzt wird, wenn die Masken MSA2 und MSA3 entfernt werden, verwendet. Ein SiO2-Film, ein Si-Film oder ein SiN-Film kann beispielsweise für die Masken MSA1 verwendet werden und ein Resistfilm kann für die Masken MSA2 und MSA3 verwendet werden. Die Dicke der Masken MSA1, MSA2 und MSA3 ist beispielsweise etwa 0,5 bis 3,0 µm. Die Breite der Maske MSA1 ist beispielsweise etwa 1,0 bis 5,0 µm. Die Breiten der Masken MSA2 und MSA3 sind jeweils Werte, die durch Subtrahieren der Überlappungsbreite mit den Masken MSA1 von den Werten der Masken M11 bzw. M12 erhalten werden. Die Überlappungsbreite der Maske MSA1 mit der Maske MSA2 oder MSA3 ist 0,3 µm bis 4,7 µm. Die Überlappungsbreite ist vorzugsweise größer als die angenommene Fehlausrichtungsbreite der verwendeten Lithographievorrichtung. Mit der obigen Raffinesse kann die Genauigkeit der relativen Positionen der Body-Schichten 102 vom p-Typ und der Potentialfixierungsschicht 130 vom p-Typ verbessert werden, die Stehspannung und der Verlust des Elements können verbessert werden und die Ausbeute kann verbessert werden.
  • Wie in 11 dargestellt, werden als nächstes, nachdem alle Masken auf dem Substrat entfernt sind, Masken M13 beispielsweise mit einem Resistfilm ausgebildet. Die Dicke der Maske M13 ist beispielsweise etwa 0,5 bis 3,0 µm. Die Breite der Maske M13 ist beispielsweise etwa 0,5 bis 4,0 µm. Die Maske M13 ist in den Ausbildungsabschnitten der Source-Bereiche 103 vom n++-Typ offen. Obwohl nicht dargestellt, wird die Maske M13 mit einem Öffnungsabschnitt in einem Bereich versehen, in dem ein Schutzring 4 im Umfang des FLR 3 ausgebildet wird. Störstellen vom n-Typ, beispielsweise Stickstoffatome (N) und Phosphoratome (P), werden in die Body-Schichten 102 vom p-Typ durch die Masken M13 hindurch ionenimplantiert, die Source-Bereiche 103 vom n++-Typ werden ausgebildet und, obwohl nicht dargestellt, wird der Schutzring 4 vom n++-Typ im Peripherieausbildungsbereich ausgebildet.
  • Wie in 12 dargestellt, werden als nächstes die Masken M13 entfernt, um eine Maske M14 auszubilden. Die Maske M14 wird beispielsweise mit einem Resistfilm ausgebildet. Die Dicke der Maske M14 ist beispielsweise etwa 0,5 bis 3,0 µm. Die Maske M14 öffnet den Ausbildungsabschnitt des Body-Schicht-Kontaktbereichs 109 vom p++-Typ. Störstellen vom p-Typ werden in die Body-Schichten 102 vom p-Typ durch die Maske M14 hindurch ionenimplantiert, um den Body-Schicht-Kontaktbereich 109 vom p++-Typ auszubilden. Eine Tiefe des Body-Schicht-Kontaktbereichs 109 vom p++-Typ von der Oberfläche der Body-Schicht 102 vom p-Typ (die zweite Tiefe L2) ist beispielsweise etwa 0,1 bis 0,5 µm). Die Störstellenkonzentration des Body-Schicht-Kontaktbereichs 109 vom p++-Typ ist beispielsweise ein Umfang von 1 × 1019 bis 1 × 1021 cm-3.
  • Wie in 13 dargestellt, wird als nächstes die Maske M14 entfernt, und eine Maske M15 wird beispielsweise mit einem Resistfilm ausgebildet. Die Dicke der Maske M15 ist beispielsweise etwa 1 bis 4 µm. Die Maske M15 öffnet den Ausbildungsabschnitt der Stromdiffusionsschicht 105 vom n+-Typ. Die Störstellen vom n-Typ werden in die Epitaxieschicht 101 vom n-Typ und die Body-Schicht 102 vom p-Typ durch die Maske M15 hindurch ionen implantiert, um die Stromdiffusionsschicht 105 vom n+-Typ auszubilden.
  • <Prozess P3>
  • Im Prozess P3 wird eine Aktivierungsausheilung durchgeführt. Nachdem die Masken M15 entfernt sind, obwohl nicht dargestellt, wird ein Kohlenstofffilm (C-Film) auf der Oberfläche und der hinteren Oberfläche des SiC-Epitaxiesubstrats beispielsweise durch ein Plasma-CVD-Verfahren abgeschieden. Die Dicke des Kohlenstofffilms (C-Films) ist beispielsweise etwa 0,03 µm. Nachdem die Oberfläche und die hintere Oberfläche des SiC-Epitaxiesubstrats mit dem Kohlenstofffilm (C-Film) bedeckt sind, wird eine Wärmebehandlung am SiC-Epitaxiesubstrat bei der Temperatur von 1500 °C oder höher für etwa 2 bis 3 Minuten durchgeführt. Folglich wird jede in das SiC-Epitaxiesubstrat ionenimplantierte Störstelle aktiviert. Nach der Wärmebehandlung wird ein Kohlenstofffilm (C-Film) beispielsweise durch eine Sauerstoffplasmabehandlung entfernt.
  • <Prozess P4>
  • Im Prozess P4 werden Gräben ausgebildet. 14 ist eine Draufsicht eines Hauptteils von SiC-Leistungs-MISFETs, die parallel geschaltet sind, 15A ist eine Querschnittsansicht des Hauptteils entlang der Linie A-A' in 14, die durch einen Bereich verläuft, in dem Gräben ausgebildet sind, und 15B ist eine Querschnittsansicht des Hauptteils entlang der Linie B-B' von 14, die durch einen Bereich verläuft, in dem die Gräben nicht ausgebildet sind. Wie in 15A und 15B dargestellt, werden Masken M16 mit einem Isolationsfilm, beispielsweise einem Siliziumoxidfilm, ausgebildet. Die Dicke der Maske M16 ist vorzugsweise dicker als jene des Gate-Isolationsfilms 110, der in den folgenden Prozessen ausgebildet wird, und ist beispielsweise etwa 0,01 bis 4 µm. Die Maske M16 wird mit einem Öffnungsabschnitt in dem Bereich versehen, in dem die Gräben 106 in den folgenden Prozessen ausgebildet werden (15A). Die anschließenden Prozesse werden mit Bezug auf 16 bis 24 beschrieben, die Querschnittsansichten des Hauptteils entlang der Linie A-A' von 14 sind.
  • Wie in 16 dargestellt, werden die Gräben 106, die sich zum Source-Bereich 103 vom n++-Typ, zur Body-Schicht 102 vom p-Typ und zur Stromdiffusionsschicht 105 vom n+-Typ erstrecken, unter Verwendung eines anisotropen Trockenätzprozesses ausgebildet. Die Tiefe des ausgebildeten Grabens ist flacher als die Tiefe der Body-Schicht 102 vom p-Typ. Die Tiefe des ausgebildeten Grabens ist beispielsweise etwa 0,1 bis 1,5 µm. Die Länge in der zur Kanallänge des Grabens parallelen Richtung ist beispielsweise etwa 0,5 bis 3,0 µm. Die Länge in der zur Kanalbreite des Grabens parallelen Richtung ist beispielsweise etwa 0,1 bis 1,0 µm. Der Grabenabstand in der zur Kanalbreite parallelen Richtung ist beispielsweise etwa 0,1 bis 1,0 µm. Im Trockenätzprozess wird der Absatz des Öffnungsabschnitts der Maske M16 abgerundet, um den Isolationsfilm 117 auszubilden, die Isolationsfilmzuverlässigkeit zwischen der Gate-Elektrode und dem JFET-Bereich 104, der zwischen die Body-Schichten 102 oder zwischen die Gate-Elektrode und den Source-Bereich 103 eingefügt ist, wird nicht nur verbessert, sondern funktioniert auch als Feldisolationsfilm.
  • <Prozess P5>
  • Im Prozess P5 wird ein Gate-Stapel ausgebildet. Wie in 17 dargestellt, wird der Gate-Isolationsfilm 110 auf der Oberfläche der Epitaxieschicht 101, der Oberfläche des Grabens 106 und der Oberfläche des dicken Isolationsfilms 117 durch ein isotropes Abscheidungsverfahren ausgebildet. Der Gate-Isolationsfilm 110 weist eine gleichmäßige Filmdicke auf einer Bodenoberfläche 135 und einer Seitenoberfläche 133a auf. Der Gate-Isolationsfilm 110 wird mit einem SiO2-Film ausgebildet, der beispielsweise durch ein thermisches CVD-Verfahren ausgebildet wird. Die Dicke des Gate-Isolationsfilms 110 ist beispielsweise etwa 0,005 bis 0,15 µm. Der Gate-Isolationsfilm 110 kann selektiv nur im Bodenabschnitt des Grabens verdickt werden. Hier kann der Gate-Isolationsfilm 110 beispielsweise unter Verwendung einer Kohlenstoffebene auf der Hauptoberfläche des Substrats durch thermische Oxidation ausgebildet werden. Die Filmdicke des Isolationsfilms 117 kann gleich oder kleiner als die Filmdicke des Gate-Isolationsfilms 110 sein, ist jedoch vorzugsweise dicker. Insbesondere wenn die Filmdicke des Isolationsfilms 117 gleich oder mehr als dreimal die Filmdicke des Gate-Isolationsfilms 110 ist, kann das elektrische Feld des Isolationsfilms effektiv verringert werden.
  • Wie in 18 dargestellt, wird als nächstes ein polykristalliner Siliziumfilm (Si-Film) 111A auf dem Gate-Isolationsfilm 110 ausgebildet. Der polykristalline Siliziumfilm (Si-Film) 111A wird entlang der Oberfläche des Isolationsfilms 110 abgeschieden, der im vorherigen Prozess abgeschieden wird. Wenn der Isolationsfilm 117 dick ist, wird der polykristalline Siliziumfilm (Si-Film) 111A nicht entlang der Form der Oberfläche des SiC-Substrats ausgebildet und wird getrennt und folglich wird die Konzentration des elektrischen Feldes am oberen Eckenabschnitt des Grabens gelockert und die Stehspannung wird verbessert. Die Dicke des polykristallinen Siliziumfilms (Si-Films) 111A ist beispielsweise etwa 0,01 bis 4 µm. Die Polarität des polykristallinen Siliziumfilms (Si-Films) 111A kann ein n-Typ oder ein p-Typ sein und kann gemäß der Schwellenspannung eingestellt werden.
  • Wie in 19 dargestellt, wird als nächstes der polykristalline Siliziumfilm (Si-Film) 111A durch das Trockenätzverfahren unter Verwendung einer Maske M17 (Photoresistfilm) bearbeitet, um die Gate-Elektrode 111 auszubilden. Außerdem kann ein polykristalliner Siliziumfilm (Si-Film) 111B auf der Potentialfixierungsschicht 130 vom p-Typ, die zwischen die Body-Schichten 102 vom p-Typ eingefügt ist, durch Trockenätzen offen sein.
  • <Prozess P6>
  • Im Prozess P6 werden verschiedene Elektroden ausgebildet. Wie in 20 dargestellt, wird ein Zwischenschichtisolationsfilm 112 auf der Oberfläche der Body-Schichten 102 beispielsweise durch ein Plasma-CVD-Verfahren ausgebildet, so dass die Gate-Elektrode 111 und der Gate-Isolationsfilm 110 bedeckt werden.
  • Wie in 21 dargestellt, werden als nächstes der Zwischenschichtisolationsfilm 112, der Gate-Isolationsfilm 110 und der Isolationsfilm 117 durch das Trockenätzverfahren unter Verwendung einer Maske M18 (Photoresistfilm) bearbeitet und ein Abschnitt des Source-Bereichs 103 vom n++-Typ und ein Öffnungsabschnitt CNT_S, der den Body-Schicht-Kontaktbereich 109 vom p++-Typ erreicht, werden ausgebildet.
  • Wie in 22 dargestellt, werden als nächstes, nachdem die Maske M18 entfernt ist, Metallsilizidschichten 113 auf den jeweiligen Oberflächen eines Abschnitts des Source-Bereichs 103 vom n++-Typ, der auf der Bodenoberfläche des Öffnungsabschnitts CNT_S freiliegt, und des Body-Schicht-Kontaktbereichs 109 vom p++-Typ, ausgebildet. Obwohl nicht dargestellt, wird als erstes Nickel (Ni) als erster Metallfilm beispielsweise durch ein Sputterverfahren abgeschieden, um den Zwischenschichtisolationsfilm 112 und das Innere (die Seitenoberfläche und die Bodenoberfläche) des Öffnungsabschnitts CNT_S auf der Oberfläche der Epitaxieschicht 101 zu bedecken. Die Dicke des ersten Metallfilms ist beispielsweise etwa 0,05 µm. Anschließend werden der erste Metallfilm und die Epitaxieschicht auf der Bodenoberfläche des Öffnungsabschnitts CNT_S durch Durchführen einer Silizidierungswärmebehandlung bei 600 °C bis 1000 °C zur Reaktion gebracht und beispielsweise wird eine Nickelsilizidschicht (NiSi-Schicht) als Metallsilizidschicht 113 auf den jeweiligen Oberflächen eines Abschnitts der Source-Bereiche 103 vom n++-Typ und des Body-Schicht-Kontaktbereichs 109 vom p++-Typ, die zur Bodenoberfläche eines Öffnungsabschnitts CNT freiliegen, ausgebildet. Anschließend wird ein nicht zur Reaktion gebrachter erster Metallfilm durch ein Nassätzverfahren entfernt. Als Nassätzverfahren wird beispielsweise Schwefelsäurewasserstoffperoxid verwendet.
  • Obwohl nicht dargestellt, wird als nächstes der Zwischenschichtisolationsfilm 112 unter Verwendung einer Maske (Photoresistfilm) bearbeitet und der Öffnungsabschnitt CNT_G, der die Gate-Elektrode 111 erreicht, wird ausgebildet. Der Öffnungsabschnitt CNT_G wird vorgesehen, um die Gate-Verdrahtungselektrode 8 und die Gate-Elektrode 111 zu verbinden.
  • Wie in 23 dargestellt, wird als nächstes ein dritter Metallfilm, beispielsweise ein Laminatfilm, der einen Titanfilm (Ti-Film), einen Titannitridfilm (TiN-Film) und einen Aluminiumfilm (AI-Film) umfasst, auf dem Öffnungsabschnitt CNT_S, der die Metallsilizidschicht 113 erreicht, die auf einem Abschnitt der Source-Bereiche 103 vom n++-Typ und den jeweiligen Oberflächen der Body-Schicht-Kontaktbereiche 109 vom p++-Typ ausgebildet ist, und dem Zwischenschichtisolationsfilm 112, einschließlich des Inneren des Öffnungsabschnitts CNT_G (nicht dargestellt), der die Gate-Elektrode 111 erreicht, abgeschieden. Die Dicke des Aluminiumfilms (AI-Films) ist vorzugsweise beispielsweise 2,0 µm oder mehr. Anschließend werden die Source-Verdrahtungselektrode 2, die mit einem Abschnitt der Source-Bereiche 103 vom n++-Typ und dem Body-Schicht-Kontaktbereich 109 vom p++-Typ über die Metallsilizidschicht 113 im Öffnungsabschnitt CNT_S elektrisch verbunden ist, und die Gate-Verdrahtungselektrode 8, die mit der Gate-Elektrode 111 über den Öffnungsabschnitt CNT_G elektrisch verbunden ist, durch Bearbeiten des dritten Metallfilms ausgebildet.
  • Obwohl nicht dargestellt, wird als nächstes ein SiO2-Film oder ein Polyimidfilm als Passivierungsfilm abgeschieden, um die Gate-Verdrahtungselektrode 8 und die Source-Verdrahtungselektrode 2 zu bedecken.
  • Obwohl nicht dargestellt, wird als nächstes eine Passivierung durch Bearbeiten eines Passivierungsfilms ausgebildet. Hier werden ein SourceElektroden-Öffnungsabschnitt 7 und ein Gate-Elektroden-Öffnungsabschnitt 5 ausgebildet.
  • Obwohl nicht dargestellt, wird als nächstes ein zweiter Metallfilm auf dem Drain-Bereich 108 vom n+-Typ beispielsweise durch ein Sputterverfahren abgeschieden. Die Dicke dieses zweiten Metallfilms ist beispielsweise etwa 0,1 µm.
  • Wie in 24 dargestellt, werden als nächstes der zweite Metallfilm und der Drain-Bereich 108 vom n+-Typ durch Durchführen einer Lasersilizidierungswärmebehandlung zur Reaktion gebracht, um eine Metallsilizidschicht 115 auszubilden, so dass der Drain-Bereich 108 vom n+-Typ bedeckt wird. Anschließend wird eine Drain-Verdrahtungselektrode 116 ausgebildet, um die Metallsilizidschicht 115 zu bedecken. Die Drain-Verdrahtungselektrode 116 wird durch Abscheiden eines Laminatfilms eines Ti-Films, eines Ni-Films und eines Goldfilms (Au-Films) mit 0,5 bis 1,0 µm ausgebildet.
  • Danach wird eine externe Verdrahtung mit der Source-Verdrahtungselektrode 2, der Gate-Verdrahtungselektrode 8 bzw. der Drain-Verdrahtungselektrode 116 elektrisch verbunden.
  • Gemäß der Ausführungsform 1, wie vorstehend beschrieben, wird folglich durch Ausbildung der Potentialfixierungsschicht 130 vom p-Typ der Einfluss der Fehlausrichtung der Stromdiffusionsschicht 105 verringert und folglich wird die Verbesserung der Stehspannung, die aus dem minimalen Ringmodell erhalten wird, verwirklicht, so dass die Zuverlässigkeit des MISFET signifikant verbessert wird.
  • In der allgemeinen DMOS-Struktur und dem DMOS vom Grabentyp wird in den Stromdiffusionsschichten 105 und der Epitaxieschicht 101 eine Ebene, die zwischen den Isolationsfilm 117 und den Gate-Isolationsfilm 110 eingefügt ist und der Gate-Elektrode 111 zugewandt ist, zu einem Kondensator als Hauptteil der Rückkopplungskapazität. Wie in 24 dargestellt, weist jedoch in der Struktur der Ausführungsform 1 ein Abschnitt, an dem die Potentialfixierungsschicht 130 vom p-Typ vorhanden ist, denselben Wert wie ein Abschnitt auf, in dem der pn-Übergang in Reihe eingefügt ist, und somit kann die Kapazität des Abschnitts ignoriert werden, und die Rückkopplungskapazität wird signifikant verringert. Dieser Effekt führt zur Verringerung des Schaltverlusts und zur Verhinderung der fehlerhaften Zündung. Wie in der vorliegenden Ausführungsform beschrieben, kann die Potentialfixierungsschicht 130 vom p-Typ so ausgebildet werden, dass sie mit Bezug auf die Body-Schichten 102 vom p-Typ selbstausgerichtet ist. Daher nimmt der JFET-Widerstandswert nicht signifikant zu.
  • Aus dem Obigen wird durch Ausbilden der Potentialfixierungsschicht 130 vom p-Typ ohne Verschlechterung des niedrigen Kanalwiderstandes wie in der allgemeinen MOS-Struktur vom Grabentyp die Stehspannung, die ein Problem ist, verbessert, so dass zufriedenstellendere Schaltcharakteristiken verwirklicht werden können. Daher ist es möglich, einen sehr zuverlässigen und verlustarmen SiC-Leistungs-MISFET gegenüber dem DMOS vom Grabentyp im Stand der Technik bereitzustellen. Folglich ist es möglich, eine Siliziumcarbid-Halbleitervorrichtung mit hoher Zuverlässigkeit und ein Herstellungsverfahren davon bereitzustellen.
  • Ausführungsform 2
  • 25 ist eine Querschnittsansicht eines Hauptteils eines SiC-Leistungs-MISFET gemäß der Ausführungsform 2 und ist insbesondere eine vergrößerte Ansicht der Umgebung eines JFET-Bereichs 204. Der Unterschied zur Ausführungsform 1 besteht darin, dass eine Relaxationsschicht 231 des elektrischen Feldes vom p-Typ unmittelbar unter der Oberfläche des SiC-Substrats von einer Stromdiffusionsschicht 205 vom n+-Typ zum JFET-Bereich 204 und zu einer Potentialfixierungsschicht 230 vom p-Typ ausgebildet ist. Durch gleichzeitige Verwendung der Potentialfixierungsschicht 230 vom p-Typ und der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ ist es folglich möglich, die große Verbesserung der Stehspannung zu erhalten, während der Nachteil jedes Verfahrens minimiert wird. Wie in PTL 2 ist eine Relaxationsschicht 231 des elektrischen Feldes für die Verbesserung der Stehspannung des DMOS vom Grabentyp und den Schutz des Gate-Isolationsfilms 110 wirksam. Wie vorstehend beschrieben, ist jedoch mit Bezug auf die Fehlausrichtung der Stromdiffusionsschicht 205 die Stehspannung nicht ausreichend hoch. Wie in dem Verarmungsschichtverteilungsdiagramm des DMOS vom Grabentyp im Stand der Technik von 26 dargestellt, besteht, wenn der Kanal eingeschaltet ist (das Bezugszeichen 240 bezeichnet einen Endabschnitt der Verarmungsschicht), eine Kompromissbeziehung, bei der durch das eingebaute Potential zwischen der Relaxationsschicht 231 des elektrischen Feldes und der Epitaxieschicht die Verarmungsschicht sich auch von der Substratoberfläche über dem JFET-Bereich 204 entwickelt, um den Strompfad zu verschmälern, so dass der JFET-Widerstand zunimmt. Obwohl nicht dargestellt, auch wenn die Potentialfixierungsschicht 230 vom p-Typ als einzelner Körper vorhanden ist, entwickelt sich die Verarmungsschicht von der Potentialfixierungsschicht 230 vom p-Typ und folglich besteht dieselbe Kompromissbeziehung. Da beide der zwei Strukturen die Verarmungsschicht aufweisen, die in derselben Position ausgebildet ist, kann durch gleichzeitige Verwendung der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ und der Potentialfixierungsschicht 230 vom p-Typ im Vergleich zu einem Fall, in dem nur eine Struktur angewendet wird, eine große Stehspannungsverbesserung verwirklicht werden, während eine neue Erhöhung des Widerstandes unterdrückt wird.
  • Die Verarmungsschichtverteilung gemäß der Struktur der Ausführungsform 2, wenn der Kanal eingeschaltet ist, wird unter Verwendung von 27 beschrieben. Die Potentialfixierungsschicht 230 vom p-Typ ist in einem Bereich angeordnet, in dem die Verarmungsschicht von der Relaxationsschicht 231 des elektrischen Feldes vom n-Typ vorhanden ist, und somit ist die Erhöhung der Verarmungsschichtbreite, das heißt des JFET-Widerstandes aufgrund des Zusatzes der Potentialfixierungsschicht 230 vom p-Typ, klein. Wenn der Vorteil der signifikanten Verbesserung der Stehspannung durch die Potentialfixierungsschicht 230 vom p-Typ verwendet wird, um die JFET-Breite zu verbreitern, die durch die Spaltbreite einer Body-Schicht 202 vom p-Typ definiert ist, kann unterdessen ein niedrigerer JFET-Widerstand erhalten werden. Aus dem Obigen ist es durch gleichzeitige Verwendung der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ und der Potentialfixierungsschicht 230 vom p-Typ möglich, den SiC-Leistungs-MISFET mit einem niedrigeren Verlust und einer höheren Stehspannung zu verwirklichen.
  • Obwohl auf ausführliche Beschreibungen verzichtet wird, bezeichnet in 25 bis 27 ein Bezugszeichen 202 eine Body-Schicht vom p-Typ, ein Bezugszeichen 206 bezeichnet einen Graben, ein Bezugszeichen 210 bezeichnet einen Gate-Isolationsfilm und ein Bezugszeichen 217 bezeichnet einen Isolationsfilm.
  • <<Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung>>
  • Das Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 2 wird mit Bezug auf 28 nur in den Hauptpunkten beschrieben.
  • Der Ausbildungsprozess der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ kann in irgendeinen Prozess eingefügt werden, solange der Prozess nach einem Body-Schicht-Ausbildungsprozess und vor einem Aktivierungsprozess in der Ausführungsform 1 stattfindet. 28 stellt beispielsweise ein Beispiel dar, wenn die Relaxationsschicht 231 des elektrischen Feldes vom p-Typ ausgebildet wird, nachdem die Stromdiffusionsschicht 205 vom n-Typ im Prozess der Ausführungsform 1 ausgebildet ist.
  • Prozesse, bis die Stromdiffusionsschicht 205 vom n-Typ ausgebildet ist und alle Masken entfernt sind, sind dieselben wie in der Ausführungsform 1. Anschließend werden beispielsweise Masken M21 unter Verwendung von Resistfilmen ausgebildet. Störstellen vom p-Typ, beispielsweise Aluminiumatome (AI), werden durch die Masken M21 hindurch ionenimplantiert und die Relaxationsschicht 231 des elektrischen Feldes vom p-Typ wird ausgebildet. Die Dicke der Masken M21 ist beispielsweise etwa 1 bis 4 µm. Die Öffnungsabschnittsbreite der Maske M21 weist vorzugsweise eine Breite auf, in die die ganze Oberfläche der Stromdiffusionsschicht 205 vom n-Typ eingebettet werden kann. Die Störstellenkonzentration der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ ist höher als die Konzentration der Stromdiffusionsschicht 205 vom n-Typ im gleichen Punkt des Substrats und liegt beispielsweise im Bereich von 1 × 1016 bis 1 × 1019 cm-3.
  • Die Relaxationsschicht 231 des elektrischen Feldes vom p-Typ kann zweimal oder mehr unter Verwendung derselben Maske wie die Stromdiffusionsschicht 205 vom p-Typ und einer Maske, die den JFET-Bereich 204 öffnet, implantiert werden. Hier ist die Stromdiffusionsschicht 205 selbstausgerichtet und folglich kann der Einfluss auf den Kanal minimiert werden.
  • Unter Verwendung der Relaxationsschicht 231 des elektrischen Feldes vom p-Typ und der Potentialfixierungsschicht 230 vom p-Typ zusammen als solche wird die Struktur der Verarmungsschicht effektiv so verwendet, dass die hohe Stehspannung und der niedrige Verlust gleichzeitig aufgezeigt werden können. Eine Fläche, in der der Isolationsfilm zum Bereich vom n-Typ freiliegt, wird verringert und folglich wird die Rückkopplungskapazität auch verringert, so dass die Verringerung des Schaltverlusts und die Verhinderung der fehlerhaften Zündung aufgezeigt werden können.
  • Ausführungsform 3
  • 30 ist eine Querschnittsansicht eines Hauptteils eines SiC-Leistungs-MISFET gemäß der Ausführungsform 3 und ist insbesondere eine vergrößerte Ansicht der Umgebung eines JFET-Bereichs 304. Der Unterschied zur vorstehend beschriebenen Ausführungsform 1 besteht darin, dass eine Potentialfixierungsschicht 330 vom p-Typ in einer Position ausgebildet ist, die tiefer ist als die Stromdiffusionsschicht 305 vom n-Typ.
  • Zum Vergleich stellt 29 eine Struktur einer Verarmungsschicht dar, wenn eine größere Fehlausrichtung als in dem in 7 dargestellten Beispiel in der Struktur der Ausführungsform 1 auftritt. Wenn die Stromdiffusionsschichten 105 vom n-Typ auch unter der Potentialfixierungsschicht 130 vom p-Typ vorhanden sind, kann sich der Endabschnitt 140d der Verarmungsschicht von der Potentialfixierungsschicht 130 vom p-Typ nicht entwickeln. Hier wird in Betracht gezogen, dass die Verarmungsschicht durch die Potentialfixierungsschicht 130 vom p-Typ nicht blockiert werden kann und die Stehspannung erheblich verringert wird.
  • In der Ausführungsform 3, wie in 30 dargestellt, ist hier die Potentialfixierungsschicht 330 vom p-Typ so ausgebildet, dass sie tiefer ist als die Stromdiffusionsschicht 305 vom n-Typ. Wenn eine Fehlausrichtung auch auftritt, so dass die Stromdiffusionsschicht 305 vom n-Typ mit der Potentialfixierungsschicht 330 vom p-Typ überlappt ist, kann hier eine Verarmungsschicht 340 zuverlässig blockiert werden. Auf die detaillierte Beschreibung von 30 wird verzichtet, aber ein Bezugszeichen 302 bezeichnet eine Body-Schicht vom p-Typ, ein Bezugszeichen 306 bezeichnet einen Graben, ein Bezugszeichen 310 bezeichnet einen Gate-Isolationsfilm und ein Bezugszeichen 317 bezeichnet einen Isolationsfilm.
  • Wie vorstehend beschrieben, verhindert der DMOS vom Grabentyp unter Verwendung der Struktur der Ausführungsform 3 zuverlässig die signifikante Verringerung der Stehspannung, die durch die Fehlausrichtung der Stromdiffusionsschicht 305 vom n-Typ verursacht wird, und folglich ist es möglich, einen SiC-Leistungs-MISFET mit einem niedrigen Verlust, einer hohen Stehspannung und einer hohen Stehspannungsausbeute und ein Herstellungsverfahren davon zu verwirklichen.
  • Ausführungsform 4
  • 31 stellt eine Struktur einer Verarmungsschicht eines SiC-Leistungs-MISFET gemäß der Ausführungsform 4 dar, wenn der Kanal eingeschaltet ist. Der Unterschied zur vorstehend beschriebenen Ausführungsform 1 besteht darin, dass ein Bereich 432 vom n-Typ mit einer höheren Konzentration als ein JFET-Bereich 404 (nachstehend als Theke bezeichnet) unmittelbar unterhalb einer Potentialfixierungsschicht 430 vom p-Typ ausgebildet ist.
  • Zum Vergleich stellt 32 eine Struktur einer Verarmungsschicht in der Struktur der Ausführungsform 1 dar, wenn der Kanal eingeschaltet ist. Wenn die Potentialfixierungsschicht 130 vom p-Typ vorhanden ist, entwickelt sich ein Endabschnitt 140e der Verarmungsschicht, selbst wenn der Kanal eingeschaltet ist. Da der JFET-Bereich 104 ein Bereich vom n-Typ mit einer niedrigen Konzentration ist, erstreckt sich der Endabschnitt 140e der Verarmungsschicht so, dass er tiefer liegt als der JFET-Bereich 404, so dass der Widerstand des JFET-Bereichs zunimmt.
  • Wie in 31 dargestellt, stoppt dagegen in der Struktur der vorliegenden Ausführungsform, da eine Theke 432 vom n-Typ mit einer hohen Konzentration vorhanden ist, ein Verarmungsschichtende 440e von der Potentialfixierungsschicht 430 vom p-Typ innerhalb der Theke 432 vom n-Typ und der Strompfad wird nicht verschmälert. Der Strom kann zum Zentrum des JFET-Bereichs über die Theke 432 vom n-Typ mit einer hohen Ladungsträgerdichte diffundiert werden, so dass der Verlust verringert werden kann. In der Struktur der Ausführungsform 4 wird auch die gerade Linie, die die Body-Schicht 402 vom p-Typ und die Potentialfixierungsschicht 430 vom p-Typ verbindet, zu einem Bereich mit niedriger Konzentration und folglich kann die Verarmung in derselben Weise wie in der Struktur der Ausführungsform 1 durchgeführt werden, so dass der Effekt der hohen Stehspannung nicht verloren geht.
  • Unter Verwendung der Relaxationsschicht des elektrischen Feldes der Ausführungsform 2 und der tiefen Potentialfixierungsschicht der Ausführungsform 3 ist es möglich, eine Leistungsvorrichtung mit einer höheren Leistungsfähigkeit zu verwirklichen. Die Beschreibung wird mit Bezug auf 33 und 34 durchgeführt, die die Struktur der Verarmungsschicht des DMOS vom Grabentyp darstellen, in dem eine Relaxationsschicht 431 des elektrischen Feldes vom p-Typ, eine tiefe Potentialfixierungsschicht 430a vom p-Typ und die Theke 432 vom n-Typ ausgebildet sind, wenn der Kanal ein- bzw. ausgeschaltet ist. Wenn der Kanal eingeschaltet ist, wie in 33 dargestellt, kann durch geeignetes Entwerfen der Konzentration der Theke 432 vom n-Typ ein niedriger Verlust gegenüber einem Fall nur der Verwendung der Relaxationsschicht 431 des elektrischen Feldes vom p-Typ aufgezeigt werden. Wenn der Kanal ausgeschaltet ist, wie in 34 dargestellt, kann die hohe Stehspannung aufgezeigt werden, wobei sich die Verarmungsschicht von der Seitenoberfläche der tiefen Potentialfixierungsschicht 430a vom p-Typ erstreckt, selbst wenn eine Stromdiffusionsschicht 405 vom n-Typ eine große Fehlausrichtung aufweist. Auf detaillierte Beschreibungen von 31 bis 34 wird verzichtet, aber ein Bezugszeichen 406 bezeichnet einen Graben, ein Bezugszeichen 410 bezeichnet einen Gate-Isolationsfilm und ein Bezugszeichen 417 bezeichnet einen Isolationsfilm.
  • Aus dem Obigen wird durch Ausbilden der Theke 432 vom n-Typ mit einer höheren Konzentration als der JFET-Bereich 404 unmittelbar unterhalb der Potentialfixierungsschicht 430 vom p-Typ der Widerstand des JFET-Bereichs verringert und es ist möglich, den SiC-Leistungs-MISFET mit dem niedrigeren Leistungsverlust und der höheren Stehspannung zu verwirklichen.
  • <<Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung>>
  • Ein Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 4 wird beschrieben. Obwohl nicht dargestellt, wird gemäß der Ausführungsform 1, 2 oder 3, wenn die Potentialfixierungsschicht 430 vom p-Typ ausgebildet wird, dieselbe Maske wie in der Potentialfixierungsschicht 430 vom p-Typ verwendet und die vorliegende Ausführungsform wird durch lonenimplantieren von Störstellen vom n-Typ mit einer höheren Energie als jener der Potentialfixierungsschicht vom p-Typ verwirklicht.
  • Ausführungsform 5
  • 35 ist eine Querschnittsansicht eines Hauptteils eines SiC-Leistungs-MISFET gemäß der Ausführungsform 5. Der Unterschied zur vorstehend beschriebenen Ausführungsform 1 besteht darin, dass die zentralen Abschnitte einer Gate-Elektrode 511, eines Isolationsfilms 517 und eines Zwischenschichtisolationsfilms 512 offen sind und eine Source-Elektrode 2 mit einer Potentialfixierungsschicht 530 vom p-Typ verbunden ist. Die Potentialfixierungsschicht 530 vom p-Typ kann mit der Source-Elektrode 2 über eine Body-Schicht 502 vom p-Typ und einen Body-Schicht-Kontaktbereich 509 vom p++-Typ in der Abschlussstruktur verbunden sein, es ist jedoch im Allgemeinen wahrscheinlich, dass der Bereich vom p-Typ aufgrund eines hohen Widerstandes schwebt, wenn mit hoher Geschwindigkeit umgeschaltet wird. In der Struktur der Ausführungsform 5 ist das Potential der Potentialfixierungsschicht 530 vom p-Typ direkt auf das Source-Potential im ganzen Umfang fixiert, und folglich kann die Zuverlässigkeit, wenn mit hoher Geschwindigkeit umgeschaltet wird, verbessert werden.
  • Wie in 36 dargestellt sind die Source-Elektrode 2 und die Potentialfixierungsschicht 530 vom p-Typ nicht über eine Silizidschicht verbunden, sondern die Source-Elektrode 2 kann so verbunden sein, dass sie von der Potentialfixierungsschicht 530 vom p-Typ vorsteht. Hier kann die Source-Elektrode 2 als Schottky-Sperrschichtdiode arbeiten und durch Verringern des Stroms der eingebauten Body-Diode kann die Ausdehnung von Kristalldefekten während einer Sperrerregung verhindert werden, um die Langzeitzuverlässigkeit zu verbessern.
  • Auf detaillierte Beschreibungen von 35 bis 36 wird verzichtet, aber ein Bezugszeichen 501 bezeichnet eine Epitaxieschicht vom n-Typ, ein Bezugszeichen 502 bezeichnet eine Body-Schicht vom p-Typ, ein Bezugszeichen 503 bezeichnet einen Source-Bereich vom n++-Typ, ein Bezugszeichen 505 bezeichnet eine Stromdiffusionsschicht vom n+-Typ, ein Bezugszeichen 506 bezeichnet einen Graben, ein Bezugszeichen 507 bezeichnet ein SiC-Substrat vom n+-Typ, ein Bezugszeichen 508 bezeichnet einen Drain-Bereich vom n+-Typ, ein Bezugszeichen 509 bezeichnet einen Body-Schicht-Kontaktbereich vom p++-Typ, ein Bezugszeichen 510 bezeichnet einen Gate-Isolationsfilm, ein Bezugszeichen 513 bezeichnet eine Metallsilizidschicht, ein Bezugszeichen 515 bezeichnet eine Metallsilizidschicht und ein Bezugszeichen 516 bezeichnet eine Drain-Verdrahtungselektrode.
  • <<Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung>>
  • Der Unterschied eines Verfahrens zur Herstellung einer Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 5 zur Ausführungsform 1 wird beschrieben.
  • Wenn die Gate-Elektrode 511 bearbeitet wird, wird eine Maske, die auch auf der Potentialfixierungsschicht 530 vom p-Typ offen ist, zum Ätzen verwendet. In einem Prozess zum Ätzen des Zwischenschichtisolationsfilms 512, eines Gate-Isolationsfilms 510 und des Isolationsfilms 517, um eine Metallsilizidschicht 513 auszubilden, wird Ätzen unter Verwendung der Maske durchgeführt, die unmittelbar auf der Potentialfixierungsschicht 530 vom p-Typ offen ist. Ansonsten kann, nachdem die Metallsilizidschicht 513 ausgebildet ist, ein Kontaktabschnitt der Potentialfixierungsschicht 530 vom p-Typ auch durch eine andere Maske offen sein. Hier ist es möglich, einen Kontakt mit der Potentialfixierungsschicht 530 vom p-Typ ohne Ausbilden von Silizid herzustellen. Die Öffnungsbreite auf der Potentialfixierungsschicht 530 vom p-Typ ist beispielsweise 0,5 bis 5,0 µm.
  • A sich können gemäß der Ausführungsform 5 eine viel zuverlässigere Siliziumcarbid-Halbleitervorrichtung als die DMOS-Struktur vom Grabentyp und ein Herstellungsverfahren davon in derselben Weise wie in der Ausführungsform 1 verwirklicht werden. Gemäß der vorliegenden Ausführungsform wird außerdem das Potential der Potentialfixierungsschicht 530 vom p-Typ auf das Source-Potential fixiert und die Zuverlässigkeit, wenn mit hoher Geschwindigkeit umgeschaltet wird, kann verbessert werden. Wenn die geeignete Öffnungsbreite verwendet wird, ohne Silizid für den Kontakt mit der Potentialfixierungsschicht 530 vom p-Typ zu verwenden, kann ferner eine Schottky-Sperrschichtdiode eingebaut werden, um eine Verschlechterung während der Sperrerregung zu verhindern, und zusätzlich zu einer hohen Stehspannung, einem niedrigen Verlust und einem Umschalten mit hoher Geschwindigkeit kann ein SiC-Leistungs-MISFET mit einer Langzeitzuverlässigkeit verwirklicht werden.
  • Ausführungsform 6
  • 37 ist eine Draufsicht eines Hauptteils eines SiC-Leistungs-MISFET gemäß der Ausführungsform 6. Der Unterschied zur vorstehend beschriebenen Ausführungsform 1 besteht darin, dass Potentialfixierungsschichten 630 vom p-Typ keine Streifenform aufweisen und parallel mit einem bestimmten Abstand angeordnet sind und auf der Längsausdehnung des Grabens angeordnet sind.
  • Die Potentialfixierungsschicht 630 vom p-Typ verbessert die Stehspannung und erhöht auch den Widerstand des JFET-Bereichs. In der Ausführungsform 6 kann durch Fördern der Verarmung nur in der Nähe des Ausbildungsbereichs der Gräben 606, wo elektrische Felder am meisten konzentriert sind, die große Verbesserung der Stehspannung verwirklicht werden, während die Erhöhung des Verlusts auf das Minimum unterdrückt werden kann. Auf detaillierte Beschreibungen von 37 wird verzichtet, aber ein Bezugszeichen 603 bezeichnet einen Source-Bereich vom n++-Typ, ein Bezugszeichen 605 bezeichnet eine Stromdiffusionsschicht vom n+-Typ und ein Bezugszeichen 609 bezeichnet einen Body-Schicht-Kontaktbereich vom p++-Typ.
  • <<Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung>>
  • Ein Verfahren zur Herstellung einer Siliziumcarbid-Halbleitervorrichtung gemäß der Ausführungsform 6 kann durch Ändern einer Form eines Öffnungsabschnitts einer Maske, wenn die Potentialfixierungsschicht 630 vom p-Typ in der Ausführungsform 1 ausgebildet wird, von einer Streifenform zu einer Inselform verwirklicht werden. Das Rastermaß der Gräben der Potentialfixierungsschicht 630 vom p-Typ in einer zur Längsrichtung senkrechten Richtung ist vorzugsweise dasselbe wie das Rastermaß der Gräben 606, aber die Periode kann beispielsweise verdoppelt werden. Die Breite des Grabens der Potentialfixierungsschicht 630 vom p-Typ in der zur Längsrichtung senkrechten Richtung liegt beispielsweise im Bereich von 0,3 µm bis 1,0 µm.
  • In einer solchen Weise kann gemäß der Ausführungsform 5 eine viel zuverlässigere Siliziumcarbid-Halbleitervorrichtung als die DMOS-Struktur vom Grabentyp und ein Herstellungsverfahren davon in derselben Weise wie in Ausführungsform 1 verwirklicht werden und auch die Erhöhung des Verlusts kann minimiert werden.
  • Hier kann eine Halbleitervorrichtung mit dem in den Ausführungsformen 1 bis 6 beschriebenen SiCMISFET in verschiedenen Vorrichtungen verwendet werden. 38 ist ein Schaltplan, der ein Beispiel einer elektrischen Leistungsumsetzungsvorrichtung (Wechselrichter) darstellt.
  • Wie in 38 dargestellt, umfasst ein Wechselrichter 802 SiCMISFETs 804, die Schaltelemente sind, und Dioden 805. In jeder einzelnen Phase sind die SiCMISFETs 804 und die Dioden 805 zwischen einem elektrischen Leistungspotential (Vcc) und einem Eingangspotential in eine Last (ein Dreiphasenmotor im vorliegenden Beispiel) 801 antiparallel geschaltet (oberer Zweig), und die SiCMISFETs 804 und die Dioden 805 sind zwischen einem Eingangspotential der Last 801 und einem Referenzpotential (GND) antiparallel geschaltet (unterer Zweig). Das heißt, mit Bezug auf die Last 801 sind zwei SiCMISFETs 804 und zwei Dioden 805 in jeder einzelnen Phase vorgesehen und sechs Schaltelemente 804 und sechs Dioden 805 sind in drei Phasen vorgesehen. Eine Steuerschaltung 803 ist mit einer Gate-Elektrode jedes SiCMISFET 804 verbunden und die SiCMISFETs 804 werden durch die Steuerschaltung 803 gesteuert. Durch Steuern eines Stroms, der durch die SiCMISFETs 804 fließt, die den Wechselrichter 802 konfigurieren, mit der Steuerschaltung 803 ist es folglich möglich, die Last 801 anzutreiben.
  • Eine Funktion der SiCMISFETs 804, die den Wechselrichter 802 konfigurieren, wird nachstehend beschrieben. Um die Last 801, beispielsweise einen Motor, zu steuern und anzutreiben, ist es erforderlich, eine Sinuswelle einer gewünschten Spannung in die Last 801 einzugeben. Die Steuerschaltung 803 steuert die SiCMISFETs 804, um eine Pulsbreitenmodulationsoperation durchzuführen, die die Pulsbreite einer Rechteckwelle dynamisch ändert. Die ausgegebene Rechteckwelle wird durch Leiten durch den Induktor geglättet, so dass sie zu einer gewünschten Pseudosinuswelle wird. Die SiCMISFETs 804 weisen eine Funktion des Bildens einer Rechteckwelle zum Durchführen dieser Pulsbreitenmodulationsoperation auf.
  • Unter Verwendung der in den Ausführungsformen 1 bis 6 beschriebenen Halbleitervorrichtung als SiCMISFETs 804 kann die Leistungsfähigkeit einer elektrischen Leistungsumsetzungsvorrichtung wie z. B. eines Wechselrichters erhöht werden. Unter Verwendung einer Halbleitervorrichtung mit einer Langzeitzuverlässigkeit als SiCMISFET 804 kann die Anzahl von Jahren für die Verwendung der elektrischen Leistungsumsetzungsvorrichtung wie z. B. eines Wechselrichters erweitert werden. Folglich ist es möglich, eine höhere Leistungsfähigkeit und eine Erweiterung der Anzahl von Jahren für die Verwendung des Motorsystems ( 39) unter Verwendung der elektrischen Leistungsumsetzungsvorrichtung unter Verwendung der in den Ausführungsformen 1 bis 6 beschriebenen Halbleitervorrichtung zu verwirklichen.
  • 39 ist ein Schaltplan, der ein anderes Beispiel einer elektrischen Leistungsumsetzungsvorrichtung (Wechselrichter) darstellt. Ein Wechselrichter 902 weist SiCMISFETs 904 auf, die Schaltelemente sind. Im vorliegenden Beispiel ist auch eine Last 901 ein Dreiphasenmotor. In jeder einzelnen Phase sind die SiCMISFETs 904 zwischen ein elektrisches Leistungspotential (Vcc) und ein Eingangspotential der Last (beispielsweise ein Motor) 901 geschaltet (oberer Zweig), und die SiCMISFETs 904 sind zwischen das Eingangspotential der Last 901 und das Referenzpotential (GND) geschaltet (unterer Zweig). Das heißt, in der Last 901 sind zwei SiCMISFETs 904 in jeder einzelnen Phase vorgesehen und sechs Schaltelemente 904 sind in drei Phasen vorgesehen. Daher ist eine Steuerschaltung 903 mit jeder Gate-Elektrode der SiCMISFETs 904 verbunden und die SiCMISFETs 904 werden durch die Steuerschaltung 903 gesteuert. Durch Steuern eines Stroms, der durch die SiCMISFETs 904 fließt, die den Wechselrichter 902 konfigurieren, mit der Steuerschaltung 903 ist es folglich möglich, die Last 901 anzutreiben.
  • Eine Funktion des SiCMISFET 904, der den Wechselrichter 902 konfiguriert, wird nachstehend beschrieben. Als Funktion des SiCMISFET stellt der SiCMISFET 904 eine Rechteckwelle zum Durchführen einer Pulsbreitenmodulationsoperation her und spielt auch eine Rolle in der Diode 805 im Wechselrichter von 38. Im Wechselrichter 902 wird beispielsweise in dem Fall, in dem die Last 901 eine Induktivität wie einen Motor umfasst, wenn der SiCMISFET 904 ausgeschaltet wird, die in der Induktivität gespeicherte Energie notwendigerweise freigegeben (Rückflussstrom). In der elektrischen Leistungsumsetzungsvorrichtung von 38 spielt die Diode 805 eine solche Rolle, während in der elektrischen Leistungsumsetzungsvorrichtung von 39 der SiCMISFET 904 eine solche Rolle spielt. Das heißt, ein synchroner Gleichrichtungsantrieb wird verwendet. Hier bezieht sich der synchrone Gleichrichtungsantrieb auf ein Verfahren zum Einschalten des Gates des SiCMISFET 904 zur Zeit des Rückflusses, um zu bewirken, dass der SiCMISFET 904 in Sperrrichtung leitfähig ist.
  • Daher wird der Leitungsverlust zur Zeit des Rückflusses nicht durch eine Charakteristik einer Diode, sondern durch eine Charakteristik des SiCMISFET 904 bestimmt. Wenn der synchrone Gleichrichtungsantrieb durchgeführt wird, ist, um einen Kurzschluss des oberen und des unteren Zweigs zu verhindern, eine Nicht-Betriebszeit, wenn sowohl der obere als auch der untere SiCMISFET ausgeschaltet sind, erforderlich. Während der Nicht-Betriebszeit wird eine eingebaute pn-Diode, die durch eine Driftschicht und eine Body-Schicht vom p-Typ des SiCMISFET 904 ausgebildet ist, angesteuert. Hier weist SiC eine kürzere Ladungsträgerlaufstrecke als Si auf und der Verlust während der Nicht-Betriebszeit ist klein. Der Effekt ist beispielsweise derselbe wie wenn die Diode 805 als SiC-Schottky-Sperrschichtdiode arbeitet.
  • In einer solchen Weise wie der SiCMISFET 904 unter Verwendung der in den Ausführungsformen 1 bis 6 beschriebenen Halbleitervorrichtung kann der Verlust zur Zeit des Rückflusses verringert werden und folglich wird keine Diode verwendet. Daher ist es möglich, die Größe einer elektrischen Leistungsumsetzungsvorrichtung wie z. B. eines Wechselrichters zu verringern. Unter Verwendung der Halbleitervorrichtung mit einer Langzeitzuverlässigkeit als SiCMISFET 904 ist es möglich, die Anzahl von Jahren für die Verwendung der elektrischen Leistungsumsetzungsvorrichtung wie z. B. des Wechselrichters zu erweitern. Die elektrische Leistungsumsetzungsvorrichtung unter Verwendung der in den Ausführungsformen 1 bis 6 beschriebenen Halbleitervorrichtungen kann ein Motorsystem sein. Folglich ist es möglich, eine höhere Leistungsfähigkeit und eine Erweiterung der Anzahl von Jahren für die Verwendung des Motorsystems unter Verwendung der elektrischen Leistungsumsetzungsvorrichtung unter Verwendung der in den Ausführungsformen 1 bis 6 beschriebenen Halbleitervorrichtungen zu verwirklichen.
  • Das obige Motorsystem kann für Kraftfahrzeuge wie z. B. Hybridkraftfahrzeuge, Elektrokraftfahrzeuge und Brennstoffzellenkraftfahrzeuge verwendet werden. Ein Kraftfahrzeug unter Verwendung des Motorsystems wird mit Bezug auf 40 und 41 beschrieben. 40 ist ein schematisches Diagramm, das ein Beispiel einer Konfiguration eines Elektrokraftfahrzeugs darstellt, und 41 ist ein Schaltplan, der ein Beispiel eines Hochsetzstellers darstellt, der im Elektrokraftfahrzeug verwendet wird.
  • Wie in 40 dargestellt, umfasst das Elektrokraftfahrzeug einen Dreiphasenmotor 1003, der in der Lage ist, Leistung in eine Antriebswelle 1002 einzugeben und aus dieser auszugeben, mit der ein Antriebsrad 1001a und ein Antriebsrad 1001b verbunden sind, einen Wechselrichter 1004, der den Dreiphasenmotor 1003 antreibt, eine Batterie 1005, einen Hochsetzsteller 1008, ein Relais 1009 und eine elektrische Steuereinheit 1010 und der Hochsetzsteller 1008 ist mit einer elektrischen Leistungsleitung 1006, mit der der Wechselrichter 1004 verbunden ist, und einer elektrischen Leistungsleitung 1007, mit der die Batterie 1005 verbunden ist, verbunden.
  • Der Dreiphasenmotor 1003 umfasst einen synchronen Generator-Motor mit einem Rotor, in den ein Permanentmagnet eingebettet ist, und einem Stator, um den eine Dreiphasenspule gewickelt ist. Als Wechselrichter 1004 kann ein Wechselrichter, wie in 38 und 39 dargestellt, verwendet werden.
  • Wie in 41 dargestellt, weist der Hochsetzsteller 1008 eine Konfiguration auf, in der eine Drossel 1011 und ein Glättungskondensator 1012 mit einem Wechselrichter 1013 verbunden sind. Der Wechselrichter 1013 ist mit einem SiCMISFET 1014 konfiguriert und eine Halbleitervorrichtung, die in den Ausführungsformen 1 bis 6 beschrieben ist, wird verwendet.
  • Die elektronische Steuereinheit 1010 von 40 umfasst einen Mikroprozessor, eine Speichervorrichtung und einen Eingabe/Ausgabe-Anschluss und empfängt ein Signal von einem Sensor, der die Position des Rotors des Dreiphasenmotors 1003 detektiert, einen Ladungs/Entladungs-Wert der Batterie 1005 und dergleichen. Dann wird ein Signal zum Steuern des Wechselrichters 1004, des Hochsetzstellers 1008 und des Relais 1009 ausgegeben.
  • Als Wechselrichter 1004 als elektrische Leistungsumsetzungsvorrichtung können die in 38 oder 39 dargestellten elektrischen Leistungsumsetzungsvorrichtungen verwendet werden. Für das Dreiphasenmotorsystem mit dem Dreiphasenmotor 1003 und dem Wechselrichter 1004 kann das Dreiphasenmotorsystem unter Verwendung der in 38 oder 39 dargestellten elektrischen Leistungsumsetzungsvorrichtung verwendet werden. Folglich ist es möglich, Energie, Größe, Gewicht und Raum des Elektrokraftfahrzeugs zu sparen.
  • Obwohl das Elektrokraftfahrzeug beschrieben ist, kann das obige Dreiphasenmotorsystem auf ein Hybridfahrzeug, das auch eine Kraftmaschine verwendet, und ein Brennstoffzellenkraftfahrzeug, in dem die Batterie 1005 ein Brennstoffzellenstapel ist, in derselben Weise angewendet werden. Das Motorsystem kann auch für Eisenbahnfahrzeuge verwendet werden. Ein Eisenbahnfahrzeug unter Verwendung des Dreiphasenmotorsystems ist in 42 dargestellt. 42 ist ein Schaltplan, der ein Beispiel eines Umsetzers und eines Wechselrichters darstellt, die im Eisenbahnfahrzeug enthalten sind.
  • Wie in 42 dargestellt, wird elektrische Leistung zum Eisenbahnfahrzeug von einem Oberleitungsdraht OW (beispielsweise 25 kV) über einen Stromabnehmer PG zugeführt. Die Spannung wird über einen Transformator 1109 auf 1,5 kV herabgesetzt und ein Wechselstrom wird in einen Gleichstrom mit einem Umsetzer 1107 umgesetzt. Der Gleichstrom wird durch einen Wechselrichter 1102 über einen Kondensator 1108 in einen Wechselstrom umgesetzt, um den Dreiphasenmotor, der eine Last 1101 ist, anzutreiben. Die Elementkonfiguration im Umsetzer 1107 kann eine Kombination eines SiCMISFET und einer Diode, wie in 38 dargestellt, oder ein einzelner SiCMISFET, wie in 39 dargestellt, sein. In dem Beispiel von 42 ist ein Beispiel, in dem die Konfiguration ein einzelner SiCMISFET 1104 ist, gezeigt. Im Diagramm kann eine Steuerschaltung weggelassen werden. Im Diagramm bezeichnet ein Symbol RT einen Schienenstrang, ein Symbol WH bezeichnet ein Rad und ein Dreiphasenmotor 1101 kann Leistung in eine Antriebswelle eingeben und aus dieser ausgeben, mit der das Rad WH verbunden ist.
  • In einer solchen Weise wird ein Dreiphasenmotorsystem, in dem die in Ausführungsformen 1 bis 6 beschriebene Halbleitervorrichtung für einen Wechselrichter oder einen Umsetzer verwendet wird, für das Eisenbahnfahrzeug verwendet und daher werden eine Energieeinsparung des Eisenbahnfahrzeugs und eine Miniaturisierung und Gewichtsverringerung von Unterbodenteilen erreicht.
  • Im Obigen ist die durch den vorliegenden Erfinder entwickelte Erfindung speziell auf der Basis der Ausführungsformen beschrieben, es ist jedoch offensichtlich, dass die vorliegende Erfindung nicht auf die obigen Ausführungsformen begrenzt ist und in verschiedenen Weisen modifiziert werden kann, ohne vom Kern davon abzuweichen.
  • Ein Material, ein Leitfähigkeitstyp und eine Herstellungsbedingung und dergleichen jedes Teils sind beispielsweise nicht auf die Beschreibung der obigen Ausführungsform begrenzt und es ist offensichtlich, dass jedes in verschiedenen Weisen modifiziert werden kann. Für die Zweckmäßigkeit der Erläuterung sind hier die Leitfähigkeitstypen des Halbleitersubstrats und des Halbleiterfilms fest und beschrieben, aber die vorliegende Erfindung ist nicht auf die in den obigen Ausführungsformen beschriebenen Leitfähigkeitstypen begrenzt.
  • Bezugszeichenliste
    • 1:
    Halbleiterchip
    2:
    Source-Verdrahtungselektrode
    3:
    schwebender Feldbegrenzungsring
    4:
    Schutzring
    5:
    Gate-Öffnungsabschnitt
    6:
    SiC-Leistungs-MISFET
    7:
    Source-Öffnungsabschnitt
    8:
    Gate-Verdrahtungselektrode
    101, 201, 501:
    Epitaxieschicht
    102, 202, 302, 402, 502:
    Body-Schicht
    103, 203, 503, 603:
    Source-Bereich
    104, 204, 304, 404, 504:
    JFET-Bereich
    105, 205, 305, 405, 505, 605:
    Stromdiffusionsschicht
    106, 206, 306, 406, 506, 606:
    Graben
    107, 207, 507:
    SiC-Substrat
    108, 208, 508:
    Drain-Bereich
    109, 509, 609:
    Body-Schicht-Kontaktbereich
    110, 210, 310, 410, 510:
    Gate-Isolationsfilm
    111, 511:
    Gate-Elektrode
    112, 512:
    Zwischenschichtisolationsfilm
    113, 513:
    Source-Kontaktbereich (Metallsilizidschicht)
    115, 515:
    Metallsilizidschicht
    116, 516:
    Drain-Verdrahtungselektrode
    117, 217, 317, 417, 517:
    Isolationsfilm
    130, 230, 330, 430, 530, 630:
    Potentialfixierungsschicht
    140, 240, 340:
    Endabschnitt der Verarmungsschicht
    141:
    SiC-Epitaxiesubstratoberfläche
    231, 431:
    Relaxationsschicht des elektrischen Feldes
    432:
    Theke
    801, 901:
    Last
    802, 902:
    Wechselrichter
    803, 903:
    Steuerschaltung
    804, 904:
    SiCMISFET
    805:
    Diode
    1001:
    Antriebsrad
    1002:
    Antriebswelle
    1003:
    Dreiphasenmotor
    1004:
    Wechselrichter
    1005:
    Batterie
    1006:
    elektrische Leistungsleitung
    1007:
    elektrische Leistungsleitung
    1008:
    Hochsetzsteller
    1009:
    Relais
    1010:
    elektronische Steuereinheit
    1011:
    Drossel
    1012:
    Glättungskondensator
    1013:
    Wechselrichter
    1014:
    SiCMISFET
    1101:
    Last
    1102:
    Wechselrichter
    1104:
    SiCMISFET
    1107:
    Umsetzer
    1108:
    Kondensator
    1109:
    Transformator
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2015/177914 [0005, 0006]
    • WO 2016/116998 [0006]

Claims (15)

  1. Halbleitervorrichtung, die umfasst: ein SiC-Substrat eines ersten Leitfähigkeitstyps; eine Epitaxieschicht eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche des SiC-Substrats ausgebildet ist und die eine Störstellenkonzentration aufweist, die niedriger ist als eine Störstellenkonzentration des SiC-Substrats; einen Drain-Bereich, der auf einer zweiten Hauptoberfläche ausgebildet ist, die der ersten Hauptoberfläche des SiC-Substrats zugewandt ist; eine erste und eine zweite Body-Schicht eines zweiten Leitfähigkeitstyps, die auf der Epitaxieschicht ausgebildet sind; einen ersten Source-Bereich des ersten Leitfähigkeitstyps, der auf der ersten Body-Schicht ausgebildet ist; einen ersten ersten Bereich des ersten Leitfähigkeitstyps, der mit der ersten Body-Schicht und einem JFET-Bereich, der die Epitaxieschicht ist, die zwischen die erste und die zweite Body-Schicht eingefügt ist, in Kontakt steht und der eine Störstellenkonzentration aufweist, die höher ist als die Störstellenkonzentration der Epitaxieschicht; einen zweiten Bereich des zweiten Leitfähigkeitstyps, der auf dem JFET-Bereich ausgebildet ist; einen ersten Graben, der so ausgebildet ist, dass er sich zum ersten Source-Bereich, zur ersten Body-Schicht und zum ersten ersten Bereich erstreckt; einen Isolationsfilm, der auf einer Innenwand des ersten Grabens ausgebildet ist; und eine Gate-Elektrode, die auf dem Isolationsfilm des ersten Grabens ausgebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner umfasst: einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der auf der zweiten Body-Schicht ausgebildet ist; einen zweiten ersten Bereich des ersten Leitfähigkeitstyps, der mit dem JFET-Bereich und der zweiten Body-Schicht in Kontakt steht und eine höhere Störstellenkonzentration als die Epitaxieschicht aufweist; und einen zweiten Graben, der so ausgebildet ist, dass er sich zum zweiten Source-Bereich, zur zweiten Body-Schicht und zum zweiten ersten Bereich erstreckt, wobei der Isolationsfilm auf einer Innenwand des zweiten Grabens ausgebildet ist und die Gate-Elektrode auf dem Isolationsfilm des zweiten Grabens ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die erste und die zweite Body-Schicht, der erste und der zweite Source-Bereich und der erste und der zweite erste Bereich in einer Draufsicht Streifenmuster aufweisen und eine gerade Linie, die durch den ersten Graben und den zweiten Garben verläuft, eine Längsrichtung des Streifenmusters schneidet.
  4. Halbleitervorrichtung nach Anspruch 2, die ferner umfasst: einen dritten Bereich des zweiten Leitfähigkeitstyps, mit dem der erste und der zweite erste Bereich, der JFET-Bereich und der zweite Bereich bedeckt sind.
  5. Halbleitervorrichtung nach Anspruch 2, wobei der zweite Bereich so ausgebildet ist, dass er tiefer ist als der erste erste und der zweite erste Bereich.
  6. Halbleitervorrichtung nach Anspruch 2, die ferner umfasst: einen vierten Bereich des ersten Leitfähigkeitstyps, der unmittelbar unter dem zweiten Bereich liegt und eine Störstellenkonzentration aufweist, die höher ist als die Störstellenkonzentration der Epitaxieschicht.
  7. Halbleitervorrichtung nach Anspruch 3, wobei der zweite Bereich ein Streifenmuster aufweist, das sich in der Längsrichtung des Streifenmusters erstreckt.
  8. Halbleitervorrichtung nach Anspruch 3, wobei der zweite Bereich in einer Inselform in einer Draufsicht in einem Bereich ausgebildet ist, der zwischen den ersten Graben und den zweiten Graben eingefügt ist.
  9. Halbleitervorrichtung nach Anspruch 2, die ferner umfasst: einen ersten fünften Bereich des zweiten Leitfähigkeitstyps, der auf der ersten Body-Schicht ausgebildet ist und eine Störstellenkonzentration aufweist, die höher ist als eine Störstellenkonzentration der ersten Body-Schicht; einen zweiten fünften Bereich des zweiten Leitfähigkeitstyps, der auf der zweiten Body-Schicht ausgebildet ist und eine Störstellenkonzentration aufweist, die höher ist als eine Störstellenkonzentration der zweiten Body-Schicht; und eine Source-Elektrode, die den ersten Source-Bereich, den ersten fünften Bereich, den zweiten Source-Bereich und den zweiten fünften Bereich verbindet.
  10. Halbleitervorrichtung nach Anspruch 9, wobei der zweite Bereich mit der Source-Elektrode verbunden ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die Source-Elektrode mit dem JFET-Bereich in einer Peripherie des zweiten Bereichs in Kontakt steht.
  12. Elektrische Leistungsumsetzungsvorrichtung, die umfasst: ein elektrisches Leistungspotential; ein Referenzpotential; ein Lasteingangspotential; ein erstes Schaltelement, das zwischen das elektrische Leistungspotential und das Lasteingangspotential geschaltet ist; ein zweites Schaltelement, das zwischen das Referenzpotential und das Lasteingangspotential geschaltet ist; und eine Steuerschaltung, die das erste Schaltelement und das zweite Schaltelement steuert, wobei die Halbleitervorrichtung nach einem der Ansprüche 1 bis 11 als erstes Schaltelement und zweites Schaltelement verwendet wird.
  13. Elektrische Leistungsumsetzungsvorrichtung nach Anspruch 12, die ferner umfasst: eine erste Diode, die mit dem ersten Schaltelement antiparallel geschaltet ist; und eine zweite Diode, die mit dem zweiten Schaltelement antiparallel geschaltet ist.
  14. Motorsystem, das umfasst: eine elektrische Leistungsumsetzungsvorrichtung, die eine elektrische Gleichstromleistung in eine elektrische Wechselstromleistung umsetzt; und einen Motor, der durch die elektrische Leistungsumsetzungsvorrichtung angetrieben wird, wobei die elektrische Leistungsumsetzungsvorrichtung nach Anspruch 12 als elektrische Leistungsumsetzungsvorrichtung verwendet wird.
  15. Fahrzeug, das umfasst: ein Rad; und eine Antriebswelle, die mit dem Rad verbunden ist, wobei Leistung in die Antriebswelle durch das Motorsystem nach Anspruch 14 eingegeben und von dieser ausgegeben werden kann.
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