DE112018008105T5 - Halbleitereinheit, leistungswandler und verfahren zur herstellung einer halbleitereinheit - Google Patents

Halbleitereinheit, leistungswandler und verfahren zur herstellung einer halbleitereinheit Download PDF

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Masanao Ito
Masayuki Furuhashi
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Mitsubishi Electric Corp
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Abstract

Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist einen Halbleiterbereich (40) mit einer ersten Hauptoberfläche auf, wobei der Halbleiterbereich (40) Folgendes aufweist: miteinander abwechselnde Stütz-Schichten (13) vom n-Typ und Stütz-Schichten (14) vom p-Typ entlang der ersten Oberfläche; eine erste Muldenschicht (21) vom p-Typ, die sich innerhalb von jeder der Stütz-Schichten (13) vom n-Typ an einer oberen Oberfläche der Stütz-Schicht (13) vom n-Typ befindet; eine erste Source-Schicht (22) vom n-Typ, die sich innerhalb der ersten Muldenschicht (21) an einer oberen Oberfläche der ersten Muldenschicht befindet; eine erste dielektrische Schicht (35) auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem ersten Graben (74) befindet, der sich jeweils an Grenzen zwischen den Stütz-Schichten (13) vom n-Typ und den Stütz-Schichten (14) vom p-Typ befindet und sich in Kontakt mit der ersten Muldenschicht (21) und der ersten Source-Schicht (22) befindet; eine erste dielektrische Schicht (36) auf einer Bodenfläche, die sich auf einer Bodenfläche in dem ersten Graben (74) befindet und sich zumindest teilweise in Kontakt mit einer der Stütz-Schichten (14) vom p-Typ befindet; sowie eine erste Gate-Elektrode (71), die sich in dem ersten Graben (74) befindet, der ersten Muldenschicht (21) und der ersten Source-Schicht (22) durch die erste dielektrische Schicht (35) auf der seitlichen Oberfläche gegenüberliegt und der Stütz-Schicht (14) vom p-Typ durch die erste dielektrische Schicht (36) auf der Bodenfläche gegenüberliegt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf Halbleitereinheiten, Leistungswandler sowie auf Verfahren zur Herstellung von Halbleitereinheiten.
  • STAND DER TECHNIK
  • Auf dem Gebiet der Leistungselektronik wird ein Schaltelement, wie z.B. ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und ein Bipolartransistor mit isoliertem Gate (IGBT), dazu verwendet, eine Last eines Motors zu treiben. Ein derartiges Schaltelement wird betrieben, indem es durch Eingabe eines Steuersignals zwischen einem Ein-Zustand mit geringem Widerstand und einem Aus-Zustand mit hohem Widerstand geschaltet wird. Für das Schaltelement ist es von Bedeutung, im Aus-Zustand eine hohe Durchschlagspannung aufzuweisen, da in Leistungselektronikanwendungen eine hohe Spannungseingabe verarbeitet wird.
  • Die hohe Durchschlagspannung wird üblicherweise durch die Ausbreitung einer Verarmungsschicht bis zu einer Drift-Schicht aufrechterhalten. Eine höhere Durchschlagspannung kann erzielt werden, wenn die Drift-Schicht eine größere Dicke aufweist, und eine höhere Durchschlagspannung kann erzielt werden, wenn die Drift-Schicht eine geringere Störstellenkonzentration aufweist, da die Verarmungsschicht breiter wird.
  • Andererseits ist es erforderlich, dass das Schaltelement im Ein-Zustand einen geringen Widerstand aufweist, um Leitungsverluste zu reduzieren. Bei dem Widerstand der Drift-Schicht handelt es sich um eine Widerstandskomponente eines Ein-Widerstands, und er ist wünschenswerterweise so gering wie möglich. Der Widerstand der Drift-Schicht kann durch eine Verringerung der Dicke der Drift-Schicht oder eine Erhöhung der Störstellenkonzentration der Drift-Schicht reduziert werden.
  • Wie vorstehend beschrieben, kann eine hohe Durchschlagspannung jedoch nicht erzielt werden, wenn die Drift-Schicht eine geringe Dicke und eine hohe Störstellenkonzentration aufweist. Somit besteht ein Kompromiss zwischen der Durchschlagspannung im Aus-Zustand und dem Ein-Widerstand im Ein-Zustand.
  • Als eine Struktur für eine Verbesserung des Kompromisses zwischen der Durchschlagspannung im Aus-Zustand und dem Ein-Widerstand im Ein-Zustand wurde bereits eine Super-Junction-Struktur vorgeschlagen, wie in dem Patentdokument 1 offenbart. Die Super-Junction-Struktur weist streifenförmige Stütz-Schichten vom n-Typ und streifenförmige Stütz-Schichten vom p-Typ auf, die in einer Richtung senkrecht zu einer Richtung eines Stromflusses abwechseln, wobei ein Gleichgewicht aufrechterhalten wird, so dass effektive Mengen an Störstellen in den jeweiligen Stütz-Schichten gleich sind.
  • Bei einer effektiven Menge an Störstellen handelt es sich hierbei um die Menge an Störstellen, die in einem Halbleiter vom p-Typ effektiv als Akzeptoren wirken, und um die Menge an Störstellen, die in einem Halbleiter vom n-Typ effektiv als Donatoren wirken.
  • Durch Verwenden einer Super-Junction-Struktur kann der Kompromiss zwischen der Durchschlagspannung im Aus-Zustand und dem Ein-Widerstand im Ein-Zustand verbessert werden, bei dem es sich um ein Problem eines herkömmlichen Schaltelements handelt. Das heißt, im Vergleich zu einem herkömmlichen Schaltelement kann zum Beispiel bei einer Halbleitereinheit, die eine Super-Junction-Struktur aufweist, der Ein-Widerstand reduziert werden, während die Durchschlagspannung aufrechterhalten wird, und es kann die Durchschlagspannung verbessert werden, während der Ein-Widerstand aufrechterhalten wird.
  • DOKUMENT DES STANDS DER TECHNIK
  • Patentdokument
  • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2006-313 892 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Eine Bodenfläche in einem Graben eines Halbleiterelements gemäß dem Patentdokument 1 befindet sich in Kontakt mit einer Stütz-Schicht vom n-Typ. Im Ergebnis ist es möglich, dass aufgrund der Konzentration eines elektrischen Felds am Boden des Grabens ein elektrischer Durchschlag auftritt.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, die Konzentration eines elektrischen Felds am Boden eines Grabens zu verringern, um das vorstehend erwähnte Problem zu lösen, so dass sich dadurch eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Mittel zum Lösen des Problems
  • Bei einer Halbleitereinheit gemäß der vorliegenden Erfindung handelt es sich um eine Halbleitereinheit mit einem Halbleiterbereich, der eine erste Hauptoberfläche und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche aufweist, wobei der Halbleiterbereich Folgendes aufweist: miteinander abwechselnde erste Stütz-Schichten mit einem ersten Leitfähigkeitstyp und zweite Stütz-Schichten mit einem zweiten Leitfähigkeitstyp entlang der ersten Hauptoberfläche; eine erste Muldenschicht mit dem zweiten Leitfähigkeitstyp, die sich innerhalb von jeder der ersten Stütz-Schichten an einer oberen Oberfläche der ersten Stütz-Schichten befindet; eine erste Source-Schicht mit dem ersten Leitfähigkeitstyp, die sich innerhalb der ersten Muldenschicht an einer oberen Oberfläche der ersten Muldenschicht befindet; eine erste dielektrische Schicht auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem ersten Graben befindet, der sich jeweils an Grenzen zwischen den ersten Stütz-Schichten und den zweiten Stütz-Schichten befindet, wobei sich die erste dielektrische Schicht auf der seitlichen Oberfläche in Kontakt mit der ersten Muldenschicht und der ersten Source-Schicht befindet; eine erste dielektrische Schicht auf einer Bodenfläche, die sich auf einer Bodenfläche in dem ersten Graben befindet, wobei sich die erste dielektrische Schicht auf der Bodenfläche zumindest teilweise in Kontakt mit einer der zweiten Stütz-Schichten befindet; sowie eine erste Gate-Elektrode, die sich in dem ersten Graben befindet, der ersten Muldenschicht und der ersten Source-Schicht durch die erste dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt und der zweiten Stütz-Schicht durch die erste dielektrische Schicht auf der Bodenfläche gegenüberliegt.
  • Ein Verfahren zur Herstellung einer Halbleitereinheit der vorliegenden Erfindung weist Folgendes auf: einen ersten Ätzprozess, bei dem eine Mehrzahl von Stützen bildenden Gräben mit einem Abstand zwischen diesen in einer auf einem Halbleitersubstrat ausgebildeten kristallinen Schicht mit einem ersten Leitfähigkeitstyp gebildet wird, um eine Mehrzahl von ersten Stütz-Schichten zwischen den Stützen bildenden Gräben zu bilden; einen Prozess für ein Aufwachsen von Kristallen, bei dem Kristalle mit einem zweiten Leitfähigkeitstyp in den Stützen bildenden Gräben aufgewachsen werden, um zweite Stützschichten zu bilden; einen ersten Ionenimplantationsprozess, bei dem Ionen von Störstellen mit dem zweiten Leitfähigkeitstyp in obere Oberflächen der ersten Stütz-Schichten implantiert werden, um erste Muldenschichten zu bilden; einen zweiten Ionenimplantationsprozess, bei dem Ionen von Störstellen mit dem ersten Leitfähigkeitstyp in obere Oberfläche der ersten Muldenschichten implantiert werden, um erste Source-Schichten zu bilden; einen zweiten Ätzprozess, bei dem Bereiche, die zumindest die zweiten Stütz-Schichten aufweisen, an Grenzen zwischen den ersten Stütz-Schichten und den zweiten Stütz-Schichten geätzt werden, um erste Gräben zu bilden; einen Prozess zur Herstellung von dielektrischen Schichten, bei dem dielektrische Schichten auf seitlichen Oberflächen und Bodenflächen der ersten Gräben gebildet werden; sowie einen Prozess zur Herstellung von Gates, bei dem erste Gate-Elektroden in Bereichen gebildet werden, die von den dielektrischen Schichten umgeben sind.
  • Effekte der Erfindung
  • Die Halbleitereinheit gemäß der vorliegenden Erfindung weist die erste dielektrische Schicht auf der Bodenfläche, die sich auf der Bodenfläche in dem ersten Graben befindet, sowie die erste Gate-Elektrode auf, die sich in dem ersten Graben befindet, der ersten Muldenschicht und der ersten Source-Schicht durch die erste dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt und der zweiten Stütz-Schicht durch die erste dielektrische Schicht auf der Bodenfläche gegenüberliegt. Im Ergebnis wird ein an der ersten dielektrischen Schicht auf der Bodenfläche anliegendes elektrisches Feld durch die im Aus-Zustand der Halbleitereinheit verarmte zweite Stütz-Schicht reduziert. Im Ergebnis kann ein Effekt hervorgerufen werden, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Querschnittsansicht entlang einer Linie A-A' einer Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 2 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittsansicht entlang der Linie A-A', die einen Betrieb der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung zeigt;
    • 4 ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 5 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 6 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 7 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 8 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 9 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 10 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 11 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 12 das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 13 eine Querschnittsansicht entlang einer Linie B-B' einer Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung;
    • 14 eine Draufsicht auf die Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung;
    • 15 eine Querschnittsansicht entlang der Linie B-B', die einen Betrieb der Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung zeigt;
    • 16 eine Querschnittsansicht entlang einer Linie C-C' einer Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung;
    • 17 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt;
    • 18 eine Querschnittsansicht entlang einer Linie D-D' einer Halbleitereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung;
    • 19 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung darstellt;
    • 20 eine Querschnittsansicht entlang einer Linie E-E' einer Halbleitereinheit gemäß Ausführungsform 5 der vorliegenden Erfindung;
    • 21 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 5 der vorliegenden Erfindung darstellt;
    • 22 eine Querschnittsansicht entlang einer Linie F-F' einer Halbleitereinheit gemäß Ausführungsform 6 der vorliegenden Erfindung;
    • 23 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 6 der vorliegenden Erfindung darstellt;
    • 24 eine Querschnittsansicht entlang einer Linie G-G' einer Halbleitereinheit gemäß Ausführungsform 7 der vorliegenden Erfindung;
    • 25 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 7 der vorliegenden Erfindung darstellt;
    • 26 eine Querschnittsansicht entlang einer Linie H-H' einer Halbleitereinheit gemäß Ausführungsform 8 der vorliegenden Erfindung;
    • 27 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 8 der vorliegenden Erfindung darstellt;
    • 28 eine Querschnittsansicht entlang einer Linie I-I' der Halbleitereinheit gemäß Ausführungsform 8 der vorliegenden Erfindung;
    • 29 eine Querschnittsansicht entlang der Linie I-I' der Halbleitereinheit gemäß Ausführungsform 8 der vorliegenden Erfindung;
    • 30 eine Querschnittsansicht entlang der Linie J-J' einer Halbleitereinheit gemäß Ausführungsform 9 der vorliegenden Erfindung;
    • 31 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 9 der vorliegenden Erfindung darstellt;
    • 32 eine Querschnittsansicht entlang einer Linie K-K' einer Halbleitereinheit gemäß Ausführungsform 10 der vorliegenden Erfindung;
    • 33 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 10 der vorliegenden Erfindung darstellt;
    • 34 eine Querschnittsansicht entlang einer Linie L-L' einer Halbleitereinheit gemäß Ausführungsform 11 der vorliegenden Erfindung;
    • 35 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 11 der vorliegenden Erfindung darstellt;
    • 36 eine Querschnittsansicht entlang einer Linie M-M' der Halbleitereinheit gemäß Ausführungsform 11 der vorliegenden Erfindung;
    • 37 eine Querschnittsansicht entlang der Linie M-M' der Halbleitereinheit gemäß Ausführungsform 11 der vorliegenden Erfindung;
    • 38 eine Querschnittsansicht entlang einer Linie N-N' einer Halbleitereinheit gemäß Ausführungsform 12 der vorliegenden Erfindung;
    • 39 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 12 der vorliegenden Erfindung darstellt;
    • 40 eine Querschnittsansicht entlang einer Linie O-O' einer Halbleitereinheit gemäß Ausführungsform 13 der vorliegenden Erfindung;
    • 41 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 13 der vorliegenden Erfindung darstellt;
    • 42 eine Querschnittsansicht entlang einer Linie P-P' einer Halbleitereinheit gemäß Ausführungsform 14 der vorliegenden Erfindung;
    • 43 eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß Ausführungsform 14 der vorliegenden Erfindung darstellt;
    • 44 ein Funktionsblockschaubild eines Leistungswandlers gemäß Ausführungsform 15 der vorliegenden Erfindung.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Ausführungsform 1
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 1 und 2 beschrieben. Die vorliegende Beschreibung basiert auf der Annahme, dass es sich bei einer Halbleitereinheit um einen Siliciumcarbid-MOSFET handelt, dass es sich bei einem ersten Leitfähigkeitstyp um einen n-Typ handelt und es sich bei einem zweiten Leitfähigkeitstyp um einen p-Typ handelt. Die Verwendung von Siliciumcarbid als Material für die Halbleitereinheit ermöglicht geringere Verluste und eine höhere Betriebstemperatur.
  • 1 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie A-A' von 2. 2 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt.
  • Wie in 1 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform Folgendes auf: einen Halbleiterbereich 40, dielektrische Zwischenschichten 33, ohmsche Elektroden 81 an der vorderen Oberfläche, eine Source-Elektrode 82, eine ohmsche Elektrode 91 an der rückwärtigen Oberfläche sowie eine Drain-Elektrode 92. Der Halbleiterbereich 40 weist Folgendes auf: ein Siliciumcarbid-Substrat 11 vom n-Typ mit einem geringen Widerstand als ein Halbleitersubstrat, eine epitaxiale kristalline Schicht 12 vom n-Typ sowie eine Super-Junction-Schicht 15, die Stütz-Schichten 13 vom n-Typ als erste Stütz-Schichten und Stütz-Schichten 14 vom p-Typ als zweite Stütz-Schichten aufweist. Jede der Stütz-Schichten 13 vom n-Typ weist eine erste Muldenschicht 21 vom p-Typ, eine erste Source-Schicht 22 vom n+-Typ sowie eine erste Schicht 23 vom p+-Typ auf. Jede der Stütz-Schichten 14 vom p-Typ weist eine zweite Schicht 52 vom p+-Typ auf.
  • Der Halbleiterbereich 40 weist eine erste Hauptoberfläche und eine zweite Hauptoberfläche auf. Bei der ersten Hauptoberfläche handelt es sich um eine Oberfläche des Halbleiterbereichs 40 auf der oberen Seite auf dem Blatt von 1. Bei der zweiten Hauptoberfläche handelt es sich um eine Oberfläche des Halbleiterbereichs 40 auf der unteren Seite auf dem Blatt von 1. Das heißt, die zweite Hauptoberfläche befindet sich gegenüberliegend zu der ersten Hauptoberfläche.
  • Das Siliciumcarbid-Substrat 11 weist einen n+-Typ auf. Das Siliciumcarbid-Substrat 11 befindet sich innerhalb des Halbleiterbereichs 40 auf der zweiten Hauptoberfläche. Eine Oberfläche des Siliciumcarbid-Substrats 11 auf einer Seite der ersten Hauptoberfläche ist zum Beispiel mit einem Versatzwinkel von 4° in Bezug auf eine (0001)-Ebene in einer [11-20]-Richtung geneigt. Bei dem Polytyp des Siliciumcarbid-Substrats 11 handelt es sich zum Beispiel um 4H. Der n+-Typ bezeichnet eine höhere Störstellenkonzentration als jene des n-Typs.
  • Die epitaxiale kristalline Schicht 12 vom n-Typ ist auf der oberen Oberfläche des Siliciumcarbid-Substrats 11 ausgebildet. Die epitaxiale kristalline Schicht 12 besteht aus Siliciumcarbid, das zum Beispiel eine Konzentration von Störstellen des n-Typs von 1 × 1013 cm-3 bis 1 × 1018 cm-3 und eine Dicke von 5 µm bis 150 µm aufweist.
  • Die Super-Junction-Schicht 15 befindet sich auf einer oberen Oberfläche der epitaxialen kristallinen Schicht 12. Die Super-Junction-Schicht 15 weist miteinander abwechselnde streifenförmige Stütz-Schichten 13 vom n-Typ und streifenförmige Stütz-Schichten 14 vom p-Typ entlang der ersten Hauptoberfläche des Halbleiterbereichs 40 auf. Es wird ein Gleichgewicht aufrechterhalten, so dass eine effektive Menge an Störstellen des n-Typs in einem Bereich von jeder der Stütz-Schichten 13 vom n-Typ, der sich von der ersten Muldenschicht 21 unterscheidet, die nachstehend beschrieben wird, und eine effektive Menge an Störstellen des p-Typs in jeder der Stütz-Schichten 14 vom p-Typ gleich sind. Wie in 2 dargestellt, sind die Stütz-Schichten 13 vom n-Typ und die Stütz-Schichten 14 vom p-Typ in einer Draufsicht in Streifen ausgebildet. Das heißt, die Super-Junction-Schicht 15 weist in einer Draufsicht eine streifenförmige Gestalt auf.
  • Die erste Muldenschicht 21 vom p-Typ befindet sich selektiv innerhalb von jeder der Stütz-Schichten 13 vom n-Typ an einer oberen Oberfläche der Stütz-Schichten 13 vom n-Typ. Erste Muldenschichten 21 sind in einer Draufsicht in Streifen ausgebildet. Für Störstellen des p-Typs wird Aluminium (Al) verwendet. Die erste Source-Schicht 22 vom n+-Typ befindet sich selektiv innerhalb der ersten Muldenschicht 21 an einer oberen Oberfläche der ersten Muldenschicht 21. Wie in 2 dargestellt, sind die ersten Source-Schichten 22 gemäß der vorliegenden Ausführungsform in einer Draufsicht in Streifen ausgebildet. Für Störstellen des n-Typs wird Stickstoff (N) verwendet.
  • Die erste Muldenschicht 21 weist eine Tiefe von zum Beispiel etwa 0,5 µm bis 3 µm auf. Die erste Muldenschicht 21 weist eine höhere Störstellenkonzentration als die epitaxiale kristalline Schicht 12 auf und weist zum Beispiel eine Störstellenkonzentration in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3 auf. Die erste Source-Schicht 22 weist eine Störstellenkonzentration zum Beispiel in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 auf, und die durch Ionenimplantation eingebrachten Störstellen vom n-Typ weisen eine Konzentration auf, die über die Konzentration der Störstellen vom p-Typ der ersten Muldenschicht 21 hinausgeht.
  • Erste Gräben 74 befinden sich an Grenzen zwischen den Stütz-Schichten 13 vom n-Typ und den Stütz-Schichten 14 vom p-Typ. Jeder der ersten Gräben 74 weist eine seitliche Oberfläche und eine Bodenfläche auf. Der erste Graben 74 befindet sich in seiner Gesamtheit innerhalb der Stütz-Schicht 14 vom p-Typ. Die Bodenfläche des ersten Grabens 74 befindet sich an einer tieferen Position als die erste Muldenschicht 21. Wie in 2 dargestellt, sind die Gräben 74 in einer Draufsicht in Streifen ausgebildet.
  • Wie in 1 dargestellt, verläuft die seitliche Oberfläche von jedem der ersten Gräben 74 senkrecht zu dem Siliciumcarbid-Substrat 11, und die Bodenfläche des ersten Grabens 74 ist parallel zu dem Siliciumcarbid-Substrat 11. Die seitliche Oberfläche des ersten Grabens 74 muss jedoch nicht zwangsläufig senkrecht zu dem Siliciumcarbid-Substrat 11 verlaufen. Die Bodenfläche des ersten Grabens 74 muss nicht zwangsläufig parallel zu dem Siliciumcarbid-Substrat 11 sein.
  • Eine aus Siliciumdioxid bestehende erste dielektrische Schicht 35 auf der seitlichen Oberfläche ist in ihrer Gesamtheit auf der seitlichen Oberfläche des ersten Grabens 74 ausgebildet. Eine aus Siliciumdioxid bestehende erste dielektrische Schicht 36 auf der Bodenfläche ist in ihrer Gesamtheit auf der Bodenfläche des ersten Grabens 74 ausgebildet. Die erste dielektrische Schicht 35 auf der Seitenfläche befindet sich in Kontakt mit der ersten Muldenschicht 21 und der ersten Source-Schicht 22. Die erste dielektrische Schicht 36 auf der Bodenfläche befindet sich in Kontakt mit der Stütz-Schicht 14 vom p-Typ.
  • Erste Gate-Elektroden 71 befinden sich in den ersten Gräben 74. Jede der ersten Gate-Elektroden 71 liegt der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35 auf der seitlichen Oberfläche gegenüber. Die erste Gate-Elektrode 71 liegt der Stütz-Schicht 14 vom p-Typ durch die erste dielektrische Schicht 36 auf der Bodenfläche gegenüber. Als ein Material für die ersten Gate-Elektroden 71 wird zum Beispiel dotiertes Polysilicium verwendet.
  • Wie in 1 dargestellt, ist die erste Schicht 23 vom p+-Typ in einer Region eines oberen Bereichs der ersten Muldenschicht 21 ausgebildet, die sich nicht in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet. Die erste Schicht 23 vom p+-Typ befindet sich in Kontakt mit der ersten Muldenschicht 21. Der p+-Typ bezeichnet eine höhere Störstellenkonzentration als jene des p-Typs. Wie in 2 dargestellt, sind die ersten Schichten 23 vom p+-Typ in einer Draufsicht in Streifen ausgebildet.
  • Wie in 1 dargestellt, ist die zweite Schicht 52 vom p+-Typ in einer Region eines oberen Bereichs der Stütz-Schicht 14 vom p-Typ ausgebildet, die sich nicht in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet. Wie in 2 dargestellt, sind die zweiten Schichten 52 vom p+-Typ in einer Draufsicht in Streifen ausgebildet.
  • Die ersten Schichten 23 vom p+-Typ befinden sich zwecks eines besseren elektrischen Kontakts zwischen den ersten Muldenschichten 21 und den ohmschen Elektroden 81 an der vorderen Oberfläche, die nachstehend beschrieben werden. Die zweiten Schichten 52 vom p+-Typ befinden sich zwecks eines besseren elektrischen Kontakts zwischen den Stütz-Schichten 14 vom p-Typ und den ohmschen Elektroden 81 an der vorderen Oberfläche, die nachstehend beschrieben werden.
  • Jede der ersten Schichten 23 vom p+-Typ und der zweiten Schichten 52 vom p+-Typ weist wünschenswerterweise eine höhere Störstellenkonzentration als die erste Muldenschicht 21 auf und weist zum Beispiel eine Störstellenkonzentration in einem Bereich von 1 × 1019 cm-3 bis 1 × 1021 cm-3 auf. Dies liegt daran, dass jede der ersten Schichten 23 vom p+-Typ und der zweiten Schichten 52 vom p+-Typ wünschenswerterweise einen geringen Widerstand aufweist.
  • Wie in 1 dargestellt, befinden sich die ohmschen Elektroden 81 an der vorderen Oberfläche auf der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ. Ferner befindet sich die Source-Elektrode 82 auf den ohmschen Elektroden 81 an der vorderen Oberfläche. Die Source-Elektrode 82 ist durch die ohmschen Elektroden 81 an der vorderen Oberfläche mit der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ elektrisch verbunden. Die ohmschen Elektroden 81 an der vorderen Oberfläche reduzieren einen Kontaktwiderstand zwischen der Source-Elektrode 82 und der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ.
  • Wie in 1 dargestellt, befinden sich die dielektrischen Zwischenschichten 33 zwischen der Source-Elektrode 82 und den ersten Gate-Elektroden 71 und zwischen der Source-Elektrode 82 und den Stütz-Schichten 14 vom p-Typ. Die ersten Gate-Elektroden 71 und die Source-Elektrode 82 sind durch die dielektrischen Zwischenschichten 33 elektrisch voneinander isoliert.
  • Gemäß 1 befindet sich ein Bereich von jeder der dielektrischen Zwischenschichten 33 auf einer oberen Oberfläche der ersten Source-Schicht 22. Dieser Bereich von jeder der dielektrischen Zwischenschichten 33 muss sich jedoch nicht auf der oberen Oberfläche der ersten Source-Schicht 22 befinden. Es ist möglich, dass sich ein Bereich von jeder der dielektrischen Zwischenschichten 33 auf einer oberen Oberfläche der zweiten Schicht 52 vom p+-Typ befindet oder nicht befindet.
  • Wie in 1 dargestellt, ist die Drain-Elektrode 92 durch die ohmsche Elektrode 91 an der rückwärtigen Oberfläche auf einer Seite der zweiten Hauptoberfläche des Halbleiterbereichs 40 ausgebildet. Für die Drain-Elektrode 92 wird Gold oder werden andere Metalle oder wird ein Stapel derselben verwendet.
  • Als Nächstes wird ein Betrieb der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. 3 ist eine Querschnittsansicht entlang der Linie A-A', die den Betrieb der Halbleitereinheit gemäß der vorliegenden Ausführungsform zeigt. Wenn eine Spannung, die höher als ein spezieller Spannungswert (eine erste Schwellwertspannung) ist, an jede der ersten Gate-Elektroden 71 angelegt wird, bildet sich ein Kanal in einem Bereich innerhalb der ersten Muldenschicht 21, der sich in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet.
  • Im Ergebnis weist der Widerstand zwischen der Drain-Elektrode 92 und der Source-Elektrode 82 einen niedrigeren Wert auf, und durch Anlegen einer positiven Spannung an die Drain-Elektrode 92 fließt ein Strom zwischen der Drain-Elektrode 92 und der Source-Elektrode 82 in der Richtung eines Pfeils 501 (Ein-Zustand).
  • Der vorstehend erwähnte Kanal verschwindet dagegen, wenn eine Spannung, die niedriger als die erste Schwellwertspannung ist, an jede der ersten Gate-Elektroden 71 angelegt wird. Im Ergebnis weist der Widerstand zwischen der Drain-Elektrode 92 und der Source-Elektrode 82 der Halbleitereinheit einen höheren Wert auf, und es fließt ein sehr geringer Strom (Aus-Zustand).
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Die 4 bis 12 stellen das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform dar. Hierbei gibt es in der Hauptsache zwei Arten von Verfahren zur Herstellung einer Super-Junction-Struktur, ein Multi-Epitaxial-Konzept und ein Grabenfüll-Konzept. Bei dem Multi-Epitaxial-Konzept handelt es sich um ein Konzept, bei dem ein epitaxiales Aufwachsen einer Halbleiterschicht vom n-Typ und eine Ionenimplantation von Störstellen des p-Typs wiederholt werden.
  • Bei der Super-Junction-Struktur ist ein Vergrößern der Tiefe der Stütz-Schichten vom p-Typ effektiv in Bezug auf eine Verbesserung einer Durchschlagspannung. Bei dem Multi-Epitaxial-Konzept ist die Anzahl von Wiederholungen durch die Tiefe bestimmt, in die Ionen implantiert werden können. In einem Fall, in dem eine Super-Junction-Schicht mit einer Tiefe von 10 µm gebildet wird, ist es zum Beispiel erforderlich, das epitaxiale Aufwachsen und die Ionenimplantation zehnmal zu wiederholen, wenn Ionen in eine Tiefe von 1 µm implantiert werden können.
  • Bei dem Grabenfüll-Konzept handelt es sich dagegen um ein Konzept, bei dem, nachdem eine Halbleiterschicht mit einer Leitfähigkeit vom n-Typ so epitaxial aufgewachsen worden ist, dass sie eine erforderliche Dicke für die Super-Junction-Schicht aufweist, durch einen anisotropen Ätzprozess Gräben gebildet werden und dann durch epitaxiales Aufwachsen Halbleiterschichten mit einer Leitfähigkeit vom p-Typ in den Gräben eingebettet werden. Das Grabenfüll-Konzept weist weniger Prozessschritte auf als das vorstehend erwähnte Multi-Epitaxial-Konzept. Bei dem Verfahren zur Herstellung einer Halbleitereinheit, das bei der vorliegenden Ausführungsform beschrieben wird, handelt es sich um das Herstellungsverfahren, bei dem das Grabenfüll-Konzept verwendet wird.
  • Zunächst wird das Siliciumcarbid-Substrat 11 vom n+-Typ hergestellt, wie in 4 dargestellt. Als Nächstes wird die epitaxiale kristalline Schicht 12 vom n-Typ mittels chemischer Gasphasenabscheidung (CVD) auf dem Siliciumcarbid-Substrat 11 epitaxial aufgewachsen, wie in 5 dargestellt. Wie im Folgenden beschrieben wird, werden die Stütz-Schichten 13 vom n-Typ aus der epitaxialen kristallinen Schicht 12 gebildet. Die Dicke der epitaxialen kristallinen Schicht 12 wird vorgegeben, wie gemäß der Dicke der Stütz-Schichten 13 vom n-Typ erforderlich.
  • Als Nächstes wird eine Oxidschicht 17 auf der Oberfläche der epitaxialen kristallinen Schicht 12 abgeschieden. Die Oxidschicht 17 wird abgeschieden, um als eine Maske verwendet zu werden, wenn zur Bildung der Stütz-Schichten 14 vom p-Typ in einem nachfolgenden Prozess ein Ätzprozess durchgeführt wird. Die Dicke der Oxidschicht 17 wird so vorgegeben wie es gemäß der Dicke der Stütz-Schichten 14 vom p-Typ erforderlich ist.
  • Nach der Abscheidung der Oxidschicht 17, wie in 6 dargestellt, werden unter Verwendung eines Photoresists zur Bildung der Stütz-Schichten 14 vom p-Typ Maskenstrukturen hergestellt, die aus der Oxidschicht 17 gebildet sind.
  • Als Nächstes wird die epitaxiale kristalline Schicht 12 geätzt (erster Ätzprozess). Wie in 7 dargestellt, werden die aus der Oxidschicht 17 gebildeten Maskenstrukturen auf der Oberfläche der epitaxialen kristallinen Schicht 12 mit einem Abstand zwischen diesen abgeschieden. Somit wird eine Mehrzahl von Stützen bildenden Gräben 18 in der epitaxialen kristallinen Schicht 12 mit einem Abstand zwischen diesen gebildet. Die Stütz-Schichten 14 vom p-Typ, die in einem nachfolgenden Prozess gebildet werden, weisen die Formen der Stützen bildenden Gräben 18 auf, so dass es wünschenswert ist, die epitaxiale kristalline Schicht 12 mittels eines Trockenätzprozesses zu ätzen, bei dem eine Regulierung der Formen der Stützen bildenden Gräben 18 leichter ist.
  • Als Nächstes wird durch epitaxiales Aufwachsen (Prozess für ein Aufwachsen von Kristallen) eine epitaxiale kristalline Siliciumcarbid-Schicht 19 vom p-Typ in den Stützen bildenden Gräben 18 aufgewachsen, wie in 8 dargestellt. Die Störstellenkonzentration der epitaxialen kristallinen Siliciumcarbid-Schicht 19 vom p-Typ wird so vorgegeben, dass die effektive Menge an Störstellen in dem Bereich von jeder der Stütz-Schichten 13 vom n-Typ, der sich von der ersten Muldenschicht 21 unterscheidet, und die effektive Menge an Störstellen in jeder der Stütz-Schichten 14 vom p-Typ gleich sind, das heißt, dass das Gleichgewicht aufrechterhalten wird.
  • Wie in 9 dargestellt, werden als Nächstes ein Bereich der epitaxialen kristallinen Schicht 19 vom p-Typ und ein Bereich der epitaxialen kristallinen Schicht 12 vom n-Typ durch chemisch-mechanisches Polieren (CMP) entfernt, um die epitaxiale kristalline Schicht 12 vom n-Typ auf einer Seite der oberen Oberfläche des Siliciumcarbid-Substrats 11 freizulegen. Die Stütz-Schichten 13 vom n-Typ werden aus Bereichen der epitaxialen kristallinen Schicht 12 vom n-Typ gebildet, die auf der Seite der oberen Oberfläche des Siliciumcarbid-Substrats 11 freiliegen. Die Stütz-Schichten 14 vom p-Typ werden aus der epitaxialen kristallinen Schicht 19 vom p-Typ gebildet. Die Super-Junction-Schicht 15 wird aus den Stütz-Schichten 13 vom n-Typ und den Stütz-Schichten 14 vom p-Typ gebildet.
  • Als Nächstes wird unter Verwendung eines Photoresists und dergleichen eine Implantationsmaske gebildet, und Ionen von Al werden als Störstellen vom p-Typ in einen oberen Bereich von jeder der Stütz-Schichten 13 vom n-Typ implantiert, um die erste Muldenschicht 21 mit dem zweiten Leitfähigkeitstyp innerhalb der Stütz-Schicht 13 vom n-Typ an der oberen Oberfläche der Stütz-Schicht 13 vom n-Typ zu bilden, wie in 10 dargestellt (erster Ionenimplantationsprozess). Nach Beendigung der Ionenimplantation wird die Implantationsmaske entfernt.
  • Als Nächstes wird unter Verwendung eines Photoresists und dergleichen eine Implantationsmaske gebildet, und Ionen von N werden als Störstellen vom n-Typ in einen oberen Bereich der ersten Muldenschicht 21 implantiert, um die erste Source-Schicht 22 mit dem ersten Leitfähigkeitstyp innerhalb der ersten Muldenschicht 21 an der oberen Oberfläche der ersten Muldenschicht 21 zu bilden, wie in 10 dargestellt (zweiter Ionenimplantationsprozess). Nach Beendigung der Ionenimplantation wird die Implantationsmaske entfernt.
  • Die erste Source-Schicht 22 weist eine geringere Tiefe als die erste Muldenschicht 21 auf. Die Länge des Kanals ist durch einen Unterschied in Bezug auf die Tiefe zwischen der ersten Source-Schicht 22 und der ersten Muldenschicht 21 bestimmt, so dass es lediglich erforderlich ist, die Tiefe der ersten Source-Schicht 22 so vorzugeben, dass gewünschte elektrische Eigenschaften erzielt werden.
  • Als Nächstes wird unter Verwendung eines Photoresists und dergleichen eine Implantationsmaske gebildet, und Ionen von Al als Störstellen vom p-Typ werden in einen oberen Bereich von jeder der Stütz-Schichten 14 vom p-Typ und einen oberen Bereich der ersten Source-Schicht 22 implantiert, um die erste Schicht 23 vom p+-Typ und die zweite Schicht 52 vom p+-Typ gleichzeitig zu bilden, wie in 10 dargestellt. Nach Beendigung der Ionenimplantation wird die Implantationsmaske entfernt.
  • Die erste Muldenschicht 21, die erste Source-Schicht 22, die erste Schicht 23 vom p+-Typ und die zweite Schicht 52 vom p+-Typ können in irgendeiner beliebigen Reihenfolge gebildet werden und müssen nicht zwangsläufig in der vorstehend erwähnten Prozessreihenfolge gebildet werden.
  • Als Nächstes wird ein Temperprozess in einer inerten Gasatmosphäre, wie beispielsweise in einer Argon(Ar)-Gasatmosphäre, oder in einem Vakuum zum Beispiel über 30 Sekunden oder eine Stunde hinweg bei 1500 °C bis 2100 °C durchgeführt. Die implantierten Ionen von Al und N werden durch den Temperprozess elektrisch aktiviert.
  • Wie in 11 dargestellt, werden als Nächstes die ersten Gräben 74 gebildet (zweiter Ätzprozess). Insbesondere wird zunächst unter Verwendung eines Resists und dergleichen eine Ätzmaske so gebildet, dass Bereiche, die zumindest die Stütz-Schichten 14 vom p-Typ aufweisen, an den Grenzen zwischen den Stütz-Schichten 13 vom n-Typ und den Stütz-Schichten 14 vom p-Typ geätzt werden. Die ersten Gräben 74 werden dann mittels eines Ätzprozesses gebildet, und schließlich wird die Ätzmaske entfernt.
  • Es ist nicht zwangsläufig erforderlich, die Oxidschicht 17 für die Maskenstrukturen zu verwenden, und es kann eine Resist-Maske und dergleichen verwendet werden. Der Temperprozess und der Prozess zur Herstellung der ersten Gräben 74 können in irgendeiner beliebigen Reihenfolge durchgeführt werden, und der Temperprozess kann nach der Bildung der ersten Gräben 74 durchgeführt werden.
  • Als Nächstes werden mittels thermischer Oxidation oder CVD SiliciumoxidSchichten auf der seitlichen Oberfläche und der Bodenfläche von jedem der ersten Gräben 74 gebildet (Prozess zur Herstellung von dielektrischen Schichten). Die erste dielektrische Schicht 35 auf der seitlichen Oberfläche und die erste dielektrische Schicht 36 auf der Bodenfläche werden dadurch jeweils auf der seitlichen Oberfläche und auf der Bodenfläche des ersten Grabens 74 gebildet, wie in 12 dargestellt. Die erste dielektrische Schicht 35 auf der seitlichen Oberfläche und die erste dielektrische Schicht 36 auf der Bodenfläche weisen jeweils eine Dicke von zum Beispiel 30 nm bis 150 nm auf.
  • Als Nächstes wird mittels CVD dotiertes Polysilicium in einem Bereich gebildet, der von der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche und der ersten dielektrischen Schicht 36 auf der Bodenfläche umgeben ist (Prozess zur Herstellung von Gates). In diesem Fall ist es wünschenswert, das dotierte Polysilicium ausreichend in dem ersten Graben 74 einzubetten.
  • Als Nächstes wird dotiertes Polysilicium, das auf einer oberen Oberfläche der Super-Junction-Schicht 15 abgeschieden worden ist, durch Zurückätzen entfernt. In diesem Fall bleibt dotiertes Polysilicium in dem ersten Graben 74 zurück. Die erste Gate-Elektrode 71 wird aus in dem ersten Graben 74 verbliebenem dotiertem Polysilicium gebildet, wie in 12 dargestellt. Es besteht kein Problem, wenn sich eine obere Oberfläche des dotierten Polysiliciums in dem ersten Graben 74 unterhalb der oberen Oberfläche der Super-Junction-Schicht 15 befindet. Es ist jedoch erforderlich, dass sich die obere Oberfläche des dotierten Polysiliciums in dem ersten Graben 74 oberhalb einer unteren Oberfläche der ersten Source-Schicht 22 befindet. Durch diesen Prozess wird der Halbleiterbereich 40 fertiggestellt.
  • Als Nächstes wird mittels CVD und dergleichen eine dielektrische Schicht auf der ersten Hauptoberfläche des Halbleiterbereichs 40 abgeschieden. Die dielektrische Schicht wird dann unter Verwendung einer Resist-Maske und dergleichen in einem aktiven Bereich entfernt, um Source-Kontaktlöcher zu bilden, die bis zu der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ reichen. Die dielektrischen Zwischenschichten 33 werden in diesem Fall aus verbliebenen Bereichen der dielektrischen Schicht gebildet. Bei dem aktiven Bereich handelt es sich hierbei um einen Halbleiterbereich, in dem ein Strom fließt, wenn eine Spannung an die Halbleitereinheit angelegt wird. Auf einen um die Peripherie des aktiven Bereichs herum ausgebildeten Halbleiterbereich wird als einen Anschlussbereich Bezug genommen.
  • Als Nächstes wird nach der Bildung einer Metallschicht, die Nickel (Ni) als eine Hauptkomponente enthält, auf der ersten Hauptoberfläche des Halbleiterbereichs 40 mittels Sputter-Abscheidung und dergleichen eine Wärmebehandlung bei 600 °C bis 1100 °C durchgeführt, um die Metallschicht, die Ni als eine Hauptkomponente enthält, mit den oberen Oberflächen der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ zu reagieren, so dass dadurch Silicid-Schichten zwischen diesen gebildet werden. Anschließend wird eine auf den dielektrischen Zwischenschichten 33 verbliebene Metallschicht mit Ausnahme der durch diese Reaktion gebildeten Silicid-Schichten entfernt. Dadurch werden die ohmschen Elektroden 81 an der vorderen Oberfläche gebildet.
  • Als Nächstes wird nach der Bildung einer Metallschicht, die Ni als eine Hauptkomponente enthält, auf der zweiten Hauptoberfläche des Halbleiterbereichs 40 mittels Sputter-Abscheidung und dergleichen eine Wärmebehandlung an der zweiten Hauptoberfläche des Halbleiterbereichs 40 durchgeführt, um die ohmsche Elektrode 91 an der rückwärtigen Oberfläche auf der zweiten Hauptoberfläche des Halbleiterbereichs 40 zu bilden.
  • Als Nächstes wird eine Al enthaltende Metallschicht mittels Sputter-Abscheidung, Vakuum-Abscheidung oder dergleichen über der ersten Hauptoberfläche des Halbleiterbereichs 40 gebildet. In diesem Fall ist es wünschenswert, das Metall in jedem der Kontaktlöcher vollständig einzubetten. Ein nicht notwendiger Bereich der Metallschicht wird dann mittels eines Nassätzprozesses unter Verwendung einer Resist-Maske und dergleichen entfernt, um die Source-Elektrode 82 zu bilden.
  • Als Nächstes wird eine Gold enthaltende Metallschicht mittels Sputter-Abscheidung und dergleichen auf der Oberfläche der ohmschen Elektrode 91 an der rückwärtigen Oberfläche gebildet, um die Drain-Elektrode 92 zu bilden. Durch die vorstehend erwähnte Reihe von Prozessen wird die Halbleitereinheit gemäß der vorliegenden Ausführungsform fertiggestellt, wie sie in 1 dargestellt ist.
  • Ein Prozess zur Herstellung einer Halbleiterschicht mit dem zweiten Leitfähigkeitstyp, auf die üblicherweise als ein Schutzring Bezug genommen wird, in dem Anschlussbereich, ein Prozess zur Herstellung einer dielektrischen Schicht, auf die üblicherweise als eine Feld-Dielektrikum-Schicht Bezug genommen wird, in dem Anschlussbereich, zum Beispiel unterhalb einer Gate-Verdrahtung, einer Gate-Kontaktstelle und dergleichen, sowie weitere Prozesse können hinzugefügt werden, soweit für die vorstehend erwähnte Reihe von Prozessen erforderlich.
  • Bei jedem der Prozesse zur Herstellung der Halbleitereinheit beeinflusst eine lokale Form der Halbleitereinheit üblicherweise die Fertigstellung bei dem Prozess. Somit ist es möglich, dass die Fertigstellung der lokalen Form in einem Fall, in dem die Form zum Beispiel nicht periodisch ist, nicht konstant ist, so dass lokale Variationen der Eigenschaften verursacht werden. Die lokalen Variationen der Eigenschaften können die Zuverlässigkeit des Elements verschlechtern. Gemäß der vorliegenden Ausführungsform werden der Abstand zwischen den Stütz-Schichten 13 vom n-Typ und der Abstand zwischen den Stütz-Schichten 14 vom p-Typ jeweils so gestaltet, dass sie konstant sind, um lokale Variationen der Eigenschaften zu unterbinden, so dass dadurch eine Verschlechterung der Zuverlässigkeit der Halbleitereinheit verhindert wird.
  • Aus einem Halbleiter gebildete Bereiche, wie beispielsweise die erste Muldenschicht 21 und die erste Source-Schicht 22, sowie Bereiche, die aus einem anderen Material als dem Halbleiter gebildet sind, wie beispielsweise die ersten Gräben 74, sind wünschenswerterweise wie bei der vorliegenden Ausführungsform in Streifen ausgebildet. In einem Fall, in dem der Prozess für ein Aufwachsen von Kristallen unter Verwendung des Siliciumcarbid-Substrats 11 durchgeführt wird, das den Versatzwinkel aufweist, kann eine Justiermarkierung zur Verwendung in einem Belichtungsprozess für eine Resist-Strukturierung in einer Richtung verschoben werden, die dem Versatzwinkel entspricht.
  • In diesem Fall werden die aus dem Halbleiter gebildeten Bereiche, wie z.B. die erste Muldenschicht 21 und die erste Source-Schicht 22, sowie die Bereiche, die aus einem anderen Material als dem Halbleiter gebildet sind, wie beispielsweise die ersten Gräben 74, an Positionen gebildet, die in der Richtung verschoben sind, die dem Versatzwinkel in Bezug auf die Stütz-Schichten 13 vom n-Typ entspricht.
  • In einem Fall, in dem die aus dem Halbleiter gebildeten Bereiche, wie z.B. die erste Muldenschicht 21 und die erste Source-Schicht 22, und die Bereiche, die aus einem anderen Material als dem Halbleiter gebildet sind, wie beispielsweise die ersten Gräben 74, zum Beispiel in einem Gitter ausgebildet sind, kann eine Verschiebung der Justiermarkierung in irgendeiner Richtung eine Änderung der Eigenschaften verursachen. In einem Fall, in dem die aus dem Halbleiter gebildeten Bereiche, wie beispielsweise die erste Muldenschicht 21 und die erste Source-Schicht 22, und die Bereiche, die aus einem anderen Material als dem Halbleiter gebildet sind, wie beispielsweise die ersten Gräben 74, in Streifen ausgebildet sind, kann die Änderung der Eigenschaften jedoch durch Anpassen einer Richtung der Verschiebung der Justiermarkierung an eine Richtung der Ausdehnung der Streifen unterbunden werden. Das Ausmaß der Verschiebung wird mit zunehmender Tiefe der Stütz-Schichten 14 vom p-Typ größer.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Erfindung die erste dielektrische Schicht 36 auf der Bodenfläche, die sich auf der Bodenfläche von jedem der ersten Gräben 74 befindet, sowie die erste Gate-Elektrode auf, die sich in dem ersten Graben 74 befindet, der ersten Muldenchicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35 auf der seitlichen Oberfläche gegenüberliegt und der Stütz-Schicht 14 vom p-Typ durch die erste dielektrische Schicht 36 auf der Bodenfläche gegenüberliegt.
  • Im Ergebnis wird ein elektrisches Feld, das an der ersten dielektrischen Schicht 36 auf der Bodenfläche anliegt, durch die im Aus-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform verarmte Stütz-Schicht 14 vom p-Typ reduziert. Im Ergebnis wird ein Effekt hervorgerufen, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Ferner ist das Hinzufügen eines Prozesses, wie beispielsweise eines Prozesses zur Herstellung einer Halbleiterschicht vom p-Typ für eine Reduktion des elektrischen Felds bei der vorliegenden, die Super-Junction-Struktur aufweisenden Halbleitereinheit nicht notwendig.
  • Insbesondere dann, wenn sich die erste dielektrische Schicht 36 auf der Bodenfläche in ihrer Gesamtheit in Kontakt mit der Stütz-Schicht 14 vom p-Typ befindet, nimmt der Effekt einer Reduzierung des elektrischen Felds weiter zu, und es wird ferner ein Effekt hervorgerufen, durch den die Zuverlässigkeit des Siliciumcarbid-MOSFET verbessert wird.
  • Wie in den 1 und 2 dargestellt, befinden sich die ersten Gräben 74 innerhalb von jeder der in Streifen ausgebildeten Stütz-Schichten 14 vom p-Typ an Grenzen zwischen der Stütz-Schicht 14 vom p-Typ und den Stütz-Schichten 13 vom n-Typ, die sich auf beiden Seiten der Stütz-Schicht 14 vom p-Typ befinden, ein erster Graben 74 kann sich jedoch auch an einer Grenze nur auf der einen Seite befinden. In einem Fall, in dem sich die ersten Gräben 74 innerhalb von jeder der in Streifen ausgebildeten Stütz-Schichten 14 vom p-Typ an den Grenzen zwischen der Stütz-Schicht 14 vom p-Typ und den Stütz-Schichten 13 vom n-Typ befinden, die sich auf beiden Seiten der Stütz-Schicht 14 vom p-Typ befinden, ist die Kanalbreitendichte jedoch höher als jene in einem Fall, in dem sich der erste Graben 74 an der Grenze nur auf der einen Seite befindet, und im Ergebnis kann der Ein-Widerstand reduziert werden.
  • Ausführungsform 2
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 13 bis 15 beschrieben. 13 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie B-B' von 14. 14 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 1 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 1 beschrieben.
  • Wie in 13 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu der Konfiguration der Halbleitereinheit gemäß Ausführungsform 1 eine zweite Muldenschicht 26 vom p-Typ auf, die sich innerhalb von jeder der Stütz-Schichten 14 vom p-Typ an einer oberen Oberfläche der Stütz-Schicht 14 vom p-Typ befindet. Ferner befindet sich eine zweite Source-Schicht 27 vom n+-Typ innerhalb der zweiten Muldenschicht 26 an einer oberen Oberfläche der zweiten Muldenschicht 26. Jede der Stütz-Schichten 14 vom p-Typ gemäß der vorliegenden Ausführungsform weist die zweite Muldenschicht 26 und die zweite Source-Schicht 27 auf.
  • Wie in 13 dargestellt, befindet sich die erste dielektrische Schicht 35 auf der seitlichen Oberfläche auf gegenüberliegenden seitlichen Oberflächen in jedem der ersten Gräben 74. Die erste dielektrische Schicht 35 auf der seitlichen Oberfläche befindet sich in Kontakt mit der zweiten Muldenschicht 26 und der zweiten Source-Schicht 27. Die erste dielektrische Schicht 36 auf der Bodenfläche befindet sich in Kontakt mit der zweiten Muldenschicht 26. Das heißt, die erste dielektrische Schicht 36 auf der Bodenfläche befindet sich in Kontakt mit einem Bereich vom p-Typ von jeder der Stütz-Schichten 14 vom p-Typ. Die zweiten Muldenschichten 26 sind in einer Draufsicht in Streifen ausgebildet.
  • Die zweite Muldenschicht 26 kann die gleiche Störstellenkonzentration wie ein Bereich der Stütz-Schicht 14 vom p-Typ aufweisen, der sich von der zweiten Muldenschicht 26 unterscheidet, oder kann eine Störstellenkonzentration aufweisen, die sich von diesem Bereich unterscheidet. Die zweite Muldenschicht 26 kann eine Verteilung aufweisen, bei der die Störstellenkonzentration in einer Richtung senkrecht zu dem Siliciumcarbid-Substrat 11 variiert. Die zweite Muldenschicht 26 kann eine Verteilung aufweisen, bei der ein Bereich der zweiten Muldenschicht 26, der sich in Kontakt mit der ersten dielektrischen Schicht 36 auf der Bodenfläche befindet, die gleiche Störstellenkonzentration wie der Bereich der Stütz-Schicht 14 vom p-Typ aufweist, der sich von der zweiten Muldenschicht 26 unterscheidet.
  • Eine Schwellwertspannung eines MOSFET ist üblicherweise abhängig von der Störstellenkonzentration in einem Muldenbereich, und somit ist es lediglich erforderlich, dass die zweite Muldenschicht 26 eine für die Erzielung einer angestrebten Schwellwertspannung geeignete Störstellenkonzentration aufweist. Gemäß der vorliegenden Ausführungsform erfolgt eine Beschreibung unter der Annahme, dass die zweite Muldenschicht 26 eine höhere Störstellenkonzentration als der Bereich der Stütz-Schicht 14 vom p-Typ aufweist, der sich von der zweiten Muldenschicht 26 unterscheidet, und eine konstante Störstellenkonzentration aufweist.
  • Wie in 13 dargestellt, ist die zweite Source-Schicht 27 vom n+-Typ innerhalb der zweiten Muldenschicht 26 an der oberen Oberfläche der zweiten Muldenschicht 26 ausgebildet. Wie in 14 dargestellt, sind die zweiten Source-Schichten 27 in einer Draufsicht in Streifen ausgebildet. Die ohmschen Elektroden 81 an der vorderen Oberfläche gemäß der vorliegenden Ausführungsform befinden sich nicht nur mit der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ, sondern auch mit der zweiten Source-Schicht 27 in Kontakt.
  • Als Nächstes wird ein Betrieb der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. 15 ist eine Querschnittsansicht entlang der Hilfslinie B-B' von 14, die den Betrieb der Halbleitereinheit gemäß der vorliegenden Ausführungsform zeigt. Wenn eine Spannung, die höher als ein spezieller Spannungswert ist (erste Schwellwertspannung), an jede der ersten Gate-Elektroden 71 angelegt wird, bildet sich ein Kanal in einem Bereich innerhalb der ersten Muldenschicht 21, der sich in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet. Im Ergebnis fließt durch das Anlegen einer positiven Spannung an die Drain-Elektrode 92 wie bei der Ausführungsform 1 ein Strom zwischen der Drain-Elektrode 92 und der Source-Elektrode 82 in der Richtung eines Pfeils 501.
  • Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist ferner die zweite Source-Schicht 27 auf, die mit der Source-Elektrode 82 im oberen Bereich der Stütz-Schicht 14 vom p-Typ elektrisch verbunden ist. Wenn eine Spannung, die höher als ein spezieller Spannungswert ist (zweite Schwellwertspannung), an jede der ersten Gate-Elektroden 71 angelegt wird, bildet sich somit ein Kanal auch in einem Bereich innerhalb der zweiten Muldenschicht 26, der sich in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet. Im Ergebnis fließt durch das Anlegen einer positiven Spannung an die Drain-Elektrode 92 ein Strom zwischen der Drain-Elektrode 92 und der Source-Elektrode 82 in der Richtung des Pfeils 501 und außerdem in der Richtung eines Pfeils 502. Die erste Schwellwertspannung und die zweite Schwellwertspannung können gleich sein oder können sich unterscheiden.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 auf, und es werden lediglich Unterschiede zu dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 beschrieben.
  • Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform weist einen Prozess zur Herstellung der zweiten Muldenschicht 26 an der oberen Oberfläche der Stütz-Schicht 14 vom p-Typ auf. Bei dem vorstehend erwähnten Prozess werden Ionen von Al (Aluminium) als Störstellen vom p-Typ unter Verwendung einer Implantationsmaske, wie beispielsweise eines Photoresists, in die obere Oberfläche der in 9 dargestellten Stütz-Schicht 14 vom p-Typ implantiert, um die zweite Muldenschicht 26 zu bilden, wie in 13 dargestellt. Die zweite Muldenschicht 26 weist eine Tiefe von zum Beispiel etwa 0,5 µm bis 4 µm auf.
  • Die zweite Muldenschicht 26 weist eine geringere Tiefe als die Stütz-Schicht 14 vom p-Typ auf. Die zweite Muldenschicht 26 weist die gleiche Störstellenkonzentration wie der Bereich der Stütz-Schicht 14 vom p-Typ, der sich von der zweiten Muldenschicht 26 unterscheidet, oder eine höhere Störstellenkonzentration als dieser Bereich auf und weist zum Beispiel eine Störstellenkonzentration in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3 auf. Nach Beendigung der Ionenimplantation wird die Implantationsmaske entfernt.
  • Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform weist ferner einen Prozess zur Herstellung der zweiten Source-Schicht 27 an der oberen Oberfläche der zweiten Muldenschicht 26 auf, die wie vorstehend beschrieben gebildet worden ist. Bei dem vorstehend erwähnten Prozess werden Ionen von N (Stickstoff) als Störstellen vom n-Typ unter Verwendung einer Implantationsmaske, wie beispielsweise eines Photoresists, in die obere Oberfläche der wie vorstehend beschrieben gebildeten zweiten Muldenschicht 26 implantiert, um die zweite Source-Schicht 27 zu bilden, wie in 13 dargestellt.
  • Die zweite Source-Schicht 27 weist eine geringere Tiefe als die zweite Muldenschicht 26 auf. Es ist erforderlich, dass die zweite Source-Schicht 27 eine geringere Tiefe als die Stütz-Schicht 14 vom p-Typ aufweist. Die zweite Source-Schicht 27 kann eine höhere Störstellenkonzentration oder eine geringere Störstellenkonzentration als die erste Source-Schicht 22 aufweisen. Die zweite Source-Schicht 27 kann eine Verteilung der Störstellenkonzentration in der Richtung senkrecht zu dem Siliciumcarbid-Substrat 11 aufweisen.
  • Die zweite Source-Schicht 27 weist zum Beispiel eine Störstellenkonzentration in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 auf, und die Störstellen vom n-Typ, die bei dem Prozess durch Ionenimplantation eingebracht werden, weisen eine Konzentration auf, die über die Konzentration der Störstellen vom p-Typ der zweiten Muldenschicht 26 hinausgeht. Nach Beendigung der Ionenimplantation wird die Implantationsmaske entfernt.
  • Der Prozess zur Herstellung der zweiten Muldenschicht 26 an der oberen Oberfläche der Stütz-Schicht 14 vom p-Typ und der Prozess zur Herstellung der zweiten Source-Schicht 27 an der oberen Oberfläche der zweiten Muldenschicht 26, die vorstehend beschrieben sind, können während oder vor oder nach den Prozessen zur Herstellung der ersten Muldenschicht 21, der ersten Source-Schicht 22, der ersten Schicht 23 vom p+-Typ und der zweiten Schicht 52 vom p+-Typ hinzugefügt werden, und diese Prozesse können in irgendeiner beliebigen Reihenfolge durchgeführt werden und müssen nicht zwangsläufig in der vorstehend erwähnten Prozessreihenfolge durchgeführt werden.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweite Muldenschicht 26 vom p-Typ auf, die sich innerhalb der Stütz-Schicht 14 vom p-Typ an der oberen Oberfläche der Stütz-Schicht 14 vom p-Typ befindet. Wie in 13 dargestellt, befindet sich die erste dielektrische Schicht 35 auf der seitlichen Oberfläche in Kontakt mit der zweiten Muldenschicht 26 und der zweiten Source-Schicht 27, und die erste dielektrische Schicht 36 auf der Bodenfläche befindet sich in Kontakt mit der zweiten Muldenschicht 26. Im Ergebnis bildet sich im Ein-Zustand der Halbleitereinheit der Kanal auch in dem Bereich innerhalb der zweiten Muldenschicht 26, der sich in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche befindet.
  • Das in dem Patentdokument 1 beschriebene Halbleiterelement weist dagegen innerhalb jeder der Stütz-Schichten vom n-Typ eine Gate-Struktur vom Gate-Typ mit einem einzelnen Graben auf. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist somit eine höhere Kanalbreitendichte als das in dem Patentdokument 1 beschriebene Halbleiterelement auf. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform ruft somit ferner einen Effekt hervor, durch den der Ein-Widerstand im Vergleich zu dem in dem Patendokument 1 beschriebenen Halbleiterelement reduziert wird.
  • Bei dem Grabenfüll-Konzept wird die Breite der Stütz-Schicht vom p-Typ mit zunehmender Tiefe des zu bildenden Grabens aufgrund von Prozessrandbedingungen größer. In einem Fall, in dem zum Beispiel Siliciumcarbid als ein Halbleitermaterial verwendet wird, ist es erforderlich, dass die Stütz-Schicht vom p-Typ für die Erzielung einer Durchschlagspannung von 6,5 kV eine Tiefe von etwa 40 µm aufweist. Bei dem Grabenfüll-Konzept werden Gräben üblicherweise mittels eines Trockenätzprozesses unter Verwendung einer Struktur aus einer abgeschiedenen Oxidschicht als einer Maske gebildet.
  • Die Struktur aus der abgeschiedenen Oxidschicht wird nach der Abscheidung einer Oxidschicht über der gesamten Oberfläche eines Wafers mittels eines Trockenätzprozesses unter Verwendung einer strukturierten Resist-Maske gebildet. Das heißt, zur Bildung der Gräben in dem Wafer wird ein Trockenätzprozess zweimal durchgeführt.
  • Bei einem Trockenätzprozess wird die Maske aus einer Oxidschicht oder die Resist-Maske nicht nur von einer oberen Oberfläche derselben aus, sondern auch von einer Endoberfläche derselben aus graduell geätzt, und in einem Fall, in dem ein positives Resist verwendet wird, weisen die fertiggestellten Grabenbereiche somit größere Breiten und Flächen als photolithographisch freigelegte Bereiche der Resist-Maske auf. In einem Fall, in dem Gräben jeweils mit einer Tiefe von etwa 40 µm gebildet werden, um eine Durchschlagspannung von 6,5 kV zu erzielen, weisen zu bildende Gräben aufgrund des Einflusses des Ätzprozesses an der Endoberfläche der Maske jeweils eine Breite von etwa 7 µm oder mehr auf, auch wenn die photolithographisch freigelegten Bereiche jeweils eine ausreichend geringere Breite aufweisen.
  • Die Breite der Maske kann dagegen in Bereichen, in denen keine Gräben gebildet werden, das heißt, in Bereichen, in denen sich die Maske befindet, nicht übermäßig reduziert werden. Dies liegt daran, dass in einem Fall, in dem das Resist eine geringe Breite aufweist, eine beabsichtigte Struktur aufgrund eines Abfallens des Resists, einer Abtrennung der Maske von dem Wafer und dergleichen nicht gebildet werden kann. Insbesondere in einem Fall, in dem die Super-Junction-Struktur gebildet wird, weist die Maskenstruktur in einer Draufsicht ein äußerst hohes Aspektverhältnis auf, und somit ist das Auftreten eines Fehlers bei der Bildung der Struktur wahrscheinlicher.
  • Es ist erforderlich, dass die Stütz-Schicht vom n-Typ für die Bildung einer Grabenstruktur mit Stabilität eine Breite von etwa 5 µm oder mehr aufweist. Für eine Bildung der Stütz-Schicht 14 vom p-Typ mit einer Tiefe von etwa 40 µm beträgt somit ein Stütz-Abstand etwa 12 µm oder mehr.
  • In einem Fall, in dem die Halbleitereinheit gemäß der vorliegenden Ausführungsform unter Verwendung des Grabenfüll-Konzepts hergestellt wird, das für eine Massenproduktion geeigneter als das Multi-Epitaxial-Konzept ist, weist die Stütz-Schicht 14 vom p-Typ eine äußerst große Breite auf. Im Fall des in dem Patentdokument 1 beschriebenen Halbleiterelements sind innerhalb der Stütz-Schicht vom p-Typ keine Gräben ausgebildet, und somit ist der Einfluss einer Reduktion der Kanalbreitendichte groß. Bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist der Effekt einer Reduzierung des Ein-Widerstands der Halbleitereinheit im Vergleich zu jenem bei dem in dem Patentdokument 1 beschriebenen Halbleiterelement von hoher Signifikanz.
  • Ferner ist es üblicherweise schwieriger, Siliciumcarbid in Gräben epitaxial aufzuwachsen, die in Siliciumcarbid ausgebildet sind, als Silicium in Gräben einzubetten, die in Silicium ausgebildet sind. In einem Fall, in dem die Stütz-Schicht 14 vom p-Typ unter Verwendung des Grabenfüll-Konzepts gebildet wird, kann es erforderlich sein, dass die ersten Gräben 74 jeweils eine größere Breite aufweisen als jene, die in Silicium gebildet werden. Der Effekt einer Reduzierung des Ein-Widerstands der Halbleitereinheit ist somit für Siliciumcarbid von hoher Signifikanz.
  • In einem Fall, in dem die zweite Muldenschicht 26 eine geringere Breite als der erste Graben 74 aufweist und die zweite Muldenschicht 26 das gleiche Störstellenkonzentrationsprofil wie die erste Muldenschicht 21 aufweist, können die zweite Muldenschicht 26 und die erste Muldenschicht 21 gleichzeitig gebildet werden. In diesem Fall kann eine einzige Implantationsmaske verwendet werden, und somit wird ferner ein Effekt hervorgerufen, durch den die Anzahl von Malen einer Durchführung von Strukturierung und Implantation reduziert wird, so dass die Herstellungsprozesse vereinfacht werden.
  • In einem Fall, in dem die zweite Source-Schicht 27 das gleiche Störstellenkonzentrationsprofil wie die erste Source-Schicht 22 aufweist, können die zweite Source-Schicht 27 und die erste Source-Schicht 22 gleichzeitig gebildet werden. In diesem Fall kann eine einzige Implantationsmaske verwendet werden, und somit wird ferner ein Effekt hervorgerufen, durch den die Anzahl von Malen einer Durchführung von Strukturierung und Implantation reduziert wird, so dass die Herstellungsprozesse vereinfacht werden.
  • Ausführungsform 3
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 16 und 17 beschrieben. 16 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie C-C' von 17. 17 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 2 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 2 beschrieben.
  • Wie in 16 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform eine zweite Source-Schicht 27a anstelle der zweiten Source-Schicht 27 in der Konfiguration der Halbleitereinheit gemäß Ausführungsform 2 auf. Die zweite Source-Schicht 27a ist so ausgebildet, dass sie eine größere Tiefe als die erste Source-Schicht 22 aufweist. Das heißt, eine untere Oberfläche der zweiten Source-Schicht 27a befindet sich näher bei der zweiten Hauptoberfläche des Halbleiterbereichs 40 als sich die untere Oberfläche der ersten Source-Schicht 22 befindet.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Bei dem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist es lediglich erforderlich, bei dem Prozess zur Herstellung der zweiten Source-Schicht 27 gemäß Ausführungsform 2 eine Ionenimplantation so durchzuführen, dass die zweite Source-Schicht 27a eine größere Tiefe als die erste Source-Schicht 22 aufweist.
  • Wie vorstehend beschrieben, befindet sich die untere Oberfläche der zweiten Source-Schicht 27a bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform näher bei dem Siliciumcarbid-Substrat 11 als sich die untere Oberfläche der ersten Source-Schicht 22 befindet. Im Ergebnis weist der Kanal, der sich auf einer Seite der zweiten Muldenschicht 26 bildet, eine geringere Länge auf, und der Kanalwiderstand auf der Seite der zweiten Muldenschicht 26 ist geringer als jener bei der Halbleitereinheit gemäß Ausführungsform 2. Im Ergebnis wird ferner ein Effekt hervorgerufen, durch den der Ein-Widerstand der Halbleitereinheit im Vergleich zu der Halbleitereinheit gemäß Ausführungsform 2 reduziert wird.
  • Ausführungsform 4
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 18 und 19 beschrieben. 18 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie D-D' von 19. 19 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 2 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 2 beschrieben.
  • Wie in 18 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform eine erste dielektrische Schicht 36a auf der Bodenfläche anstelle der ersten dielektrischen Schicht 36 auf der Bodenfläche auf. Die erste dielektrische Schicht 36a auf der Bodenfläche ist so ausgebildet, dass sie eine geringere Dicke als die erste dielektrische Schicht 35 auf der seitlichen Oberfläche aufweist.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Bei dem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist es lediglich erforderlich, dass die erste dielektrische Schicht 36a auf der Bodenfläche bei dem Prozess zur Herstellung der ersten dielektrischen Schicht 36 auf der Bodenfläche gemäß Ausführungsform 2 so gebildet wird, dass sie eine geringere Dicke als die erste dielektrische Schicht 35 auf der seitlichen Oberfläche aufweist.
  • Gemäß der vorliegenden Ausführungsform wird die (0001)-Ebene als die Oberfläche des Siliciumcarbid-Substrats 11 für die Seite der ersten Hauptoberfläche verwendet. Bei der (0001)-Ebene handelt es sich um eine Ebene, welche die geringste Oxidationsrate unter kristallinen Ebenen von Siliciumcarbid aufweist. Durch Bilden der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche und der ersten dielektrischen Schicht 36a auf der Bodenfläche mittels thermischer Oxidation weist die erste dielektrische Schicht 36a auf der Bodenfläche somit naturgemäß eine geringere Dicke als die erste dielektrische Schicht 35 auf der seitlichen Oberfläche auf.
  • Wie vorstehend beschrieben, weist die erste dielektrische Schicht 36a auf der Bodenfläche bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform eine geringere Dicke als die erste dielektrische Schicht 35 auf der seitlichen Oberfläche auf. Somit liegt in der Umgebung der ersten dielektrischen Schicht 36a auf der Bodenfläche im Ein-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform ein elektrisches Feld an, das höher als jenes ist, das bei der Halbleitereinheit gemäß Ausführungsform 2 anliegt.
  • Das heißt, in der Umgebung der ersten dielektrischen Schicht 36a auf der Bodenfläche werden im Ein-Zustand der Halbleitereinheit viele Inversionsladungsträger erzeugt, so dass der Kanalwiderstand reduziert wird. Im Ergebnis wird ferner der Effekt einer Reduzierung des Ein-Widerstands der Halbleitereinheit im Vergleich zu der Halbleitereinheit gemäß Ausführungsform 2 hervorgerufen.
  • Ausführungsform 5
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 20 und 21 beschrieben. 20 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie E-E' von 21. 21 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt.
  • Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist sowohl die zweite Source-Schicht 27a gemäß Ausführungsform 3 als auch die erste dielektrische Schicht 36a auf der Bodenfläche gemäß Ausführungsform 4 auf. Bei einem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform handelt es sich um eine Kombination des Verfahrens zur Herstellung der zweiten Source-Schicht 27a gemäß Ausführungsform 3 und des Verfahrens zur Herstellung der ersten dielektrischen Schicht 36a auf der Bodenfläche gemäß Ausführungsform 4, und somit wird eine detaillierte Beschreibung desselben weggelassen.
  • Da, wie vorstehend beschrieben, sowohl die zweite Source-Schicht 27a gemäß Ausführungsform 3 als auch die erste dielektrische Schicht 36a auf der Bodenfläche gemäß Ausführungsform 4 enthalten sind, werden Effekte ähnlich den Effekten hervorgerufen, die durch die Halbleitereinheit gemäß Ausführungsform 3 und die Halbleitereinheit gemäß Ausführungsform 4 hervorgerufen werden.
  • Ausführungsform 6
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 22 und 23 beschrieben. 22 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie F-F' von 23. 23 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 2 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 2 beschrieben.
  • Wie in 22 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform erste Gräben 74a anstelle der ersten Gräben 74 auf. Jeder der ersten Gräben 74a ist so ausgebildet, dass er eine Grenze zwischen der Stütz-Schicht 13 vom n-Typ und der Stütz-Schicht 14 vom p-Typ überbrückt. Das heißt, die erste dielektrische Schicht 36 auf der Bodenfläche gemäß der vorliegenden Ausführungsform befindet sich in Kontakt mit der Stütz-Schicht 13 vom n-Typ und der zweiten Muldenschicht 26 innerhalb der Stütz-Schicht 14 vom p-Typ.
  • Die Konzentration des elektrischen Felds an der ersten dielektrischen Schicht 36 auf der Bodenfläche gemäß der vorliegenden Ausführungsform wird durch eine Verarmungsschicht verringert, die an einer Grenzschicht zwischen der Stütz-Schicht 13 vom n-Typ und der zweiten Muldenschicht 26 und an einer Grenzschicht zwischen der Stütz-Schicht 13 vom n-Typ und der Stütz-Schicht 14 vom p-Typ in der Umgebung des Bodens des ersten Grabens 74 erzeugt wird.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Bei dem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist es lediglich erforderlich, bei dem Prozess zur Herstellung der in 11 dargestellten ersten Gräben 74 einen Ätzprozess so durchzuführen, dass die ersten Gräben 74a jeweils derart gebildet werden, dass sie die Grenze zwischen der Stütz-Schicht 13 vom n-Typ und der Stütz-Schicht 14 vom p-Typ überbrücken. Das heißt, wenn die ersten Gräben 74a gebildet werden, ist es lediglich erforderlich, dass jede der Öffnungsstrukturen der Maske so angeordnet wird, dass sie die Grenze zwischen der Stütz-Schicht 13 vom n-Typ und der Stütz-Schicht 14 vom p-Typ überbrückt.
  • Wie vorstehend beschrieben, ist die erste dielektrische Schicht 36 auf der Bodenfläche bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform so angeordnet, dass sie sich in Kontakt mit der Stütz-Schicht 13 vom n-Typ und der zweiten Muldenschicht 26 innerhalb der Stütz-Schicht 14 vom p-Typ befindet. Ein lateraler Kanal, der im Ein-Zustand der Halbleitereinheit innerhalb der zweiten Muldenschicht 26 erzeugt wird, weist eine geringere Länge als jener in der Halbleitereinheit gemäß Ausführungsform 2 auf. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Die Halbleitereinheit gemäß der vorliegenden Ausführungsform kann die zweite Source-Schicht 27a, die eine größere Tiefe als die erste Source-Schicht 22 aufweist, anstelle der zweiten Source-Schicht 27 wie bei der Ausführungsform 3 aufweisen. In diesem Fall wird ein Effekt ähnlich dem Effekt hervorgerufen, der durch die Halbleitereinheit gemäß Ausführungsform 3 hervorgerufen wird.
  • Ausführungsform 7
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 24 und 25 beschrieben. 24 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie G-G' von 25. 25 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt.
  • Die Querschnittsansicht der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang der Linie G-G' von 25 weist eine Konfiguration auf, die jener der in 20 dargestellten Querschnittsansicht der Halbleitereinheit gemäß Ausführungsform 5 entlang der Linie E-E' ähnlich ist. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 5 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 5 beschrieben.
  • Wie in 25 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74, die in einer Draufsicht in Streifen ausgebildet sind, zweite Gräben 74b auf (Bereiche, die in 25 von gestrichelten Linien umgeben sind), die innerhalb der Stütz-Schichten 13 vom n-Typ in einer Draufsicht in einer Richtung senkrecht zu den ersten Gräben 74 angeordnet sind. Eine zweite dielektrische Schicht 35b auf einer seitlichen Oberfläche befindet sich auf einer seitlichen Oberfläche in jedem der zweiten Gräben 74b.
  • Eine zweite dielektrische Schicht auf einer Bodenfläche, die nicht dargestellt ist, befindet sich auf einer Bodenfläche von jedem der zweiten Gräben 74b. Eine zweite Gate-Elektrode 81b befindet sich derart in jedem der zweiten Gräben 74b, dass sie der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die zweite dielektrische Schicht 35b auf der seitlichen Oberfläche gegenüberliegt. Wie in 25 dargestellt, sind die zweiten Gräben 74b in einer Draufsicht mit den ersten Gräben 74 verbunden.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 5 ähnlich, mit der Ausnahme, dass die zweiten Gräben 74b gebildet werden. Die zweiten Gräben 74b können mittels eines Herstellungsverfahrens hergestellt werden, dass jenem für die ersten Gräben 74 ähnlich ist.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b auf, die innerhalb der Stütz-Schichten 13 vom n-Typ in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74 angeordnet sind, die in einer Draufsicht in Streifen ausgebildet sind. Aufgrund des Vorhandenseins der zweiten Gräben 74b ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 5. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform wird wie bei der Ausführungsform 1 ein elektrisches Feld, das an der ersten dielektrischen Schicht 36a auf der Bodenfläche anliegt, durch die im Aus-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform verarmte Stütz-Schicht 14 vom p-Typ reduziert. Im Ergebnis wird ein Effekt hervorgerufen, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Es ist möglich, dass sich die zweite Muldenschicht 26 und die zweite Source-Schicht 27 gemäß der vorliegenden Ausführungsform nicht innerhalb der Stütz-Schicht 14 vom p-Typ befinden. In diesem Fall ist das Hinzufügen eines Prozesses, wie beispielsweise des Prozesses zur Herstellung der Halbleiterschicht vom p-Typ für eine Reduzierung des elektrischen Felds, bei der vorliegenden, die Super-Junction-Struktur aufweisenden Halbleitereinheit nicht notwendig.
  • Es ist möglich, dass die erste Gate-Elektrode 71 und die zweite Gate-Elektrode 71b nicht direkt verbunden sind. Es ist lediglich erforderlich, dass die erste Gate-Elektrode 71 und die zweite Gate-Elektrode 71b elektrisch verbunden sind. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Ausführungsform 8
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 26 bis 29 beschrieben. 26 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie H-H' von 27. 27 ist eine Draufsicht auf die Halbleitereinheit gemäß der vorliegenden Ausführungsform. Die Querschnittsansicht der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang der Linie H-H' von 27 weist eine ähnliche Konfiguration wie jene der in 20 dargestellten Querschnittsansicht der Halbleitereinheit gemäß Ausführungsform 5 entlang der Linie E-E' auf.
  • Wie in 27 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den in einer Draufsicht in Streifen ausgebildeten ersten Gräben 74 die zweiten Gräben 74b auf, die in einer Draufsicht wie bei der Ausführungsform 7 innerhalb der Stütz-Schichten 13 vom n-Typ in der senkrechten Richtung ausgebildet sind. Ferner befinden sich dritte Gräben 74c (Bereiche, die in 27 von gestrichelten Linien umgeben sind) innerhalb der Stütz-Schichten 14 vom p-Typ auf Ausdehnungen der zweiten Gräben 74b.
  • Die dritten Gräben 74c sind in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74 angeordnet. Eine dritte dielektrische Schicht 35c auf einer seitlichen Oberfläche befindet sich auf einer seitlichen Oberfläche in jedem der dritten Gräben 74c. Eine dritte dielektrische Schicht auf einer Bodenfläche, die nicht dargestellt ist, befindet sich auf einer Bodenfläche von jedem der dritten Gräben 74c.
  • Eine dritte Gate-Elektrode 71c befindet sich derart in jedem der dritten Gräben 74c, dass sie der zweiten Muldenschicht 26 und der zweiten Source-Schicht 27a durch die dritte dielektrische Schicht 35c auf der seitlichen Oberfläche gegenüberliegt. Die ersten Gräben 74 sind in einer Draufsicht mit den zweiten Gräben 74b verbunden. Die dritten Gräben 74c sind in einer Draufsicht mit den zweiten Gräben 74b verbunden.
  • Die 28 und 29 sind Querschnittsansichten der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie I-I' von 27. 28 ist eine Querschnittsansicht entlang der Linie I-I' bei einer Betrachtung vom oberen Rand der Seite von 27 aus. 29 ist eine Querschnittsansicht entlang der Linie I-I' bei einer Betrachtung vom unteren Rand der Seite von 27 aus. Gemäß den 28 und 29 ist die dritte Gate-Elektrode 71c derart angeordnet, dass sie der zweiten Muldenschicht 26 durch die dritte dielektrische Schicht 35c auf der seitlichen Oberfläche und eine dritte dielektrische Schicht 36c auf der Bodenfläche gegenüberliegt.
  • Gemäß den 28 und 29 ist ein Bereich der zweiten Muldenschicht 26, der sich mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche und der dritten dielektrischen Schicht 35c auf der seitlichen Oberfläche in Kontakt befindet, im Ein-Zustand der Halbleitereinheit invertiert, so dass ein Kanal gebildet wird. Im Ergebnis fließt durch das Anlegen einer positiven Spannung an die Drain-Elektrode 92 ein Strom in der Richtung eines Pfeils 503, wie in 28 dargestellt. Das heißt, die Kanalbreitendichte kann erhöht werden. Bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform wird somit der Kanalwiderstand auf der Seite der zweiten Muldenschicht 26 reduziert, und der Ein-Widerstand der Halbleitereinheit wird im Vergleich zu der Halbleitereinheit gemäß Ausführungsform 7 reduziert.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 7 ähnlich, mit der Ausnahme, dass die dritten Gräben 74c gebildet werden. Die dritten Gräben 74c können mittels eines Herstellungsverfahrens hergestellt werden, das jenem für die ersten Gräben 74 und die zweiten Gräben 74b ähnlich ist.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74 und den zweiten Gräben 74b die dritten Gräben 74c auf, die innerhalb der Stütz-Schichten 14 vom p-Typ in der Richtung senkrecht zu den ersten Gräben 74 ausgebildet sind. Aufgrund des Vorhandenseins der dritten Gräben 74c ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 7. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Es ist möglich, dass die dritte Gate-Elektrode 71c nicht direkt mit der ersten Gate-Elektrode 71 und der zweiten Gate-Elektrode 71b verbunden ist. Es ist lediglich erforderlich, dass die dritte Gate-Elektrode 71c mit der ersten Gate-Elektrode 71 und der zweiten Gate-Elektrode 71b elektrisch verbunden ist. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Es ist möglich, dass die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b nicht aufweist. Auch in diesem Fall ist die Kanalbreitendichte aufgrund des Vorhandenseins der dritten Gräben 74c höher als jene der Halbleitereinheit gemäß Ausführungsform 5. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Ausführungsform 9
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 30 und 31 beschrieben. 30 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie J-J' von 31. 31 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 5 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 5 beschrieben.
  • Wie in 30 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74 zweite Gräben 74d auf, die sich innerhalb der Stütz-Schichten 13 vom n-Typ befinden. Wie in 31 dargestellt, sind die zweiten Gräben 74d parallel zu den ersten Gräben 74 angeordnet. Eine zweite dielektrische Schicht 35d auf einer seitlichen Oberfläche befindet sich auf einer seitlichen Oberfläche in jedem der zweiten Gräben 74d.
  • Eine zweite dielektrische Schicht 36d auf einer Bodenfläche befindet sich auf einer Bodenfläche von jedem der zweiten Gräben 74d. Eine zweite Gate-Elektrode 71d befindet sich derart in jedem der zweiten Gräben, dass sie der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die zweite dielektrische Schicht 35d auf der seitlichen Oberfläche gegenüberliegt.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 5 ähnlich, mit der Ausnahme, dass die zweiten Gräben 74d gebildet werden. Die zweiten Gräben 74d können mittels eines Herstellungsverfahrens hergestellt werden, das jenem für die ersten Gräben 74 ähnlich ist.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74 die zweiten Gräben 74d auf, die innerhalb der Stütz-Schichten 13 vom n-Typ in einer Richtung parallel zu den ersten Gräben 74 angeordnet sind. Aufgrund des Vorhandenseins der zweiten Gräben 74d ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 5. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Ausführungsform 10
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 32 und 33 beschrieben. 32 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie K-K' von 33. 33 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt.
  • Die in 32 dargestellte Querschnittsansicht der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang der Linie K-K' weist eine ähnliche Konfiguration wie jene der in 30 dargestellten Querschnittsansicht der Halbleitereinheit gemäß Ausführungsform 9 entlang der Linie J-J' auf. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 9 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 9 beschrieben.
  • Wie in 33 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b auf, die in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74 und den zweiten Gräben 74d angeordnet sind (Bereiche, die in 33 von strich-punktierten Linien umgeben sind), die in einer Draufsicht in Streifen ausgebildet sind. Die zweiten Gräben 74b befinden sich innerhalb der Stütz-Schichten 13 vom n-Typ. Die zweite Gate-Elektrode 71b befindet sich in jedem der zweiten Gräben 74b.
  • Die zweite Gate-Elektrode 71b ist derart angeordnet, dass sie der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die zweite dielektrische Schicht 35b auf der seitlichen Oberfläche gegenüberliegt. Die zweiten Gräben 74b sind in einer Draufsicht mit den ersten Gräben 74 verbunden. Die zweiten Gräben 74b sind in einer Draufsicht mit den zweiten Gräben 74d verbunden.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 9 ähnlich, mit der Ausnahme, dass die zweiten Gräben 74b gebildet werden. Die zweiten Gräben 74b können mittels eines Herstellungsverfahrens hergestellt werden, das jenem für die ersten Gräben 74 und die zweiten Gräben 74d ähnlich ist.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b auf, die in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74 und den zweiten Gräben 74d angeordnet sind, die in einer Draufsicht in Streifen ausgebildet sind. Aufgrund des Vorhandenseins der zweiten Gräben 74b ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 9. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Es ist möglich, dass die erste Gate-Elektrode 71, die zweite Gate-Elektrode 71d und die zweite Gate-Elektrode 71b nicht direkt verbunden sind. Es ist lediglich erforderlich, dass die erste Gate-Elektrode 71, die zweite Gate-Elektrode 71d und die zweite Gate-Elektrode 71b elektrisch verbunden sind. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Ausführungsform 11
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 34 bis 37 beschrieben. 34 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie L-L' von 35. 35 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 10 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 10 beschrieben.
  • Wie in 34 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74 und den zweiten Gräben 74d vierte Gräben 74e auf (Bereiche, die in 35 von strich-punktierten Linien umgeben sind), die sich innerhalb der Stütz-Schichten 14 vom p-Typ befinden. Wie in 35 dargestellt, sind die vierten Gräben 74e in einer Draufsicht parallel zu den ersten Gräben 74 und den zweiten Gräben 74d angeordnet. In jedem der vierten Gräben 74e befindet sich eine vierte Gate-Elektrode 71e. Eine vierte dielektrische Schicht 35e auf einer seitlichen Oberfläche befindet sich in jedem der vierten Gräben 74e auf einer seitlichen Oberfläche.
  • Die vierte dielektrische Schicht 35e auf der seitlichen Oberfläche auf gegenüberliegenden seitlichen Oberflächen in dem vierten Graben 74e befindet sich in Kontakt mit der zweiten Muldenschicht und der zweiten Source-Schicht. Eine vierte dielektrische Schicht 36e auf einer Bodenfläche befindet sich auf einer Bodenfläche von jedem der vierten Gräben 74e. Die vierte Gate-Elektrode 71e befindet sich derart in jedem der vierten Gräben 74e, dass sie der zweiten Muldenschicht 26 und der zweiten Source-Schicht 27a durch die vierte dielektrische Schicht 35e auf der seitlichen Oberfläche gegenüberliegt.
  • Wie in 35 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b auf, die wie bei der Ausführungsform 10 innerhalb der Stütz-Schichten 13 vom n-Typ in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74 angeordnet sind, die in einer Draufsicht in Streifen ausgebildet sind. Ferner befinden sich die dritten Gräben 74c auf den Ausdehnungen der zweiten Gräben 74b. Die dritten Gräben 74c befinden sich innerhalb der Stütz-Schichten 14 vom p-Typ. Die dritte Gate-Elektrode 71c befindet sich in jedem der dritten Gräben 74c.
  • Wie in 35 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform ferner die zweiten Gräben 74d auf, die in einer Draufsicht in der Richtung parallel zu den ersten Gräben 74 angeordnet sind, die wie bei der Ausführungsform 10 in Streifen ausgebildet sind. Die zweiten Gräben 74d befinden sich innerhalb der Stütz-Schichten 13 vom n-Typ. Die vierten Gräben 74e sind in einer Draufsicht in der Richtung parallel zu den ersten Gräben 74 angeordnet, die in einer Draufsicht in Streifen ausgebildet sind. Die vierten Gräben 74e befinden sich innerhalb der Stütz-Schichten 14 vom p-Typ.
  • Die 36 und 37 sind Querschnittsansichten der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie M-M' von 35. 36 ist eine Querschnittsansicht entlang der Linie M-M' bei einer Betrachtung vom oberen Rand der Seite von 35 aus. 37 ist eine Querschnittsansicht entlang der Linie M-M' bei einer Betrachtung vom unteren Rand der Seite von 35 aus. Gemäß den 37 und 38 ist die dritte Gate-Elektrode 71c derart angeordnet, dass sie der zweiten Muldenschicht 26 durch die dritte dielektrische Schicht 35c auf der seitlichen Oberfläche und die dritte dielektrische Schicht 36c auf der Bodenfläche gegenüberliegt.
  • Gemäß den 36 und 37 ist ein Bereich der zweiten Muldenschicht 26, der sich in Kontakt mit der ersten dielektrischen Schicht 35 auf der seitlichen Oberfläche, der dritten dielektrischen Schicht 35c auf der seitlichen Oberfläche und der vierten dielektrischen Schicht 35e auf der seitlichen Oberfläche befindet, im Ein-Zustand der Halbleitereinheit invertiert, so dass ein Kanal gebildet wird. Im Ergebnis fließt durch Anlegen einer positiven Spannung an die Drain-Elektrode 92 ein Strom in der Richtung eines Pfeils 504, wie in 36 dargestellt.
  • Das heißt, die Kanalbreitendichte kann erhöht werden. Bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform wird der Kanalwiderstand auf der Seite der zweiten Muldenschicht 26 reduziert, und der Ein-Widerstand der Halbleitereinheit wird im Vergleich zu der Halbleitereinheit gemäß Ausführungsform 10 reduziert.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 ähnlich, mit der Ausnahme, dass die dritten Gräben 74c und die vierten Gräben 74e gebildet werden. Die dritten Gräben 74c und die vierten Gräben 74e können mittels eines Herstellungsverfahrens hergestellt werden, das jenem für die ersten Gräben 74, die zweiten Gräben 74b und die zweiten Gräben 74d ähnlich ist.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform zusätzlich zu den ersten Gräben 74 und den zweiten Gräben 74b die dritten Gräben 74c auf, die in einer Draufsicht auf den Ausdehnungen der zweiten Gräben 74b ausgebildet sind. Ferner sind die vierten Gräben 74e in einer Draufsicht in der Richtung parallel zu den ersten Gräben 74 ausgebildet, die in einer Draufsicht in Streifen ausgebildet sind. Aufgrund des Vorhandenseins der dritten Gräben 74c und der vierten Gräben 74e ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 10. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Es ist möglich, dass die dritte Gate-Elektrode 71c und die vierte Gate-Elektrode 71e nicht direkt mit der ersten Gate-Elektrode 71, der zweiten Gate-Elektrode 71b und der zweiten Gate-Elektrode 71d verbunden sind. Es ist lediglich erforderlich, dass die dritte Gate-Elektrode 71c und die vierte Gate-Elektrode 71e mit der ersten Gate-Elektrode 71, der zweiten Gate-Elektrode 71b und der zweiten Gate-Elektrode 71d elektrisch verbunden sind. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Es ist möglich, dass die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74b und die zweiten Gräben 74d nicht aufweist. Auch in diesem Fall ist die Kanalbreitendichte aufgrund des Vorhandenseins der dritten Gräben 74c und der vierten Gräben 74e höher als jene der Halbleitereinheit gemäß Ausführungsform 5. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Ausführungsform 12
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 38 und 39 beschrieben. 38 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie N-N' von 39. 39 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt.
  • Die in 38 dargestellte Querschnittsansicht der Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang der Linie N-N' weist eine ähnliche Konfiguration wie jene der in 20 dargestellten Querschnittsansicht der Halbleitereinheit gemäß Ausführungsform 5 entlang der Linie E-E' auf. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 7 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 7 beschrieben.
  • Wie in 38 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform eine Super-Junction-Schicht 15a anstelle der Super-Junction-Schicht 15 auf. Die Super-Junction-Schicht 15a weist Stütz-Schichten 13a vom n-Typ anstelle der Stütz-Schichten 13 vom n-Typ auf. Die Super-Junction-Schicht 15a weist Stütz-Schichten 14a vom p-Typ anstelle der Stütz-Schichten 14 vom p-Typ auf. Die Stütz-Schichten 13a vom n-Typ sind in einer Draufsicht in einem Gitter angeordnet. Die Stütz-Schichten 14a vom p-Typ sind in Bereichen, die durch die in einer Draufsicht in einem Gitter angeordneten Stütz-Schichten 13a vom n-Typ getrennt sind, in Punkten ausgebildet.
  • Die ersten Gräben 74 befinden sich an Grenzen zwischen den Stütz-Schichten 13a vom n-Typ und den Stütz-Schichten 14a vom p-Typ. Die ersten Gräben 74 befinden sich in ihrer Gesamtheit innerhalb der Stütz-Schichten 14a vom p-Typ. Wie in 39 dargestellt, weisen die ersten Gräben 74 erste Gräben 74f und erste Gräben 74g auf.
  • Wie in 39 dargestellt, befinden sich die ersten Gräben 74f (Bereiche, die in 39 von gestrichelten Linien umgeben sind) an den Grenzen zwischen den Stütz-Schichten 13a vom n-Typ und den Stütz-Schichten 14a vom p-Typ. Die ersten Gräben 74f befinden sich in ihrer Gesamtheit innerhalb der Stütz-Schichten 14a vom p-Typ. Jeder der ersten Gräben 74f weist eine seitliche Oberfläche und eine Bodenfläche auf. Die Bodenfläche des ersten Grabens 74f befindet sich an einer tieferen Position als die erste Muldenschicht 21.
  • Auf der seitlichen Oberfläche des ersten Grabens 74f in ihrer Gesamtheit ist eine aus Siliciumdioxid bestehende erste dielektrische Schicht 35f auf der seitlichen Oberfläche ausgebildet. Auf der Bodenfläche des ersten Grabens 74f in ihrer Gesamtheit ist eine aus Siliciumdioxid bestehende erste dielektrische Schicht auf der Bodenfläche ausgebildet, die nicht dargestellt ist. Die erste dielektrische Schicht 35f auf der seitlichen Oberfläche ist so angeordnet, dass sie sich in Kontakt mit der ersten Muldenschicht 21 und der ersten Source-Schicht 22 befindet. Die erste dielektrische Schicht auf der Bodenfläche, die nicht dargestellt ist, ist so angeordnet, dass sie sich in Kontakt mit der Stütz-Schicht 14a vom p-Typ befindet.
  • In den ersten Gräben 74f befinden sich erste Gate-Elektroden 71f. Jede der ersten Gate-Elektroden 71fliegt der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35f auf der seitlichen Oberfläche gegenüber. Die erste Gate-Elektrode 71f liegt der Stütz-Schicht 14a vom p-Typ durch die erste dielektrische Schicht auf der Bodenfläche gegenüber, die nicht dargestellt ist. Als ein Material für die ersten Gate-Elektroden 71f wird zum Beispiel dotiertes Polysilicium verwendet.
  • Wie in FIG: 39 dargestellt, befinden sich die ersten Gräben 74g (Bereiche, die in 39 von strich-punktierten Linien umgeben sind) an den Grenzen zwischen den Stütz-Schichten 13a vom n-Typ und den Stütz-Schichten 14a vom p-Typ. Die ersten Gräben 74g befinden sich in ihrer Gesamtheit innerhalb der Stütz-Schichten 14a vom p-Typ. Jeder der ersten Gräben 74g weist eine seitliche Oberfläche und eine Bodenfläche auf. Die Bodenfläche des ersten Grabens 74g befindet sich an einer tieferen Position als die erste Muldenschicht 21.
  • Wie in 39 dargestellt, sind die ersten Gräben 74g in einer Draufsicht in einer Richtung senkrecht zu den ersten Gräben 74f angeordnet. Die ersten Gräben 74f und die ersten Gräben 74g sind miteinander verbunden und sind so angeordnet, dass sie in einer Draufsicht äußere Peripherien der in Punkten ausgebildeten Stütz-Schichten 14a vom p-Typ umgeben.
  • Eine aus Siliciumdioxid bestehende erste dielektrische Schicht 35g auf der seitlichen Oberfläche ist in ihrer Gesamtheit auf der seitlichen Oberfläche von jedem der ersten Gräben 74g ausgebildet. Eine aus Siliciumdioxid bestehende erste dielektrische Schicht 36g auf der Bodenfläche ist in ihrer Gesamtheit auf der Bodenfläche des ersten Grabens 74g ausgebildet. Die erste dielektrische Schicht 35g auf der seitlichen Oberfläche ist so angeordnet, dass sie sich in Kontakt mit der ersten Muldenschicht 21 und der ersten Source-Schicht 22 befindet. Die erste dielektrische Schicht 36g auf der Bodenfläche ist so angeordnet, dass sie sich in Kontakt mit der Stütz-Schicht 14a vom p-Typ befindet.
  • In den ersten Gräben 74g befinden sich erste Gate-Elektroden 71g. Jede der ersten Gate-Elektroden 71g liegt der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35g auf der seitlichen Oberfläche gegenüber. Die erste Gate-Elektrode 71g liegt der Stütz-Schicht 14a vom p-Typ durch die erste dielektrische Schicht 36g auf der Bodenfläche gegenüber. Als ein Material für die ersten Gate-Elektroden 71g wird zum Beispiel dotiertes Polysilicium verwendet.
  • Wie in 39 dargestellt, befinden sich zweite Gräben 74h (Bereiche, die in 39 von doppelt gestrichelten Linien umgeben sind) innerhalb der Stütz-Schichten 13a vom n-Typ. Die zweiten Gräben 74h befinden sich in einer Draufsicht auf Ausdehnungen der ersten Gräben 74f. Die zweiten Gräben 74h sind in einer Draufsicht in einer Richtung senkrecht zu den ersten Gräben 74g angeordnet. Eine zweite dielektrische Schicht 35h auf einer seitlichen Oberfläche befindet sich auf einer seitlichen Oberfläche in jedem der zweiten Gräben 74h.
  • Eine zweite dielektrische Schicht auf einer Bodenfläche, die nicht dargestellt ist, befindet sich auf einer Bodenfläche von jedem der zweiten Gräben 74h. Eine zweite Gate-Elektrode 71h befindet sich derart in jedem der zweiten Gräben 74h, dass sie der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die zweite dielektrische Schicht 35h auf der seitlichen Oberfläche gegenüberliegt. Wie in 39 dargestellt, sind die zweiten Gräben 74h in einer Draufsicht mit den ersten Gräben 74g verbunden.
  • Wie in 39 dargestellt, befinden sich zweite Gräben 74i (Bereiche, die in 39 von zweifachen durchgezogenen Linien umgeben sind) innerhalb der Stütz-Schichten 13a vom n-Typ. Die zweiten Gräben 74i befinden sich in einer Draufsicht auf Ausdehnungen der ersten Gräben 74g. Die zweiten Gräben 74i sind in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74f angeordnet. Eine zweite dielektrische Schicht 35i auf einer seitlichen Oberfläche befindet sich auf einer seitlichen Oberfläche in jedem der zweiten Gräben 74i. Eine zweite dielektrische Schicht auf einer Bodenfläche, die nicht dargestellt ist, befindet sich auf einer Bodenfläche von jedem der zweiten Gräben 74i.
  • Eine zweite Gate-Elektrode 71i befindet sich derart in jedem der zweiten Gräben 74i, dass sie der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die zweite dielektrische Schicht 35i auf der seitlichen Oberfläche gegenüberliegt. Wie in 39 dargestellt, sind die zweiten Gräben 74i in einer Draufsicht mit den ersten Gräben 74g verbunden. Die ersten Gräben 74f, die ersten Gräben 74g, die zweiten Gräben 74h und die zweiten Gräben 74i sind in einer Draufsicht in einem Gitter ausgebildet.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Bei dem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform werden die Stütz-Schichten 13a vom n-Typ in einem Gitter ausgebildet, und die Stütz-Schichten 14a vom p-Typ werden bei dem Herstellungsverfahren gemäß Ausführungsform 7 in Bereichen, die von den Stütz-Schichten 13a vom n-Typ umgeben sind, in Punkten ausgebildet. Die ersten Gräben 74f und die ersten Gräben 74g werden entlang der Peripherien der in Punkten ausgebildeten Stütz-Schichten 14a vom p-Typ gebildet, und es ist lediglich erforderlich, dass die ersten Gräben 74f, die ersten Gräben 74g, die zweiten Gräben 74h und die zweiten Gräben 74i in einer Draufsicht in einem Gitter ausgebildet werden.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform die nicht dargestellte erste dielektrische Schicht auf der Bodenfläche, die sich auf der Bodenfläche von jedem der ersten Gräben 74f befindet, sowie die erste Gate-Elektrode 71f auf, die sich in dem ersten Graben 74f befindet, der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35f auf der seitlichen Oberfläche gegenüberliegt und der in einem Punkt ausgebildeten Stütz-Schicht 14a vom p-Typ durch die erste dielektrische Schicht auf der Bodenfläche gegenüberliegt, die nicht dargestellt ist.
  • Wie bei der Halbleitereinheit gemäß Ausführungsform 1 wird im Ergebnis ein elektrisches Feld, das an der ersten dielektrischen Schicht 36f auf der Bodenfläche anliegt, durch die im Aus-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform verarmte Stütz-Schicht 14a vom p-Typ reduziert. Im Ergebnis wird ein Effekt hervorgerufen, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist außerdem die erste dielektrische Schicht 36g auf der Bodenfläche, die sich auf der Bodenfläche von jedem der ersten Gräben 74g befindet, sowie die erste Gate-Elektrode 71g auf, die sich in dem ersten Graben 74g befindet, der ersten Muldenschicht 21 und der ersten Source-Schicht 22 durch die erste dielektrische Schicht 35g an der seitlichen Oberfläche gegenüberliegt und der in einem Punkt ausgebildeten Stütz-Schicht 14a vom p-Typ durch die erste dielektrische Schicht 36g auf der Bodenfläche gegenüberliegt.
  • Wie bei der Halbleitereinheit gemäß Ausführungsform 1 wird im Ergebnis ein elektrisches Feld, das an der ersten dielektrischen Schicht 36g auf der Bodenfläche anliegt, durch die im Aus-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform verarmte Stütz-Schicht 14a vom p-Typ reduziert. Im Ergebnis wird ein Effekt hervorgerufen, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist zusätzlich zu den ersten Gräben 74g, den zweiten Gräben 74h und den zweiten Gräben 74i die ersten Gräben 74f auf, die sich an den Grenzen zwischen den Stütz-Schichten 13a vom n-Typ und den Stütz-Schichten 14a vom p-Typ befinden. Die ersten Gräben 74f sind in einer Draufsicht in der Richtung senkrecht zu den ersten Gräben 74g angeordnet. Die ersten Gräben 74f befinden sich in ihrer Gesamtheit innerhalb der Stütz-Schichten 14a vom p-Typ. Aufgrund des Vorhandenseins der ersten Gräben 74f ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 7. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Es ist möglich, dass die zweite Gate-Elektrode 71h und die zweite Gate-Elektrode 71i nicht direkt mit der ersten Gate-Elektrode 71g verbunden sind. Es ist lediglich erforderlich, dass die zweite Gate-Elektrode 71h und die zweite Gate-Elektrode 71i mit der ersten Gate-Elektrode 71g elektrisch verbunden sind. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Es ist möglich, dass die Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74h und die zweiten Gräben 74i nicht aufweist. Wie bei der Ausführungsform 1 wird auch in diesem Fall ein elektrisches Feld, das an der ersten dielektrischen Schicht 36g auf der Bodenfläche und der nicht dargestellten ersten dielektrischen Schicht auf der Bodenfläche in jedem der ersten Gräben 74f anliegt, durch die im Aus-Zustand der Halbleitereinheit gemäß der vorliegenden Ausführungsform verarmte Stütz-Schicht 14a vom p-Typ reduziert. Im Ergebnis wird ein Effekt hervorgerufen, durch den sich eine in hohem Maße zuverlässige Halbleitereinheit ergibt.
  • Es ist möglich, dass sich die zweite Muldenschicht 26 und die zweite Source-Schicht 27 gemäß der vorliegenden Ausführungsform nicht innerhalb der Stütz-Schicht 14a vom p-Typ befinden. In diesem Fall ist eine Hinzufügung eines Prozesses, wie beispielsweise des Prozesses zur Bildung der Halbleiterschicht vom p-Typ für eine Reduktion des elektrischen Felds, bei der vorliegenden Halbleitereinheit mit der Super-Junction-Struktur wie bei der Ausführungsform 1 nicht notwendig.
  • Ausführungsform 13
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 40 und 41 beschrieben. 40 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie O-O' von 41. 41 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 12 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 12 beschrieben.
  • Wie in 40 dargestellt, befinden sich zusätzlich zu den ersten Gräben 74 bei der Halbleitereinheit gemäß Ausführungsform 12 bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74d innerhalb der Stütz-Schichten 13 vom n-Typ.
  • Wie in 41 dargestellt, befinden sich bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform die zweiten Gräben 74d (Bereiche, die in 41 von strich-punktierten Linien umgeben sind) in einer Draufsicht zwischen den ersten Gräben 74g und zwischen den zweiten Gräben 74i in der Halbleitereinheit gemäß Ausführungsform 12. Die zweiten Gräben 74d sind in einer Draufsicht parallel zu den ersten Gräben 74g angeordnet. Die zweiten Gräben 74d sind in einer Draufsicht parallel zu den zweiten Gräben 74i angeordnet. Die Anzahl von zweiten Gräben 74d, die sich in einer Draufsicht zwischen den ersten Gräben 74g und zwischen den zweiten Gräben 74i befinden, ist in 41 gleich Eins, sie kann jedoch auch gleich Zwei oder größer sein.
  • Wie in 41 dargestellt, befinden sich die zweiten Gräben 74b (Bereiche, die in 41 von gestrichelten Linien umgeben sind) in einer Draufsicht ferner zwischen den ersten Gräben 74f und zwischen den zweiten Gräben 74h. Die zweiten Gräben 74b sind in einer Draufsicht parallel zu den ersten Gräben 74f angeordnet. Die zweiten Gräben 74b sind in einer Draufsicht parallel zu den zweiten Gräben 74h angeordnet.
  • Die Anzahl von zweiten Gräben 74b, die sich in einer Draufsicht zwischen den ersten Gräben 74f und zwischen den zweiten Gräben 74h befinden, ist in 41 gleich Eins, sie kann jedoch auch gleich Zwei oder größer sein. Wie in 41 dargestellt, sind die zweiten Gräben 74b in einer Draufsicht mit den zweiten Gräben 74d verbunden. Die zweiten Gräben 74b sind in einer Draufsicht außerdem mit den ersten Gräben 74g oder den zweiten Gräben 74i verbunden.
  • Wie in den 40 und 41 dargestellt, sind vier zweite Schichten 52 vom p+-Typ derart innerhalb der zweiten Muldenschicht 26 angeordnet, dass sie sich in Kontakt mit der ohmschen Elektrode 81 an der vorderen Oberfläche befinden. Die Anzahl von zweiten Schichten 52 vom p+-Typ ist vorstehend mit Vier angegeben, es kann sich jedoch um irgendeine beliebige Anzahl handeln.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Bei dem Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist es lediglich erforderlich, dass die zweiten Gräben 74d bei dem Herstellungsverfahren gemäß Ausführungsform 12 in einer Draufsicht zwischen den ersten Gräben 74g und zwischen den zweiten Gräben 74i angeordnet werden. Außerdem ist es lediglich erforderlich, dass die zweiten Gräben 74b in einer Draufsicht zwischen den ersten Gräben 74f und zwischen den zweiten Gräben 74 h angeordnet werden.
  • Wie vorstehend beschrieben, befinden sich die zweiten Gräben 74d in der Halbleitereinheit gemäß der vorliegenden Ausführungsform in einer Draufsicht zwischen den ersten Gräben 74g und zwischen den zweiten Gräben 74i in der Halbleitereinheit gemäß Ausführungsform 12. Die zweiten Gräben 74d, die sich zwischen den vorstehend erwähnten ersten Gräben 74 befinden, sind in einer Draufsicht parallel zu den ersten Gräben 74 angeordnet. Die zweiten Gräben 74b befinden sich außerdem in einer Draufsicht zwischen den ersten Gräben 74f und zwischen den zweiten Gräben 74h. Im Ergebnis ist die Kanalbreitendichte höher als jene der Halbleitereinheit gemäß Ausführungsform 12. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Es ist möglich, dass die zweite Gate-Elektrode 71b nicht direkt mit der zweiten Gate-Elektrode 71d, der ersten Gate-Elektrode 71g und der zweiten Gate-Elektrode 71i verbunden ist. Es ist lediglich erforderlich, dass die zweite Gate-Elektrode 71b mit der zweiten Gate-Elektrode 71d, der ersten Gate-Elektrode 71g und der zweiten Gate-Elektrode 71i elektrisch verbunden ist. In diesem Fall wird ein ähnlicher Effekt hervorgerufen.
  • Ausführungsform 14
  • Im Folgenden wird eine Konfiguration gemäß der vorliegenden Ausführungsform unter Verwendung der 42 und 43 beschrieben. 42 ist eine Querschnittsansicht einer Halbleitereinheit gemäß der vorliegenden Ausführungsform entlang einer Hilfslinie P-P' von 43. 43 ist eine Draufsicht, die eine obere Oberfläche eines Halbleiterbereichs der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform weist viele Gemeinsamkeiten mit der Halbleitereinheit gemäß Ausführungsform 5 auf, und es werden lediglich Unterschiede zu der Halbleitereinheit gemäß Ausführungsform 5 beschrieben.
  • Wie in 42 dargestellt, weist die Halbleitereinheit gemäß der vorliegenden Ausführungsform eine Super-Junction-Schicht 15b anstelle der Super-Junction-Schicht 15 auf. Die Super-Junction-Schicht 15b weist Stütz-Schichten 13b vom n-Typ anstelle der Stütz-Schichten 13 vom n-Typ auf. Jede der Stütz-Schichten 13b vom n-Typ weist eine geringere Breite als jede der Stütz-Schichten 14 vom p-Typ auf. Das heißt, der Abstand zwischen den Stütz-Schichten 14 vom p-Typ ist geringer als der Abstand zwischen den Stütz-Schichten vom n-Typ.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden Ausführungsform ist dem Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 5 ähnlich, mit der Ausnahme, dass jede der Stütz-Schichten 13b vom n-Typ derart gebildet wird, dass sie eine geringere Breite als jede der Stütz-Schichten 14 vom p-Typ aufweist.
  • Wie vorstehend beschrieben, weist jede der Stütz-Schichten 13b vom n-Typ bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform eine geringere Breite als jede der Stütz-Schichten 14 vom p-Typ auf. Das heißt, der Abstand zwischen den Stütz-Schichten 14 vom p-Typ ist geringer als der Abstand zwischen den Stütz-Schichten vom n-Typ. Aufgrund der geringeren Breite von jeder der Stütz-Schichten 13b vom n-Typ ist die Kanalbreitendichte der Halbleitereinheit höher. Im Ergebnis wird ferner der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen.
  • Bei der Halbleitereinheit gemäß der vorliegenden Ausführungsform können die Stütz-Schichten 13b vom n-Typ in einer Draufsicht in einem Gitter ausgebildet sein, und die Stütz-Schichten 14 vom p-Typ können in Bereichen, die von den in einer Draufsicht in einem Gitter ausgebildeten Stütz-Schichten 13b vom n-Typ umgeben sind, wie bei der Ausführungsform 12 und Ausführungsform 13 in Punkten ausgebildet sein.
  • Auch in diesem Fall ist die Kanalbreitendichte der Halbleitereinheit aufgrund der geringeren Breite von jeder der Stütz-Schichten 13b vom n-Typ höher. Im Ergebnis wird der Effekt einer Reduzierung des Kanalwiderstands der Halbleitereinheit hervorgerufen, der dem bei der vorliegenden Ausführungsform hervorgerufenen Effekt ähnlich ist.
  • Ausführungsform 15
  • Bei einem Leistungswandler gemäß der vorliegenden Ausführungsform handelt es sich um einen Leistungswandler, bei dem die Halbleitereinheit gemäß irgendeiner der vorstehend beschriebenen Ausführungsformen 1 bis 14 eingesetzt wird. In Bezug auf den Leistungswandler gemäß der vorliegenden Erfindung wird ein Fall beschrieben, bei dem die vorliegende Erfindung bei einem Dreiphasen-Wechselrichter verwendet wird.
  • 44 ist ein Funktionsblockschaubild, das eine Konfiguration eines Leistungswandlers 301 zeigt, bei dem der Leistungswandler gemäß der vorliegenden Ausführungsform eingesetzt wird. Eine Stromversorgung 321 und eine Last 331 sind mit dem in 44 gezeigten Leistungswandler 301 verbunden. Bei der Stromversorgung 321 handelt es sich zum Beispiel um eine Stromversorgung, die eine kommerzielle Wechselstromversorgung unter Verwendung eines AC/DC-Wandlers in einen Gleichstrom umwandelt und dem Leistungswandler 301 den Gleichstrom zuführt.
  • Bei dem Leistungswandler 301 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromversorgung 321 und die Last 331 geschaltet ist. Der Leistungswandler 301 wandelt den von der Stromversorgung 321 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 331 den Wechselstrom zu. Wie in 44 gezeigt, weist der Leistungswandler 301 Folgendes auf: einen Hauptwandler 311, um den Gleichstrom in den Wechselstrom umzuwandeln und den Wechselstrom abzugeben, einen Treiber 312, um Treibersignale zum Treiben von Schaltelementen auszugeben, die in dem Hauptwandler 311 enthalten sind, sowie eine Steuereinheit 313, um ein Steuersignal zum Steuern des Treibers 312 an den Treiber 312 auszugeben. Bei der Last 331 handelt es sich um einen Dreiphasen-Motor, der durch den von dem Leistungswandler 301 zugeführten Wechselstrom angetrieben wird.
  • Der Hauptwandler 311 empfängt den von der Stromversorgung 321 zugeführten Gleichstrom als Eingangsleistung. Der Hauptwandler 311 weist die Schaltelemente sowie Freilaufdioden auf. Der Hauptwandler 311 wandelt die Eingangsleistung durch Schalten der Schaltelemente in den Wechselstrom um und führt der Last 331 den Wechselstrom zu. Es gibt verschiedene spezielle Schaltungskonfigurationen für den Hauptwandler 311. Bei dem Hauptwandler 311 gemäß der vorliegenden Ausführungsform handelt es sich zum Beispiel um eine zweistufige Dreiphasen-Vollbrückenschaltung. Der Hauptwandler 311 gemäß der vorliegenden Ausführungsform kann sechs Schaltelemente und sechs Freilaufdioden aufweisen, die antiparallel zu den jeweiligen Schaltelementen geschaltet sind.
  • Bei jedem der Schaltelemente des Hauptwandlers 311 handelt es sich um eine gemäß irgendeiner der Ausführungsformen 1 bis 14 beschriebene Halbleitereinheit 314. Je zwei in Reihe geschaltete Schaltelemente der sechs Schaltelemente bilden obere und untere Zweige, und jeweilige obere und untere Zweige bilden eine U-Phase, eine V-Phase und eine W-Phase der Vollbrückenschaltung. Ausgangsanschlüsse der jeweiligen oberen und unteren Zweige, das heißt, drei Ausgangsanschlüsse des Hauptwandlers 311, sind mit der Last 331 verbunden.
  • Der Treiber 312 erzeugt die Treibersignale zum Treiben der Schaltelemente des Hauptwandlers 311 und gibt die Treibersignale an Steuerelektroden der Schaltelemente des Hauptwandlers 311 aus. Insbesondere gibt der Treiber 312 ein Treibersignal zum Schalten von jedem der Schaltelemente in den Ein-Zustand und ein Treibersignal zum Schalten des Schaltelements in den Aus-Zustand aus, um eine Elektrode des Schaltelements gemäß dem von der Steuereinheit 313 ausgegebenen Steuersignal zu steuern.
  • Die Steuereinheit 313 steuert die Schaltelemente des Hauptwandlers 311 derart, dass der Last 331 ein gewünschter Strom zugeführt wird. Insbesondere in einem Fall, in dem der Hauptwandler 311 zum Beispiel durch eine Pulsbreitenmodulations(PWM)-Steuerung betrieben wird, berechnet die Steuereinheit 313 einen Schaltplan der Schaltelemente basierend auf einem der Last 331 zuzuführenden Strom und gibt das Steuersignal zur Realisierung des Schaltplans an den Treiber 312 aus. Gemäß dem Steuersignal gibt der Treiber 312 ein Ein-Signal oder ein Aus-Signal als das Treibersignal an die Steuerelektrode von jedem der Schaltelemente aus.
  • Der Leistungswandler gemäß der vorliegenden Ausführungsform weist eine Halbleitereinheit gemäß irgendeiner der Ausführungsformen 1 bis 14 als jedes der Schaltelemente auf, die in dem Hauptwandler 311 enthalten sind, so dass ein Effekt hervorgerufen wird, durch den ein Leistungswandler erzielt wird, der geringe Verluste aufweist und schnelle Schaltvorgänge ermöglicht.
  • Die Stromversorgung ist als eine Stromversorgung beschrieben, welche eine kommerzielle Wechselstromversorgung unter Verwendung des AC/DC-Wandlers gemäß der vorliegenden Ausführungsform in einen Gleichstrom umwandelt, es kann sich jedoch auch um eine Stromversorgung einer anderen Art handeln.
  • Bei der Stromversorgung kann es sich zum Beispiel um eine kommerzielle Gleichstromversorgung, eine Solarzelle, eine Speicherbatterie, eine mit einer Wechselstromversorgung verbundene Gleichrichterschaltung, eine Ausgabe des AC/DC-Wandlers oder eine Ausgabe eines DC/DC-Wandlers handeln.
  • Das Halbleitersubstrat ist als ein Siliciumcarbid-Substrat 11 in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 beschrieben, es muss sich jedoch nicht zwangsläufig um ein Siliciumcarbid-Substrat handeln, und es kann auch aus Silicium, Diamant und anderen Halbleitern mit großer Bandlücke, Verbindungshalbleitern und Oxid-Halbleitern bestehen.
  • Die erste Hauptoberfläche des Siliciumcarbid-Substrats 11 ist so angegeben, dass sie mit 4° in Bezug auf die (0001)-Ebene in der [11-20]-Richtung in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 geneigt ist, es kann jedoch auch eine andere kristalline Ebene verwendet werden, wie beispielsweise eine (000-1)-Ebene, und als Neigungswinkel kann auch ein anderer Winkel verwendet werden, wie beispielsweise ein Winkel von 0° bis 8°. Der Polytyp des Siliciumcarbids ist mit 4H angegeben, es kann sich jedoch auch um einen anderen Polytyp handeln, wie beispielsweise 3C und 6H.
  • Der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp sind in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 als n-Typ beziehungsweise als p-Typ angegeben, bei dem ersten Leitfähigkeitstyp und dem zweiten Leitfähigkeitstyp kann es sich jedoch auch um den p-Typ beziehungsweise den n-Typ handeln.
  • In der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 wird Al als ein Beispiel für die Störstellen des p-Typs angeführt, bei den Störstellen des p-Typs kann es sich jedoch auch um andere Elemente der Gruppe III handeln, wie beispielsweise Bor (B) und Gallium (Ga). N wird als ein Beispiel für die Störstellen des n-Typs angeführt, bei den Störstellen des n-Typs kann es sich jedoch auch um andere Elemente der Gruppe V handeln, wie beispielsweise Phosphor (P) und Arsen (As).
  • Wenn die erste Muldenschicht 21 in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 gebildet wird, wird eine Ionenimplantation verwendet, die erste Muldenschicht 21 kann jedoch auch mittels eines Verfahrens gebildet werden, bei dem zum Beispiel nach einem epitaxialen Aufwachsen der Halbleiterschicht vom p-Typ Ionen von Störstellen des n-Typs in einen Halbleiterbereich implantiert werden, der zu einem Bereich vom n-Typ werden soll, der sich von der ersten Muldenschicht 21 unterscheidet. Irgendwelche anderen durch Ionenimplantation gebildeten Halbleiterbereiche können unter Verwendung von epitaxialem Aufwachsen gebildet werden, solange dies als ein Herstellungsprozess durchgeführt wird.
  • Siliciumdioxid wird als ein Material verwendet für: die erste dielektrische Schicht 35 auf der seitlichen Oberfläche, die erste dielektrische Schicht 36 auf der Bodenfläche, die erste dielektrische Schicht 36a auf der Bodenfläche, die zweite dielektrische Schicht 35b auf der seitlichen Oberfläche, die zweite dielektrische Schicht 36b auf der Bodenfläche, die dritte dielektrische Schicht 35c auf der seitlichen Oberfläche, die dritte dielektrische Schicht 36c auf der Bodenfläche, die zweite dielektrische Schicht 35d auf der seitlichen Oberfläche, die zweite dielektrische Schicht 36d auf der Bodenfläche, die vierte dielektrische Schicht 35e auf der seitlichen Oberfläche, die vierte dielektrische Schicht 36e auf der Bodenfläche, die erste dielektrische Schicht 35f auf der seitlichen Oberfläche, die erste dielektrische Schicht auf der Bodenfläche, die nicht dargestellt ist, in jedem der ersten Gräben 74f, die erste dielektrische Schicht 35g auf der seitlichen Oberfläche, die erste dielektrische Schicht 36g auf der Bodenfläche, die zweite dielektrische Schicht 35h auf der seitlichen Oberfläche sowie die zweite dielektrische Schicht auf der Bodenfläche, die nicht dargestellt ist, in jedem der zweiten Gräben 74i in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14, es kann sich jedoch auch um thermische Oxidschichten handeln, die durch thermische Oxidation gebildet werden, oder es kann sich um abgeschiedene Schichten handeln, die mittels CVD gebildet werden.
  • Es können auch dielektrische Schichten verwendet werden, die aus einem anderen Material als Siliciumdioxid bestehen, wie beispielsweise dielektrische Schichten aus Siliciumnitrid, dielektrische Schichten aus Aluminiumoxid sowie dielektrische Schichten mit einer hohen Dielektrizitätskonstanten.
  • Dotiertes Polysilicium wird als Material verwendet für: die erste Gate-Elektrode 71, die zweite Gate-Elektrode 71b, die dritte Gate-Elektrode 71c, die zweite Gate-Elektrode 71d, die vierte Gate-Elektrode 71e, die erste Gate-Elektrode 71f, die erste Gate-Elektrode 71g, die zweite Gate-Elektrode 71h sowie die zweite Gate-Elektrode 71i in der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14, bei dem Leitfähigkeitstyp derselben kann es sich jedoch auch entweder um den n-Typ oder den p-Typ handeln, und anstelle von dotiertem Polysilicium kann auch Aluminium, eine Aluminium-Legierung, und es können irgendwelche anderen Metalle, Metallsilicid-Schichten oder kann ein Stapel derselben verwendet werden.
  • In der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 besteht die Source-Elektrode 82 aus Aluminium, sie kann jedoch auch aus anderen Metallen, Legierungen oder einem Stapel derselben bestehen.
  • Bei der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 sind die ersten Schichten 23 vom p+-Typ und die zweiten Schichten 52 vom p+-Typ so beschrieben, dass sie in einem Fall in Streifen ausgebildet sind, in dem die Stütz-Schichten 13 vom n-Typ und die Stütz-Schichten 14 vom p-Typ in Streifen ausgebildet sind, sie können jedoch auch in Punkten ausgebildet sein. Es ist lediglich erforderlich, dass zumindest irgendein Bereich von jeder der ersten Schichten 23 vom p+-Typ und irgendein Bereich von jeder der zweiten Schichten 52 vom p+-Typ in einer Draufsicht mit den Halbleiterbereichen vom p-Typ unter diesen überlappen. In einem Fall, in dem Bereiche klein sind, die sich in Kontakt mit den Halbleiterbereichen vom p-Typ unter diesen befinden, kann jedoch ein Problem auftreten, wie beispielsweise eine Erhöhung von Schaltverlusten und eine Verschlechterung der Zuverlässigkeit.
  • Bei der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 11 und 14 sind die Stütz-Schichten 13 vom n-Typ oder die Stütz-Schichten 13b vom n-Typ und die Stütz-Schichten 14 vom p-Typ in einer Draufsicht in Streifen angeordnet. Es ist jedoch lediglich in dem aktiven Bereich erforderlich, dass die Stütz-Schichten 13 vom n-Typ oder die Stütz-Schichten 13b vom n-Typ und die Stütz-Schichten 14 vom p-Typ in einer Draufsicht in Streifen angeordnet sind. Im Anschlussbereich ist es nicht erforderlich, dass die Stütz-Schichten 13 vom n-Typ oder die Stütz-Schichten 13b vom n-Typ und die Stütz-Schichten 14 vom p-Typ in einer Draufsicht in Streifen angeordnet sind.
  • Bei der Halbleitereinheit gemäß jeder der Ausführungsformen 12 und 13 sind die Stütz-Schichten 13a vom n-Typ in einer Draufsicht in einem Gitter angeordnet, und die Stütz-Schichten 14a vom p-Typ sind in einer Draufsicht in Punkten angeordnet, die durch die Stütz-Schichten 13a vom n-Typ getrennt sind. Es ist jedoch lediglich in dem aktiven Bereich erforderlich, dass die Stütz-Schichten 13a vom n-Typ in einer Draufsicht in einem Gitter angeordnet sind und dass die Stütz-Schichten 14a vom p-Typ in einer Draufsicht in Punkten angeordnet sind, die durch die Stütz-Schichten 13a vom n-Typ getrennt sind.
  • Im Anschlussbereich ist es nicht erforderlich, dass die Stütz-Schichten 13a vom n-Typ in einer Draufsicht in einem Gitter angeordnet sind, und ist es nicht erforderlich, dass die Stütz-Schichten 14a vom p-Typ in einer Draufsicht in Punkten angeordnet sind, die durch die Stütz-Schichten 13a vom n-Typ getrennt sind.
  • Abmessungen, Herstellungsverfahren, Wärmebehandlungs-Bedingungen und dergleichen für Komponenten der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 sind unter Verwendung spezieller Beispiele beschrieben, sind jedoch nicht auf diese dargestellten beschränkt und können verändert werden, soweit erforderlich.
  • Solange eine Halbleitereinheit die Konfiguration der Halbleitereinheit gemäß jeder der Ausführungsformen 1 bis 14 aufweist, ist der Effekt der vorliegenden Erfindung nicht von dem Herstellungsverfahren für dieselbe abhängig, und in einem Fall, in dem die Halbleitereinheit mittels eines anderen Herstellungsverfahrens hergestellt wird, kann ein ähnlicher Effekt erzielt werden.
  • Bei der Halbleitereinheit gemäß jeder der Ausführungsformen 2 bis 14 weist ein Bereich mit dem zweiten Leitfähigkeitstyp innerhalb jeder der Stütz-Schichten 14 vom p-Typ und der Stütz-Schichten 14a vom p-Typ die zweite Muldenschicht 26 auf. Die zweite Muldenschicht 26 kann die gleiche Konzentration von Störstellen mit dem zweiten Leitfähigkeitstyp aufweisen wie ein sich von der zweiten Muldenschicht 26 unterscheidender Bereich mit dem zweiten Leitfähigkeitstyp innerhalb von jeder der Stütz-Schichten 14 vom p-Typ und der Stütz-Schichten 14a vom p-Typ. Das heißt, die zweite Muldenschicht 26 muss nicht ausgebildet sein.
  • Die vorliegende Erfindung ist nicht auf die Ausführungsformen 1 bis 15 beschränkt. Eine Teiländerung, ein Weglassen von Merkmalen und dergleichen bei der vorliegenden Erfindung kann innerhalb des Umfangs und Inhalts der vorliegenden Erfindung durchgeführt werden.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung ist beispielsweise Leistungshalbleitereinheiten mit einer Super-Junction-Struktur verwendbar.
  • Bezugszeichenliste
    • 11
    Siliciumcarbid-Substrat
    12
    epitaxiale kristalline Schicht
    13
    Stütz-Schicht vom n-Typ
    14
    Stütz-Schicht vom p-Typ
    14a
    Stütz-Schicht vom p-Typ
    15
    Super-Junction-Schicht
    17
    Oxidschicht
    18
    eine Stütze bildender Graben
    19
    epitaxiale kristalline Schicht
    21
    erste Muldenschicht
    22
    erste Source-Schicht
    23
    erste Schicht vom p+-Typ
    26
    zweite Muldenschicht
    27
    zweite Source-Schicht
    27a
    zweite Source-Schicht
    33
    dielektrische Zwischenschicht
    35
    erste dielektrische Schicht auf der seitlichen Oberfläche
    36
    erste dielektrische Schicht auf der Bodenfläche
    36a
    erste dielektrische Schicht auf der Bodenfläche
    35b
    zweite dielektrische Schicht auf der seitlichen Oberfläche
    36b
    zweite dielektrische Schicht auf der Bodenfläche
    35c
    dritte dielektrische Schicht auf der seitlichen Oberfläche
    36c
    dritte dielektrische Schicht auf der Bodenfläche
    35d
    zweite dielektrische Schicht auf der seitlichen Oberfläche
    36d
    zweite dielektrische Schicht auf der Bodenfläche
    35e
    vierte dielektrische Schicht auf der seitlichen Oberfläche
    36e
    vierte dielektrische Schicht auf der Bodenfläche
    35f
    erste dielektrische Schicht auf der seitlichen Oberfläche
    35g
    erste dielektrische Schicht auf der seitlichen Oberfläche
    36g
    erste dielektrische Schicht auf der Bodenfläche
    35h
    zweite dielektrische Schicht auf der seitlichen Oberfläche
    35i
    zweite dielektrische Schicht auf der seitlichen Oberfläche
    40
    Halbleiterbereich
    52
    zweite Schicht vom p+-Typ
    71
    erste Gate-Elektrode
    71b
    zweite Gate-Elektrode
    71c
    dritte Gate-Elektrode
    71d
    zweite Gate-Elektrode
    71e
    vierte Gate-Elektrode
    71f
    erste Gate-Elektrode
    71g
    erste Gate-Elektrode
    71h
    zweite Gate-Elektrode
    71i
    zweite Gate-Elektrode
    74
    erster Graben
    74a
    erster Graben
    74b
    zweiter Graben
    74c
    dritter Graben
    74d
    zweiter Graben
    74e
    vierter Graben
    74f
    erster Graben
    74g
    erster Graben
    74h
    zweiter Graben
    74i
    zweiter Graben
    81
    ohmsche Elektrode an der vorderen Oberfläche
    82
    Source-Elektrode
    91
    ohmsche Elektrode an der rückwärtigen Oberfläche
    92
    Drain-Elektrode
    301
    Leistungswandler
    311
    Hauptwandler
    312
    Treiber
    313
    Steuereinheit
    314
    Halbleitereinheit
    321
    Stromversorgung
    331
    Last
    501
    Pfeil
    502
    Pfeil
    503
    Pfeil und
    504
    Pfeil
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2006313892 A [0009]

Claims (19)

  1. Halbleitereinheit mit einem Halbleiterbereich, der eine erste Hauptoberfläche und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche aufweist, wobei der Halbleiterbereich Folgendes aufweist: - miteinander abwechselnde erste Stütz-Schichten mit einem ersten Leitfähigkeitstyp und zweite Stütz-Schichten mit einem zweiten Leitfähigkeitstyp entlang der ersten Hauptoberfläche; - eine erste Muldenschicht mit dem zweiten Leitfähigkeitstyp, die sich innerhalb von jeder der ersten Stütz-Schichten an einer oberen Oberfläche der ersten Stütz-Schicht befindet; - eine erste Source-Schicht mit dem ersten Leitfähigkeitstyp, die sich innerhalb der ersten Muldenschicht an einer oberen Oberfläche der ersten Muldenschicht befindet; - eine erste dielektrische Schicht auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem ersten Graben befindet, der sich jeweils an Grenzen zwischen den ersten Stütz-Schichten und den zweiten Stütz-Schichten befindet, wobei sich die erste dielektrische Schicht auf der seitlichen Oberfläche in Kontakt mit der ersten Muldenschicht und der ersten Source-Schicht befindet; - eine erste dielektrische Schicht auf einer Bodenfläche, die sich auf einer Bodenfläche in dem ersten Graben befindet, wobei sich die erste dielektrische Schicht auf der Bodenfläche zumindest teilweise in Kontakt mit einer der zweiten Stütz-Schichten befindet; und - eine erste Gate-Elektrode, die sich in dem ersten Graben befindet, der ersten Muldenschicht und der ersten Source-Schicht durch die erste dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt und der zweiten Stütz-Schicht durch die erste dielektrische Schicht auf der Bodenfläche gegenüberliegt.
  2. Halbleitereinheit nach Anspruch 1, - wobei jede von den zweiten Stütz-Schichten eine zweite Source-Schicht mit dem ersten Leitfähigkeitstyp aufweist, die sich innerhalb der zweiten Stütz-Schicht an einer oberen Oberfläche der zweiten Stütz-Schicht befindet, - wobei sich die erste dielektrische Schicht auf der seitlichen Oberfläche auf gegenüberliegenden seitlichen Oberflächen in dem ersten Graben befindet und sich in Kontakt mit einem Bereich mit dem zweiten Leitfähigkeitstyp innerhalb der zweiten Stütz-Schicht und der zweiten Source-Schicht befindet und - wobei sich die erste dielektrische Schicht auf der Bodenfläche in Kontakt mit dem Bereich mit dem zweiten Leitfähigkeitstyp innerhalb der zweiten Stütz-Schicht befindet.
  3. Halbleitereinheit nach Anspruch 2, - wobei jede der zweiten Stütz-Schichten eine zweite Muldenschicht mit dem zweiten Leitfähigkeitstyp aufweist, die sich innerhalb der zweiten Stütz-Schicht an einer oberen Oberfläche der zweiten Stütz-Schicht befindet, und - wobei sich die zweite Source-Schicht innerhalb der zweiten Muldenschicht an einer oberen Oberfläche der zweiten Muldenschicht befindet.
  4. Halbleitereinheit nach Anspruch 2 oder 3, wobei sich eine untere Oberfläche der zweiten Source-Schicht näher bei der zweiten Hauptoberfläche befindet als sich eine untere Oberfläche der ersten Source-Schicht befindet.
  5. Halbleitereinheit nach einem der Ansprüche 2 bis 4, wobei die erste dielektrische Schicht auf der Bodenfläche eine geringere Dicke als die erste dielektrische Schicht auf der seitlichen Oberfläche aufweist.
  6. Halbleitereinheit nach einem der Ansprüche 2 bis 5, wobei sich die erste dielektrische Schicht auf der Bodenfläche in Kontakt mit der zweiten Stütz-Schicht und einer der ersten Stütz-Schichten befindet.
  7. Halbleitereinheit nach einem der Ansprüche 2 bis 6, die ferner Folgendes aufweist: - eine dritte dielektrische Schicht auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem dritten Graben befindet, der in einer Draufsicht innerhalb von jeder der zweiten Stütz-Schichten in einer Richtung senkrecht zu dem ersten Graben angeordnet ist; - eine dritte dielektrische Schicht auf einer Bodenfläche, die sich auf einer Bodenfläche des dritten Grabens befindet; und - eine dritte Gate-Elektrode, die sich in dem dritten Graben befindet und dem Bereich mit dem zweiten Leitfähigkeitstyp innerhalb der zweiten Stütz-Schicht und der zweiten Source-Schicht durch die dritte dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt.
  8. Halbleitereinheit nach Anspruch 7, wobei die dritte Gate-Elektrode mit der ersten Gate-Elektrode verbunden ist.
  9. Halbleitereinheit nach einem der Ansprüche 2 bis 8, die ferner Folgendes aufweist: - eine vierte dielektrische Schicht auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem vierten Graben befindet, der in einer Draufsicht innerhalb von jeder der zweiten Stütz-Schichten in einer Richtung parallel zu dem ersten Graben angeordnet ist, wobei sich gegenüberliegende seitliche Oberflächen der vierten dielektrischen Schicht auf der seitlichen Oberfläche in Kontakt mit dem Bereich mit dem zweiten Leitfähigkeitstyp innerhalb der zweiten Stütz-Schicht und der zweiten Source-Schicht befinden, - eine vierte dielektrische Schicht auf einer Bodenfläche, die sich auf einer Bodenfläche des vierten Grabens befindet; und - eine vierte Gate-Elektrode, die sich in dem vierten Graben befindet und dem Bereich mit dem zweiten Leitfähigkeitstyp innerhalb der zweiten Stütz-Schicht und der zweiten Source-Schicht durch die vierte dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt.
  10. Halbleitereinheit nach einem der Ansprüche 1 bis 9, die ferner Folgendes aufweist: - eine zweite dielektrische Schicht auf einer seitlichen Oberfläche, die sich auf einer seitlichen Oberfläche in einem zweiten Graben befindet, der sich innerhalb von jeder der ersten Stütz-Schichten befindet; - eine zweite dielektrische Schicht auf einer Bodenfläche, die sich auf einer Bodenfläche in dem zweiten Graben befindet; und - eine zweite Gate-Elektrode, die sich in dem zweiten Graben befindet und der ersten Muldenschicht und der ersten Source-Schicht durch die zweite dielektrische Schicht auf der seitlichen Oberfläche gegenüberliegt.
  11. Halbleitereinheit nach Anspruch 10, wobei der zweite Graben in einer Draufsicht in einer Richtung parallel zu dem ersten Graben angeordnet ist.
  12. Halbleitereinheit nach Anspruch 10 oder 11, wobei die zweite Gate-Elektrode mit der ersten Gate-Elektrode verbunden ist.
  13. Halbleitereinheit nach einem der Ansprüche 1 bis 12, wobei die ersten Stütz-Schichten und die zweiten Stütz-Schichten in einem aktiven Bereich in einer Draufsicht in Streifen angeordnet sind.
  14. Halbleitereinheit nach einem der Ansprüche 1 bis 13, wobei in einem aktiven Bereich die ersten Stütz-Schichten in einer Draufsicht in einem Gitter angeordnet sind und die zweiten Stütz-Schichten in einer Draufsicht in Punkten angeordnet sind, die durch die ersten Stütz-Schichten getrennt sind.
  15. Halbleitereinheit nach Anspruch 13 oder 14, wobei der Abstand zwischen den zweiten Stütz-Schichten geringer als der Abstand zwischen den ersten Stütz-Schichten ist.
  16. Halbleitereinheit nach Anspruch 13 oder 14, wobei der Abstand zwischen den ersten Stütz-Schichten konstant ist und der Abstand zwischen zweiten Stütz-Schichten konstant ist.
  17. Halbleitereinheit nach einem der Ansprüche 1 bis 16, wobei der Halbleiterbereich aus Siliciumcarbid besteht.
  18. Leistungswandler, der Folgendes aufweist: - einen Hauptwandler, um eine Eingangsleistung unter Verwendung einer Halbleitereinheit nach einem der Ansprüche 1 bis 17 als Schaltelement umzuwandeln; - einen Treiber, um ein Treibersignal zum Treiben der Halbleitereinheit an die Halbleitereinheit auszugeben; und - eine Steuereinheit, um ein Steuersignal zum Steuern des Treibers an den Treiber auszugeben.
  19. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes aufweist: - einen ersten Ätzprozess, bei dem eine Mehrzahl von Stützen bildenden Gräben mit einem Abstand zwischen diesen in einer auf einem Halbleitersubstrat ausgebildeten kristallinen Schicht mit einem ersten Leitfähigkeitstyp gebildet wird, um eine Mehrzahl von ersten Stütz-Schichten zwischen den Stützen bildenden Gräben zu bilden; - einen Prozess für ein Aufwachsen von Kristallen, bei dem Kristalle mit einem zweiten Leitfähigkeitstyp in den Stützen bildenden Gräben aufgewachsen werden, um zweite Stütz-Schichten zu bilden; - einen ersten Ionenimplantations-Prozess, bei dem Ionen von Störstellen mit dem zweiten Leitfähigkeitstyp in obere Oberflächen der ersten Stütz-Schichten implantiert werden, um erste Muldenschichten zu bilden; - einen zweiten Ionenimplantations-Prozess, bei dem Ionen von Störstellen mit dem ersten Leitfähigkeitstyp in obere Oberflächen der ersten Muldenschichten implantiert werden, um erste Source-Schichten zu bilden; - einen zweiten Ätzprozess, bei dem Bereiche, die zumindest die zweiten Stütz-Schichten aufweisen, an Grenzen zwischen den ersten Stütz-Schichten und den zweiten Stütz-Schichten geätzt werden, um die ersten Gräben zu bilden; - einen Prozess zur Herstellung von dielektrischen Schichten, bei dem dielektrische Schichten auf seitlichen Oberflächen und Bodenflächen der ersten Gräben gebildet werden; und - einen Prozess zur Herstellung von Gates, bei dem erste Gate-Elektroden in Bereichen gebildet werden, die von den dielektrischen Schichten umgeben sind.
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