DE102018117717B4 - Siliciumcarbid-halbleiterbauelement, leistungsmodul und leistungsumwandlungsbauelement - Google Patents

Siliciumcarbid-halbleiterbauelement, leistungsmodul und leistungsumwandlungsbauelement Download PDF

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Abstract

Silciumcarbid-Halbleiterbauelement, umfassend:ein Halbleitersubstrat (2), das ein Substrat vom n-Typ mit einem Gehalt an Siliciumcarbid und eine Halbleiterschicht (3) vom n-Typ mit einem Gehalt an Siliciumcarbid, die über dem Substrat vom n-Typ ausgebildet ist, umfasst,wobei das Halbleitersubstrat in der Draufsicht eine Elementregion (27) und eine erste Region, die die Elementregion umgibt, aufweist;eine erste Halbleiterregion (6) vom p-Typ, die auf einer oberen Oberfläche des Halbleitersubstrats innerhalb der Elementregion ausgebildet ist;eine Source-Region (7) vom n-Typ, die auf einer oberen Oberfläche der ersten Halbleiterregion ausgebildet ist;eine erste Kontaktregion (8) vom p-Typ, die auf der oberen Oberfläche der ersten Halbleiterregion ausgebildet ist;eine zweite Halbleiterregion (4) vom p-Typ, die auf der oberen Oberfläche des Halbleitersubstrats innerhalb der ersten Region ausgebildet ist und in der Draufsicht die Elementregion umgibt;eine zweite Kontaktregion (9) vom p-Typ, die auf einer oberen Oberfläche der zweiten Halbleiterregion ausgebildet ist und in der Draufsicht die Elementregion umgibt;eine Drain-Region (14) vom n-Typ, die auf einer unteren Oberfläche des Halbleitersubstrats ausgebildet ist;eine Gate-Elektrode (12), die auf der oberen Oberfläche der ersten Halbleiterregion neben der Source-Region mit einem dazwischen liegenden isolierenden Film (11) ausgebildet ist;eine erste Elektrode (21), die auf der zweiten Kontaktregion ausgebildet ist; undeinen leitenden Anschlussbereich (20, 25), der auf der zweiten Kontaktregion ausgebildet ist und die erste Elektrode und die zweite Kontaktregion miteinander elektrisch verbindet,wobei die Gate-Elektrode, die Source-Region und die Drain-Region einen Feldeffekttransistor darstellen,wobei die zweite Halbleiterregion und das Halbleitersubstrat eine Diode darstellen,wobei eine dritte Verunreinigungskonzentration der ersten Kontaktregion größer als eine erste Verunreinigungskonzentration der ersten Halbleiterregion ist undwobei eine vierte Verunreinigungskonzentration der zweiten Kontaktregion größer als eine zweite Verunreinigungskonzentration der zweiten Halbleiterregion ist.

Description

  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Siliciumcarbid-Halbleiterbauelement, ein Leistungsmodul und ein Leistungsumwandlungsbauelement. Die Erfindung lässt sich insbesondere auf ein Siliciumcarbid-Halbleiterbauelement, ein Leistungsmodul und ein Leistungsumwandlungsbauelement, die MOSFETs mit jeweils einer Body-Diode umfassen, anwenden.
  • Hintergrund der Erfindung
  • Neben einer hohen Durchbruchspannung müssen Halbleiter-Leistungselemente einen geringen Einschaltwiderstand und einen geringen Schaltverlust aufweisen. Jedoch stoßen Silicium (Si)-Leistungselemente, die derzeit vorwiegend für Halbleiter-Leistungselemente verwendet werden, an ihre theoretischen Leistungsgrenzen. Siliciumcarbid (SiC) weist eine dielektrische Durchbruchfeldstärke auf, die etwa um den Faktor 10 größer als die von Si ist. Aus diesem Grund wird die Dicke einer Driftschicht zur Beibehaltung der Durchbruchspannung auf etwa ein Zehntel der Dicke des Si-Leistungselements eingestellt und die Konzentration an Verunreinigungen in dieser Driftschicht wird auf etwa das 100-fache des Werts beim Si-Leistungselement eingestellt, so dass der Bauteilwiderstand theoretisch um drei Zehnerpotenzen oder mehr verringert werden kann. Ferner weist SiC einen Energiebandabstand auf, der etwa um das Dreifache größer als der von Si ist, so dass es bei hohen Temperaturen betrieben werden kann. Aus diesem Grund ist zu erwarten, dass SiC-Halbleiterbauelemente den Si-Halbleiterbauelementen leistungsmäßig überlegen sind.
  • Es ist bekannt, dass im SiC-Halbleiterbauelement eine in einer SiC-Driftschicht vorliegende Basalebenenversetzung (BPD) sich beim Bipolarbetrieb zu einem Stapelfehler erweitert (Nichtpatent-Literatur 1: M. Skowronski und S. Ha, „Degradation of hexagonal silicon-carbide-based bipolar devices“, Journal of Applied Physics 99, 011101 (2006)). Wenn Elektronen und Defektelektronen bei der BPD rekombiniert werden, bewirkt die Energie dieser Rekombination, dass sich die BPD unter Bildung eines Stapelfehlers ausdehnt. Da ein Stapelfehler einen hohen Widerstand aufweist, steigt der Bauteilwiderstand mit Ausweitung des Stapelfehlers. Diese Erscheinung ist als eine bipolare „Degradationserscheinung“ bekannt.
  • Das Patentdokument 1 (japanische Offenlegungsschrift JP 09- 270 512 A beschreibt einen IGBT (bipolarer Transistor mit isolierter Gate-Elektrode), der sich eines Si (Silicium)-Substrats bedient, bei dem Defektelektronen, die in einer Seitendiffusionsregion einer p-Typ-Halbleiterschicht, die einer Zellregion zugewandt ist, erzeugt werden, durch Abfließen zu einer Emitterelektrode entfernt werden.
  • Ein SiC-Halbleiterbauelement mit einem dem der Erfindung ähnlichen Aufbau aber unterschiedlich ausgebildeten Kontaktregionen ist in der Druckschrift US 2015 / 0 318 389 A1 offenbart.
  • Zusammenfassende Darstellung der Erfindung
  • Ein MOSFET (Metalloxid-Halbleiter-FeldeffektTransistor), der als Schaltelement mit einem Gehalt an SiC dient, weist eine Body-Diode auf. In einem Leistungsmodul, wie einem Inverter, mit einem derartigen Schaltelement fließt gelegentlich Strom (Induktorstrom) in einer Richtung, die der Vorwärtsrichtung des Schaltelements entgegengesetzt ist. Um einen Ausfall des Schaltelements durch eine Stoßspannung des Induktorstroms zu verhindern, wird eine Diode (Freilaufdiode) für das Fließen des Induktorstroms parallel an jedes Schaltelement angeschlossen. Es ist erstrebenswert, dass die vorstehend beschriebene Body-Diode des Schaltelements als Freilaufdiode verwendet wird, um den Inverter klein zu gestalten.
  • Jedoch wird im Nichtpatent-Dokument 2 (S. Yamamoto, Y. Nakao, N. Tomita, S. Nakata und S. Yamakawa, „Development of 3.3 kV SiC-MOSFET: Suppression of Forward Voltage Degradation of the Body Diode“, Mater. Sci. Forum 778-780, 951-954 (2014)) ausgeführt, dass eine bipolare Degradationserscheinung, bei der sich die BPD unter Bildung eines Stapelfehlers ausweitet, bei Verwendung einer Body-Diode auftritt. Aus diesem Grund ist es erforderlich, die Zuverlässigkeit des SiC-MOSFETs, in dem die bipolare Degradation auftritt und der Stapelfehler entsteht, zu verbessern.
  • Die vorliegende Erfindung ist in den unabhängigen Patentansprüchen definiert. Weitere vorteilhafte Merkmale sind in den abhängigen Patentansprüchen ausgeführt. Zudem ergeben sich weitere Aufgaben neben den vorstehend beschriebenen Aufgaben und neue Merkmale der vorliegenden Erfindung aus den Ausführungen in der vorliegenden Beschreibung und den beigefügten Zeichnungen.
  • Bezüglich der in der vorliegenden Anmeldung beschriebenen Ausführungsform folgt zunächst eine kurze Darstellung einer repräsentativen Ausführungsform.
  • Bei dieser repräsentativen Ausführungsform wird ein Siliciumcarbid-Halbleiterbauelement bereitgestellt, bei dem SiC-MOSFETs innerhalb einer aktiven Region eines Halbleitersubstrats, das aus einem n-Typ-SiC-Substrat und einer auf dem SiC-Substrat gebildeten epitaxialen Schicht besteht, ausgebildet sind, und eine p+-Typ-Halbleiterregion, bei der es sich um eine Defektelektronen-Abflussregion handelt, an einer oberen Oberfläche der epitaxialen Schicht gebildet wird, um die aktive Region zu umgeben.
  • Bei der repräsentativen Ausführungsform lässt sich die Zuverlässigkeit des Siliciumcarbid-Halbleiterbauelements verbessern. Insbesondere lässt sich beim Siliciumcarbid-Halbleiterbauelement, bei dem ein Stapelfehler entstanden ist, ein Ausfall durch Wärmebildung, die durch eine Konzentration von Defektelektronen verursacht wird, verhindern.
  • Figurenliste
    • 1 ist eine Draufsicht eines Siliciumcarbid-Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine weitere Draufsicht des Siliciumcarbid-Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 4 ist ein Schaltplan des Siliciumcarbid-Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 5 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung bei einer Herstellungsstufe.
    • 6 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements bei einer Herstellungsstufe im Anschluss an 5.
    • 7 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 6.
    • 8 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 7.
    • 9 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 8.
    • 10 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 9.
    • 11 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 10.
    • 12 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 11.
    • 13 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 12.
    • 14 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements in einer Herstellungsstufe im Anschluss an 13.
    • 15 ist eine Draufsicht des Siliciumcarbid-Halbleiterbauelements gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung.
    • 16 ist ein Schaltplan eines Leistungsumwandlungsbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 17 ist eine schematische Ansicht einer Konfiguration eines Elektrofahrzeugs gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 18 ist ein Schaltplan eines Aufwärtswandlers gemäß der dritten Ausführungsform der vorliegenden Erfindung.
    • 19 ist ein Schaltplan eines Konverters und eines Inverters in einem Schienenfahrzeug gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
    • 20 ist eine Querschnittansicht von verschiedenen Defekten, die in einer Epitaxialschicht auftreten.
    • 21 ist eine schematische Ansicht der epitaxialen Schicht auf einem Halbleitersubstrat zur Erläuterung von Stapelfehlern vom Shockley-Typ, die in der epitaxialen Schicht auf dem Halbleitersubstrat auftreten.
    • 22 ist ein Schaltplan eines als Vergleichsbeispiel dienenden Inverters.
    • 23 ist ein Diagramm, das die Beziehung zwischen dem Degradationsniveau bei der Einschaltspannung eines SiC-MOSFETs und des Stromwerts, bei dem der Durchbruch des SiC-MOSFETs erfolgt, zeigt.
    • 24 ist eine Draufsicht eines Siliciumcarbid-Halbleiterbauelements, das als Vergleichsbeispiel dient.
    • 25 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements, das als Vergleichsbeispiel dient.
  • Beschreibung der bevorzugten Ausführungsformen
  • Nachstehend werden Ausführungsformen der vorliegenden Erfindung konkret unter Bezugnahme auf die Zeichnungen beschrieben. In sämtlichen Zeichnungen, die die Ausführungsformen erläutern, werden Elemente mit gleicher Funktion mit den gleichen Bezugszeichen bezeichnet. Entsprechende Wiederholungen in der Beschreibung unterbleiben. Ferner wird bei den Ausführungsformen die Beschreibung gleicher oder ähnlicher Komponenten nicht wiederholt, sofern dies nicht in speziellen Fällen erforderlich ist.
  • Die Symbole „-“ und „+“ bezeichnen die relative Konzentration von Verunreinigungen, deren Leitungstyp vom n-Typ oder p-Typ ist. Beispielsweise steigt die Konzentration von Verunreinigungen vom n-Typ in der Reihenfolge „n-“, „n“ und „n+“ .
  • In der vorliegenden Anmeldung wird ein SiC-Substrat gelegentlich als „Halbleitersubstrat“ bezeichnet. Jedoch wird gelegentlich auch ein gestapeltes Substrat, das aus dem SiC-Substrat und einer epitaxialen Schicht auf dem SiC-Substrat gebildet ist, ebenfalls als „Halbleitersubstrat“ bezeichnet.
  • Erste Ausführungsform
  • Konfiguration des Siliciumcarbid-Halbleiterbauelements
  • Nachstehend wird die Struktur eines SiC-MOSFETs, das ein Siliciumcarbid-Halbleiterbauelement gemäß der vorliegenden Ausführungsform zeigt, unter Bezugnahme auf die 1 bis 4 beschrieben. Die 1 und 2 sind Draufsichtdarstellungen des Siliciumcarbid-Halbleiterbauelements gemäß der vorliegenden Ausführungsform. 2 zeigt die Struktur einer Schicht unter den in 1 dargestellten Elektrodenpads. 3 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements gemäß der vorliegenden Ausführungsform. 3 zeigt Querschnitte entlang den Linien A-A, B-B und C-C von 2 von links nach rechts.
  • Wie in 1 gezeigt, hat der Halbleiterchip 1 in der Draufsicht eine rechteckige Form. Ein Gate-Pad 28, bei dem es sich um ein Elektrodenpad handelt, an das eine Gate-Spannung von einer externen Steuerschaltung (nicht dargestellt) angelegt wird, und ein Source-Pad 29, bei dem es sich um ein Elektrodenpad handelt, an das eine Source-Spannung von einer externen Steuerschaltung (nicht dargestellt) angelegt wird, sind auf einer oberen Oberfläche des Halbleiterchips ausgebildet. Ein Passivierungsfilm 22 ist auf der oberen Oberfläche des Halbleiterchips 1 am Umfang des Gate-Pads 28 und des Source-Pads 29 ausgebildet. Es ist darauf hinzuweisen, dass die Position und die Anzahl des Gate-Pads 28 oder die Gestalt des Source-Pads 29 variieren können, dies aber keinen Einfluss auf die Wirkungen des Siliciumcarbid-Stapelsubstrats gemäß der vorliegenden Ausführungsform hat.
  • Wie in 2 dargestellt, weist der Halbleiterchip 1 ein aus folgenden Bestandteilen gebildetes Halbleitersubstrat auf: ein SiC-Substrat (nicht dargestellt) aus Siliciumcarbid (SiC); und eine epitaxiale Schicht 3, die über einer Hauptoberfläche (obere Oberfläche) des SiC-Substrats gebildet ist. 2 zeigt vorwiegend die obere Oberfläche der epitaxialen Schicht 3. Darstellungen einer Silicid-Schicht, eines Gate-Isosolierfilms, einer Gate-Elektrode, einer isolierenden Zwischenschicht, eines Steckkontakts, eines Passivierungsfilms, eines Pads und dergleichen auf der epitaxialen Schicht sind weggelassen. 2 zeigt die obere Oberfläche der epitaxialen Schicht 3 und verschiedene Halbleiterregionen, die auf dieser oberen Oberfläche ausgebildet sind.
  • Eine Mehrzahl von aktiven Regionen 27 (Elementregionen) ist unterhalb des vorstehend beschriebenen Gate-Pads 28 und des Source-Pads 29 so angeordnet, dass sie in der Draufsicht zueinander ausgerichtet sind (vergleiche 1). Hier sind drei aktive Regionen 27 auf der oberen Oberfläche (Hauptoberfläche) des Halbleitersubstrats in ausgerichteter Weise dargestellt; jedoch kann die Anzahl der aktiven Regionen 27 kleiner oder größer als 3 sein. Im Fall eines großflächigen Chips ist eine Hauptverdrahtung (nicht dargestellt) zur Stromversorgung erforderlich, um die Mehrzahl von Zellen (Zelleinheiten 30) gleichmäßig mit Strom zu versorgen. Aus diesem Grund sind die aktiven Regionen 27 innerhalb des Halbleiterchips 1 in mehrere Regionen unterteilt, wobei die einzelnen aktiven Regionen 27 im Abstand voneinander angeordnet sind und jeweils eine Region dazwischen angeordnet ist, die für die Verdrahtung der Stromversorgung dient. Mit anderen Worten: Die Hauptverdrahtung zur Stromzufuhr ist zwischen benachbarten aktiven Regionen 27 angeordnet.
  • Die Mehrzahl von Zelleinheiten 30, die jeweils als die kleinste Struktureinheit eines einzelnen MOSFET dienen, sind innerhalb der einzelnen aktiven Regionen 27 angeordnet. Mit anderen Worten, das Siliciumcarbid-Halbleiterbauelement der vorliegenden Ausführungsform weist den Halbleiterchip 1 auf, an dem eine Mehrzahl von MOSFETs, die aus den Zellstrukturen bestehen, montiert ist. Die Gate-Spannung, die an das in 1 dargestellte Gate-Pad 28 angelegt wird, wird einer Gate-Elektrode (nicht dargestellt) der einzelnen Zelleinheiten 30 über das Gate-Pad 28 zugeführt. 2 zeigt nur fünf Zelleinheiten 30 innerhalb einer jeden aktiven Region 27; jedoch umfassen die einzelnen aktiven Regionen 27 tatsächlich eine höhere Anzahl an Zelleinheiten 30.
  • In der Draufsicht enthält eine Zelleinheit 30 eine rechteckige erste Kontaktregion 8, eine Source-Region 7, die den Umfang der ersten Kontaktregion 8 umgibt, und eine Halbleiterregion 6 vom p-Typ, die den Umfang der Source-Region 7 umgibt. Die Mehrzahl von Zelleinheiten 30 ist im Abstand voneinander an der oberen Oberfläche der epitaxialen Schicht 3 angeordnet. Dabei ist die Zelleinheit 30 so dargestellt, dass sie in der Draufsicht eine regelmäßige Struktur mit vier Seiten aufweist. Die vorliegende Erfindung ist jedoch nicht auf diese Struktur begrenzt, vielmehr kann die Gestalt der Einheitszelle 30 beispielsweise rechteckig oder polygonal sein.
  • Ferner ist die Mehrzahl von Zelleinheiten 30 so angeordnet, dass sie in einer ersten Richtung parallel zu zwei parallelen Seiten an den Endbereichen des Halbleiterchips 1 ausgerichtet sind. Diese Mehrzahl von den auf diese Weise vorgesehenen Spalten ist so angeordnet, dass sie in einer zweiten Richtung senkrecht zur ersten Richtung verlaufen. Ferner sind die Zelleinheiten 30 in den Spalten, die in der zweiten Richtung benachbart sind, abwechselnd zueinander so angeordnet, dass sie in der ersten Richtung um einen halben Abstand verschoben sind. Jedoch ist die vorliegende Erfindung nicht auf diese Ausrichtung begrenzt; vielmehr kann die Mehrzahl von Zelleinheiten 30 in gleichmäßigen Abständen sowohl in vertikaler als auch in horizontaler Richtung angeordnet sein. Mit anderen Worten, die Mehrzahl von Einheitszellen 30 kann in Matrix-artiger Weise angeordnet werden.
  • Eine Halbleiterregion vom p+-Typ (zweite Kontaktregion) 9, die die aktive Region 27 umgibt, ist am Umfang einer jeden aktiven Region 27 angeordnet. Eine relativ tiefe Halbleiterregion vom p-Typ 4 ist im Umfangsbereich an der oberen Oberfläche des Halbleitersubstrats so ausgebildet, dass sie insgesamt sämtliche aktiven Regionen 27 umgibt. Die Halbleiterregion vom p-Typ 4 dient als JTE-Region (Junction Termination Extension, planare Randstruktur zur Verbesserung der Durchbruchspannung) (Terminationsregion). Eine dritte Kontaktregion 10 zur Stromversorgung zur Halbleiterregion 4 vom p-Typ ist an der oberen Oberfläche der Halbleiterregion 4 vom p-Typ ausgebildet. Die Halbleiterregion 4 vom p-Typ und die dritte Kontaktregion 10 weisen jeweils eine rahmenartige Struktur auf, die sich entlang der einzelnen Seiten des rechteckigen Halbleiterchips 1 erstreckt.
  • Ein wesentliches Merkmal der vorliegenden Ausführungsform besteht darin, dass die Halbleiterregion 9 vom p+-Typ für den Abfluss von Defektelektronen im Halbleitersubstrat an der oberen Oberfläche der epitaxialen Schicht 3 am Umfang jeder aktiven Region 27 so ausgebildet ist, dass die einzelnen aktiven Regionen 27 umgeben werden. Mit anderen Worten, die Halbleiterregion 9 vom p+-Typ weist eine rahmenartige, planare Gestalt auf und eine aktive Region 27 ist im Innern jeder rahmenartigen Halbleiterregion 9 vom p+-Typ angeordnet. Die aktive Region 27 weist eine rechteckige Gestalt auf und die Halbleiterregion 9 vom p+-Typ ist so angeordnet, dass der Abstand von der aktiven Region 27 konstant bleibt, so dass die Halbleiterregion 9 vom p+-Typ eine rechteckige und rahmenartige Gestalt aufweist. 2 zeigt drei aktive Regionen 27, was bedeutet, dass drei Halbleiterregionen 9 vom p+-Typ, die jeweils die aktiven Regionen 27 umgeben, ebenfalls dargestellt sind. Die Halbleiterregionen 9 vom p+-Typ können so ausgebildet sein, dass sie in Kontakt mit den aktiven Regionen 27 stehen, sofern die Halbleiterregion 9 vom p+-Typ nicht eine Gate-Elektrode (nicht dargestellt) überlappt und in der Draufsicht nicht in Kontakt mit der ersten Kontaktregion 8 steht.
  • Die linke Darstellung in 3 zeigt den Querschnitt einer Struktur einer Terminationsregion 1A an einem Endbereich des Halbleiterchips 1 mit einem Gehalt an SiC (Siliciumcarbid)-MOSFETs, wobei der Schnitt entlang der Linie A-A von 2 verläuft. Mit anderen Worten, der Querschnitt der linken Darstellung in 3 zeigt einen peripheren Bereich des Halbleiterchips 1. Ferner zeigt die mittlere Darstellung in 3 einen Querschnitt einer Struktur in der Nähe eines Endbereichs einer aktiven Region (Elementregion)1C des Halbleiterchips 1, der SiC-MOSFETs enthält, wobei der Schnitt entlang Linie B-B von 2 verläuft. Mit anderen Worten, der Querschnitt der mittleren Darstellung in 3 zeigt einen Endbereich der aktiven Region 1C des Halbleiterchips 1 und eine Defektelektronen-Abflussregion 1B, die sich neben der aktiven Region 1C befindet und am Rand der aktiven Region 1C angeordnet ist. Die aktive Region 1C entspricht der in 2 dargestellten aktiven Region 27.
  • Ferner zeigt die rechte Darstellung in 3 einen Querschnitt einer Struktur der aktiven Region 1C des Halbleiterchips 1 mit einem Gehalt an SiC-MOSFETs, wobei der Schnitt entlang der Linie C-C von 2 verläuft. Mit anderen Worten, der Querschnitt der rechten Darstellung in 3 zeigt einen Querschnitt der Mehrzahl von SiC-MOSFETs (nachstehend gelegentlich einfacher als „MOSFET(s)“ bezeichnet) innerhalb der aktiven Region 1C des Halbleiterchips 1.
  • Wie in 3 dargestellt, weist der Halbleiterchip 1 der vorliegenden Ausführungsform (vergleiche 2) ein SiC-Substrat 2 auf, bei dem es sich um ein hexagonales Halbleitersubstrat vom n+-Typ handelt, und eine epitaxiale Schicht (Halbleiterschicht) 3 mit einem Gehalt an einer Driftschicht vom n--Typ aus SiC mit einer im Vergleich zum SiC-Substrat 2 geringeren Konzentration an Verunreinigungen ist über dem SiC-Substrat 2 ausgebildet. Die epitaxiale Schicht 3 ist so ausgebildet, dass sie in Kontakt mit der oberen Oberfläche des SiC-Substrats 2 steht. Zellstrukturen der Mehrzahl von MOSFETs vom n-Kanaltyp sind an der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C ausgebildet. Dieses Halbleitersubstrat enthält Verunreinigungen vom n-Typ (zum Beispiel Stickstoff (N) oder Phosphor (P)).
  • Die Konzentration an Verunreinigungen vom n-Typ im SiC-Substrat 2 beträgt beispielsweise 1×1017 cm-3 bis 1×1019 cm-3, und die Konzentration an Verunreinigungen in der epitaxialen Schicht beträgt beispielsweise 1×1014 cm-3 bis 1×1017 cm-3. Ferner beträgt die Dicke der epitaxialen Schicht 3 beispielsweise 3 µm bis 80 µm.
  • Ferner ist eine Drain-Verdrahtungselektrode 24 für das vorstehend beschriebene MOSFET an einer rückwärtigen Oberflächenseite gegenüber der Hauptoberfläche des Halbleiterchips 1 ausgebildet (vergleiche 2). Speziell ist eine Drain-Region 14, bei der es sich um eine Halbleiterregion vom n+-Typ handelt, an der rückwärtigen Oberfläche des SiC-Substrats 2 ausgebildet, und eine Silicidschicht 23 ist so ausgebildet, dass sie in Kontakt mit der Bodenoberfläche der Drain-Region 14 steht. Mit anderen Worten, die rückwärtige Oberfläche des SiC-Substrats 2 ist mit der Silicidschicht 23 bedeckt. Eine Bodenoberfläche der Silicidschicht 23, d.h. die Oberfläche der Silicidschicht 23, die der Seite des SiC-Substrats 2 gegenüberliegt, ist mit der Drain-Verdrahtungselektrode 24 bedeckt.
  • Die Mehrzahl von Halbleiterregionen vom p-Typ (p-Muldenregionen, Body-Regionen vom p-Typ) 6, die jeweils eine vorgegebene Tiefe in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 aufweisen, sind innerhalb der aktiven Region 1C ausgebildet. Dabei ist die Mehrzahl der Halbleiterregionen 6 vom p-Typ in der epitaxialen Schicht 3, die die obere Oberfläche der epitaxialen Schicht 3 einschließt, so ausgebildet, dass sie in vorgegebenen Abständen ausgerichtet sind. Bei jeder Halbleiterregion 6 vom p-Typ handelt es sich um eine Region, in die Verunreinigungen vom p-Typ (wie Aluminium (Al) oder Bor (B)) eingebaut sind. Die Source-Region 7, bei der es sich um eine Halbleiterregion vom n+-Typ handelt, ist in jeder Halbleiterregion 6 vom p-Typ so ausgebildet, dass sie eine vorgegebene Tiefe in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 aufweist. Die Source-Region 7 ist eine Halbleiterregion, in die Verunreinigungen vom n-Typ (wie Stickstoff (N) oder Phosphor (P)) eingebaut sind. Die Konzentration der Verunreinigungen vom n-Typ in der Source-Region beträgt beispielsweise 1×1018 cm-3 bis 1×1020 cm-3. Die Tiefe der Source-Region 7 beträgt 0,05 µm bis 1,0 µm.
  • Ferner ist die erste Kontaktregion 8, bei der es sich um eine Halbleiterregion vom p+-Typ handelt, in jeder Halbleiterregion vom p-Typ so ausgebildet, dass sie eine vorgegebene Tiefe in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 aufweist. Bei der ersten Kontaktregion 8 handelt es sich um eine Region, die zum Fixieren eines Potentials der Halbleiterregion 6 vom p-Typ vorgesehen ist. Sie weist die gleiche Tiefe wie die Source-Region 7 auf. Die erste Kontaktregion 8 steht in Kontakt mit der Halbleiterregion 6 vom p-Typ. Bei der ersten Kontaktregion 8 handelt es sich um eine Halbleiterregion, in die Verunreinigungen vom p-Typ (wie Aluminium (Al) oder Bor (B)) eingebaut sind. Die Konzentration an Verunreinigungen in der ersten Kontaktregion 8 ist größer als in der Halbleiterregion 6 vom p-Typ. Die erste Kontaktregion 8 ist so angeordnet, dass sie sandwichartig zwischen beiden Seiten der benachbarten Source-Region 7 liegt. Ferner werden eine Bodenoberfläche der ersten Kontaktregion 8, eine Bodenoberfläche der Source-Region 7 und Seitenoberflächen der Source-Region 7 von der Halbleiterregion 6 vom p-Typ bedeckt. Die Breite der ersten Kontaktregion 8 in einer Richtung (Querrichtung, horizontale Richtung) entlang der Hauptoberfläche des Halbleitersubstrats beträgt beispielsweise 1,0 µm bis 1,5 µm.
  • Die Mehrzahl von Zelleinheiten 30, die aus der Halbleiterregion 6 vom p-Typ, der Source-Region 7 und der ersten Kontaktregion 8 bestehen, sind auf der oberen Oberfläche der epitaxialen Schicht 3 ausgebildet, und die Zelleinheiten 30 sind im Abstand voneinander angeordnet. Eine Gate-Elektrode 12 ist an einem Bereich der epitaxialen Schicht 3 so ausgebildet, dass sie sich zwischen benachbarten Zelleinheiten 30 befindet und ein Gate-Isolierfilm 11 dazwischen vorgesehen ist. Eine obere Oberfläche des Endbereichs des Gate-Isolierfilms 11 und die Oberflächen an der Seite und an der Oberseite der Gate-Elektrode 12 sind von einer Isolierzwischenschicht 13 bedeckt. Die erste Kontaktregion 8 und ein Bereich der Source-Region 7 an einer Öffnung, die in der Isolierzwischenschicht 13 zur Bedeckung der einzelnen Gate-Elektroden 12 ausgebildet ist, sind nicht vom Gate-Isolierfilm 11, der Gate-Elektrode 12 und der Isolierzwischenschicht 13 bedeckt. Mit anderen Worten, ein gestapelter Film, der aus dem Gate-Isolierfilm 11, der Gate-Elektrode 12 und der Isolierzwischenschicht 13 besteht, ist mit einer Öffnung (Durchgangsloch) versehen, die eine obere Oberfläche der Zelleinheit 30 erreicht, und die erste Kontaktregion 8 und die Source-Region 7 in einem Bodenbereich dieser Öffnung sind durch den gestapelten Film exponiert.
  • Eine Silicidschicht 25 ist über der Oberfläche des Bereichs der Source-Region 7 und der ersten Kontaktregion 8 ausgebildet, die durch den vorstehend beschriebenen gestapelten Film im Bodenbereich der Öffnung 15, d.h. ein Kontaktloch, in der Isolierzwischenschicht 13 innerhalb der aktiven Region 1C exponiert sind. Somit stehen die erste Kontaktregion 8 und die Source-Region 7 in Kontakt miteinander, und die Silicidschicht 25 ist über einer oberen Oberfläche der ersten Kontaktregion 8 und einer oberen Oberfläche der Source-Region 7 so ausgebildet, dass sie sich über einen Grenzbereich zwischen der ersten Kontaktregion 8 und der Source-Region 7 erstreckt. Die Silicidschicht 25 weist in der Draufsicht eine rechteckige Struktur auf und ist so angeordnet, dass sie einen Bereich der oberen Oberfläche der Source-Region 7 und die gesamte obere Oberfläche der ersten Kontaktregion 8 bedeckt.
  • Ein Kontaktstecker (leitender Verbindungsbereich) 18 ist in jede Öffnung 15 über der Silicidschicht 25 so eingebettet, dass ein Kontakt mit einem Bereich der Source-Region 7 und der ersten Kontaktregion 8 besteht. Die Mehrzahl der Kontaktstecker 18, die in die Mehrzahl der Öffnungen 15 eingebettet sind, sind integrierend mit einer Source-Verdrahtungselektrode 21, die an der Isolierzwischenschicht 13 ausgebildet ist, verbunden. Die Source-Verdrahtungselektrode 21 ist elektrisch an das Source-Pad 29 angeschlossen (vergleiche 1). Mit anderen Worten, die Source-Regionen 7 der Mehrzahl von MOSFETs, die im Halbleiterchip 1 ausgebildet sind, sind elektrisch parallel aneinander angeschlossen und ferner an das Source-Pad 29 angeschlossen. Dabei bildet eine obere Oberfläche der Source-Verdrahtungselektrode 21, die durch den nachstehend beschriebenen Passivierungsfilm 22 exponiert ist, das Source-Pad 29.
  • Der Bereich der Source-Region 7 und die erste Kontaktregion 8 sind elektrisch angeschlossen und stehen über die Silicidschicht 25 in ohmschem Kontakt mit dem Kontaktstecker 18. Somit sind der Bereich der Source-Region 7 und die erste Kontaktregion 8 über Leiter, wie die Silicidschicht 25, den Kontaktstecker 18 und die Source-Verdrahtungselektrode 21 an das Source-Pad 29 angeschlossen. Gleichermaßen ist ein Kontaktstecker an die Gate-Elektrode 12 in einem nicht dargestellten Bereich angeschlossen, und die Gate-Elektrode 12 ist elektrisch über diesen Kontaktstecker und eine Gate-Verdrahtungselektrode an das Gate-Pad 28 angeschlossen (vergleiche 1).
  • Die Isolierzwischenschicht 13 und die Source-Verdrahtungselektrode 21 innerhalb des Terminationsbereichs 1A sind mit dem Passivierungsfilm 22 bedeckt. Im Gegensatz dazu ist eine obere Oberfläche der Source-Verdrahtungselektrode 21 innerhalb der aktiven Region 1C durch den Passivierungsfilm 22 exponiert. Eine obere Oberfläche der Gate-Verdrahtungselektrode, die an die Gate-Elektrode 12 angeschlossen ist, ist durch den Passivierungsfilm 22 an einem Bereich einer Region (nicht dargestellt) der aktiven Region 1C exponiert und stellt das Gate-Pad 28 dar (1).
  • Der im Halbleiterchip der vorliegenden Ausführungsform ausgebildete MOSFET (Feldeffekttransistor vom MOS-Typ) weist mindestens die Gate-Elektrode 12, die Source-Region 7 und die Drain-Region 14 auf. Beim Betrieb des MOSFET wird eine vorgegebene Spannung an die Gate-Elektrode 12 zum Einschalten des MOSFET angelegt, so dass Strom vom Drain mit hohem Potential zur Source mit niedrigem Potential fließt. Ein Kanalbereich dieses MOSFET ist in einem oberen Bereich der Halbleiterregion 6 vom p-Typ ausgebildet. Mit anderen Worten, ein Strom zum Betrieb des MOSFET fließt aus der Drain-Verdrahtungselektrode 24, gelangt in einen Bereich in der Nähe des Gate-Isolierfilms 11 in der epitaxialen Schicht 3, passiert ferner eine Region direkt unterhalb der Gate-Elektrode 12 in der Halbleiterregion vom p-Typ in der Nähe der oberen Oberfläche der epitaxialen Schicht 3 und fließt zur Source-Region 7.
  • Die Halbleiterregion 4 vom p-Typ ist innerhalb der Terminationsregion 1A so ausgebildet, dass sie eine vorgegebene Tiefe in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 aufweist. Ferner ist die dritte Kontaktregion 10, bei der es sich um eine Halbleiterregion vom p+-Typ handelt, innerhalb der Terminationsregion 1A so ausgebildet, dass sie eine vorgegebene Tiefe in Bezug zur oberen Oberfläche der Halbleiterregion 4 vom p-Typ, die die obere Oberfläche der epitaxialen Schicht 3 darstellt, aufweist. Die dritte Kontaktregion 10 und die Halbleiterregion 4 vom p-Typ sind Halbleiterregionen, in die Verunreinigungen vom p-Typ (wie Aluminium (Al) oder Bor (B)) eingebaut sind. Die Konzentration an Verunreinigungen in der dritten Kontaktregion 10 ist größer als in der Halbleiterregion 4 vom p-Typ.
  • Die Halbleiterregion 4 vom p-Typ ist so ausgebildet, dass sie tiefer als die dritte Kontaktregion 10 ist, und die dritte Kontaktregion 10 ist in der Halbleiterregion 4 vom p-Typ ausgebildet. Mit anderen Worten, die Boden- und Seitenflächen der dritten Kontaktregion 10 sind mit der Halbleiterregion 4 vom p-Typ bedeckt. Dabei sind die Halbleiterregion 4 vom p-Typ und die dritte Kontaktregion 10, deren Tiefe geringer als die der Halbleiterregion 4 vom p-Typ ist, an der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der Terminationsregion 1A ausgebildet. Die Tiefe der dritten Kontaktregion 10 entspricht beispielsweise jeweils der Tiefe der ersten Kontaktregion 8 und der Source-Region 7.
  • Bei der dritten Kontaktregion 10 handelt es sich um eine Region, die ausgebildet ist, um ein Potential der Halbleiterregion 4 vom p-Typ zu fixieren und ein Potential der Halbleiterregion 4 vom p-Typ zuzuführen. Mit anderen Worten, durch Anlegen eines Potentials an die Halbleiterregion 4 vom p-Typ über die dritte Kontaktregion 10 ist es möglich, eine elektrische Felddichte an einem Endbereich, die beim Anlegen einer Rückwärtsspannung auftritt, abzuschwächen und eine hohe Durchbruchspannung des Halbleiterchips aufrechtzuerhalten. Hier wird eine Struktur, bei der die Halbleiterregion 4 vom p-Typ, d.h. die JTE-Region, ausgebildet ist, als ein Beispiel einer Terminationsstruktur des Halbleiterchips beschrieben. Jedoch kann es sich bei der Terminationsstruktur zur Abschwächung der elektrischen Felddichte des Halbleiterchips beispielsweise auch um eine FLR-Struktur (Field Limiting Ring) oder dergleichen mit einer Mehrzahl von Halbleiterregionen vom p-Typ, die in der Draufsicht Bauelementregionen umgeben, handeln.
  • Die Isolierzwischenschicht 13 ist über der epitaxialen Schicht 3 mit einem dazwischen liegenden Isolierfilm 26 ausgebildet, ausgenommen eine Region eines Bereichs einer oberen Oberfläche der dritten Kontaktregion 10 innerhalb der Terminationsregion 1A. Die Isolierzwischenschicht 13 und der isolierende Film 26 innerhalb der Terminationsregion 1A sind mit einer Öffnung (Durchgangsloch) 17 versehen, und ein Bereich der oberen Oberfläche der dritten Kontaktregion 10 ist durch die Isolierzwischenschicht 13 und den isolierenden Film 26 in einem Bodenbereich der Öffnung 17 exponiert.
  • Ein Kontaktstecker (leitender Verbindungsbereich) 20 ist in der Öffnung 17 in der Isolierzwischenschicht 13 innerhalb der Terminationsregion 1A eingebettet, und die Silicidschicht 25 ist über einer Bodenoberfläche der Öffnung 17 ausgebildet. Mit anderen Worten, die obere Oberfläche der dritten Kontaktregion 10 ist an den Kontaktstecker 20 im Bodenbereich der Öffnung 17 über die Silicidschicht 25 angeschlossen. Die dritte Kontaktregion 10 ist elektrisch an den Kontaktstecker 20 angeschlossen und steht über die Silicidschicht 25 in ohmschem Kontakt damit. Der Kontaktstecker 20 ist integrierend mit der Source-Verdrahtungselektrode 21 an der Isolierzwischenschicht 13 ausgebildet.
  • Nachstehend wird eine Struktur in der Nähe des Endbereichs der aktiven Region 1C, die in der mittleren Darstellung von 3 gezeigt ist, beschrieben. Eines der Hauptmerkmale der vorliegenden Ausführungsform besteht darin, dass die Halbleiterregion 9 vom p+-Typ innerhalb einer Region neben dem Endbereich der aktiven Region 1C so ausgebildet ist, dass sie eine vorgegebene Tiefe in Bezug auf die obere Oberfläche der epitaxialen Schicht 3 aufweist. Dabei ist die Halbleiterregion 5 vom p-Typ an der oberen Oberfläche der epitaxialen Schicht 3 in der Nähe des Endbereichs der aktiven Region 1C ausgebildet, und die Halbleiterregion 9 vom p+-Typ ist an der oberen Oberfläche der Halbleiterregion 5 vom p-Typ innerhalb der Defektelektronen-Ausflussregion 1B neben dem Endbereich der aktiven Region 1C ausgebildet. Mit anderen Worten, die Boden- und Seitenflächen der Halbleiterregion 9 vom p+-Typ sind mit der Halbleiterregion 5 vom p-Typ bedeckt.
  • Die Defektelektronen-Ausflussregion 1B stellt eine rahmenartige Region dar, die in der Draufsicht die einzelnen aktiven Regionen 1C, die auf der Hauptoberfläche des Halbleiterchips vorliegen, umgibt. Gleichermaßen handelt es sich bei der Halbleiterregion 9 vom p+-Typ um eine rahmenartige Region, die in der Draufsicht die einzelnen aktiven Regionen 1C umgibt. Die Tiefe der Halbleiterregion 9 vom p+-Typ entspricht der Tiefe der ersten Kontaktregion 8 und der Tiefe der dritten Kontaktregion 10. Mit anderen Worten, die Halbleiterregion 9 vom p+-Typ ist geringer als die Tiefe der Halbleiterregionen 5 und 6 vom p-Typ. Die Halbleiterregion 9 vom p+-Typ ist im Abstand von der ersten Kontaktregion 8 und der Source-Region 7 innerhalb der aktiven Region 1C ausgebildet. Ferner ist die Halbleiterregion 9 vom p+-Typ im Abstand von der Halbleiterregion 4 vom p-Typ und der dritten Kontaktregion 10 ausgebildet. Die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ sind Halbleiterregionen, in die Verunreinigungen vom p-Typ (wie Aluminium (Al) oder Bor (B)) eingebaut sind.
  • Die Halbleiterregionen 5 und 6 vom p-Typ weisen untereinander die gleichen Konzentrationen an Verunreinigungen auf. Die Tiefe der Halbleiterregion 4 vom p-Typ beträgt beispielsweise mehr als 0,5 µm und ist weniger oder gleich 2,0 µm. Ferner liegt die Tiefe der einzelnen Halbleiterregionen 5 und 6 vom p-Typ beispielsweise im Bereich von 0,5 µm bis 1,5 µm. Jedoch ist die Tiefe der Halbleiterregion 4 vom p-Typ größer als die Tiefe der Halbleiterregionen 5 und 6 vom p-Typ. Dabei spielt die Halbleiterregion 4 vom p-Typ, bei der es sich um eine Terminationsregion handelt, eine Rolle bei der Abschwächung der elektrischen Felddichte am Randbereich (Endregion) des Halbleiterchips und bei der Aufrechterhaltung einer hohen Durchbruchspannung. Um eine derartige Wirkung auszuüben, muss die Halbleiterregion 4 vom p-Typ tiefer ausgebildet sein als die Halbleiterregionen 5 und 6 vom p-Typ.
  • Die Breite der einzelnen Seiten der Halbleiterregion vom p+-Typ in Querrichtung, d.h. die Breite in seitlicher Richtung, beträgt mehr als 1,5 µm und weniger oder gleich 10 µm. Dabei ist die minimale Breite der Halbleiterregion 9 vom p+-Typ größer als die Breite der ersten Kontaktregion 8. Eine Zunahme der Breite der Halbleiterregion 9 vom p+-Typ erhöht auf diese Weise den Wirkungsgrad des Ausfließens der Defektelektronen durch die Halbleiterregion 9 vom p+-Typ. Sofern die Breite der Halbleiterregion 9 vom p+-Typ geringer oder gleich 10 µm ist, kann verhindert werden, dass die Region zwischen den aktiven Regionen 1C zunimmt. Dabei kann verhindert werden, dass eine Fläche der aktiven Region 1C abnimmt, und es kann verhindert werden, dass die Fläche des Halbleiterchips zunimmt.
  • Die Verunreinigungskonzentration der ersten Kontaktregion 8, der dritten Kontaktregion 10 und der Halbleiterregion 9 vom p+-Typ ist jeweils größer als die Verunreinigungskonzentration der Halbleiterregionen 4 bis 6 vom p-Typ. Die Konzentration an Verunreinigungen vom p-Typ der einzelnen Halbleiterregionen 3 bis 5 vom p-Typ beträgt beispielsweise 1×1016 cm-3 bis 1×1019 cm-3. Die Konzentration an Verunreinigungen vom p-Typ der ersten Kontaktregion 8, der dritten Kontaktregion 10 und der Halbleiterregion 9 vom p+-Typ beträgt beispielsweise jeweils 1×1018 cm-3 bis 1×1020 cm-3. Ferner liegt die Tiefe der ersten Kontaktregion 8, der dritten Kontaktregion 10 und der Halbleiterregion 9 vom p+-Typ jeweils im Bereich von 0,05 µm bis 1,0 µm.
  • Der kürzeste Abstand zwischen der Halbleiterregion 9 vom p+-Typ und der ersten Kontaktregion 8 innerhalb der aktiven Region 1C beträgt 2,0 µm bis 20 µm. Dies bedeutet, dass es sich beim kürzesten Abstand um den Abstand zwischen der Halbleiterregion 9 vom p+-Typ und der ersten Kontaktregion 8 am Endbereich der aktiven Region 1C handelt. Es ist technisch schwierig, diese Halbleiterregionen in einem Abstand von weniger als 2,0 µm auszubilden. Ein Versuch, die Halbleiterregionen in einem Abstand von weniger als 2,0 µm auszubilden, verursacht möglicherweise einen Kurzschluss zwischen den Halbleiterregionen. Ferner können, sofern der Abstand zwischen diesen Halbleiterregionen 20 µm oder weniger beträgt, die Halbleiterregionen 9 vom p+-Typ ohne Vergrößerung des Abstands zwischen den aktiven Regionen 1C an der oberen Oberfläche des Halbleiterchips ausgebildet werden. Wenn ferner der Abstand zwischen diesen Halbleiterregionen mehr als 20 µm beträgt, ist es schwierig, dass die im Halbleitersubstrat in der Nähe des Endbereichs der aktiven Region 1C angesammelten Defektelektronen durch die Halbleiterregion 9 vom p+-Typ ausfließen.
  • Die Halbleiterregion 5 vom p-Typ ist kontinuierlich, ausgehend vom Inneren der aktiven Region 1C, ausgebildet und erstreckt sich durch die Defektelektronen-Ausflussregion 1B. Die Halbleiterregion 5 vom p-Typ innerhalb der aktiven Region 1C stellt die Halbleiterregion 6 vom p-Typ dar. Wie nachstehend ausgeführt, handelt es sich bei der Halbleiterregion 9 vom p+-Typ um eine Kontaktregion, die zum Ausfließen der Defektelektronen ausgebildet ist, die sich am Rand der aktiven Region 1C während des Erholungsvorgangs der Body-Diode mit dem MOSFET angesammelt haben.
  • Die Gate-Elektrode 12 und die Isolierzwischenschicht 13 sind an der oberen Oberfläche der epitaxialen Schicht 3 zwischen dem Endbereich der aktiven Region 1C und dem Ende der Zelleinheit 30 unter der Mehrzahl von Zelleinheiten 30, die innerhalb der aktiven Region 1C mittels des Gate-Isolierfilms 11 angeordnet sind, ausgebildet. Der Gate-Isolierfilm 11, die Gate-Elektrode 12 und die Isolierzwischenschicht 13 sind kontinuierlich, ausgehend vom Innern der aktiven Region 1C, ausgebildet und erstrecken sich durch einen Bereich der Defektelektronen-Ausflussregion 1B, und die Gate-Elektrode 12 endet innerhalb der Defektelektronen-Ausflussregion 1B. Die Halbleiterregion 9 vom p+-Typ ist in der Draufsicht außerhalb der aktiven Region 1C und der Gate-Elektrode 12 ausgebildet. Mit anderen Worten, die Halbleiterregion 9 vom p+-Typ und die Gate-Elektrode 12 sind im Abstand voneinander angeordnet und überlappen sich in der Draufsicht nicht.
  • Mit anderen Worten, die Halbleiterregion 9 vom p+-Typ ist nicht direkt unter der Gate-Elektrode 12 ausgebildet. Der Grund hierfür ist, dass es sich bei der Region, in der die Halbleiterregion 9 vom p+-Typ ausgebildet ist, um eine Region mit hoher Konzentration handelt, in der eine große Anzahl von Verunreinigungen vom p-Typ in der oberen Oberfläche der epitaxialen Schicht 3 eingebaut ist, wodurch die Morphologie der oberen Oberfläche der epitaxialen Schicht 3 beeinträchtigt wird und somit verhindert werden muss, dass die Zuverlässigkeit des Gate-Isolierfilms 11, der auf dieser oberen Oberfläche ausgebildet ist, beeinträchtigt wird. Mit anderen Worten, die obere Oberfläche der Halbleiterregion 9 vom p+-Typ unterliegt einer Schädigung durch die Ionenimplantation und ist rauer als die obere Oberfläche der Halbleiterregion 5 vom p-Typ, bei der es sich um eine Region mit geringer Konzentration am Rand der Halbleiterregion 9 vom p+-Typ handelt. Wenn somit die Gate-Elektrode 12 an der oberen Oberfläche der Halbleiterregion 9 vom p+-Typ mittels des Gate-Isolierfilms 11 ausgebildet wird, nimmt die Zuverlässigkeit des Gate-Isolierfilms 11 im Vergleich zu dem Fall ab, bei dem die Gate-Elektrode 12 auf der oberen Oberfläche der Halbleiterregion 5 vom p-Typ mittels des Gate-Isolierfilms 11 ausgebildet ist.
  • Aus diesem Grund ist die Gate-Elektrode 12 nicht direkt oberhalb der Halbleiterregion 9 vom p+-Typ ausgebildet. Somit kann das Auftreten eines dielektrischen Durchbruchs zwischen der Halbleiterregion 9 vom p+-Typ und der Gate-Elektrode 12 verhindert werden. Dadurch lässt sich die Zuverlässigkeit des Siliciumcarbid-Halbleiterbauelements verbessern.
  • Eine Öffnung (Durchgangsloch) 16, die die Isolierzwischenschicht 13 durchdringt, ist direkt über der Halbleiterregion 9 vom p+-Typ innerhalb der Defektelektronen-Ausflussregion 1B ausgebildet. Bei der Öffnung 15 handelt es sich in der Draufsicht um ein inselartiges Loch, wobei es sich bei den Öffnungen 16 und 17 in einer senkrecht zur Zeichnungsebene von 3 verlaufenden Richtung um einen Graben handelt. Von den Seitenflächen der Öffnung 16 wird die Seitenfläche, die näher an der aktiven Region 1C liegt, vom Gate-Isolierfilm 11 und der Isolierzwischenschicht 13, die mittels dieses Gate-Isolierfilms 11 ausgebildet ist, gebildet, und die Seitenfläche, die der aktiven Region 1C zugewandt ist, wird durch den Isolierfilm 26 und die Isolierzwischenschicht 13, die über dem Isolierfilm 26 ausgebildet ist, gebildet. Mit anderen Worten, die Gate-Elektrode 12 ist nicht zu den Seitenflächen der Öffnung 16 exponiert, und die Isolierzwischenschicht 13 ist zwischen der Gate-Elektrode 12 und der Öffnung 16 angeordnet.
  • Ein Teil der oberen Oberfläche der Halbleiterregion 9 vom p+-Typ ist durch die Isolierzwischenschicht 13, den Gate-Isolierfilm 11 und den Isolierfilm 26 in einem Bodenbereich der Öffnung 16 exponiert. Ein Kontaktstecker (leitender Verbindungsbereich) 19 ist in die Öffnung 16 eingebettet, und die Silicidschicht 25 ist über einer Bodenfläche der Öffnung 16 ausgebildet. Mit anderen Worten, die obere Oberfläche der Halbleiterregion 9 vom p+-Typ ist über die Silicidschicht 25 mit dem Kontaktstecker 19 im Bodenbereich der Öffnung 16 verbunden. Die Halbleiterregion 9 vom p+-Typ ist elektrisch über die Silicidschicht 25 an den Kontaktstecker 19 angeschlossen und befindet sich mit diesem in ohmschem Kontakt. Der Kontaktstecker 19 ist integral mit der Source-Verdrahtungselektrode 21, die auf der Isolierzwischenschicht 13 ausgebildet ist, verbunden.
  • Die Kontaktstecker 18, 19 und 20 und die Source-Verdrahtungselektrode 21 sind integral miteinander verbunden und aus einem einzigen Metallfilm hergestellt. Daher ist die erste Kontaktregion 8 elektrisch mit dem Source-Pad 29 (vergleiche 1) über die Silicidschicht 25, den Kontaktstecker 18 und die Source-Verdrahtungselektrode 21 verbunden. Gleichermaßen ist die Halbleiterregion 9 vom p+-Typ über die Silicidschicht 25, den Kontaktstecker 19 und die Source-Verdrahtungselektrode 21 elektrisch an das Source-Pad 29 angeschlossen. Gleichermaßen ist die dritte Kontaktregion 10 über die Silicidschicht 25, den Kontaktstecker 20 und die Source-Verdrahtungselektrode 21 elektrisch an das Source-Pad 29 angeschlossen.
  • 4 ist ein Schaltplan des erfindungsgemäßen SiC-MOSFETs. Wie in 4 dargestellt, weist das SiC-MOSFET 301 die Body-Diode 302 auf, die antiparallel zwischen einer Source und einem Drain angeschlossen ist. Dabei handelt es sich beim SiC-MOSFET 301 um ein Bauelement, durch das in eingeschaltetem Zustand ein Strom in Vorwärtsrichtung vom Drain zur Source fließt. Andererseits ist eine Anode der Body-Diode 302 an die Source des SiC-MOSFETs 301 angeschlossen, und eine Kathode der Body-Diode 302 ist an den Drain des SiC-MOSFETs 301 angeschlossen. Mit anderen Worten, der SiC-MOSFET 301 und die Body-Diode 302 sind parallel so angeschlossen, dass die Richtung, in der ein Strom durch die Body-Diode 302 fließt, und die Richtung, in der ein Strom durch den SiC-MOSFET 301 fließt, einander entgegengesetzt sind. Ein derartiger Anschluss wird als „antiparallel“ bezeichnet.
  • Dabei bezieht sich die Body-Diode des MOSFETs auf einen p-n-Übergangsbereich beispielsweise zwischen der Halbleiterregion 6, die an die erste Kontaktregion 8 vom p+-Typ angeschlossen ist, und der epitaxialen Schicht 3 vom n-Typ gemäß Darstellung in 3. Ferner bezieht sich eine Body-Diode innerhalb der Terminationsregion 1A auf einen p-n-Übergangsbereich beispielsweise zwischen der Halbleiterregion 4 vom p-Typ, die an die dritte Kontaktregion 10 vom p+-Typ angeschlossen ist, und der epitaxialen Schicht 3 vom n-Typ. Ferner bezieht sich eine Body-Diode innerhalb der Defektelektronen-Ausflussregion 1B auf einen p-n-Übergangsbereich beispielsweise zwischen der Halbleiterregion 5 vom p-Typ, die an die Halbleiterregion 9 vom p+-Typ angeschlossen ist, und der epitaxialen Schicht 3 vom n-Typ. Mit anderen Worten, eine Schicht vom p-Typ, die von der Halbleiterregion 9 vom p+-Typ und der Halbleiterregion 5 vom p-Typ gebildet wird, und eine Schicht vom n-Typ, die von der epitaxialen Schicht 3 vom n-Typ und dem SiC-Substrat 2 gebildet wird, stellen die Body-Diode dar.
  • Verfahren zur Herstellung des Siliciumcarbid-Halbleiterbauelements
  • Nachstehend wird ein Verfahren zur Herstellung des Siliciumcarbid-Halbleiterbauelements gemäß der vorliegenden Ausführungsform in der Reihenfolge der einzelnen Stufen unter Bezugnahme auf die 5 bis 14 beschrieben. Bei den einzelnen 5 bis 14 handelt es sich um Querschnittansichten zur Darstellung der Stufen zur Herstellung des Siliciumcarbid-Halbleiterbauelements gemäß der vorliegenden Ausführungsform. Die linke Darstellung in den 5 bis 14 zeigt jeweils einen Querschnitt der Terminationsregion 1A, bei der es sich um eine periphere Region des Siliciumcarbid-Halbleiterbauelements handelt. Die mittlere Darstellung zeigt Querschnittansichten des Endbereichs der aktiven Region 1C, in dem MOSFETs und die Defektelektronen-Ausflussregion 1B ausgebildet sind. Die rechte Darstellung zeigt jeweils einen Querschnitt des Mittelbereichs der aktiven Region 1C.
  • Zunächst wird gemäß Darstellung in 5 das SiC-Substrat 2 vom n+-Typ hergestellt. Verunreinigungen vom n-Typ in relativ hoher Konzentration werden in das SiC-Substrat 2 implantiert. Bei den Verunreinigungen vom n-Typ handelt es sich beispielsweise um Stickstoff (N). Die Konzentration dieser Verunreinigungen vom n-Typ beträgt beispielsweise 1×1017 cm-3 bis 1×1019 cm-3. Bei einer Hauptoberfläche des SiC-Substrats 2 handelt es sich beispielsweise um eine {0001}-Ebene.
  • Sodann wird die epitaxiale Schicht 3, bei der es sich um eine SiC-Halbleiterschicht vom n--Typ handelt, über der Hauptoberfläche des SiC-Substrats 2 durch epitaxiales Wachsen gebildet. Verunreinigungen vom n-Typ (wie Stickstoff (N)) mit einer im Vergleich zum SiC-Substrat geringeren Konzentration an Verunreinigungen werden in die epitaxiale Schicht 3 implantiert. Die Verunreinigungskonzentration der epitaxialen Schicht 3 hängt vom Sollwert der Durchbruchspannung des Bauelements ab und liegt beispielsweise im Bereich von 1×1014 cm-3 bis 1×1017 cm-3. Ferner beträgt die Dicke der epitaxialen Schicht 3 beispielsweise 3 µm bis 80 µm.
  • Anschließend wird gemäß Darstellung in 6 eine Maske 31 auf der oberen Oberfläche der epitaxialen Schicht 3 gebildet. Bei der Maske 31 handelt es sich um einen Film zur Exposition eines Bereichs der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der Terminationsregion 1A. Mit anderen Worten, die Maske 31 bedeckt die aktive Region 1C und die gesamte Ausflussregion 1B. Die Dicke der Maske 31 beträgt beispielsweise etwa 0,5 µm bis 5,0 µm. Als Material für die Maske 31 wird beispielsweise SiO2 (Siliciumdioxid), ein Photoresist oder dergleichen verwendet.
  • Anschließend werden Verunreinigungen vom p-Typ (wie Aluminium (Al)) durch Ionenimplantation in die obere Oberfläche der epitaxialen Schicht 3, auf der die Maske 31 gebildet ist, implantiert. Dabei wird die Halbleiterregion 4 vom p-Typ, bei der es sich um eine Halbleiterregion vom p-Typ in einem kristallinen Zustand handelt, auf der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der Terminationsregion 1A gebildet. Die Tiefe der Halbleiterregion 4 vom p-Typ in Bezug auf die obere Oberfläche der epitaxialen Schicht 3 beträgt beispielsweise mehr als 0,5 µm und ist kleiner oder gleich 2,0 µm. Ferner beträgt die Verunreinigungskonzentration der Halbleiterregion 4 vom p-Typ beispielsweise 1×1016 cm-3 bis 5×1019 cm-3.
  • Anschließend wird gemäß Darstellung in 7 nach Entfernen der Maske 31 eine Maske 32 auf der oberen Oberfläche der epitaxialen Schicht 3 gebildet. Bei der Maske 32 handelt es sich um einen Film zur Exposition einer Mehrzahl von Bereichen der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C. Die Dicke der Maske 32 beträgt beispielsweise etwa 1,0 µm bis 5,0 µm. Als Material für die Maske 32 werden beispielsweise SiO2, ein Photoresist oder dergleichen verwendet. Bei der Maske 32 handelt es sich um einen Film zum Abdecken der Terminationsregion 1A, zur Exposition der Defektelektronen-Ausflussregion 1B und zur Exposition der Mehrzahl von Bereichen innerhalb der aktiven Region 1C.
  • Anschließend werden Verunreinigungen vom p-Typ (wie Aluminium (Al)) durch Ionenimplantation in die obere Oberfläche der epitaxialen Schicht 3, auf der die Maske 32 ausgebildet ist, eingebracht. Dabei wird die Mehrzahl von Halbleiterregionen 6 vom p-Typ, bei denen es sich um Body-Regionen (Muldenregionen) handelt, auf der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C gebildet, und die Halbleiterregion 5 vom p-Typ, bei der es sich um eine Body-Region handelt, wird auf der oberen Oberfläche der epitaxialen Schicht 3 so gebildet, dass sie sich vom Endbereich der aktiven Region 1C durch die Defektelektronen-Ausflussregion 1B erstreckt. Die Tiefe der einzelnen Halbleiterregionen 5 und 6 vom p-Typ in Bezug auf die obere Oberfläche der epitaxialen Schicht 3 beträgt beispielsweise etwa 0,5 µm bis 1,5 µm. Ferner beträgt die Verunreinigungskonzentration der Halbleiterregion 6 vom p-Typ beispielsweise 1×1016 cm-3 bis 1×1019 cm-3. Die Tiefe der einzelnen Halbleiterregionen 5 und 6 vom p-Typ ist geringer als die Tiefe der Halbleiterregion 4 vom p-Typ. Ferner weist die Halbleiterregion 5 vom p-Typ ein rahmenartiges Muster auf, das in der Draufsicht die aktive Region 1C umgibt. Es ist darauf hinzuweisen, dass die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 6 vom p-Typ innerhalb der aktiven Region 1C untereinander integrale Bestandteile darstellen.
  • Anschließend wird gemäß Darstellung in 8 nach Entfernen der Maske 32 eine Maske 33 auf der oberen Oberfläche der epitaxialen Schicht 3 gebildet. Die Dicke der Maske 33 beträgt beispielsweise etwa 0,5 µm bis 2,0 µm. Als Material für die Maske 33 werden beispielsweise SiO2, ein Photoresist oder dergleichen verwendet. Bei der Maske 33 handelt es sich um einen Film zum Bedecken der Terminationsregion 1A und der Defektelektronen-Ausflussregion 1B und zur Exposition einer Mehrzahl von Bereichen innerhalb der aktiven Region 1C.
  • Anschließend werden Verunreinigungen vom n-Typ (zum Beispiel Stickstoff (N)) durch Ionenimplantation in die obere Oberfläche der epitaxialen Schicht 3, auf der die Maske 33 ausgebildet ist, implantiert. Dabei wird die Mehrzahl von Source-Regionen 7, bei denen es sich um Halbleiterregionen vom n+-Typ handelt, auf der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C gebildet. Die Konzentration an Verunreinigungen vom n-Typ der einzelnen Source-Regionen 7 beträgt beispielsweise 1×1018 cm-3 bis 1×1021 cm-3. Die einzelnen Source-Regionen 7 sind in der Draufsicht in einem Mittelbereich der Halbleiterregion 6 vom p-Typ gebildet. Die Tiefe der einzelnen Source-Regionen 7 in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 beträgt beispielsweise etwa 0,05 µm bis 1,0 µm.
  • Anschließend wird gemäß Darstellung in 9 nach Entfernen der Maske 33 eine Maske 34 auf der oberen Oberfläche der epitaxialen Schicht 3 gebildet. Die Dicke der Maske 34 beträgt beispielsweise etwa 0,5 µm bis 2,0 µm. Als Material für die Maske 34 werden beispielsweise SiO2, ein Photoresist oder dergleichen verwendet. Bei der Maske 34 handelt es sich um einen Film zur Exposition von Bereichen der Terminationsregion 1A, der Defektelektronen-Ausflussregion 1B und der aktiven Region 1C. Ein Mittelbereich der oberen Oberfläche der Source-Region 7 innerhalb der aktiven Region 1C wird im Bodenbereich einer Öffnung in der Maske 34 exponiert. Endbereiche der oberen Oberfläche der Source-Region 7, die den Mittelbereich umgeben, sind mit der Maske 34 bedeckt.
  • Anschließend werden Verunreinigungen vom p-Typ (wie Aluminium (Al)) durch Ionenimplantation in die epitaxiale Schicht 3, auf der die Maske 34 gebildet ist, eingebracht. Dabei wird die Mehrzahl von ersten Kontaktregionen 8, bei denen es sich um Halbleiterregionen vom p+-Typ handelt, an der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C gebildet, die dritte Kontaktregion 10, bei der es sich um eine Halbleiterregion vom p+-Typ handelt, auf der oberen Oberfläche der Halbleiterregion 4 vom p-Typ innerhalb der Terminationsregion 1A gebildet, und die Halbleiterregion 9 vom p+-Typ auf der oberen Oberfläche der Halbleiterregion 5 vom p-Typ innerhalb der Defektelektronen-Ausflussregion 1B gebildet.
  • Die Halbleiterregion 9 vom p+-Typ weist ein rahmenförmiges Muster auf, das die aktive Region 1C umgibt. Die erste Kontaktregion 8 ist in der Draufsicht jeweils in einem Mittelbereich der einzelnen Source-Regionen 7 ausgebildet. Die dritte Kontaktregion 10 ist auf der oberen Oberfläche der Halbleiterregion 4 vom p-Typ ausgebildet. Die Tiefe der Halbleiterregion 9 vom p+-Typ, der ersten Kontaktregion 8 und der dritten Kontaktregion 10 in Bezug zur oberen Oberfläche der epitaxialen Schicht 3 beträgt beispielsweise etwa 0,05 µm bis 1,0 µm. Dabei ist die Tiefe der Halbleiterregion 9 vom p+-Typ, der ersten Kontaktregion 8 und der dritten Kontaktregion 10 jeweils geringer als die Tiefe der Halbleiterregionen 4 bis 6 vom p-Typ.
  • Die Konzentration an Verunreinigungen vom p-Typ in der Halbleiterregion 9 vom p+-Typ, in der ersten Kontaktregion 8 und in der dritten Kontaktregion 10 beträgt jeweils beispielsweise 1×1018 cm-3 bis 1×1021 cm-3. Speziell beträgt diese Konzentration 1×1020 cm-3.
  • Anschließend wird gemäß Darstellung in 10 nach Entfernen der Maske 34 eine Maske 35, die als Schutzfilm dient, auf der oberen Oberfläche der epitaxialen Schicht 3 ausgebildet. Sodann werden Verunreinigungen vom n-Typ (wie Stickstoff (N)) durch Ionenimplantation auf die rückwärtige Oberfläche des SiC-Substrats 2 eingebracht. Dabei wird die Drain-Region 14, bei der es sich um eine Halbleiterregion vom n+-Typ handelt, auf der rückwärtigen Oberfläche des SiC-Substrats 2 gebildet. Die Verunreinigungskonzentration der Drain-Region 14 beträgt 1×1019 cm-3 bis 1×1021 cm-3. Die Tiefe der Drain-Region 14 in Bezug zur rückwärtigen Oberfläche des SiC-Substrats 2 beträgt beispielsweise etwa 0,05 µm bis 2,0 µm.
  • Anschließend wird (nicht dargestellt) die gesamte Maske entfernt und ein Kohlenstofffilm wird unter Anwendung beispielsweise eines plasmaverstärkten CVD-Verfahrens (chemische Abscheidung aus der Dampfphase) aufgebracht, um jeweils die obere Oberfläche der epitaxialen Schicht 3 und die rückwärtige Oberfläche des SiC-Substrats 2 zu bedecken. Die Dicke des Kohlenstofffilms beträgt beispielsweise etwa 0,03 µm bis 0,05 µm. Anschließend wird eine Wärmebehandlung bei einer Temperatur von 1500°C oder mehr für etwa 2 bis 3 Minuten vorgenommen. Dabei wird eine Aktivierung der durch Ionenimplantation in die obere Oberfläche der epitaxialen Schicht 3 und die rückwärtige Oberfläche des SiC-Substrats 2 eingebrachten Verunreinigungen vorgenommen. Anschließend wird der vorstehend beschriebene Kohlenstofffilm beispielsweise durch ein plasmaverstärktes Verfahren entfernt.
  • Anschließend wird gemäß Darstellung in 11 nach Bildung des Isolierfilms 26 und eines Poly-Si-(Silicium)-Films vom n-Typ auf der oberen Oberfläche der epitaxialen Schicht 3 in der angegebenen Reihenfolge eine Maske 36 auf dem Poly-Si-Film gebildet. Der Isolierfilm 26 und der Poly-Si-Film werden beispielsweise durch ein CVD-Verfahren gebildet. Die Maske 36 wird zwischen ersten Kontaktregionen 8 in der oberen Oberfläche der epitaxialen Schicht 3 innerhalb der aktiven Region 1C gebildet. Die Maske 36, die kontinuierlich vom Inneren der aktiven Region 1C gebildet ist, wird innerhalb der Defektelektronen-Ausflussregion 1B gebildet. Jedoch ist die Maske 36 in der Draufsicht im Abstand von der Halbleiterregion 9 von p+-Typ angeordnet, und die Maske 36 und die Halbleiterregion 9 vom p+-Typ überlappen sich gegenseitig nicht. Mit anderen Worten, die Maske 36 innerhalb der Defektelektronen-Ausflussregion 1B wird zwischen der Halbleiterregion 9 vom p+-Typ und der aktiven Region 1C gebildet. Die Maske 36 wird in der Draufsicht nicht innerhalb der Terminationsregion 1A gebildet.
  • Anschließend wird der Poly-Si-Film durch ein Trockenätzverfahren unter Verwendung der Maske 36 bearbeitet. Dabei wird die Gate-Elektrode 12, die aus dem Poly-Si-Film besteht, innerhalb der aktiven Region 1C und eines Bereichs der Defektelektronen-Ausflussregion 1B gebildet. Die Dicke des Isolierfilms 26 beträgt beispielsweise etwa 0,05 µm bis 0,15 µm. Die Dicke der Gate-Elektrode 12 beträgt beispielsweise etwa 0,2 µm bis 0,5 µm. Der gesamte Poly-Si-Film innerhalb der Terminationsregion 1A wird entfernt, so dass eine obere Oberfläche des Isolierfilms 26 exponiert ist. Der gesamte Poly-Si-Film direkt über der Halbleiterregion 9 vom p+-Typ wird entfernt und auf diesem Bereich wird keine Gate-Elektrode 12 gebildet.
  • Nachstehend wird gemäß Darstellung in 12 nach Entfernen der Maske 36 die Isolierzwischenschicht 13 auf der oberen Oberfläche der epitaxialen Schicht 3 beispielsweise durch ein plasmaverstärktes CVD-Verfahren gebildet, um die Gate-Elektrode 12 und den Isolierfilm 26 zu bedecken. Sodann werden die Isolierzwischenschicht 13 und der Isolierfilm 26 durch ein Trockenätzverfahren unter Verwendung einer Maske 37 so bearbeitet, dass die obere Oberfläche der epitaxialen Schicht 3 exponiert ist. Dabei wird der Gate-Isolierfilm 11, der aus dem Isolierfilm 26 besteht, direkt unter der Gate-Elektrode 12 und der Isolierzwischenschicht 13 innerhalb der aktiven Region 1C gebildet.
  • Durch das vorstehend beschriebene Ätzverfahren wird die Öffnung 15, die eine obere Oberfläche jeweils eines Bereichs der Source-Region 7 und der ersten Kontaktregion 8 exponiert, in der Isolierzwischenschicht 13 innerhalb der aktiven Region 1C gebildet. Ferner wird durch das vorstehend beschriebene Ätzverfahren die Öffnung 16, die einen Bereich der oberen Oberfläche der Halbleiterregion 9 vom p+-Typ exponiert, in der Isolierzwischenschicht 13 innerhalb der Defektelektronen-Ausflussregion 1B gebildet, und die Öffnung 17, die einen Bereich der oberen Oberfläche der dritten Kontaktregion 10 im Bodenbereich der Öffnung 17 exponiert, wird in der Isolierzwischenschicht 13 innerhalb der Terminationsregion 1A gebildet. Ferner wird eine Öffnung (nicht dargestellt), die die Gate-Elektrode 12 erreicht, ebenfalls bei diesem Verfahren gebildet.
  • Auf diese Weise wird die Mehrzahl von Zelleinheiten 30, die jeweils als die kleinste Struktureinheit eines einzelnen MOSFET dienen, innerhalb der aktiven Region 1C gebildet. Die in 13 dargestellten Zelleinheiten weisen die Halbleiterregion 6 vom p-Typ, die Source-Region 7 und die erste Kontaktregion 8 nebeneinander auf, und die Gate-Elektrode 12 ist direkt oberhalb eines Bereichs der Halbleiterregion 6 vom p-Typ über den Gate-Isolierfilm 11 ausgebildet.
  • Anschließend wird, wie in 13 gezeigt, nach Entfernung der Maske 37 die Silicidschicht 25 über dem Bodenbereich der Öffnung 15 innerhalb der aktiven Region 1C, dem Bodenbereich der Öffnung 16 innerhalb der Defektelektronen-Ausflussregion 1B und der Bodenoberfläche der Öffnung 17 innerhalb der Terminationsregion 1A gebildet. Bei der Bildung der Silicidschicht 25 wird zunächst ein erster Metallfilm (wie ein Nickel(Ni)-Film) beispielsweise durch ein Zerstäubungsverfahren abgeschieden, um die exponierte obere Oberfläche der epitaxialen Schicht 3 zu bedecken. Die Dicke des ersten Metallfilms beträgt beispielsweise etwa 0,05 µm. Anschließend wird eine Silicidierungswärmebehandlung bei einer Temperatur von 600°C bis 1000°C so durchgeführt, dass der erste Metallfilm und die epitaxiale Schicht 3 im Bodenbereich der einzelnen Öffnungen 15 bis 17 unter Bildung der Silicidschicht 25 reagieren, die beispielsweise aus Nickelsilicid (NiSi) besteht.
  • Nachstehend werden gemäß Darstellung in 14 ein zweiter Metallfilm (z.B. ein Titan (Ti)-Film), ein Titannitrid (TiN)-Film und ein Aluminium (Al)-Film) über die Isolierzwischenschicht 13 in der angegebenen Reihenfolge gestapelt, um die einzelnen Öffnungen 15 bis 17 und die Öffnung (nicht abgebildet), die die Gate-Elektrode 12 erreicht, aufzufüllen. Die bevorzugte Dicke des Aluminium (Al)-Films ist beispielsweise größer oder gleich 1,0 µm. Anschließend wird der gestapelte Film, der aus dem vorstehend beschriebenen zweiten Metallfilm, dem Titannitridfilm und dem Aluminiumfilm besteht, zur Bildung der Kontaktstecker 18, 19 und 20, der Source-Verdrahtungselektrode 21 und der Gate-Verdrahtungselektrode (nicht abgebildet), die vom gestapelten Film gebildet werden, bearbeitet.
  • Die Source-Verdrahtungselektrode 21 und die Gate-Verdrahtungselektrode werden vom vorstehend beschriebenen gestapelten Film, der über der Isolierzwischenschicht 13 ausgebildet ist, gebildet, der Kontaktstecker 18 wird durch den vorstehend beschriebenen gestapelten Film, der in die Öffnung 15 gefüllt ist, gebildet, und der Kontaktstecker 20 wird durch den vorstehend beschriebenen gestapelten Film, der in die Öffnung 17 gefüllt ist, gebildet. Die Source-Verdrahtungselektrode 21 wird elektrisch an die erste Kontaktregion 8, die Halbleiterregion 9 vom p+-Typ und die dritte Kontaktregion 10 über die Silicidschicht 25 angeschlossen und steht mit diesen in ohmschem Kontakt. Ferner wird die Gate-Verdrahtungselektrode, die nicht abgebildet ist, elektrisch an die Gate-Elektrode 12 angeschlossen.
  • Anschließend wird ein Isolierfilm, der aus einem SiO2-Film oder einem Polyimidfilm besteht, so ausgebildet, dass er die Gate-Verdrahtungselektrode und die Source-Verdrahtungselektrode 21 bedeckt, und der Isolierfilm wird zur Bildung des Passivierungsfilms 22 bearbeitet. Der Passivierungsfilm 22 bedeckt einen Bereich der Terminationsregion 1A und ist in der Defektelektronen-Ausflussregion 1B und der aktiven Region 1C offen.
  • Anschließend wird ein dritter Metallfilm über der rückwärtigen Oberfläche des SiC-Substrats 2 beispielsweise durch ein Aufsprühverfahren gebildet, und eine Laser-Silicidierungswärmebehandlung wird durchgeführt, so dass der dritte Metallfilm und das SiC-Substrat 2 unter Bildung der Silicidschicht 23 reagieren. Die Silicidschicht 23 steht in Kontakt mit einer unteren Oberfläche der Drain-Region 14. Die Dicke des dritten Metallfilms beträgt beispielsweise etwa 0,1 µm. Anschließend wird die Drain-Verdrahtungselektrode 24 so gebildet, dass sie die Bodenoberfläche der Silicidschicht 23 bedeckt. Die Drain-Verdrahtungselektrode 24 besteht aus einem gestapelten Film, der durch Stapeln eines Titan (Ti)-Films, eines Nickel (Ni)-Films und eines Gold (Au)-Films in dieser Reihenfolge von der Silicidschicht 23 aus gebildet ist. Die Dicke des gestapelten Films beträgt 0,5 µm bis 1,0 µm.
  • Anschließend wird das SiC-Substrat 2 in einem Vereinzelungsverfahren zerschnitten, so dass eine Mehrzahl von einzelnen Halbleiterchips erhalten wird. Auf diese Weise wird der Halbleiterchip 1, bei dem es sich um ein Siliciumcarbid-Halbleiterelement mit einem Gehalt an SiC-MOSFETs gemäß der vorliegenden Ausführungsform handelt, gemäß Darstellung in den 1 bis 3 erhalten. Anschließend wird eine externe Verdrahtung elektrisch an die Source-Verdrahtungselektrode 21, die Gate-Verdrahtungselektrode und die Drain-Verdrahtungselektrode 24 angeschlossen.
  • Verbesserungsmöglichkeiten
  • Nachstehend werden Einzelheiten für Verbesserungsmöglichkeiten unter Bezugnahme auf die 20 bis 25 beschrieben. 20 zeigt eine Querschnittansicht der epitaxialen Schicht, bei der verschiedene Defekte auftreten. 21 ist eine schematische Darstellung der epitaxialen Schicht auf dem Halbleitersubstrat zur Darstellung von Stapelfehlern vom Shockley-Typ, die in der epitaxialen Schicht auf dem Halbleitersubstrat auftreten. Die rechte Darstellung von 21 zeigt eine Draufsicht des Stapelfehlers vom Shockley-Typ, der in der epitaxialen Schicht auftritt. Die linke Darstellung in 21 zeigt eine schematische perspektivische Ansicht des Siliciumcarbid-Halbleiterbauelements (Siliciumcarbid-Wafer). Bei einem rechteckigen Bereich, der in der Mitte der linken Darstellung dargestellt ist, handelt es sich um einen Bereich des Halbleitersubstrats. Die linke Darstellung in 21 zeigt eine Ellipse, die die epitaxiale Schicht auf dem Halbleitersubstrat wiedergibt. Die Darstellung des darunterliegenden Halbleitersubstrats ist weggelassen. 22 ist ein Schaltplan eines als Vergleichsbeispiel vorgelegten Inverters.
  • 23 ist ein Diagramm zur Darstellung der Beziehung zwischen dem Degradatationsniveau bei einer Einschaltspannung des SiC-MOSFETs und dem Stromwert, bei dem ein Durchbruch des SiC-MOSFET auftritt. 24 ist eine Draufsicht eines Siliciumcarbid-Halbleiterbauelements, das als Vergleichsbeispiel dient. In 24 sind die Darstellungen des Pads, der Gate-Elektrode, der Isolierzwischenschicht und dergleichen wie in 2 weggelassen. 25 ist eine Querschnittansicht des Siliciumcarbid-Halbleiterbauelements, das als Vergleichsbeispiel dient. In 25 sind Querschnitte entlang der Linien A-A, B-B und C-C von 24 in entsprechender Weise wie in 3 dargestellt.
  • Die Typen von Defekten die in für die Herstellung von Bauelementen verwendeten 4H-SiC-Kristallen vorliegen, umfassen eine Basalebenenversetzung (BPD), die den Wachstumskern von Stapelfehlern darstellt, eine Schraubenversetzung („threading screw dislocation“ (TSD)) und eine Schraubenkantenversetzung („threading edge dislocation“ (TED)). Hier ist in 20 ein Zustand dargestellt, bei dem sich ein Defekt im Substrat der epitaxialen Schicht 3 während des epitaxialen Wachstums ausbreitet. 20 zeigt das SiC-Substrat 2 und die epitaxiale Schicht 3, die die auf dem SiC-Substrat 2 ausgebildete Driftschicht enthält. In 20 sind BPDs mit durchgezogenen Linien dargestellt, TSDs sind mit gestrichelten Linien und TEDs sind mit punktierten Linien dargestellt.
  • Wie die durchgezogenen Linien in 20 zeigen, sind im SiC-Substrat 2 ursprünglich eine große Anzahl von BPDs vorhanden. Einige dieser BPDs wandeln sich während des epitaxialen Wachstums in TEDs um und breiten sich in der epitaxialen Schicht 3 aus. Andererseits breiten sich die verbleibenden BDPs gelegentlich in der epitaxialen Schicht 3 ohne Umwandlung in TEDs aus.
  • Hier wird als Verfahren des epitaxialen Wachstums von SiC im Siliciumcarbid-Halbleiterbauelement mit der über dem SiC-Substrat 2 ausgebildeten epitaxialen Schicht ein stufenweises Wachstumsverfahren („step flow growth method“) auf einer Oberfläche herangezogen, wobei eine Kristallachse um einige Grade (zum Beispiel 4 Grad oder 8 Grad) von der {0001}-Basalebene in eine <11-20>-Richtung geneigt ist. Daher breitet sich die BPD, die ursprünglich im Kristall des SiC-Substrats 2 vorliegt und die den Kern des Wachstums von Stapelfehlern bildet, in der epitaxial gezüchteten epitaxialen Schicht (Driftschicht) in einer diagonalen Richtung, die einige Grade in Bezug zur Hauptoberfläche des SiC-Substrats 2 geneigt ist, aus.
  • TED und TSD sind Versetzungen, die sich in einer Richtung, die senkrecht zur Hauptoberfläche des SiC-Substrats 2 verläuft, ausbreiten und keinen Anstieg des Elementwiderstands und der Vorwärtsspannung des Siliciumcarbid-Halbleiterbauelements bewirken. Ferner sind TED und TSD Versetzungen, die sich nicht unter Bildung eines Stapelfehlers erweitern können. Daher handelt es sich bei TED und TSD um harmlose Defekte, die keinen nachteiligen Einfluss auf die Eigenschaften des Siliciumcarbid-Halbleiterbauelements aufweisen, verglichen mit der BPD. Im Gegensatz dazu handelt es sich bei BPD um einen Defekt, der sich bei Energetisierung ausbreiten kann und der eine Erhöhung des Widerstands des Siliciumcarbid-Halbleiterbauelements bewirken kann, wie nachstehend ausgeführt wird,.
  • Nachstehend wird die Gestalt des Stapelfehlers, der durch Expandieren der BPD vom Innern des SiC-Substrats in die epitaxiale Schicht und durch Wachstum im Innern der epitaxialen Schicht entsteht, unter Bezugnahme auf 21 beschrieben. Wie in 21 dargestellt, entsteht die in der Nähe einer Grenzfläche zwischen dem SiC-Substrat 2 und der epitaxialen Schicht 3 gebildete BPD (vergleiche 20) in der epitaxialen Schicht 3 mit einem Eckpunkt N1, der näher am SiC-Substrat liegt und als Basispunkt dient, und wird linear zwischen dem Eckpunkt N1 und einem Eckpunkt N2 an der oberen Oberfläche der epitaxialen Schicht 3 ausgebildet. Dieser lineare Defekt (BPD) entsteht in einer diagonalen Richtung mit einem Winkel θ zwischen der Hauptoberfläche des SiC-Substrats und der {0001}-Basisebene in Bezug auf die Hauptoberfläche des SiC-Substrats (vergleiche 20). Die vorstehend beschriebene lineare BPD wächst in der Draufsicht, ausgehend vom Eckpunkt N1, der als Basispunkt dient, zum Eckpunkt N2 in <11-20>-Richtung.
  • Wenn Elektronen und Defektelektronen, die durch Aktivierung des p-n-Übergangs in der epitaxialen Schicht 3 induziert werden, in der BPD rekombiniert werden, verursacht die emittierte Energie eine Expansion der BPD unter Bildung eines planaren Stapelfehlers vom Shockley-Typ (Oberflächendefekt).
  • Wie in 21 dargestellt, wächst der Stapelfehler vom Shockley-Typ SD allmählich in Richtung zum Eckpunkt N3 auf der oberen Oberfläche der epitaxialen Schicht 3 in der Draufsicht und stellt das Wachstum ein, wenn der Eckpunkt N3 erreicht ist. Der Stapelfehler vom Shockley-Typ SD wird beim Einstellen des Wachstums zu einem rechtwinkligen Dreieck. Dieses rechtwinklige Dreieck weist beispielsweise einen Winkel von 90° am Eckpunkt N2, einen Winkel von 60° am Eckpunkt N1 und einen Winkel von 30° am Eckpunkt N3 auf. Mit anderen Worten, von den drei Seiten dieses rechtwinkligen Dreiecks liegt die Seite zwischen den Eckpunkten N2 und N3 an der oberen Oberfläche der epitaxialen Schicht 3.
  • Das SiC-Leistungsbauelement ist ein Element vom vertikalen Typ, bei dem ein Strom von einer Driftschichtoberfläche (Source-Region) zu einer rückwärtigen Oberfläche (Drain-Region) so fließt, dass der Stromweg im Wesentlichen senkrecht zur {0001}-Basalebene verläuft. Der in 21 dargestellte Stapelfehler vom Shockley-Typ SD verhält sich wie ein Quantentopf, der den Elektronenfluss in einer <0001>-Richtung begrenzt und als Elektronenfalle wirkt. Aus diesem Grund weist eine Region, in der ein Stapelfehler vom Shockley-Typ SD entsteht, einen höheren Widerstand als eine normale Region auf.
  • Wenn somit Strom senkrecht in Bezug zum Stapelfehler vom Shockley-Typ SD fließt, nimmt der Bauelementwiderstand (Substratwiderstand) dementsprechend zu. Selbst in einem Fall, bei dem der Strom unter Vermeidung des Stapelfehlers vom Shockley-Typ SD fließt, nimmt die Stromdichte zu, da die Fläche, durch die der Strom fließt, verringert ist, was im Verlauf der Aktivierungszeit zu einem Anstieg des Bauelementwiderstands (Substratwiderstand) und der Vorwärtsspannung (Einschaltspannung) führt. Mit anderen Worten, es tritt ein Problem auf, bei dem der Widerstand zwischen der Source und dem Drain und der Widerstand der Body-Diode im MOSFET im Laufe der Aktivierungszeit zunimmt. Somit nimmt der Widerstand des Siliciumcarbid-Halbleiterbauelements zu.
  • Bei der Herstellung eines Halbleiterchips in Form eines diodenfreien Chips zum Zweck der Herstellung eines miniaturisierten und leichten Bauelements in einem vollständig auf SiC beruhenden Leistungsmodul, bei dem der Transistor und die Diode aus SiC gefertigt sind, ist es jedoch erforderlich, den p-n-Übergang der Body-Diode des MOSFETs zu aktivieren, was eine Schwierigkeit insofern hervorruft, dass der Bauelementwiderstand des SiC-Bauelements zunimmt.
  • Es ist darauf hinzuweisen, dass der hier verwendete Ausdruck „diodenfrei“ bedeutet, dass die Body-Diode als Diode (zum Beispiel als Schottky-Sperrschichtdiode) dient, die antiparallel an den Transistor beispielsweise im Inverter angeschlossen ist. Somit ist es nicht erforderlich, zusätzlich eine Diode auf dem Chip, der diesen Transistor enthält, zu montieren und einen weiteren Chip herzustellen, der von diesem Chip, der den Transistor enthält, getrennt ist und an dem eine Diode montiert ist. Dadurch wird es möglich, ein miniaturisiertes und leichtes Bauelement zu erhalten.
  • Nachstehend wird die grundlegende Struktur des Inverters, der eine Leistungsumwandlungsvorrichtung, ein Motorsystem oder dergleichen darstellt, unter Bezugnahme auf 22 als Beispiel für die Verwendung des SiC-MOSFETs im Inverter beschrieben. In 22 ist der Inverter von gestrichelten Linien umgeben. Das Paar von Elementen S1 und S4 und das Paar von Elementen S2 und S3 unter den vier Schaltelementen, die an eine Last 40 im Inverter angeschlossen sind, werden abwechselnd ein- und ausgeschaltet, so dass ein Gleichstromsignal in ein Wechselstromsignal umgewandelt wird und auf die Last 40 übertragen wird. Wenn die Last 40 eine hohe Induktanz aufweist, wie beispielsweise bei einem Motor, fließt ein Strom in Gegenrichtung in Bezug zum Schaltelement, wenn das Schaltelement von EIN nach AUS geschaltet wird. Dieser Strom wird als „Induktorstrom“ bezeichnet. Dieses Prinzip des Indukturstroms ist das gleiche wie im Fall eines Dreiphaseninverters unter Verwendung von sechs Schaltelementen. Um zu verhindern, dass sich eine Stoßspannung durch den Induktorstrom im Schaltelement konzentriert, was einen Ausfall des Schaltelements hervorruft, wird die Diode zum Abfließen des Induktorstroms parallel zu jedem Schaltelement angeschlossen. Um den Inverter zu miniaturisieren, ist es erstrebenswert, dass die Body-Diode des Schaltelements als Freilaufdiode eingesetzt wird.
  • Jedoch tritt auch im MOSFET, bei dem es sich um ein Schaltelement mit einem Gehalt an SiC handelt, eine bipolare Schädigung bei Verwendung der Body-Diode auf, bei der sich die BPD unter Bildung eines Stapelfehlers ausbreitet. Aus diesem Grund ist es notwendig, die Zuverlässigkeit des SiC-MOSFET, der den durch die bipolare Schädigung verursachten Stapelfehler enthält, zu verbessern.
  • Um die Body-Diode des SiC-MOSFETs als eine Freilaufdiode einzusetzen, ist es erforderlich, die Leistungsgrenzen des Bauelements zu kennen, wie die Möglichkeit eines sicheren Arbeitsbereichs (SOA) und die Stromstoßtauglichkeit zusätzlich zu grundlegenden Eigenschaften, wie statischen Eigenschaften und Schalteigenschaften. Die Fähigkeit für einen sicheren Arbeitsbereich umfasst die Fähigkeiten RBSOA (Reverse Bias Safe Operation Area, sicherer Rückwärtsspannungs-Arbeitsbereich) und RRSOA (Reverse Recovery Safe Operation Area, sicherer Sperrerholungs-Arbeitsbereich).
  • 23 ist ein Diagramm zur Darstellung der Beziehung zwischen dem Stapelfehler und der RBSOA-Fähigkeit und zwischen dem Stapelfehler und der RRSOA-Fähigkeit. Eine horizontale Achse des Diagramms von 23 zeigt den Grad der bipolaren Schädigung, der durch Stapelfehler verursacht wird. Die horizontale Achse zeigt Werte einer Einschaltspannung Von2, des SiC-MOSFETs, die durch die Ausbreitung des Stapelfehlers, ausgehend von einer Einschaltspannung Von1 in einem Anfangszustand, bei dem kein Stapelfehler vorliegt, zunimmt. Mit anderen Worten, das Diagramm zeigt, dass der numerische Wert der horizontalen Achse umso höher ist, je größer die Anzahl der Stapelfehler ist. Die senkrechte Achse des Diagramms von 23 zeigt Stromwerte beim Zusammenbrechen der RBSOA- und RRSOA-Fähigkeiten. In 23 sind die RBSOA-Werte als leere Kreise und die RRSOA-Werte als ausgefüllte Kreise dargestellt.
  • Der RBSOA zeigt einen Drainspannungs-Drainstrom-Bereich, in dem das Schaltelement vollständig abgeschaltet werden kann. Die RBSOA-Fähigkeit stellt einen Arbeitsbereich dar, in dem das Schaltelement durch ein nicht-repetitives Gate-Pulssignal abgeschaltet werden kann, ohne einen Ausfall hervorzurufen. Wenn ein RBSOA-Ausfall des SiC-MOSFETs auftritt, wird bei hoher Temperatur eine hohe Spannung an einen Gate-Oxidfilm angelegt, so dass der Ausfall unabhängig vom Vorliegen oder Nichtvorliegen eines Stapelfehlers erfolgt. Mit anderen Worten, der RBSOA ist ein Zuverlässigkeitsindex für den Gate-Oxidfilm. Wie in 23 gezeigt, verändert sich der Stromwert der RBSOA-Fähigkeit selbst dann nicht, wenn eine durch Ausbreitung des Stapelfehlers verursachte bipolare Schädigung auftritt.
  • Andererseits gibt der RRSOA einen Drainspannungs-Drainstrom-Bereich für ein sicheres Arbeiten an, wenn die Freilaufdiode mit einem Sperrverzögerungsstrom angesprochen wird. Die RRSOA-Fähigkeit stellt einen Arbeitsbereich dar, in dem die Freilaufdiode durch ein nicht-repetitives Gate-Pulssignal betrieben werden kann, ohne dass ein Ausfall erfolgt, wenn sie durch den Rückstrom betrieben wird. Ein RRSOA-Ausfall des SiC-MOSFETs erfolgt zum Zeitpunkt des Erholungsvorgangs, d.h. in einem Zustand, bei dem ein Rückstrom in der Body-Diode fließt und Defektelektronen von Drain zur Source fließen.
  • Durch Experimente haben die Erfinder festgestellt, dass thermische Energie lokal durch Defektelektronen erzeugt wird, die sich im Endbereich der aktiven Region während des Erholungsvorgangs ansammeln, was zu einem RRSOA-Ausfall führt. Die Erfinder haben ferner festgestellt, dass in einem Fall, bei dem der SiC-MOSFET einen Stapelfehler aufweist, der Stromweg beschränkt ist und bewirkt, dass die RRSOA-Fähigkeit abnimmt, verglichen mit dem Fall, bei dem der SiC-MOSFET keinen Stapelfehler aufweist. Mit anderen Worten, der Bereich, in dem der Stapelfehler auftritt, weist einen hohen Widerstand auf und bewirkt wahrscheinlich einen Temperaturanstieg, wenn Strom fließt, wodurch es zu einem thermischen Ausfall kommt. Wie in 23 dargestellt, nimmt der Stromwert der RRSOA-Fähigkeit ab, da die durch die Ausbreitung des Stapelfehlers verursachte bipolare Schädigung fortschreitet. Es ist darauf hinzuweisen, dass ein RRSOA-Ausfall dadurch erfolgt, dass sich Defektelektronen im Endbereich der aktiven Region während des Erholungsvorgangs ansammeln, und dies kein Problem für einen IGBT oder dergleichen darstellt, der keine Body-Diode aufweist und in dem kein Erholungsvorgang abläuft.
  • Um die RRSOA-Fähigkeit des SiC-MOSFETs mit einem Gehalt an einem Stapelfehler zu steigern, ist es wichtig, dass die Defektelektronen unverzüglich während des Erholungsvorgangs aus dem Substrat abfließen und an einer Konzentration gehindert werden. Dies sollte auch die RRSOA-Fähigkeit des SiC-MOSFETs ohne Stapelfehler verbessern. Die RRSOA-Fähigkeit des SiC-MOSFETs ohne Stapelfehler stellt die Fähigkeit dar, wenn der Wert auf der horizontalen Achse von 23 1 beträgt. Wenn daher die Defektelektronen unverzüglich während des Erholungsvorgangs aus dem Substrat abfließen, nimmt der gesamte Graph des durch die gestrichelte Linie von 23 dargestellten RRSOA in positiver Richtung der vertikalen Achse zu, so dass ein Minimalwert der RRSOA-Fähigkeit erhöht wird.
  • Die 24 und 25 zeigen einen Halbleiterchip 41, der SiC-MOSFETs enthält, die ein als Vergleichsbeispiel vorgelegtes Siliciumcarbid-Halbleiterbauelement darstellen. Wie in 24 gezeigt, ist die Mehrzahl der aktiven Regionen 27 auf der oberen Oberfläche des Halbleiterchips 41 angeordnet; jedoch ist im Gegensatz zur erfindungsgemäßen Ausführungsform keine Halbleiterregion 9 vom p+-Typ (vergleiche 2) am Umfang der aktiven Regionen 27 ausgebildet. Wie in der mittleren Darstellung in 25 gezeigt, ist die Halbleiterregion 6 vom p-Typ über der oberen Oberfläche der epitaxialen Schicht 3 außerhalb des Endbereichs der aktiven Region 1C ausgebildet; jedoch ist keine Halbleiterregion 9 vom p+-Typ zum Abfließen der Defektelektronen auf der oberen Oberfläche der Halbleiterregion 6 vom p-Typ ausgebildet, und es ist auch kein Kontaktstecker ausgebildet.
  • In dem in den 24 und 25 gezeigten SiC-MOSFET besteht die Wahrscheinlichkeit, dass sich Defektelektronen in der Nähe des Endbereichs der aktiven Region 1C zum Zeitpunkt des Erholungsvorgangs, bei dem der Induktorstrom in der Body-Diode fließt, anreichern. Dieser SiC-MOSFET weist jedoch keine Struktur zum Abfließen dieser Defektelektronen auf. Daher bewirkt die Ansammlung einer großen Menge an Defektelektronen eine Verringerung der RRSOA-Fähigkeit, so dass das Bedürfnis besteht, die Zuverlässigkeit des Siliciumcarbid-Halbleiterbauelements zu verbessern. Dieses Problem tritt noch deutlicher auf, wenn die Anzahl an Stapelfehlern (BPDs) ansteigt, da dadurch eine höhere Wahrscheinlichkeit zur Ansammlung von Defektelektronen besteht.
  • Wirkungen der vorliegenden Ausführungsform
  • Wie vorstehend ausgeführt, reichern sich Defektelektronen während des Erholungsvorgangs im Endbereich der aktiven Region an, was zum Auftreten eines thermischen Ausfalls führt. Daher wird gemäß Darstellung in den 2 und 3 im Siliciumcarbid-Halbleiterbauelement gemäß der vorliegenden Ausführungsform die Halbleiterregion 9 vom p+-Typ, die den Umfang der einzelnen aktiven Regionen 1C (27) umgibt, an der oberen Oberfläche der epitaxialen Schicht 3 ausgebildet. Somit können die Defektelektronen im Halbleitersubstrat zur Source-Verdrahtungselektrode 21 über die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ abfließen.
  • Aus diesem Grund können selbst dann, wenn im Halbleitersubstrat in der Nähe des Endbereichs der aktiven Region 1C (27) des Halbleiterchips 1 ein Stapelfehler auftritt und sich Defektelektronen zum Zeitpunkt des Erholungsvorgangs in dieser Region ansammeln, die Defektelektronen über die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ abfließen. Somit kann eine durch Ansammlung der Defektelektronen verursachte Wärmeentwicklung verhindert werden. Aus diesem Grund ist es möglich, einen thermischen Ausfall, der beim Fließen eines Stroms im SiC-MOSFET verursacht wird, zu verhindern. Es kann also die RRSOA-Fähigkeit erhöht werden.
  • Dabei können die Defektelektronen in der Nähe des Endbereichs der aktiven Region 1C (27) unverzüglich selbst dann abfließen, wenn ein Stapelfehler entsteht, so dass die RRSOA-Fähigkeit auch dann verbessert werden kann, wenn die Dichte der Basisebenenversetzungen, bei denen es sich um Stapelfehler im Halbleiterchip handelt, beispielsweise größer oder gleich 0,1 BPDs/cm2 und weniger als 10 BPDs/cm2 beträgt. Mit anderen Worten, die Zuverlässigkeit des Siliciumcarbid-Halbleiterbauelements mit dem Stapelfehler lässt sich verbessern. Es ist darauf hinzuweisen, dass in einem Fall, bei dem die Dichte der Basisebenenversetzungen 10 BPDs/cm2 oder mehr beträgt, der Halbleiterchip einen übermäßig hohen Widerstand aufweisen würde und eine Schwierigkeit in Bezug auf eine nicht einwandfreie Funktionsweise des SiC-MOSFETs auftreten würde.
  • Um den Defektelektronen den unverzüglichen Abfluss aus dem Substrat zu ermöglichen, kann in Betracht gezogen werden, die Halbleiterregion 5 vom p-Typ oder die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ wesentlich tiefer auszugestalten. Wenn jedoch die Halbleiterregion 5 vom p-Typ oder die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ tiefer als die Halbleiterregion 4 vom p-Typ innerhalb der Terminationsregion 1A ausgestaltet wird, tritt ein Problem insofern auf, als die Durchbruchspannung am Endbereich des Halbleiterchips 1 nicht aufrechterhalten werden kann. Wenn ferner die Halbleiterregion 5 vom p-Typ oder die Halbleiterregion 5 vom p-Typ und die Halbleiterregion 9 vom p+-Typ so ausgebildet werden, dass sie tiefer als die Halbleiterregion 4 vom p-Typ innerhalb der Terminationsregion 1A sind, ist es wahrscheinlich, dass sich eine Verarmungsregion im Halbleitersubstrat zum Zeitpunkt des Erholungsvorgangs ausbreitet und eine lokale Ladungskonzentration verursacht wird, was zu einer Verringerung der Durchbruchspannung führt.
  • Somit wird in der vorliegenden Ausführungsform die Halbleiterregion 5 vom p-Typ so ausgebildet, dass sie eine Tiefe aufweist, die geringer als die Tiefe der Halbleiterregion 4 vom p-Typ ist und gleichzeitig der Tiefe der Halbleiterregion 6 vom p-Typ entspricht, und die Halbleiterregion 9 vom p+-Typ wird so ausgebildet, dass sie eine Tiefe aufweist, die geringer als die Tiefe der Halbleiterregion 5 vom p-Typ ist. Somit wird verhindert, dass die Durchbruchspannung des Siliciumcarbid-Halbleiterbauelements abnimmt.
  • Dabei beträgt die Konzentration an Verunreinigungen vom p-Typ der Halbleiterregion vom p+-Typ 1×1018 cm-3 bis 1×1020 cm-3. Der Grund hierfür ist folgender: wenn nämlich die Konzentration an Verunreinigungen vom p-Typ unter 1×1018 cm-3 beträgt, wird es schwierig, dass die Defektelektronen durch die Halbleiterregion 9 vom p+-Typ abfließen können. Wenn ferner die Konzentration von Verunreinigungen vom p-Typ mehr als 1×1020 cm-3 beträgt, tritt ein Defekt in einer Region auf, in der Verunreinigungen vom p-Typ (wie Aluminium (Al)) zur Bildung der Halbleiterregion 9 vom p+-Typ implantiert werden.
  • Modifikation
  • 15 ist eine Draufsicht eines Siliciumcarbid-Halbleiterbauelements gemäß einer Modifikation der ersten Ausführungsform. 15 ist eine Draufsicht entsprechend 2.
  • Wie in 15 dargestellt, sind im SiC-MOSFET gemäß der vorliegenden Modifikation Halbleiterregionen 42 bis 44 vom p+-Typ zum Abfließen der Defektelektronen am Umfang der einzelnen aktiven Regionen 27 ausgebildet. Sie weisen planare Gestalten auf, die sich von der in 2 dargestellten Halbleiterregion 9 vom p+-Typ unterscheiden. Die in 2 dargestellte Halbleiterregion 9 vom p+-Typ weist eine gleichmäßige Breite an den gesamten Eckbereichen und den vier Seiten der rahmenartigen Gestalt auf. Andererseits weisen die Halbleiterregionen 42 bis 44 vom p-Typ gemäß der vorliegenden Modifikation eine rechtwinklige Gestalt auf, d.h. eine rahmenartige Gestalt umgibt jede rechteckige aktive Region 27 und jeder Eckbereich dieser rahmenartigen Gestalt weist eine Breite auf, die breiter als die Breite der vier Seiten ist.
  • Es besteht die Wahrscheinlichkeit, dass sich die Defektelektronen zum Zeitpunkt des Erholungsvorgangs des SiC-MOSFETs am Umfang der aktiven Regionen 27 anreichern und sich wahrscheinlich in besonderer Weise in der Draufsicht in den einzelnen Eckbereichen der aktiven Regionen 27 ansammeln. Aus diesem Grund wird bei der vorliegenden Modifikation die Breite der Halbleiterregionen 42 bis 44 vom p+-Typ in der Nähe der einzelnen Eckbereiche der aktiven Regionen 27 in der Draufsicht breiter ausgestaltet, so dass die Defektelektronen in der Nähe der Eckbereiche unverzüglich abfließen können und die RRSOA-Fähigkeit gesteigert werden kann.
  • 15 zeigt mehrere Variationen der Halbleiterregionen 42 bis 44 vom p+-Typ, bei denen die Breite der einzelnen Halbleiterregionen 42 bis 44 vom p+-Typ in der Nähe der einzelnen Eckbereiche der aktiven Regionen 27 vergrößert ist. Beispielsweise ist gemäß 15 eine Struktur denkbar, bei der Eckbereiche an einer oberen Seite der Halbleiterregion 42 vom p+-Typ (Positionen, die näher am Gate-Pad 28 liegen) zu einer runden Gestalt ausgeweitet sind, oder es ist eine Struktur denkbar, bei der Eckbereiche an einer unteren Seite der Halbleiterregion 42 vom p+-Typ zu einer dreieckigen Gestalt ausgeweitet sind.
  • Ferner ist gemäß Darstellung in 15 eine Struktur denkbar, bei der Eckbereiche an einer oberen Seite der Halbleiterregion 43 vom p+-Typ (Positionen näher am Gate-Pad 28) zu einer quadratischen Gestalt erweitert sind, oder es ist eine Struktur denkbar, bei der innere Bereiche der Eckbereiche an einer unteren Seite der Halbleiterregion 43 vom p+-Typ so erweitert sind, dass sie näher an der aktiven Region 27 liegen. In diesem Fall kann eine Halbleiterregion 43 vom p+-Typ so ausgebildet werden, dass sie näher an der aktiven Region 27 liegt, sofern sie nicht in Kontakt mit der ersten Kontaktregion 8 innerhalb der aktiven Region 27 liegt (vergleiche 3). Außerdem kann gemäß Darstellung in 15 die Halbleiterregion 44 vom p+-Typ so ausgebildet werden, dass sie dicke Endbereiche aufweist, indem man allmählich die Breite, ausgehend von den einzelnen Mittelbereichen der vier Seiten in Richtung zu den Eckbereichen erweitert.
  • Wie vorstehend ausgeführt, ist die Breite der Halbleiterregionen 42 bis 44 vom p+-Typ in der Nähe der einzelnen Eckbereiche der aktiven Regionen 27 größer als die Breite der Halbleiterregionen 42 bis 44 vom p+-Typ, die sich entlang der vier Seiten der aktiven Regionen 27 in der Draufsicht erstrecken. Durch Vergrößerung der Breite der Halbleiterregionen 42 bis 44 vom p+-Typ in der Nähe der einzelnen Eckbereiche der aktiven Regionen 27 in der Draufsicht ergibt sich die Wahrscheinlichkeit, dass die Defektelektronen, die sich vermutlich in den einzelnen Eckbereichen der Halbleiterregionen 42 bis 44 vom p+-Typ ansammeln, unverzüglich abfließen können. Aus diesem Grund lässt sich die RRSOA-Fähigkeit in der vorliegenden Modifikation weiter steigern.
  • Zweite Ausführungsform
  • Nachstehend wird das Leistungsumformbauelement, das das SiC-Leistungsbauelement und das SiC-MOSFET umfasst, beschrieben. 16 ist ein Schaltplan der Leistungsumwandlungsvorrichtung (Inverter) gemäß der vorliegenden Ausführungsform. Wie in 16 dargestellt, weist der Inverter der vorliegenden Ausführungsform eine Mehrzahl von SiC-Leistungs-MISFETs (Metall-Isolator-Halbleiter-FETs) 404 auf, die jeweils als Schaltelement in einem Leistungsmodul 402 dienen. Einige der SiC-Leistungs-MISFETs 404 sind zwischen einer Stromversorgungsspannung Vcc und einem Eingangspotential einer Last 401 (zum Beispiel eines Motors) über Terminals 405 bis 409 in jeder Phase angeschlossen. Diese SiC-Leistungs-MISFETs 404 stellen einen oberen Arm dar. Ferner sind weitere SiC-Leistungs-MISFETs 404 zwischen dem Eingangspotential der Last 401 und einem Massepotential GND in jeder Phase angeschlossen. Diese SiC-Leistungs-MISFETs 404 stellen einen unteren Arm dar. Mit anderen Worten, zwei SiC-Leistungs-MISFETs 404 sind in jeder Phase der Last 401 vorgesehen, und sechs Schaltelemente (SiC-Power-MISFETs 404) sind in drei Phasen vorgesehen.
  • Die Leistungszufuhrspannung Vcc ist an eine Drain-Elektrode des SiC-Leistungs-MISFETs 404 in jeder Phase über das Terminal 405 angeschlossen, und das Massepotential GND ist an eine Source-Elektrode des SiC-Leistungs-MISFETs 404 in jeder Phase über das Terminal 409 angeschlossen. Ferner ist die Last 401 an die Source-Elektrode des SiC-Power-MISFETs 404 im oberen Arm einer jeden Phase über die Terminals 406 bis 408 angeschlossen, und ist ferner an die Drain-Elektrode des SiC-Power-MISFETs 404 im unteren Arm einer jeden Phase über die Terminals 406 bis 408 angeschlossen.
  • Ferner ist eine Steuerschaltung 403 an die Gate-Elektrode eines jeden SiC-Leistungs-MISFETs 404 über Terminals 410 und 411 angeschlossen, und die SiC-Leistungs-MISFETs 404 werden durch diese Steuerschaltung 403 gesteuert. Daher ist der Inverter der vorliegenden Ausführungsform in der Lage, die Last 401 durch Steuerung des in den SiC-Leistungs-MISFETs 404, die das Leistungsmodul 402 darstellen, mittels der Steuerschaltung 403 anzutreiben.
  • Die SiC-Power-MISFETs 404, bedienen sich der MOSFETs, die im Halbleiterchip 1, der bei der ersten Ausführungsform beschrieben wurde (vergleiche 1), ausgebildet ist. Wie in 16 dargestellt, ist eine Body-Diode, die im vorstehend beschriebenen MOSFET enthalten ist, in jedem SiC-Leistungs-MISFET 404 ausgebildet.
  • Dabei ist die Anode der Body-Diode an die Source-Elektrode des MOSFETs angeschlossen, und die Kathode der Body-Diode ist an die Drain-Elektrode des MOSFETs angeschlossen. Somit ist jede Body-Diode in jeder der in 16 gezeigten Phasen antiparallel in Bezug zum entsprechenden MOSFET angeschlossen. Die Funktion der Body-Diode zu diesem Zeitpunkt wird nachstehend beschrieben.
  • Sofern es sich bei der Last 401 um einen reinen Widerstand, der keine Induktanz aufweist, handelt, ist die Body-Diode nicht erforderlich, da kein Energierückfluss stattfindet. Sofern jedoch ein Schaltkreis, der eine Induktanz aufweist, wie bei einem Motor (Elektromotor), an die Last 401 angeschlossen ist, gibt es einen Modus, dass ein Laststrom in Rückwärtsrichtung in Bezug zum MOSFET, der als eingeschaltetes Schaltelement dient, fließt. Dabei weist der MOSFET selbst nicht die Funktion des Fließens des Laststroms in Rückwärtsrichtung auf, so dass es erforderlich ist, die Body-Diode antiparallel zum MOSFET anzuschließen.
  • Sofern die Last 401 eine Induktanz aufweist, zum Beispiel in einem Motor, muss die in der Last 401 gesammelte Energie entladen werden, wenn der MOSFET im Leistungsmodul 402 abgeschaltet wird. Jedoch kann der MOSFET selbst nicht den Rückstrom zur Entladung der in der Last 401 angesammelten Energie fließen lassen. Somit wird die Body-Diode an den MOSFET in entgegengesetzter Richtung angeschlossen, um die in der Last 401 angesammelte elektrische Energie zurückfließen zu lassen. Mit anderen Worten, die Body-Diode hat die Funktion, den Rückstrom fließen zu lassen, um die in der Last 401 angesammelte elektrische Energie zu entladen.
  • Für den Fall, dass das Leistungsmodul 402 durch den MOSFET und die Diode gebildet wird, ist ein Anschließen eines Halbleiterchips, der mit einer Diode versehen ist, an den Halbleiterchip, der mit einem MOSFET versehen ist, denkbar. Jedoch muss in diesem Fall der Halbleiterchip, der die Diode enthält, zusätzlich zum Halbleiterchip, der den MOSFET enthält, hergestellt werden, wodurch das Problem entsteht, dass die Größen des Leistungsmoduls 402 und des Inverters in unerwünschter Weise zunehmen. Auch in einem Fall, bei dem anstelle der Herstellung eines weiteren Halbleiterchips mit einem Gehalt an der Diode, eine Schottky-Sperrdiode oder dergleichen, die an den MOSFET angeschlossen ist, zusätzlich auf dem Halbleiterchip, auf dem sich dieser MOSFET befindet, montiert wird, tritt das Problem auf, dass die Größen des Leistungsmoduls 402 und des Inverters in unerwünschter Weise zunehmen. Außerdem verursacht die Herstellung einer Diode an Stelle eines diodenfreien Herstellungsverfahrens gemäß den vorstehenden Ausführungen eine Erhöhung der Herstellungskosten für das Siliciumcarbid-Halbleiterbauelement.
  • Andererseits bedient sich das Leistungsmodul 402 der vorliegenden Ausführungsform des Halbleiterchips, der das Siliciumcarbid-Halbleiterbauelement der ersten Ausführungsform für den MOSFET und die Body-Diode aufweist. Mit anderen Worten, der MOSFET und die Body-Diode, die antiparallel zu diesem MOSFET gemäß Darstellung in den Figuen 1 bis 4 angeschlossen sind, werden auf einem einzigen Halbleiterchip bereitgestellt. Der Halbleiterchip mit der BPD weist das Problem auf, dass die Wahrscheinlichkeit besteht, dass Defektelektronen sich im Endbereich der aktiven Regionen ansammeln, wenn ein p-n-Strom in der Body-Diode fließt, was das Auftreten eines thermischen Ausfalls hervorruft. Jedoch ist das im Rahmen der ersten Ausführungsform beschriebene Siliciumcarbid-Halbleiterbauelement mit der Halbleiterregion 9 vom p+-Typ zum Abfließen der Defektelektronen in der Nähe des Endbereichs der aktiven Region versehen (vergleiche 3), so dass die in der Nähe des Endbereichs der aktiven Region angesammelten Defektelektronen abfließen und ein Abnehmen der RRSOA-Fähigkeit vermieden wird.
  • Die Body-Diode des MOSFETs, der den Halbleiterchip darstellt, bei dem es sich um das im Rahmen der ersten Ausführungsform beschriebene Silciumcarbid-Halbleiterbauelement handelt, kann als in 16 dargestellte Body-Diode verwendet werden, so dass es nicht notwendig ist, diesen Halbleiterchip mit einem Gehalt an dem MOSFET an eine weitere Diode anzuschließen. Selbst wenn der SiC-MOSFET, der dem Leistungsumwandlungsbauelement entspricht, das durch den das Leistungsmodul 402 enthaltenden Inverter dargestellt wird, einen Stapelfehler aufweist, lässt sich ein miniaturisiertes, leichtes und kostengünstiges Leistungsumwandlungsbauelement erhalten, während eine Verringerung der RRSOA-Fähigkeit des SiC-MOSFETs verhindert wird.
  • Ferner kann das Leistungsumwandlungsbauelement in einem Dreiphasenmotorsystem verwendet werden. Bei der in 16 dargestellten Last 401 handelt es sich um einen Drehstrommotor. Durch Verwendung des Leistungsumwandlungsbauelements, das das im Rahmen der ersten Ausführungsform beschriebene Siliciumcarbid-Halbleiterbauelement im Inverter umfasst, lässt sich das Dreiphasen-Motorsystem miniaturisieren.
  • Dritte Ausführungsform
  • Das im Rahmen der zweiten Ausführungsform beschriebene Dreiphasen-Motorsystem kann in Kraftfahrzeugen, wie Hybridfahrzeugen, Elektrofahrzeugen, Brennstoffzellenfahrzeugen und dergleichen, eingesetzt werden. In der vorliegenden Ausführungsform werden Kraftfahrzeuge mit dem unter Bezugnahme auf die 17 und 18 beschriebenen Dreiphasen-Motorsystem ausgerüstet. 17 ist eine schematische Ansicht zur Darstellung der Konfiguration des Elektrofahrzeugs gemäß der vorliegenden Ausführungsform. 18 ist ein Schaltplan eines Aufwärtswandlers gemäß der vorliegenden Ausführungsform.
  • Wie in 17 dargestellt, umfasst das Elektrofahrzeug der vorliegenden Ausführungsform Folgendes: einen Dreiphasenmotor 503, der zur Eingabe und Ausgabe von Leistung an eine Antriebswelle 502 befähigt ist, an die ein Antriebsrad (Rad) 501a und ein Antriebsrad (Rad) 501b angeschlossen sind; einen Inverter 504 zum Antreiben des Dreiphasenmotors 503; und eine Batterie 505. Das Elektrofahrzeug der vorliegenden Ausführungsform umfasst ferner einen Aufwärtswandler 508, ein Relais 509 und eine elektronische Steuereinheit 510. Der Aufwärtswandler 508 ist mit einer Stromleitung 506, an die der Inverter 504 angeschlossen ist, und einer Stromleitung 507, an die die Batterie 505 angeschlossen ist, verbunden. Beim Dreiphasenmotor 503 handelt es sich um einen Synchrongenerator-Motor, der einen Rotor, in dem ein Permanentmagnet eingebettet ist, und einen Stator, auf den eine Dreiphasenspule gewickelt ist, umfasst. Der im Rahmen der zweiten Ausführungsform beschriebene Inverter wird für den Inverter 504 verwendet.
  • Wie in 18 gezeigt, besteht der Aufbau des Aufwärtswandlers 508 darin, dass ein Reaktor 511 und ein Glättungskondensator 512 an einen Inverter 513 angeschlossen sind. Der Inverter 513 ist beispielsweise ähnlich zu dem bei der zweiten Ausführungsform beschriebenen Inverter und auch der Aufbau des Bauelements im Inverter ist der gleiche. Wie bei der zweiten Ausführungsform, dient ein SiC-Leistungs-MISFET 514 als Schaltelement und wird durch synchrone Gleichrichtung angetrieben. Im Elektrofahrzeug der vorliegenden Ausführungsform werden der Inverter 504 und der Aufwärtswandler 508, bei denen es sich um Leistungsumwandlungsbauelemente handelt, dazu verwendet, dem Drehstrommotor 503 einen Ausgang zu liefern, so dass die Antriebsräder (Räder) 501a und 501b durch den Drehstrommotor 503 angetrieben werden.
  • Die elektronische Steuereinrichtung 510 von 17 umfasst einen Mikroprozessor, eine Speichervorrichtung und einen Ein-/Ausgabekanal und empfängt Signale von einem Sensor, der eine Rotorposition des Drehstrommotors 503 erfasst, oder empfängt Ladungs-/Entladungswerte der Batterie 505. Die elektronische Steuereinrichtung 510 gibt Signale zur Steuerung des Inverters 504, des Aufwärtswandlers 508 und des Relais 509 aus.
  • Gemäß der vorliegenden Ausführungsform kann das Leistungsumwandlungsbauelement der zweiten Ausführungsform für den Inverter 504 und den Aufwärtswandler 508, bei denen es sich um Leistungsumwandlungsbauelemente handelt, verwendet werden. Ferner kann das Dreiphasen-Motorsystem der zweiten Ausführungsform für das Dreiphasen-Motorsystem verwendet werden, das aus dem Drehstrommotor 503, dem Inverter 504 und dergleichen besteht. Somit lässt sich ein miniaturisiertes, leichtes und kostengünstiges elektrisches Fahrzeug erhalten, indem man das Volumen des Antriebsystems im elektrischen Fahrzeug verringert, wobei vermieden wird, dass die RRSOA-Fähigkeit des Inverters 504 und des Aufwärtswandlers 508 des elektrischen Fahrzeugs abnimmt.
  • Es ist darauf hinzuweisen, dass in der vorliegenden Ausführungsform ein Elektrofahrzeug beschrieben wurde. Jedoch kann das vorstehend beschriebene Dreiphasen-Motorsystem gleichermaßen für ein Hybridfahrzeug, das sich einer Kombination aus einem Verbrennungsmotor und einer Batterie bedient, und für ein Treibstoffzellenfahrzeug, bei dem es sich bei der Batterie 505 um einen Brennstoffzellenstapel handelt, verwendet werden.
  • Vierte Ausführungsform
  • Das Dreiphasen-Motorsystem der zweiten Ausführungsform kann in einem Schienenfahrzeug verwendet werden. In der vorliegenden Ausführungsform wird das Schienenfahrzeug, das sich des Dreiphasen-Motorsystems bedient, unter Bezugnahme auf 19 beschrieben. 19 ist ein Schaltplan des Konverters und des Inverters, die im Schienenfahrzeug gemäß der vorliegenden Ausführungsform verwendet werden.
  • Wie in 19 dargestellt, wird ein Strom von beispielsweise 25 kV von einer Oberleitung (OW) dem Schienenfahrzeug über einen Scherenstromabnehmer zugeführt. Die Stromspannung wird über einen Transformer 609 auf 1,5 kV verringert und Wechselstrom wird durch einen Konverter 607 in Gleichstrom umgewandelt. Der Gleichstrom wird ferner von einem Inverter 602 über einen Kondensator 608 in Wechselstrom umgewandelt, so dass der Drehstrommotor, der die Last 601 darstellt, angetrieben wird. Wie bei der zweiten Ausführungsform, dient das SiC-Leistungs-MISFET 604 als Schaltelement in der vorliegenden Ausführungsform und wird durch Synchrongleichrichtung angetrieben. Es ist darauf hinzuweisen, dass in 19 eine Darstellung der bei der zweiten Ausführungsform beschriebenen Steuerschaltung weggelassen ist. Ferner ist die Oberleitung OW elektrisch über den Scherenstromabnehmer PG, den Transformator 609 und Räder WH an Eisenbahnschienen RT angeschlossen.
  • Gemäß der vorliegenden Ausführungsform kann das Leistungsumwandlungsbauelement der zweiten Ausführungsform im Konverter 607 verwendet werden. Mit anderen Worten, die Räder WH des Schienenfahrzeugs können durch Zufuhr von Leistung aus dem Leistungsumwandlungsbauelement zur Last 601 angetrieben werden. Ferner kann das Dreiphasen-Motorsystem der zweiten Ausführungsform für das Dreiphasen-Motorsystem, das aus der Last 601, dem Inverter 602 und der Steuerschaltung besteht, verwendet werden. Somit lässt sich ein miniaturisiertes, leichtes und kostengünstiges Schienenfahrzeug erhalten, wobei eine Verringerung der RRSOA-Fähigkeiten des Inverters 602 und des Konverters 607 des Schienenfahrzeugs vermieden werden.
  • Vorstehend wurde die Erfindung konkret auf der Grundlage der Ausführungsformen beschrieben. Es können verschiedene Modifikationen und Abänderungen im Rahmen des Schutzumfangs der vorliegenden Erfindung vorgenommen werden.
  • Beispielsweise wurde bei der ersten und zweiten Ausführungsform jeweils ein Siliciumcarbid-Halbleiterbauelement vom n-Typ beschrieben. Die gleichen Effekte, die für die erste und zweite Ausführungsform angegeben wurden, lassen sich jedoch auch dann erreichen, wenn es sich beim Leitfähigkeitstyp (erster Leitfähigkeitstyp) des Siliciumcarbid-Halbleiterbauelements um einen p-Typ handelt. In diesem Fall gehören die Leitfähigkeitstypen der Verunreinigungen, die jeweils den vorstehend beschriebenen verschiedenen Substraten, Halbleiterschichten, Halbleiterregionen oder dergleichen implantiert werden, zu den vorstehend beschriebenen Typen. Mit anderen Worten, der Leitfähigkeitstyp (erster Leitfähigkeitstyp) der Substrate, Schichten und Regionen der einzelnen beschriebenen Ausführungsformen, die eine Leitfähigkeit vom n-Typ aufweisen, ist in diesem Fall vom p-Typ, während der Leitfähigkeitstyp (zweiter Leitfähigkeitstyp) der Regionen (zum Beispiel die Halbleiterregion 6 vom p-Typ und die erste Kontaktregion 8 gemäß 2), die gemäß Beschreibung eine Leitfähigkeit vom p-Typ aufweisen, in diesem Fall vom n-Typ ist. Dabei werden beispielsweise B (Bor) oder Al (Aluminium) als Verunreinigungen vom p-Typ verwendet.

Claims (11)

  1. Silciumcarbid-Halbleiterbauelement, umfassend: ein Halbleitersubstrat (2), das ein Substrat vom n-Typ mit einem Gehalt an Siliciumcarbid und eine Halbleiterschicht (3) vom n-Typ mit einem Gehalt an Siliciumcarbid, die über dem Substrat vom n-Typ ausgebildet ist, umfasst, wobei das Halbleitersubstrat in der Draufsicht eine Elementregion (27) und eine erste Region, die die Elementregion umgibt, aufweist; eine erste Halbleiterregion (6) vom p-Typ, die auf einer oberen Oberfläche des Halbleitersubstrats innerhalb der Elementregion ausgebildet ist; eine Source-Region (7) vom n-Typ, die auf einer oberen Oberfläche der ersten Halbleiterregion ausgebildet ist; eine erste Kontaktregion (8) vom p-Typ, die auf der oberen Oberfläche der ersten Halbleiterregion ausgebildet ist; eine zweite Halbleiterregion (4) vom p-Typ, die auf der oberen Oberfläche des Halbleitersubstrats innerhalb der ersten Region ausgebildet ist und in der Draufsicht die Elementregion umgibt; eine zweite Kontaktregion (9) vom p-Typ, die auf einer oberen Oberfläche der zweiten Halbleiterregion ausgebildet ist und in der Draufsicht die Elementregion umgibt; eine Drain-Region (14) vom n-Typ, die auf einer unteren Oberfläche des Halbleitersubstrats ausgebildet ist; eine Gate-Elektrode (12), die auf der oberen Oberfläche der ersten Halbleiterregion neben der Source-Region mit einem dazwischen liegenden isolierenden Film (11) ausgebildet ist; eine erste Elektrode (21), die auf der zweiten Kontaktregion ausgebildet ist; und einen leitenden Anschlussbereich (20, 25), der auf der zweiten Kontaktregion ausgebildet ist und die erste Elektrode und die zweite Kontaktregion miteinander elektrisch verbindet, wobei die Gate-Elektrode, die Source-Region und die Drain-Region einen Feldeffekttransistor darstellen, wobei die zweite Halbleiterregion und das Halbleitersubstrat eine Diode darstellen, wobei eine dritte Verunreinigungskonzentration der ersten Kontaktregion größer als eine erste Verunreinigungskonzentration der ersten Halbleiterregion ist und wobei eine vierte Verunreinigungskonzentration der zweiten Kontaktregion größer als eine zweite Verunreinigungskonzentration der zweiten Halbleiterregion ist.
  2. Silciumcarbid-Halbleiterbauelement, umfassend: ein Halbleitersubstrat (2), das ein Substrat vom n-Typ mit einem Gehalt an Siliciumcarbid und eine Halbleiterschicht (3) vom n-Typ mit einem Gehalt an Siliciumcarbid, die über dem Substrat vom n-Typ ausgebildet ist, umfasst, wobei das Halbleitersubstrat in der Draufsicht eine Elementregion (27) und eine erste Region, die die Elementregion umgibt, aufweist; eine erste Halbleiterregion (6) vom p-Typ, die auf einer oberen Oberfläche des Halbleitersubstrats innerhalb der Elementregion ausgebildet ist; eine Source-Region (7) vom n-Typ, die auf einer oberen Oberfläche der ersten Halbleiterregion ausgebildet ist; eine erste Kontaktregion (8) vom p-Typ, die auf der oberen Oberfläche der ersten Halbleiterregion ausgebildet ist; eine zweite Halbleiterregion (4) vom p-Typ, die auf der oberen Oberfläche des Halbleitersubstrats innerhalb der ersten Region ausgebildet ist und in der Draufsicht die Elementregion umgibt; eine zweite Kontaktregion (9) vom p-Typ, die auf einer oberen Oberfläche der zweiten Halbleiterregion ausgebildet ist und in der Draufsicht die Elementregion umgibt; eine Drain-Region (14) vom n-Typ, die auf einer unteren Oberfläche des Halbleitersubstrats ausgebildet ist; eine Gate-Elektrode (12), die auf der oberen Oberfläche der ersten Halbleiterregion neben der Source-Region mit einem dazwischen liegenden isolierenden Film (11) ausgebildet ist; eine erste Elektrode (21), die auf der zweiten Kontaktregion ausgebildet ist; und einen leitenden Anschlussbereich (20, 25), der auf der zweiten Kontaktregion ausgebildet ist und die erste Elektrode und die zweite Kontaktregion miteinander elektrisch verbindet, wobei die Gate-Elektrode, die Source-Region und die Drain-Region einen Feldeffekttransistor darstellen, wobei die zweite Halbleiterregion und das Halbleitersubstrat eine Diode darstellen, und wobei die erste Kontaktregion weniger tief als die erste Halbleiterregion ist und die zweite Kontaktregion weniger tief als die zweite Halbleiterregion ist.
  3. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, ferner umfassend: eine zweite Region, die in der Draufsicht in einem Umfangsbereich des Halbleitersubstrats (2) ausgebildet ist und die Elementregion (27) und die erste Region umgibt; eine dritte Halbleiterregion vom p-Typ, die auf der oberen Oberfläche des Halbleitersubstrats innerhalb der zweiten Region so ausgebildet ist, dass sie jeweils tiefer als die erste Halbleiterregion und die zweite Halbleiterregion ist; und eine dritte Kontaktregion (10) vom p-Typ, die auf der oberen Oberfläche der dritten Halbleiterregion ausgebildet ist.
  4. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Gate-Elektrode (12) und die zweite Kontaktregion (9) in der Draufsicht in einem Abstand voneinander angeordnet sind.
  5. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei eine Verunreinigungskonzentration der zweiten Kontaktregion (9) 1×1018 cm-3 bis 1×1021 cm-3 beträgt.
  6. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei der kürzeste Abstand zwischen der ersten Kontaktregion (8) und der zweiten Kontaktregion (9) 2,0 µm bis 20 µm beträgt.
  7. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Dichte von Basisebenenversetzungen (BPDs) in der Halbleiterschicht (3) 0,1 BPDs/cm2 oder mehr und weniger als 10 BPDs/cm2 beträgt.
  8. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Elementregion (27) in der Draufsicht eine rechteckige Gestalt aufweist und wobei die Breite der zweiten Kontaktregion (9) in der Nähe eines Eckbereichs der Elementregion größer als die Breite der zweiten Kontaktregion, die sich in der Draufsicht entlang der vier Seiten der Elementregion erstreckt, ist.
  9. Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2, wobei die geringste Breite der zweiten Kontaktregion (9) größer als die Breite der ersten Kontaktregion (8) ist.
  10. Leistungsmodul, umfassend das Siliciumcarbid-Halbleiterbauelement nach Anspruch 1 oder 2.
  11. Leistungsumwandlungsbauelement, umfassend: ein Leistungsmodul nach Anspruch 10; und eine Steuerschaltung zur Steuerung des SiC-Halbleiterbauelements im Leistungsmodul.
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