DE112018001989B4 - Siliciumcarbid-halbleitereinheit, elektrische leistungswandlungseinheit, verfahren zur herstellung einer siliciumcarbid-halbleitereinheit sowie verfahren zur herstellung einer elektrischen leistungswandlungseinheit - Google Patents

Siliciumcarbid-halbleitereinheit, elektrische leistungswandlungseinheit, verfahren zur herstellung einer siliciumcarbid-halbleitereinheit sowie verfahren zur herstellung einer elektrischen leistungswandlungseinheit Download PDF

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Abstract

Siliciumcarbid-Halbleitereinheit (91 bis 93), die Folgendes aufweist:- eine Halbleiterschicht (11) mit einer ersten Oberfläche (P1), einer zweiten Oberfläche (P2), die der ersten Oberfläche (P1) gegenüberliegt, sowie einer ersten seitlichen Oberfläche (S1), welche die erste Oberfläche (P1) und die zweite Oberfläche (P2) verbindet;- ein Siliciumcarbid-Halbleitersubstrat (12) mit einer dritten Oberfläche (P3), die der zweiten Oberfläche (P2) gegenüberliegt, einer vierten Oberfläche (P4), die der dritten Oberfläche (P3) gegenüberliegt, sowie einer zweiten seitlichen Oberfläche (S2), welche die dritte Oberfläche (P3) und die vierte Oberfläche (P4) verbindet;- eine erste Elektrodenschicht (16), die getrennt von einem Rand der ersten Oberfläche (P1) der Halbleiterschicht (11) angeordnet ist und eine Grenzfläche mit einem Bereich der ersten Oberfläche (P1) bildet;- eine Isolierschicht (15), die um die erste Elektrodenschicht (16) herum auf der ersten Oberfläche (P1) der Halbleiterschicht (11) angeordnet ist; und- eine zweite Elektrodenschicht (18), die auf der vierten Oberfläche (P4) des Siliciumcarbid-Halbleitersubstrats (12) angeordnet ist und sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche (P1) der Halbleiterschicht (11) und der ersten Elektrodenschicht (16) in einer Richtung in der Ebene bis nach außen erstreckt,- wobei eine Crush-Schicht (20; 21, 22) an der ersten seitlichen Oberfläche (S1) der Halbleiterschicht (11) und an der zweiten seitlichen Oberfläche (S2) des Siliciumcarbid-Halbleitersubstrats (12) angeordnet ist und die Dicke (d2) der Crush-Schicht (20; 22) an der zweiten seitlichen Oberfläche (S2) größer als die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) ist,- wobei die zweite seitliche Oberfläche (S2) einen ersten Bereich, der mit der dritten Oberfläche (P3) verbunden ist, und einen zweiten Bereich aufweist, der mit der vierten Oberfläche (P4) verbunden ist, und- wobei die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) und die Dicke (d1) der Crush-Schicht (20; 21) an dem ersten Bereich der zweiten seitlichen Oberfläche (S2) jeweils geringer als die Dicke (d2) der Crush-Schicht (20; 22) an dem zweiten Bereich der zweiten seitlichen Oberfläche (S2) sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Siliciumcarbid-Halbleitereinheit, eine elektrische Leistungswandlereinheit, ein Verfahren zur Herstellung einer Siliciumcarbid-Halbleitereinheit sowie ein Verfahren zur Herstellung einer derartigen elektrischen Leistungswandlereinheit.
  • STAND DER TECHNIK
  • Um zum Beispiel höhere Stehspannungen und geringere Verluste bei Halbleitereinheiten und die Verwendung von Halbleitereinheiten in Umgebungen mit hoher Temperatur zu ermöglichen, hat man begonnen, Siliciumcarbid(SiC)-Halbleitereinheiten anstelle von Silicium(Si)-Halbleitereinheiten einzusetzen. Insbesondere hat die Verwendung von SiC als einem halbleitenden Material für elektrische Leistungshalbleitereinheiten, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Schottky-Barrieren-Dioden (SBDs) begonnen.
  • Im Fall eines SiC-MOSFET mit einem Stehspannungspegel von 1 kV bis 1,2 kV kann zum Beispiel ein geringer Widerstand im Ein-Zustand von 5 mΩcm2 oder geringer erzielt werden, und dieser Widerstand ist gleich der Hälfte von jenem oder geringer, der mit einem Si-MOSFET oder einem Si-Bipolartransistor mit isoliertem Gate (Si-IGBT) mit dem gleichen Stehspannungspegel erzielt wird.
  • Die Ursache dafür, warum der Widerstand im Ein-Zustand signifikant verringert werden kann, liegt darin, dass das elektrische Feld für einen dielektrischen Durchschlag von SiC höher als jenes von Si ist. Ein hohes elektrisches Feld für einen dielektrischen Durchschlag ermöglicht eine Verringerung des Widerstands im Ein-Zustand, indem die Dicke einer Stehspannungs-Schicht (Drift-Schicht) reduziert wird oder die Höhe der Störstellendotierung in der Stehspannungs-Schicht vergrößert wird, wobei eine zufriedenstellende Stehspannung aufrechterhalten wird.
  • Durch Fortschritte in Bereichen, wie beispielsweise der Reduktion von Herstellungskosten, der Verbesserung der Prozesstechnologie und der Verbesserung des Leistungsvermögens der Einheiten, werden SiC-Halbleitereinheiten gebräuchlicher, und insbesondere wird in Betracht gezogen, die meisten der Si-IGBTs, die als Wechselrichter-Bauteile dienen, durch SiC-Halbleitereinheiten zu ersetzen.
  • Gemäß der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2014- 11 342 A (Patentdokument 1) weist ein Halbleitersubstrat zur Verwendung in einer SiC-SBD eine Schichtstruktur auf, die ein Substrat vom n+-Typ aus SiC und eine Drift-Schicht vom n--Typ aufweist, die an der oberen Oberfläche des Substrats vom n+-Typ angeordnet ist und eine geringere Störstellenkonzentration als jene des Substrats vom n+-Typ aufweist. An der Oberfläche der Drift-Schicht vom n--Typ ist eine Isolierschicht mit einer Öffnung angeordnet, die einem Zellenbereich entspricht. In der Öffnung ist eine Schottky-Elektrode in Kontakt mit der Drift-Schicht vom n--Typ angeordnet.
  • An der rückwärtigen Oberfläche des Substrats vom n+-Typ ist eine ohmsche Elektrode angeordnet. Ein Bereich der Grenzfläche zwischen der Drift-Schicht vom n--Typ und der Schottky-Elektrode ist durch die Abmessungen der Öffnung der Isolierschicht begrenzt. Somit erstreckt sich in einer Draufsicht die ohmsche Elektrode, die auf der Seite der rückwärtigen Oberfläche dieser Struktur der Einheit angeordnet ist, im Allgemeinen von der auf der Seite der oberen Oberfläche angeordneten Schottky-Elektrode aus nach außen.
  • Bei der Herstellung einer vorstehend beschriebenen SiC-SBD wird ein Schritt zur Chipvereinzelung durchgeführt, um die SiC-SBD in Einheiten von Chips zerteilen. Gemäß der vorstehend beschriebenen Veröffentlichung wird für diese Chipvereinzelung eine Chipvereinzelungs-Klinge verwendet. Die Isolierschicht ist mit einer Nut ausgebildet, um eine Ausbreitung von Rissen zu erschweren, die während einer Chipvereinzelung entstehen können.
  • Die Japanische Patentanmeldungs-Offenlegungsschrift JP 2015 - 146 406 A (Patentdokument 2) schlägt dagegen ein Spalten eines Substrats anstelle eines Schneidens des Substrats mit einer Klinge vor. Die vorstehende Veröffentlichung argumentiert, dass es, anders als in dem Fall der Verwendung einer Klinge, möglich ist, ein Freiliegen einer beschädigten Schicht zu der Endoberfläche des Substrats hin zu verhindern, wenn eine Spaltungsoberfläche so gebildet wird, dass diese mit der Hauptoberfläche eines Substrats verbunden ist.
  • Dadurch wird eine Verringerung der Versetzungsdichte an der Endoberfläche des Substrats unterstützt, insbesondere in einem Bereich der Endoberfläche auf der vorstehend erwähnten Seite der Hauptoberfläche. Dementsprechend ist es möglich, die Entstehung eines Leckstroms über die Endoberfläche des Substrats in einer vertikalen elektronischen Einheit zu unterbinden, bei der eine hohe Stehspannung erforderlich ist.
  • JP 2005 - 243 947 A (Patentdokument 3) betrifft eine herkömmliche Halbleitereinheit, die eine Halbleiterschicht mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche sowie einer ersten seitlichen Oberfläche, welche die erste Oberfläche und die zweite Oberfläche verbindet, eine erste Elektrodenschicht, die getrennt von einem Rand an der ersten Oberfläche der Halbleiterschicht angeordnet ist und eine Grenzfläche mit einem Bereich der ersten Oberfläche bildet, eine Isolierschicht aus Siliciumoxid und eine zweite Elektrodenschicht aufweist, die sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche der Halbleiterschicht und der ersten Elektrodenschicht in einer Richtung in der Ebene bis nach außen erstreckt.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2014- 11 342 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2015 - 146 406 A
    • Patentdokument 3: Japanische Patentanmeldungs-Offenlegungsschrift JP 2005 - 243 947 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Bei der in der vorstehend beschriebenen Japanischen Patentanmeldungs-Offenlegungsschrift JP 2014- 11 342 A offenbarten SBD erstreckt sich in einer Draufsicht die auf der Seite der rückwärtigen Oberfläche angeordnete ohmsche Elektrode von der auf der Seite der oberen Oberfläche angeordneten Schottky-Elektrode nach außen. Somit besteht eine Wahrscheinlichkeit, dass sich ein Strom, der von dem äußeren peripheren Bereich der ohmschen Elektrode in Richtung zu der Schottky-Elektrode hin fließt, an den äußeren Rändern der Grenzfläche zwischen der Schottky-Elektrode und der Drift-Schicht vom n--Typ konzentriert. Diese Stromkonzentration ist in einem Fall ausgeprägter, in dem SiC als halbleitendes Material verwendet wird, da die Einheit bei einer hohen Stromdichte betrieben werden kann.
  • Dementsprechend tritt an dieser Stelle, an der die Stromkonzentration auftritt, leicht ein dielektrischer Durchschlag auf. Es ist anzumerken, dass ähnliche Probleme auch bei verschiedenen anderen vertikalen Halbleitereinheiten als den SBDs auftreten. In dem Fall eines MOSFET erstreckt sich zum Beispiel in einer Draufsicht die auf der Seite der rückwärtigen Oberfläche angeordnete Drain-Elektrode im Allgemeinen von der auf der Seite der oberen Oberfläche angeordneten Source-Elektrode nach außen. Dadurch kann eine ähnliche Stromkonzentration wie jene vorstehend beschriebene verursacht werden.
  • Gemäß der in der vorstehend beschriebenen Japanischen Patentanmeldungs-Offenlegungsschrift JP 2015-146 406 A offenbarten Technik können Kristalldefekte an der Endoberfläche des Substrats durch das Einsetzen eines Spaltens reduziert werden. Somit nimmt ein an der Endoberfläche des Substrats fließender Oberflächenstrom ab, und dies kann beim Unterdrücken eines Leckstroms nützlich sein.
  • Die Erfinder der vorliegenden Erfindung haben dagegen in Erwägung gezogen, dass die vorstehend erwähnte Stromkonzentration bei Verwenden der vorstehend beschriebenen Technik in Bezug auf einen Strom ausgeprägter wird, der während eines normalen Betriebs fließt (z.B. in Bezug auf einen Durchlassstrom in Dioden und einen Strom im Ein-Zustand in Schaltelementen), wobei die Details später beschrieben werden. Daher kann die Verwendung der vorstehend beschriebenen Technik im Gegenteil die Zuverlässigkeit beeinträchtigen.
  • Die vorliegende Erfindung wurde konzipiert, um die vorstehend beschriebenen Probleme zu lösen, und die Aufgabe der vorliegenden Erfindung besteht in der Angabe einer Siliciumcarbid-Halbleitereinheit, die ein Unterbinden des Auftretens von dielektrischen Durchschlägen ermöglicht, die durch eine lokale Stromkonzentration verursacht werden.
  • Mittel zum Lösen des Problems
  • Die der vorliegenden Erfindung zugrundeliegende Aufgabe wird durch eine Siliciumcarbid-Halbleitereinheit gemäß dem Gegenstand des unabhängigen Patentanspruchs 1, durch eine elektrische Leistungswandlereinheit mit einer solchen Siliciumcarbid-Halbleitereinheit gemäß dem Gegenstand von Anpruch 5, sowie durch ein Verfahren zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß dem Gegenstand von dem nebengeordneten Patentanspruch 7 gelöst. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen 2 bis 4, 6 und 8 bis 12 angegeben.
  • Insbesondere weist die Siliciumcarbid-Halbleitereinheit gemäß der vorliegenden Erfindung Folgendes auf: eine Halbleiterschicht, ein Siliciumcarbid-Halbleitersubstrat, eine erste Elektrodenschicht, eine Isolierschicht sowie eine zweite Elektrodenschicht. Die Halbleiterschicht weist Folgendes auf: eine erste Oberfläche, eine zweite Oberfläche, die der ersten Oberfläche gegenüberliegt, sowie eine erste seitliche Oberfläche, welche die erste Oberfläche und die zweite Oberfläche verbindet. Das Siliciumcarbid-Halbleitersubstrat weist Folgendes auf: eine dritte Oberfläche, die der zweiten Oberfläche gegenüberliegt, eine vierte Oberfläche, die der dritten Oberfläche gegenüberliegt, sowie eine seitliche Oberfläche, welche die dritte Oberfläche und die vierte Oberfläche verbindet.
  • Die erste Elektrodenschicht ist getrennt von einem Rand der ersten Oberfläche der Halbleiterschicht angeordnet und bildet eine Grenzfläche mit einem Bereich der ersten Oberfläche. Die Isolierschicht ist um die erste Elektrodenschicht herum auf der ersten Oberfläche der Halbleiterschicht angeordnet. Die zweite Elektrodenschicht ist auf der vierten Oberfläche des Siliciumcarbid-Halbleitersubstrats angeordnet und erstreckt sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche der Halbleiterschicht und der ersten Elektrodenschicht in einer Richtung in der Ebene bis nach außen.
  • An der ersten seitlichen Oberfläche der Halbleiterschicht und an der zweiten seitlichen Oberfläche des Siliciumcarbid-Halbleitersubstrats ist eine Crush-Schicht angeordnet. Die Dicke der Crush-Schicht an der zweiten seitlichen Oberfläche ist größer als die Dicke der Crush-Schicht an der ersten seitlichen Oberfläche. Die zweite seitliche Oberfläche weist einen ersten Bereich, der mit der dritten Oberfläche verbunden ist, und einen zweiten Bereich auf, der mit der vierten Oberfläche verbunden ist. Die Dicke der Crush-Schicht an der ersten seitlichen Oberfläche und die Dicke der Crush-Schicht an dem ersten Bereich der zweiten seitlichen Oberfläche sind jeweils geringer als die Dicke der Crush-Schicht an dem zweiten Bereich der zweiten seitlichen Oberfläche.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß der vorliegenden Erfindung umfasst die folgenden Schritte. Es wird ein Wafer hergestellt, der Folgendes aufweist: eine Halbleiterschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, die der ersten Oberfläche gegenüber-liegt, ein Siliciumcarbid-Halbleitersubstrat mit einer dritten Oberfläche, die der zweiten Oberfläche der Halbleiterschicht gegenüberliegt, und mit einer vierten Oberfläche, die der dritten Oberfläche gegenüberliegt, eine erste Elektrodenschicht, die eine Grenzfläche mit einem Bereich der ersten Oberfläche bildet, eine Isolierschicht, die um die erste Elektrodenschicht herum auf der ersten Oberfläche der Halbleiterschicht angeordnet ist, sowie eine zweite Elektrodenschicht, die an der vierten Oberfläche des Siliciumcarbid-Halbleitersubstrats angeordnet ist und sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche der Halbleiterschicht und der ersten Elektrodenschicht in einer Richtung in der Ebene bis nach außen erstreckt.
  • Der Wafer wird in Chips vereinzelt. Der Schritt, bei dem der Wafer in Chips vereinzelt wird, umfasst die folgenden Schritte: Bilden einer ersten seitlichen Oberfläche, welche die erste Oberfläche und die zweite Oberfläche verbindet, indem die Halbleiterschicht geschnitten wird, und Bilden einer zweiten seitlichen Oberfläche, welche die dritte Oberfläche und die vierte Oberfläche verbindet, indem das Siliciumcarbid-Halbleitersubstrat geschnitten wird. Der Schritt, bei dem der Wafer in Chips vereinzelt wird, wird so durchgeführt, dass an der ersten seitlichen Oberfläche der Halbleiterschicht und an der zweiten seitlichen Oberfläche des Siliciumcarbid-Halbleitersubstrats eine Crush-Schicht gebildet wird und dass eine Dicke der Crush-Schicht an der zweiten seitlichen Oberfläche größer als eine Dicke der Crush-Schicht an der ersten seitlichen Oberfläche wird. Die zweite seitliche Oberfläche weist einen ersten Bereich, der mit der dritten Oberfläche verbunden ist, und einen zweiten Bereich auf, der mit der vierten Oberfläche verbunden ist. Die Dicke der Crush-Schicht an der ersten seitlichen Oberfläche und die Dicke der Crush-Schicht an dem ersten Bereich der zweiten seitlichen Oberfläche sind jeweils geringer als die Dicke der Crush-Schicht an dem zweiten Bereich der zweiten seitlichen Oberfläche.
  • Effekte der Erfindung
  • In einem Fall, in dem die zweite Elektrodenschicht mit einem Bereich versehen ist, der sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche der Halbleiterschicht und der ersten Elektrodenschicht in der Richtung in der Ebene bis nach außen erstreckt, besteht die Wahrscheinlichkeit, dass sich ein Strom, der von diesem Bereich der zweiten Elektrodenschicht durch die Umgebung der zweiten seitlichen Oberfläche des Siliciumcarbid-Substrats in Richtung zu der ersten Elektrodenschicht hin fließt, an dem äußeren Rand der Grenzfläche zwischen der ersten Elektrodenschicht und der Halbleiterschicht konzentriert.
  • Gemäß der vorliegenden Erfindung wird zumindest ein Teil dieses Strom durch die an der zweiten seitlichen Oberfläche angeordnete Crush-Schicht abgefangen, wenn er durch die Umgebung der zweiten seitlichen Oberfläche des Siliciumcarbid-Substrats hindurch fließt. Dadurch wird die vorstehend beschriebene Konzentration des Stroms abgeschwächt. Wieviel Strom jedoch abgefangen wird, ist von der Dicke der Crush-Schicht an der zweiten seitlichen Oberfläche abhängig.
  • Wenn die Crush-Schicht an der zweiten seitlichen Oberfläche eine ausreichende Dicke aufweist, ist es somit möglich, das Auftreten von dielektrischen Durchschlägen, die durch eine Konzentration des Stroms verursacht werden, ausreichend zu unterbinden. Wenn die Crush-Schicht an der ersten seitlichen Oberfläche dagegen eine übermäßig große Dicke aufweist, tritt in der Siliciumcarbid-Halbleitereinheit aufgrund von äußeren Einflüssen, insbesondere Spannungen, leicht eine Rissbildung auf.
  • Gemäß der vorliegenden Erfindung ist die Dicke der Crush-Schicht an der zweiten seitlichen Oberfläche größer als die Dicke der Crush-Schicht an der ersten seitlichen Oberfläche. Dadurch wird ein Unterbinden des Auftretens von dielektrischen Durchschlägen ermöglicht, die durch lokale Konzentrationen des Stroms in der Halbleiterschicht verursacht werden, wobei das Auftreten einer Rissbildung in der Siliciumcarbid-Halbleitereinheit unterbunden wird.
  • Die Ziele, Merkmale und Vorteile in Bezug auf die in der Beschreibung der vorliegenden Anmeldung offenbarte Technik werden aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Draufsicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 2 eine Schnittansicht entlang einer Linie II-II in 1,
    • 3 eine Schnittansicht, die eine Konfiguration eines Halbleitersubstrats der Siliciumcarbid-Halbleitereinheit in 2 schematisch darstellt;
    • 4 eine Draufsicht, die einen ersten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 5 eine Teilschnittansicht entlang einer Linie V-V in 4;
    • 6 eine Teilschnittansicht, die einen zweiten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 7 eine Teilschnittansicht, die einen dritten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 8 eine Teilschnittansicht, die einen vierten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 9 eine Teilschnittansicht, die einen fünften Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 10 eine Teilschnittansicht, die einen sechsten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 11 eine Teilschnittansicht entlang einer Linie XI-XI in 12, die einen siebten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 12 eine Draufsicht, die den siebten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 13 eine Teilschnittansicht, die einen achten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
    • 14 eine Teilschnittansicht, die einen neunten Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt,
    • 15 eine Schnittansicht, die einen Stromfluss in einer Siliciumcarbid-Halbleitereinheit gemäß einem Vergleichsbeispiel schematisch darstellt;
    • 16 eine Schnittansicht, die einen Stromfluss in der Siliciumcarbid-Halbleitereinheit in 2 schematisch darstellt;
    • 17 eine Transmissionselektronenmikroskop(TEM)-Aufnahme eines Siliciumcarbid-Substrats und einer Crush-Schicht, die an der seitlichen Oberfläche des Siliciumcarbid-Substrats angeordnet ist;
    • 18 ein graphisches Schaubild, das eine exemplarische Relation zwischen der Dicke einer zweiten Crush-Schicht und der Wahrscheinlichkeit für eine Fehlfunktion der Siliciumcarbid-Halbleitereinheit darstellt;
    • 19 ein graphisches Schaubild, das eine exemplarische Relation zwischen einem zweiten Schleifkorndurchmesser und der Wahrscheinlichkeit für eine Fehlfunktion der Siliciumcarbid-Halbleitereinheit darstellt;
    • 20 ein graphisches Schaubild, das eine exemplarische Relation zwischen dem zweiten Schleifkorndurchmesser und einer Ladungsträgerlebensdauer darstellt;
    • 21 ein graphisches Schaubild, das eine exemplarische Relation zwischen einem ersten Schleifkorndurchmesser und einem Rissbildungsprozentsatz eines Chips während der Chipvereinzelung darstellt;
    • 22 eine Schnittansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung schematisch darstellt;
    • 23 eine Teilschnittansicht, die einen Schritt eines Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung schematisch darstellt;
    • 24 eine Teilschnittansicht, die einen Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung schematisch darstellt;
    • 25 eine Teilschnittansicht, die einen Schritt eines Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß einem Referenzbeispiel schematisch darstellt;
    • 26 eine Teilschnittansicht, die einen Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß dem Referenzbeispiel schematisch darstellt;
    • 27 eine Schnittansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß dem Referenzbeispiel schematisch darstellt;
    • 28 eine Schnittansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
    • 29 eine Teilschnittansicht, die einen Schritt eines Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
    • 30 eine Teilschnittansicht, die einen Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
    • 31 ein graphisches Schaubild, das eine exemplarische Relation zwischen der Höhenabmessung einer reformierten Schicht und der Biegefestigkeit der Siliciumcarbid-Halbleitereinheit darstellt;
    • 32 eine Teilschnittansicht, die einen Schritt eines Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß einer Variation von Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
    • 33 eine Teilschnittansicht, die einen Schritt des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit gemäß der Variation von Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
    • 34 ein Blockschaubild, das eine Konfiguration einer elektrischen Leistungswandlereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung schematisch darstellt;
    • 35 eine Teilschnittansicht, die eine exemplarische Konfiguration einer Hauptwandlerschaltung der elektrischen Leistungswandlereinheit in 34 schematisch darstellt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Es ist anzumerken, dass identischen oder entsprechenden Komponenten oder Bestandteile in den folgenden Zeichnungen die gleichen Bezugszeichen zugewiesen sind und eine wiederholte Beschreibung derselben weggelassen wird.
  • Ausführungsform 1
  • Konfiguration
  • 1 ist eine Draufsicht, die eine Konfiguration einer SBD 91 (einer Siliciumcarbid-Halbleitereinheit) gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt. 2 ist eine Schnittansicht entlang einer Linie II-II in 1. 3 ist eine Schnittansicht, die eine Konfiguration eines epitaxialen Substrats 10 (eines Halbleitersubstrats) der SBD 91 in 2 schematisch darstellt.
  • Die SBD 91 weist Folgendes auf: das epitaxiale Substrat 10, eine Schottky-Elektrodenschicht 16 (eine erste Elektrodenschicht), eine Zwischenisolierschicht 15 (eine Isolierschicht), eine rückseitige Elektrodenschicht 18 (eine zweite Elektrodenschicht), eine vorderseitige Elektrodenschicht 17 sowie eine Passivierungsschicht 19.
  • Das epitaxiale Substrat 10 weist eine Drift-Schicht 11 (eine Halbleiterschicht) und ein SiC-Substrat 12 auf (ein Siliciumcarbid-Substrat). Bei dem SiC-Substrat 12 handelt es sich um ein einkristallines Substrat, und bei der Drift-Schicht 11 handelt es sich um eine auf dem SiC-Substrat ausgebildete epitaxiale Schicht. Die Drift-Schicht 11 weist eine Oberfläche P1 (eine erste Oberfläche), eine der Oberfläche P1 gegenüberliegende Oberfläche P2 (eine zweite Oberfläche) sowie eine seitliche Oberfläche S1 (eine erste seitliche Oberfläche) auf, welche die Oberflächen P1 und P2 verbindet. Die Drift-Schicht 11 ist vom n-Typ. Ein Bereich der Drift-Schicht 11, der zumindest die Oberfläche P2 bildet, ist bevorzugt aus SiC gebildet, und typischerweise ist die gesamte Drift-Schicht 11 aus SiC gebildet.
  • Das SiC-Substrat 12 weist eine Oberfläche P3 (eine dritte Oberfläche), die der Oberfläche P2 der Drift-Schicht 11 gegenüberliegt, eine Oberfläche P4 (eine vierte Oberfläche), die der Oberfläche P3 gegenüberliegt, sowie eine seitliche Oberfläche S2 (eine zweite seitliche Oberfläche) auf, welche die Oberflächen P3 und P4 verbindet. Das SiC-Substrat 12 ist vom n-Typ und weist eine höhere Störstellenkonzentration auf als jene der Drift-Schicht 11. Somit ist die Störstellenkonzentration der Drift-Schicht 11 geringer als jene des SiC-Substrats 12.
  • Es ist anzumerken, dass die Drift-Schicht 11 eine Mehrschichtstruktur aufweisen kann und die Drift-Schicht 11 zum Beispiel einen ersten Drift-Bereich, der die Oberfläche P2 bildet, und einen zweiten Drift-Bereich aufweisen kann, der an dem ersten Drift-Bereich angeordnet ist und die Oberfläche P4 bildet. Der erste Drift-Bereich und der zweiten Drift-Bereich können unterschiedliche Störstellenkonzentrationen aufweisen.
  • Die Schottky-Elektrodenschicht 16 bildet einen Schottky-Übergang zu der Drift-Schicht 11. Die Schottky-Elektrodenschicht 16 ist getrennt von dem Rand der Oberfläche P1 der Drift-Schicht 11 angeordnet und bildet eine Grenzfläche mit einem Bereich der Oberfläche P1. Bei einem Bereich dieser Grenzfläche der Oberfläche P1 handelt es sich um einen Zellenbereich, und bei einem Bereich um den Zellenbereich herum handelt es sich um einen äußeren peripheren Bereich.
  • Der Zellenbereich weist eine Funktion der Einheit auf (insbesondere eine Gleichrichterfunktion), bei der es sich um die Zielfunktion der SBD 91 handelt, und der äußere periphere Bereich weist die Funktion auf, Durchschläge der SBD 91 zu unterbinden, die durch in dem äußeren peripheren Bereich des epitaxialen Substrats 10 auftretende Entladungen verursacht werden. Die vorderseitige Elektrodenschicht 17 ist auf der Schottky-Elektrodenschicht 16 angeordnet.
  • Die Zwischenisolierschicht 15 ist auf der Oberfläche P1 der Drift-Schicht 11 um die Schottky-Elektrodenschicht 16 herum angeordnet. Die Zwischenisolierschicht 15 befindet sich in Kontakt mit der Schottky-Elektrodenschicht 16. Die Schottky-Elektrodenschicht 16 weist üblicherweise einen Endbereich auf, der auf der Zwischenisolierschicht 15 angeordnet ist, und sie befindet sich in der Öffnung der Zwischenisolierschicht 15 in Kontakt mit der Drift-Schicht 11.
  • Die Passivierungsschicht 19 kann als eine äußerste periphere Struktur auf der Oberfläche P1 der Drift-Schicht 11 angeordnet sein. Die Passivierungsschicht 19 ist aus einem Isolator gebildet.
  • Die rückseitige Elektrodenschicht 18 ist an der Oberfläche P4 des SiC-Substrats 12 angeordnet, und bei dem in 2 dargestellten Beispiel ist sie an der gesamten Oberfläche P4 angeordnet. Die rückseitige Elektrodenschicht 18 bildet einen ohmschen Übergang zu der Oberfläche P4 des SiC-Substrats 12. Die rückseitige Elektrodenschicht 18 liegt der Schottky-Elektrodenschicht 16 in der longitudinalen Richtung gegenüber. Somit fließt ein Hauptstrom in der SBD 91 in 2 in der longitudinalen Richtung.
  • Dementsprechend dient die SBD 91 als eine vertikale Halbleitereinheit oder mit anderen Worten als eine von vorn nach hinten leitfähige Halbleitereinheit. Jede von der vorderseitigen Elektrodenschicht 17 und der rückseitigen Elektrodenschicht 18 kann auf eine geeignete Weise, wie beispielsweise durch Draht-Bonding oder Löten, mit dem Außenbereich der SBD 91 verdrahtet werden.
  • Wie in 2 dargestellt, erstreckt sich die rückseitige Elektrodenschicht 18 in Bezug auf die Grenzfläche zwischen der Oberfläche P1 der Drift-Schicht 11 und der Schottky-Elektrodenschicht 16 in einer Richtung in der Ebene (bei der es sich in der Zeichnung um eine laterale Richtung handelt und bei der es sich üblicherweise um eine Richtung parallel zu jeder der Oberflächen P1 bis P4 handelt) bis nach außen, wie durch einen Pfeil ET gekennzeichnet.
  • Mit anderen Worten, es erstreckt sich die rückseitige Elektrodenschicht 18 weiter in Richtung zu der äußeren Peripherie (in der durch den Pfeil ET gekennzeichneten Richtung) als die Grenzfläche zwischen der Oberfläche P1 der Drift-Schicht 11 und der Schottky-Elektrodenschicht 16. Üblicherweise ist die vorstehend beschriebene Grenzfläche in der rückseitigen Elektrodenschicht 18 inkludiert und weist in einer Draufsicht (in einem Draufsicht-Layout) eine geringere Fläche als die Fläche der rückseitigen Elektrodenschicht 18 auf.
  • An der seitlichen Oberfläche des epitaxialen Substrats 12 ist eine Crush-Schicht 20 angeordnet. Mit anderen Worten, es ist die Crush-Schicht 20 an der seitlichen Oberfläche S1 der Drift-Schicht 11 und an der seitlichen Oberfläche S2 des SiC-Substrats 12 angeordnet. Insbesondere weist die Crush-Schicht 20 eine erste Crush-Schicht 21 und eine zweite Crush-Schicht 22 auf. Die erste Crush-Schicht 21 ist an der seitlichen Oberfläche S1 der Drift-Schicht 11 angeordnet, und die zweite Crush-Schicht 22 ist an zumindest einem Bereich der seitlichen Oberfläche S2 des SiC-Substrats 12 angeordnet.
  • Bei dem in 2 dargestellten Beispiel ist die erste Crush-Schicht 21 an der seitlichen Oberfläche S1 und an einem Bereich der seitlichen Oberfläche S2 angeordnet, und die zweite Crush-Schicht 22 ist an dem anderen Bereich der seitlichen Oberfläche S2 angeordnet. Die „Crush-Schicht“, wie hier verwendet, bezieht sich auf eine Schicht, die zumindest eine von einer amorphen und einer polykristallinen Schicht aufweist, die während der Chipvereinzelung des epitaxialen Substrats 10 gebildet wird. Somit kann die Crush-Schicht mit einer geringen Menge an feinen Fremdmaterialien vermischt sein, die von einer Chipvereinzelungs-Klinge hervorgerufen werden.
  • Wenn derartige Fremdmaterialien vernachlässigt werden, ist die Zusammensetzung der Crush-Schicht im Wesentlichen die gleiche wie jene des Basismaterials für die Crush-Schicht. Insbesondere ist die Zusammensetzung der Crush-Schicht 20 an der seitlichen Oberfläche S1 der Drift-Schicht 11 im Wesentlichen die gleiche wie jene der Drift-Schicht 11, und die Zusammensetzung der Crush-Schicht 20 an der seitlichen Oberfläche S2 des SiC-Substrats 12 ist im Wesentlichen die gleiche wie jene des SiC-Substrats 12.
  • Die Dicke der zweiten Crush-Schicht 22 ist größer als jene der ersten Crush-Schicht 21. Die zweite Crush-Schicht 22 weist bevorzugt eine Dicke auf, die größer als oder gleich 0,1 µm ist. Die zweite Crush-Schicht 22 reicht bevorzugt bis zum Rand der Oberfläche P4 des SiC-Substrats 12. Die erste Crush-Schicht 21 reicht bevorzugt bis zum Rand der Oberfläche P1 der Drift-Schicht 11. Die Grenze zwischen der ersten Crush-Schicht 21 und der zweiten Crush-Schicht 22 befindet sich innerhalb des SiC-Substrats 12 oder an der Grenze zwischen dem SiC-Substrat 12 und der Drift-Schicht 11.
  • Die seitliche Oberfläche S2 weist einen ersten Bereich auf (einen oberen Bereich in 2), der mit der Oberfläche P3 verbunden ist, und weist einen zweiten Bereich auf (einen unteren Bereich in 2), der mit der Oberfläche P4 verbunden ist. Die Grenze zwischen der ersten Crush-Schicht 21 und der zweiten Crush-Schicht 22 befindet sich bevorzugt innerhalb des SiC-Substrats 12, und in diesem Fall sind die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S1 und die Dicke der Crush-Schicht 20 auf dem vorstehend erwähnten ersten Bereich der seitlichen Oberfläche S2 jeweils geringer als die Dicke der Crush-Schicht an dem vorstehend erwähnten zweiten Bereich der seitlichen Oberfläche S2.
  • Bei dem in 3 dargestellten Beispiel weist die erste Crush-Schicht 21 eine Dicke d1 auf, die zweite Crush-Schicht 22 weist eine Dicke d2 auf, und d1 < d2 ist erfüllt. Hierbei ist die Dicke der Crush-Schicht als eine Abmessung in der Richtung in der Ebene (der lateralen Richtung in der Zeichnung) des epitaxialen Substrats 10 definiert. Mit anderen Worten, die Dicke der Crush-Schicht repräsentiert die Abmessung der Crush-Schicht, die von der seitlichen Oberfläche des epitaxialen Substrats 10 bis ins Innere desselben ausgebildet ist.
  • Die erste Crush-Schicht 21 weist eine Höhenabmessung h1 auf, und die zweite Crush-Schicht 22 weist eine Höhenabmessung h2 auf. Hierbei ist die Höhenabmessung der Crush-Schicht als eine Abmessung in der Richtung senkrecht zu der Richtung in der Ebene oder, mit anderen Worten, in einer Dickenrichtung (einer longitudinalen Richtung in der Zeichnung) des epitaxialen Substrats 10 definiert. Eine Summe der Höhenabmessung h1 und der Höhenabmessung h2 entspricht der Dicke des epitaxialen Substrats 10.
  • In einem Fall, in dem sich die erste Crush-Schicht 21 wie in der Zeichnung von der seitlichen Oberfläche S1 bis zu der seitlichen Oberfläche S2 erstreckt, ist die Höhenabmessung h1 größer als die Dicke der Drift-Schicht 11, und die Höhenabmessung h2 ist geringer als die Dicke des SiC-Substrats 12. Die Höhenabmessung h1 und die Höhenabmessung h2 liegen jeweils bevorzugt innerhalb eines Bereichs von einem Viertel bis drei Viertel der Gesamtdicke (der Abmessung in der longitudinalen Richtung in der Zeichnung) des epitaxialen Substrats 10.
  • Die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 ist größer als jene der Crush-Schicht 20 an der seitlichen Oberfläche S1. Hierbei muss die Crush-Schicht 20 auf der seitlichen Oberfläche S1 nicht zwangsläufig eine konstante Dicke aufweisen. In diesem Fall ist die „Dicke der Crush-Schicht 20 auf der seitlichen Oberfläche S1“ durch eine maximale Dicke der Crush-Schicht 20 auf der seitlichen Oberfläche S1 definiert.
  • In einer ähnlichen Weise muss die Crush-Schicht 20 auf der seitlichen Oberfläche S2 nicht zwangsläufig eine konstante Dicke aufweisen. In diesem Fall ist die „Dicke der Crush-Schicht 20 auf der seitlichen Oberfläche S2“ durch eine maximale Dicke der Crush-Schicht 20 auf der seitlichen Oberfläche S2 definiert.
  • Bei dem in 3 dargestellten Beispiel weist der Bereich der Crush-Schicht 20 an der seitlichen Oberfläche S1 zum Beispiel im Allgemeinen die Dicke d1 auf, und daher wird die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S1 mit d1 angenommen.
  • Der Bereich der Crush-Schicht 20 an der seitlichen Oberfläche S2 weist dagegen einen Bereich mit der Dicke d1 und einen Bereich mit der Dicke d2 auf. Somit wird angenommen, dass die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 gleich der Dicke d2 gemäß der vorstehenden Definition ist. Dadurch wird die Bedingung erfüllt, dass die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 größer als jene der Crush-Schicht 20 an der seitlichen Oberfläche S1 ist.
  • Die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 ist bevorzugt größer als oder gleich 0,1 µm. Diese Bedingung ist erfüllt, wenn die zweite Crush-Schicht 22 eine Dicke aufweist, die größer als oder gleich 0,1 µm ist.
  • Erste Hälfte des Herstellungsverfahrens
  • Zunächst werden Schritte, die vor einer Chipvereinzelung durchgeführt werden, (sogenannte Schritte auf der Wafer-Ebene) beschrieben, d.h. es wird die erste Hälfte des Herstellungsverfahrens beschrieben. 4 ist eine Draufsicht, die einen ersten Schritt des Verfahrens zur Herstellung der SBD 91 schematisch darstellt, und 5 ist eine Teilschnittansicht entlang einer Linie V-V (4). Die 6 bis 10 sind Teilschnittansichten, die jeweils einen zweiten bis sechsten Schritt des Verfahrens zur Herstellung der SBD 91 schematisch darstellen. 11 ist eine Teilschnittansicht entlang einer Linie XI-XI (12) und stellt einen siebten Schritt des Verfahrens zur Herstellung der SBD 91 gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch dar, und 12 ist eine Draufsicht, die diesen siebten Schritt schematisch darstellt.
  • Bezugnehmend auf die 4 und 5 wird ein epitaxialer Wafer 30 vom n-Typ hergestellt. Der epitaxiale Wafer 30 ist in der Draufsicht größer als die SBD 91 (1), und bei einer Massenfertigung wird schlussendlich eine Mehrzahl von SBDs 91 mittels Chipvereinzelung aus dem epitaxialen Wafer 30 herausgeschnitten. Der epitaxiale Wafer 30 weist die Drift-Schicht 11 auf, welche die Oberfläche P1 und die der Oberfläche P1 gegenüberliegende Oberfläche P2 aufweist, und weist das SiC-Substrat 12 auf, das die der Oberfläche P2 der Drift-Schicht 11 gegenüberliegende Oberfläche P3 sowie die der Oberfläche P3 gegenüberliegende Oberfläche P4 aufweist.
  • Der epitaxiale Wafer 30 wird erhalten, indem die Drift-Schicht 11 epitaxial auf der Oberfläche P3 des SiC-Substrats 12 aufgewachsen wird, das in der Form eines Wafers vorliegt, d.h. bevor es in Chips vereinzelt wird. Das epitaxiale Aufwachsen wird üblicherweise durch Anlagern von SiC durchgeführt, wobei nach Bedarf Störstellen hinzugefügt werden.
  • Es ist anzumerken, dass die Drift-Schicht 11 so gebildet werden kann, dass sie eine Mehrschichtstruktur aufweist, indem die Abscheidungsbedingungen mittendrin während des epitaxialen Aufwachsens geändert werden. Zum Beispiel kann ein erster Drift-Bereich auf der Oberfläche P3 des SiC-Substrats 12 gebildet werden, und dann kann ein zweiter Drift-Bereich auf diesem ersten Drift-Bereich gebildet werden. Der erste Drift-Bereich wird zum Beispiel bei einer ersten Aufwachstemperatur epitaxial aufgewachsen, und der zweite Drift-Bereich wird bei einer zweiten Aufwachstemperatur, die niedriger als die erste Aufwachstemperatur ist, epitaxial aufgewachsen.
  • Bezugnehmend auf 6 wird die Zwischenisolierschicht 15 auf der Oberfläche P1 der Drift-Schicht 11 abgeschieden. Beispiele für das Abscheidungsverfahren umfassen thermische Oxidationsverfahren sowie Anlagerungsverfahren. Ein Beispiel für die Anlagerungsverfahren ist die chemische Gasphasenabscheidung (CVD).
  • Ferner wird, bezugnehmend auf 7, die Zwischenisolierschicht 15 mit einer Struktur versehen. Diese Strukturierung wird derart durchgeführt, dass die Zwischenisolierschicht 15 zum Zeitpunkt einer Fertigstellung der SBD 91 (2) um die Schottky-Elektrodenschicht 16 herum angeordnet wird. Insbesondere wird zunächst mittels eines photomechanischen Prozesses eine (nicht gezeigte) Ätzmaske aus einem Resist oder dergleichen an der Zwischenisolierschicht 15 gebildet.
  • Als Nächstes wird ein nicht notwendiger Bereich der Zwischenisolier-schicht 15 mittels eines Trockenätzprozesses unter Verwendung eines Plasmas oder mittels eines Nassätzprozesses unter Verwendung einer chemischen Lösung entfernt.
  • Danach wird die Ätzmaske mittels eines Plasmaveraschungs-Prozesses oder mittels einer Nassbearbeitung entfernt. Im Ergebnis wird die in 7 dargestellte Struktur erhalten.
  • Es ist anzumerken, dass vor oder nach der Bildung der Zwischenisolierschicht 15 Störstellen zu der Oberfläche P1 der Drift-Schicht 11 hinzugefügt werden können. Um die Stehspannung der SBD 91 zu verbessern, kann zum Beispiel eine Störstellenschicht auf einem Bereich der Oberfläche P1 gebildet werden, in dem die Zwischenisolierschicht 15 angeordnet ist, indem Störstellen hinzugefügt werden. Die Störstellen werden zum Beispiel mittels Ionenimplantation und Aktivierung hinzugefügt. Für Akzeptor-Störstellen wird zum Beispiel Bor (B) oder Aluminium (Al) verwendet. Für Donator-Störstellen wird z.B. Phosphor (P) oder Stickstoff (N) verwendet.
  • Als Nächstes wird, bezugnehmend auf 8, die Schottky-Elektrodenschicht 16 gebildet. Im Einzelnen werden zunächst bei Bedarf eine Nassbearbeitung unter Verwendung von Fluorwasserstoffsäure sowie ein Reinigungsprozess an der Oberfläche P1 dort durchgeführt, wo die Schottky-Elektrodenschicht 16 abzuscheiden ist. Bei dem Reinigungsprozess werden zum Beispiel eine Mischlösung aus Ammoniak und einer Wasserstoffperoxid-Lösung, eine Mischlösung aus Schwefelsäure und einer Wasserstoffperoxid-Lösung sowie eine Mischlösung aus Chlorwasserstoffsäure und einer Wasserstoffperoxid-Lösung verwendet.
  • Als Nächstes wird die Schottky-Elektrodenschicht 16 abgeschieden. Das Material für die Schottky-Elektrodenschicht kann in einer geeigneten Weise zum Beispiel aus Titan (Ti), Nickel (Ni), Iridium (Ir) und Platin (Pt) ausgewählt werden. Danach wird die Schottky-Elektrodenschicht 16 mit einer Struktur versehen. Diese Strukturierung wird derart durchgeführt, dass die Schottky-Elektrodenschicht 16 mit einem Bereich der Oberfläche P1 eine Grenzfläche bildet.
  • Im Einzelnen wird zunächst mittels eines photomechanischen Prozesses eine (nicht gezeigte) Ätzmaske aus einem Resist oder dergleichen auf der Schottky-Elektrodenschicht 16 gebildet. Als Nächstes wird ein nicht notwendiger Bereich der Schottky-Elektrodenschicht 16 zum Beispiel mittels eines Trockenätzprozesses unter Verwendung eines Plasmas oder mittels eines Nassätzprozesses unter Verwendung einer chemischen Lösung entfernt.
  • Danach wird die Ätzmaske zum Beispiel mittels eines Plasmaveraschungs-Prozesses oder mittels einer Nassbearbeitung entfernt. Im Ergebnis wird die in 8 dargestellte Struktur erhalten. Es ist anzumerken, dass bei Bedarf eine Wärmebehandlung durchgeführt werden kann, um eine sicherere elektrische Verbindung zwischen der Schottky-Elektrodenschicht 16 und der Drift-Schicht 11 herzustellen.
  • Bezugnehmend auf 9 wird die vorderseitige Elektrodenschicht 17 auf der Schottky-Elektrodenschicht 16 gebildet. Im Einzelnen wird zunächst mittels Sputterns oder einer Gasphasenabscheidung eine Schicht gebildet, durch welche die vorderseitige Elektrodenschicht 17 hergestellt wird. Bei dem anzulagernden Material handelt es sich zum Beispiel um eine Aluminiumlegierung, die Aluminium und Silicium enthält, oder um Nickel. Als Nächstes wird diese Schicht mit einer Struktur versehen. Im Einzelnen wird zunächst mittels eines photomechanischen Prozesses eine (nicht gezeigte) Ätzmaske aus einem Resist o. dgl. auf dieser Schicht gebildet. Als Nächstes wird ein nicht notwendiger Bereich dieser Schicht zum Beispiel mittels eines Trockenätzprozesses unter Verwendung eines Plasmas oder eines Nassätzprozesses unter Verwendung einer chemischen Lösung entfernt.
  • Danach kann die Dicke des SiC-Substrats 12 verringert werden, indem an der Oberfläche P4 des SiC-Substrats 12 eine Bearbeitung durchgeführt wird, wie in der Zeichnung mittels einer gestrichelten Linie angezeigt. Zum Beispiel wird die Oberfläche P4 einem Schleifvorgang unter Verwendung eines Schleifsteins unterzogen, der durch Schleifkörner aus Aluminiumoxid oder Diamant konfiguriert ist.
  • Bezugnehmend auf 10 wird die rückseitige Elektrodenschicht 18 an der Oberfläche P4 des SiC-Substrats 12 gebildet. Zum Beispiel wird Titan, eine TitanLegierung, Aluminium, eine Silicium enthaltende Aluminium-Legierung oder Nickel angelagert. Es ist anzumerken, dass die rückseitige Elektrodenschicht 18 so gebildet werden kann, dass sie eine Mehrschichtstruktur aufweist. Um zum Beispiel eine Oxidation eines Elektrodenmaterials während eines Lötvorgangs zu verhindern, kann eine antioxidative Schicht zum Beispiel aus Gold, Platin, Silber oder einer Palladium enthaltenden Silber-Legierung an der äußersten Oberfläche der rückseitigen Elektrodenschicht 18 gebildet werden.
  • Die rückseitige Elektrodenschicht 18 wird so gebildet, dass sie sich in Bezug auf die Grenzfläche zwischen der Oberfläche P1 der Drift-Schicht 11 und der Schottky-Elektrodenschicht 16 in der Richtung in der Ebene (der lateralen Richtung in der Zeichnung) bis nach außen erstreckt, wie in der Zeichnung durch einen Pfeil ET angezeigt. Diese Bedingung wird üblicherweise durch das Fehlen einer Strukturierung nach der Abscheidung an der Oberfläche P4 des SiC-Substrats 12 erfüllt. Das Fehlen einer Strukturierung vereinfacht das Herstellungsverfahren. In diesem Fall wird die rückseitige Elektrodenschicht 18 an der gesamten Oberfläche P4 der SBD 91 angeordnet (2).
  • Bezugnehmend auf 11 wird danach eine Passivierungsschicht 19 gebildet. Im Einzelnen wird zunächst eine Schicht abgeschieden, die zum Beispiel aus SiN oder Polyimid gebildet wird. Beispiele für das Abscheidungsverfahren umfassen CVD und Beschichtungsverfahren unter Verwendung von Aufschleuderbeschichtung oder Tintenstrahl-Beschichtung. Als Nächstes wird diese Schicht mit einer Struktur versehen.
  • Ferner bezugnehmend auf 12 wird der epitaxiale Wafer 30 mit darauf ausgebildeten Halbleiterchips 31 hergestellt, wie vorstehend beschrieben. Jeder der Halbleiterchips 31 weist das epitaxiale Substrat 10, die Schottky-Elektrodenschicht 16, die Zwischenisolierschicht 15, die rückseitige Elektrodenschicht 18, die vorderseitige Elektrodenschicht 17 sowie die Passivierungsschicht 19 auf.
  • Zweite Hälfte des Herstellungsverfahrens
  • Als Nächstes werden in der zweiten Hälfte des Herstellungsverfahrens Schritte durchgeführt, bei denen der epitaxiale Wafer 30 in Chips vereinzelt wird. Die 13 und 14 sind Teilschnittansichten, die einen achten beziehungsweise einen neunten Schritt schematisch darstellen, bei denen es sich um die Schritte der zweiten Hälfte des Verfahrens zur Herstellung der SBD 91 handelt.
  • Bezugnehmend auf 13 wird zunächst zumindest ein Teil der Drift-Schicht 11 mit einer Chipvereinzelungs-Klinge 51 geschnitten, die einen ersten Schleifkorndurchmesser als einen Mittelwert aufweist. Dadurch wird zumindest ein Teil der seitlichen Oberfläche S1 der Drift-Schicht 11 gebildet. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 51 ist die erste Crush-Schicht 21 an dieser seitlichen Oberfläche S1 angeordnet.
  • Insbesondere wird die Drift-Schicht 11 bei dem dargestellten Beispiel mit der Chipvereinzelungs-Klinge 51 vollständig geschnitten, oder mit anderen Worten von der Oberfläche P1 zu der Oberfläche P2. Somit wird die seitliche Oberfläche S1 der Drift-Schicht 11 vollumfänglich gebildet. Des Weiteren wird das SiC-Substrat 12 von der Oberfläche P3 aus teilweise geschnitten, und dadurch wird die seitliche Oberfläche S2 teilweise gebildet. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 51 ist außerdem die erste Crush-Schicht 21 auf dieser seitlichen Oberfläche S2 angeordnet.
  • Bezugnehmend auf 14 wird zumindest ein Teil des SiC-Substrats 12 mit einer Chipvereinzelungs-Klinge 52 geschnitten, die einen zweiten Schleifkorndurchmesser als einen Mittelwert aufweist. Dadurch wird zumindest ein Teil der seitlichen Oberfläche S2 des SiC-Substrats 12 gebildet. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 52 ist die zweite Crush-Schicht 22 an dieser seitlichen Oberfläche S2 angeordnet.
  • Insbesondere wird das SiC-Substrat 12 bei dem dargestellten Beispiel mit der Chipvereinzelungs-Klinge 52 von der untersten Position der teilweise gebildeten seitlichen Oberfläche S2 (13) aus bis zu der Oberfläche P4 geschnitten. Dadurch wird der andere Bereich der seitlichen Oberfläche S2 des SiC-Substrats 12 gebildet, und als ein Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 52 ist die zweite Crush-Schicht 22 an diesem Bereich ausgebildet.
  • Der epitaxiale Wafer 30 wird durch die vorstehend beschriebenen Chipvereinzelungs-Schritte in Chips vereinzelt. Das heißt, die Crush-Schicht 20 wird an der seitlichen Oberfläche S1 der Drift-Schicht 11 und an der seitlichen Oberfläche S2 des SiC-Substrats 12 gebildet. Diese Chipvereinzelungs-Schritte werden derart durchgeführt, dass die Dicke der zweiten Crush-Schicht 22 größer als die Dicke der ersten Crush-Schicht 21 wird. Im Ergebnis ist die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 größer als jene der Crush-Schicht 20 an der seitlichen Oberfläche S1. Um diese Bedingung zu erfüllen, wird der zweite Schleifkorndurchmesser zum Beispiel größer als der erste Schleifkorndurchmesser vorgegeben. Der zweite Schleifkorndurchmesser ist bevorzugt größer als oder gleich 3 µm.
  • Dadurch wird der epitaxiale Wafer 30 in Chips vereinzelt, und als Resultat sind die Halbleiterchips 31 herausgeschnitten. Mit anderen Worten, die Halbleiterchips 31 werden in einzelne Stücke geschnitten. Dadurch wird die SBD 91 (2) erhalten.
  • Ein Umschalten von der Chipvereinzelungs-Klinge 51 auf die Chipvereinzelungs-Klinge 52 wird bevorzugt nach der Beendigung des Schneidens der Drift-Schicht 11 durchgeführt, wie in 13 dargestellt. Wenngleich bei dem vorstehend beschriebenen Herstellungsverfahren die Richtung, in der die Chipvereinzelung durchgeführt wird, von der Oberfläche P1 zu der Oberfläche P4 verläuft, kann die Chipvereinzelung auch in der umgekehrten Richtung von der Oberfläche P4 zu der Oberfläche P1 durchgeführt werden.
  • In diesem Fall wird die Chipvereinzelung mit der Chipvereinzelungs-Klinge 51 (13) durchgeführt, nachdem die Chipvereinzelung mit der Chipvereinzelungs-Klinge 52 (14) durchgeführt worden ist. In diesem Fall wird ein Umschalten von der Chipvereinzelungs-Klinge 52 auf die Chipvereinzelungs-Klinge 51 bevorzugt entweder vor oder gleichzeitig mit der Beendigung des Schneidens des SiC-Substrats 12 mit der Chip-Vereinzelungs-Klinge 52 durchgeführt.
  • Bei den Chipvereinzelungs-Schritten kann zum Beispiel eine Chipvereinzelungs-Säge DFD6450, die von DISCO Corporation hergestellt wird, oder eine Chipvereinzelungs-Apparatur AS3000T/S verwendet werden, die von Tokyo Seimitsu Co., Ltd. hergestellt wird. Als Chipvereinzelungs-Klingen können jene verwendet werden, die Schleifkörner aus Diamant enthalten.
  • Steuerungsbedingungen für die Klingen sind zum Beispiel, dass die Anzahl von Umdrehungen im Bereich von 10000 U/min bis 30000 U/min liegt und die Vorschubgeschwindigkeit im Bereich von 5 mm/sec bis 100 mm/sec liegt. Optimale Steuerungsbedingungen können in Abhängigkeit von dem Klingenmaterial und einer Chipvereinzelungs-Vorrichtung optimiert werden, auf der das Klingenmaterial montiert ist.
  • Wenngleich vorstehend ein Fall im Detail beschrieben ist, bei dem das epitaxiale Substrat vom n-Typ ist, kann das epitaxiale Substrat 10 auch vom p-Typ sein.
  • Vergleichsbeispiel
  • Die 15 und 16 sind Schnittansichten, die Stromflüsse in einer SBD 90 gemäß einem Vergleichsbeispiel beziehungsweise in der SBD 91 gemäß der vorliegenden Ausführungsform schematisch darstellen. Anders als die SBD 91 gemäß der vorliegenden Ausführungsform ist die SBD 90 gemäß dem Vergleichsbeispiel nicht mit der relativ dicken zweiten Crush-Schicht 22 versehen, sondern ist an der gesamten seitlichen Oberfläche des epitaxialen Substrats 10 mit der relativ dünnen ersten Crush-Schicht 21 versehen.
  • Bei der SBD 90 gemäß dem Vergleichsbeispiel besteht die Wahrscheinlichkeit, dass sich ein Strom C1, der von dem äußeren peripheren Bereich der rückseitigen Elektrodenschicht 18 in Richtung zu der Schottky-Elektrodenschicht 16 fließt, an Stromkonzentrationspunkten 25 konzentriert. Hierbei entsprechen die Stromkonzentrationspunkte 25 den äußeren Rändern der Grenzfläche zwischen der Schottky-Elektrodenschicht 16 und der Oberfläche P1 des epitaxialen Substrats 10.
  • Im Gegensatz dazu ist bei der SBD 91 in der Umgebung des äußeren peripheren Bereichs der rückseitigen Elektrodenschicht 18 die relativ dicke zweite Crush-Schicht 22 angeordnet. Somit wird ein Strom C2, der von dem äußeren peripheren Bereich der rückseitigen Elektrodenschicht 18 in Richtung zu der Schottky-Elektrodenschicht 16 fließt, signifikant verringert. Dadurch wird die Stromkonzentration an den Stromkonzentrationspunkten 25 abgeschwächt.
  • Eine vorstellbare Ursache für die signifikante Verringerung des Stroms C2 liegt darin, dass aufgrund des Vorhandenseins der dicken zweiten Crush-Schicht 22 eine große Anzahl von Kristalldefekten in dem epitaxialen Substrat 10 ausgebildet ist und durch diese große Anzahl von Kristalldefekten eine große Anzahl an Ladungsträgern eingefangen wird. Bei der SBD 90, die gemäß dem Vergleichsbeispiel lediglich die dünne erste Crush-Schicht 21 aufweist, wird der Strom C1 dagegen nicht signifikant verringert, und daher wird die Stromkonzentration erheblich.
  • Wenn die erste Crush-Schicht 21 (16) eine zu große Dicke aufweist (eine zu große laterale Abmessung in der Zeichnung) und sich über die Stromkonzentrationspunkte 25 hinaus erstreckt, wird sogar ein normaler Stromfluss in der SBD 91 verhindert, und als Resultat nimmt der elektrische Widerstand der SBD 91 unnötigerweise zu. Somit ist die Dicke der ersten Crush-Schicht 21 bevorzugt geringer als ein Abstand von dem Rand des epitaxialen Substrats 10 zu den Stromkonzentrationspunkten 25 oder gleich diesem. Dieser Abstand ist in SiC-Halbleitereinheiten, die auf eine Verkleinerung abzielen, üblicherweise geringer als oder gleich 500 µm.
  • Experimente
  • SBD-Proben wurden hergestellt und evaluiert. Es wurde eine Mehrzahl von Proben hergestellt, indem der erste Schleifkorndurchmesser der Chipvereinzelungs-Klinge 51 (13) oder der zweite Schleifkorndurchmesser der Chipvereinzelungs-Klinge 52 (14) geändert wurde. Außerdem wurde eine Probe hergestellt, bei der ein Spalten anstatt des Schneidens mit Chipvereinzelungs-Klingen eingesetzt wurde. In den später beschriebenen Schaubildern sind der Zweckmäßigkeit der graphischen Darstellung der Kurven halber Resultate in Bezug auf die Probe, bei der ein Spalten eingesetzt wurde, so gezeigt, dass sie Resultaten für den Fall entsprechen, in dem der Schleifkorndurchmesser gleich 0 µm ist.
  • 17 ist eine Transmissionselektronenmikroskop(TEM)-Aufnahme des SiC-Substrats 12 und der Crush-Schicht 20, die an der seitlichen Oberfläche S2 des SiC-Substrats 12 angeordnet ist. In der Zeichnung handelt es sich bei einem homogenen Bereich auf der rechten Seite um einen einkristallinen Bereich. Ein Bereich auf der linken Seite benachbart zu diesem einkristallinen Bereich ist ein amorpher oder polykristalliner Bereich und entspricht der Crush-Schicht 20. Die Dicke der Crush-Schicht 20 wird als die Dicke dieses Bereichs gemessen (die laterale Abmessung in der Zeichnung).
  • 18 ist ein graphisches Schaubild, das eine exemplarische Relation zwischen der Dicke der zweiten Crush-Schicht 22 und der Wahrscheinlichkeit für eine Fehlfunktion der SBD während der Energieversorgung darstellt. Die Wahrscheinlichkeit für eine Fehlfunktion nimmt in Fällen erheblich ab, in denen die Dicke der zweiten Crush-Schicht 22 größer als oder gleich 0,1 µm ist. 19 ist ein graphisches Schaubild, das eine exemplarische Relation zwischen dem zweiten Schleifkorndurchmesser und der Wahrscheinlichkeit für eine Fehlfunktion der SBD 91 darstellt. Die Wahrscheinlichkeit für eine Fehlfunktion nimmt in Fällen erheblich ab, in denen der zweite Schleifkorndurchmesser größer als oder gleich 3 µm ist.
  • 20 ist ein graphisches Schaubild, das eine exemplarische Relation zwischen dem zweiten Schleifkorndurchmesser und der Ladungsträgerlebensdauer darstellt. Hierbei bezieht sich die „Ladungsträgerlebensdauer“ auf die Zeit, die für eine Rekombination von Elektronen und Löchern in dem Substrat erforderlich ist, und spiegelt Defekte in dem Substrat wider. Eine Messung wurde mittels eines µ-PCD-Verfahrens unter Verwendung eines LTA-1610SP durchgeführt, das von Kobelco Research Institute, Inc. hergestellt wird. Die Ladungsträgerlebensdauer nimmt in Fällen erheblich ab, in denen der zweite Schleifkorndurchmesser größer als oder gleich 3 µm ist.
  • 21 ist ein graphisches Schaubild, das eine exemplarische Relation zwischen dem ersten Schleifkorndurchmesser und einem Rissbildungsprozentsatz des Chips während der Chipvereinzelung in Fällen darstellt, in denen das epitaxiale Substrat 10 unter Verwendung des ersten Schleifkorndurchmessers zur Hälfte in Chips vereinzelt wird, wie in 13 gezeigt. Der Rissbildungsprozentsatz des Chips bei dem Chipvereinzelungs-Schritt (13) nimmt in Fällen erheblich zu, in denen der erste Schleifkorndurchmesser über 100 µm hinausgeht.
  • Wenn die Chipvereinzelung unter Verwendung des ersten Schleifkorndurchmessers in der Dickenrichtung (der longitudinalen Richtung in 13) nicht zur Hälfte, sondern vollständig beendet worden ist, wird angenommen, dass der Wert des ersten Schleifkorndurchmessers, von dem an der Rissbildungsprozentsatz des Chips plötzlich zunimmt, von ungefähr 100 µm auf einen kleineren Wert verringert wird (z.B. ungefähr einige Mikrometer), wie in 21 durch gestrichelten Pfeil angezeigt. Eine vorstellbare Ursache dafür liegt darin, dass dann, wenn eine Chipvereinzelungs-Klinge mit einem kleinen Schleifkorndurchmesser für das Schneiden der rückseitigen Elektrodenschicht 18 verwendet wird, die Klinge durch das Elektrodenmaterial der rückseitigen Elektrodenschicht 18 blockiert wird.
  • Somit ist es schwierig, in einem Fall, in dem die Chipvereinzelung in der Dickenrichtung vollständig durchgeführt wird, während die Bedingungen für die Schleifkorndurchmesser konstant gehalten werden, den Schleifkorndurchmesser so zu wählen, dass es ermöglicht wird, die Wahrscheinlichkeit für eine Fehlfunktion (19) gering zu halten, während der Rissbildungsprozentsatz des Chips (21) gering gehalten wird.
  • In dem Fall, in dem der Chipvereinzelungs-Schritt, bei dem der erste Schleifkorndurchmesser verwendet wird, und der Chipvereinzelungs-Schritt, bei dem der zweite Schleifkorndurchmesser verwendet wird, der größer als der erste Schleifkorndurchmesser ist, wie bei der vorliegenden Ausführungsform kombiniert werden, ist es dagegen möglich, die Wahrscheinlichkeit für eine Fehlfunktion (19) gering zu halten, während der Rissbildungsprozentsatz des Chips (21) gering gehalten wird.
  • Bei den Experimenten der vorliegenden Ausführungsform wurden Elektrogieß-Klingen als Chipvereinzelungs-Klingen verwendet. Außerdem waren die Steuerungsbedingungen für die Chipvereinzelungs-Klingen derart, dass die Anzahl von Klingenumdrehungen gleich 20000 U/min war und die Vorschubgeschwindigkeit gleich 20 mm/sec war. Die Dicke des Siliciumcarbid-Substrats war mit 48 µm vorgegeben. Die Drift-Schicht war so vorgegeben, dass sie eine Schicht-struktur aus einem ersten Drift-Bereich mit einer Dicke von 2 µm und einem zweiten Drift-Bereich mit einer Dicke von 10 µm aufwies. Die Höhenabmessung h1 (3) der ersten Crush-Schicht 21 und die Höhenabmessung h2 (3) der zweiten Crush-Schicht 22 waren jeweils mit 30 µm vorgegeben.
  • Kurzbeschreibung der Effekte
  • In einem Fall, in dem die rückseitige Elektrodenschicht 18 mit einem Bereich versehen ist, der sich in Bezug auf die Grenzfläche zwischen der Oberfläche P1 der Drift-Schicht 11 und der Schottky-Elektrodenschicht 16 in der Richtung in der Ebene bis nach außen erstreckt, wie durch den Pfeil ET (2) angezeigt, besteht die Wahrscheinlichkeit, dass sich ein Strom, der von diesem Bereich der rückseitigen Elektrodenschicht 18 (dem Bereich in 2 von der gestrichelten Linie nach außen) durch die Umgebung der seitlichen Oberfläche S2 des SiC-Substrats 12 in Richtung zu der Schottky-Elektrodenschicht 16 fließt, an den äußeren Rändern (den Stromkonzentrationspunkten 25 in 16) der Grenzfläche zwischen der Schottky-Elektrodenschicht 16 und der Drift-Schicht 11 konzentriert.
  • Gemäß der vorliegenden Ausführungsform wird dieser Strom zumindest teilweise in der an der seitlichen Oberfläche S2 angeordneten Crush-Schicht 20 abgefangen, wenn er durch die Umgebung der seitlichen Oberfläche S2 des SiC-Substrats 12 hindurch fließt. Dadurch wird die vorstehend beschriebene Stromkonzentration abgeschwächt.
  • Wie viel Strom abgefangen wird, ist jedoch von der Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 abhängig. Wenn die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 ausreichend groß ist, ist es somit möglich, das Auftreten von dielektrischen Durchschlägen, die durch eine Stromkonzentration verursacht werden, ausreichend zu unterbinden. Wenn die Crush-Schicht auf der seitlichen Oberfläche S1 dagegen eine übermäßig große Dicke aufweist, tritt aufgrund äußerer Einflüsse, insbesondere aufgrund von Spannungen, leicht eine Rissbildung in der SBD 91 auf.
  • Gemäß der vorliegenden Ausführungsform ist die Dicke der Crush-Schicht 20 auf der seitlichen Oberfläche S2 größer als jene der Crush-Schicht 20 auf der seitlichen Oberfläche S1. Somit ist es möglich, das Auftreten von dielektrischen Durchschlägen zu unterbinden, die durch eine lokale Stromkonzentration an der Drift-Schicht 11 während einer Energieversorgung oder eines Umschaltens verursacht werden, wobei das Auftreten einer Rissbildung in der SBD 91 unterbunden wird.
  • Die Dicke (die Dicke d2 in 3) der Crush-Schicht 20 an der seitlichen Oberfläche S2 ist bevorzugt größer als oder gleich 0,1 µm. Mit dieser Dicke wird der Strom in der Umgebung der seitlichen Oberfläche S2 des SiC-Substrats 12 ausreichender abgefangen. Dementsprechend kann das Auftreten von dielektrischen Durchschlägen, die durch eine lokale Stromkonzentration an der Drift-Schicht 11 verursacht werden, ausreichender unterbunden werden.
  • Bei dem Verfahren zur Herstellung der SBD 91 gemäß der vorliegenden Ausführungsform kann die SBD 91 durch Herausschneiden von Halbleiterchips 31 (12) erhalten werden, die auf dem epitaxialen Wafer 30 ausgebildet sind. Die Crush-Schicht 20 wird durch die Chipvereinzelung gebildet (13 und 14), das für dieses Herausschneiden durchgeführt wird. Somit besteht keine Notwendigkeit einen weiteren Schritt durchzuführen, um die Crush-Schicht 20 zu bilden.
  • Um die seitliche Oberfläche S1 zu bilden, wird die Drift-Schicht 11 bevorzugt mit der Chipvereinzelungs-Klinge 51 geschnitten (13), die den ersten Schleifkorndurchmesser aufweist, und um die seitliche Oberfläche S2 zumindest teilweise zu bilden, wird das SiC-Substrat 12 mit der Chipvereinzelungs-Klinge 52 geschnitten (14), die den zweiten Schleifkorndurchmesser aufweist, der größer als der erste Schleifkorndurchmesser ist. Dadurch wird die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S2 größer als jene der Crush-Schicht 20 an der seitlichen Oberfläche S1.
  • Der zweite Schleifkorndurchmesser der Chipvereinzelungs-Klinge 52 (14) ist bevorzugt größer als oder gleich 3 µm. Dadurch wird eine zuverlässigere Bildung der zweiten Crush-Schicht 22 mit einer ausreichend großen Dicke ermöglicht. Bei den in den 18 und 19 dargestellten Experimenten war der zweite Schleifkorndurchmesser zum Beispiel so vorgegeben, dass er größer als oder gleich 3 µm war, um die zweite Crush-Schicht 22 mit einer Dicke zu bilden, die größer als oder gleich 0,1 µm war.
  • Unterbindung von mechanischen Durchbrüchen der SBD
  • Während die vorstehende Beschreibung den Fokus hauptsächlich auf den Effekt der Unterbindung von dielektrischen Durchschlägen richtet, d.h. von elektrischen Durchschlägen, ist die vorliegende Ausführungsform auch bei einer Unterbindung von mechanischen Durchbrüchen von Nutzen. Im Folgenden werden die Details beschrieben.
  • Gemäß der in der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2014- 11 342 A offenbarten Technik weist die Isolierschicht, die an dem äußeren peripheren Bereich der Drift-Schicht vom n--Typ angeordnet ist, eine Nut auf, wie zuvor beschrieben. Diese Nut erschwert die Ausbreitung von Rissen, die während der Chipvereinzelung entstehen können. Mit dieser Struktur besteht eine hohe Wahrscheinlichkeit, mechanische Durchbrüche der SBD in einem gewissen Ausmaß zu unterbinden. Diese Struktur erfordert jedoch einen Bereich für eine Anordnung einer Nut in der Isolierschicht.
  • Wenn diese Nut in der Zwischenisolierschicht 15 der SBD 90 (15) gemäß dem Vergleichsbeispiel angeordnet wird, so wird es schwierig, den Abstand zwischen den äußeren Rändern des epitaxialen Substrats 10 und den Stromkonzentrationspunkten 25 auf einen geringen Abstand zu begrenzen, z.B. auf einen Abstand von weniger als oder gleich 500 µm. Im Ergebnis nimmt die Abmessung der SBD 90 zu.
  • Gemäß der vorliegenden Ausführungsform können mechanische Durchbrüche nahezu unabhängig von der Abmessung der SBD unterbunden werden. Im Einzelnen wird die Dicke d1 (3) der an der seitlichen Oberfläche S1 der Drift-Schicht 11 angeordneten ersten Crush-Schicht 21 gemäß der vorliegenden Ausführungsform kleiner als die Dicke d2 (3) der zweiten Crush-Schicht 22 vorgegeben. Dadurch wird eine Reduktion der mechanischen Festigkeit unterbunden, die durch das Vorhandensein der Crush-Schicht verursacht wird. Die erste Crush-Schicht 21 (2) reicht bevorzugt bis zum Rand der Oberfläche P1 der Drift-Schicht 11.
  • Dadurch wird es ermöglicht, dass die Dicke der Crush-Schicht 20 am Rand der Oberfläche P1 kleiner als jene in einem Fall ist, in dem die zweite Crush-Schicht 22 bis zum Rand der Oberfläche P1 reicht. Dementsprechend ist es möglich, mechanische Durchbrüche zu unterbinden, insbesondere ein Absplittern oder Abplatzen, die durch die Crush-Schicht 20 am Rand der Oberfläche P1 verursacht werden.
  • Wenn die Dicke (die longitudinale Abmessung in 2) des epitaxialen Substrats 10 geringer wird, besteht die Wahrscheinlichkeit, dass mechanische Durchbrüche besondere Bedeutung erlangen. Vom Gesichtspunkt der Stehspannung her kann durch SiC, bei dem es sich um ein Material mit einer hohen dielektrischen Spannung handelt, die Dicke des epitaxialen Substrats 10 verringert werden. In diesem Fall wird die mechanische Festigkeit geringer, und daher ist es wesentlich, mechanische Durchbrüche zu unterbinden. Mit der vorliegenden Ausführungsform können mechanische Durchbrüche unterbunden werden, wie vorstehend beschrieben.
  • Auch wenn die Schichtdicke auf 100 µm oder weniger verringert wird, z.B. auf ungefähr 50 µm, kann gemäß der vorliegenden Ausführungsform in der Praxis in Kombination mit der Tatsache, dass SiC als ein halbleitendes Material verwendet wird, eine Rissbildung bei den Chips auf einem ausreichenden Niveau unterbunden werden. In einem Fall, in dem andere halbleitende Materialien verwendet werden (z.B. InP und GaAs), besteht die Wahrscheinlichkeit, dass eine Rissbildung aufgrund eines schwachen Bondings von Halbleiterkristallen auftritt. Somit ist es üblich, eine ziemlich große Dicke zu verwenden, in diesem Fall ist es jedoch schwierig, den vorstehend erwähnten Effekt der vorliegenden Ausführungsform zu erzielen.
  • Es ist anzumerken, dass es möglich ist, mechanische Durchbrüche zu unterbinden, wie beispielsweise Rissbildung oder Absplittern oder Abplatzen, wenn anstelle der Verwendung von Chipvereinzelungs-Klingen ein Spalten eingesetzt wird wie bei der vorstehend erwähnten Technik, die in der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2015 - 146 406 A offenbart ist. In diesem Fall wird jedoch eine durch den Strom C1 (15) verursachte Stromkonzentration erheblich, und dadurch besteht die Wahrscheinlichkeit, dass dielektrische Durchschläge auftreten. Gemäß der vorliegenden Ausführungsform ist es möglich, sowohl mechanische Durchbrüche als auch dielektrische Durchschläge zu unterbinden.
  • Ausführungsform 2
  • Konfiguration
  • 22 ist eine Draufsicht, die eine Konfiguration einer SBD 92 (einer Siliciumcarbid-Halbleitereinheit) gemäß Ausführungsform 2 der vorliegenden Erfindung schematisch darstellt. Bei der SBD 92 steht zumindest ein Bereich der seitlichen Oberfläche S2 des SiC-Substrats 12 in der Richtung in der Ebene (der lateralen Richtung in der Zeichnung) weiter hervor als die seitliche Oberfläche S1 der Drift-Schicht 11. Im Einzelnen weist die seitliche Oberfläche S2 einen Bereich S2a auf, der sich in der longitudinalen Richtung in der Zeichnung durchgehend von der seitlichen Oberfläche S1 der Drift-Schicht 11 aus erstreckt, und weist einen Bereich S2b auf, der in der lateralen Richtung in der Zeichnung in Bezug auf die seitliche Oberfläche S1 und den Bereich S2a in Stufenform hervorsteht. Die erste Crush-Schicht 21 ist an der seitlichen Oberfläche S1 und an dem Bereich S2a der seitlichen Oberfläche S2 angeordnet. Die zweite Crush-Schicht 22 ist an dem Bereich S2b der seitlichen Oberfläche S2 angeordnet.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung der SBD 92 beschrieben.
  • Zunächst wird der epitaxiale Wafer 30 (12) mit den darauf ausgebildeten Halbleiterchips 31 durch ähnliche Schritte wie jene bei der Ausführungsform 1 hergestellt. Danach wird dieser epitaxiale Wafer 30 in Chips vereinzelt. Die 23 und 24 sind Teilschnittansichten, die Chipvereinzelungs-Schritte des Verfahrens zur Herstellung der SBD 92 schematisch darstellen.
  • Bezugnehmend auf 23 wird die seitliche Oberfläche S1 der Drift-Schicht 11 gebildet. Dafür wird eine Chipvereinzelungs-Klinge 51w mit einer ersten Breite w1 (einer Dicke der Klinge) verwendet, um die Drift-Schicht 11 zu schneiden. Bei dem dargestellten Beispiel wird außerdem der Bereich S2a der seitlichen Oberfläche S2 des SiC-Substrats 12 durch Chipvereinzelung mit der Chipvereinzelungs-Klinge 51w gebildet.
  • Bezugnehmend auf 24 wird als Nächstes der Bereich S2b der seitlichen Oberfläche S2 gebildet. Dafür wird eine Chipvereinzelungs-Klinge 52n mit einer zweiten Breite w2 (einer Dicke der Klinge) verwendet, um das SiC-Substrat 12 zu schneiden. Darüber hinaus wird auch die rückseitige Elektrodenschicht 18 mit der Chipvereinzelungs-Klinge 52n geschnitten. Im Ergebnis werden die Halbleiterchips 31 in einzelne Stücke geschnitten. Das heißt, die SBD 92 (22) wird erhalten.
  • Die zweite Breite w2 wird so vorgegeben, dass sie geringer als die erste Breite w1 ist. Zum Beispiel wird die erste Breite w1 mit 50 µm vorgegeben, und die zweite Breite w2 wird mit 30 µm vorgegeben. Das heißt, ein Unterschied in Bezug auf die Breite ist mit 20 µm vorgegeben. Außerdem ist die Genauigkeit jeder Breite innerhalb von ±5 µm vorgegeben. Dann ist die Genauigkeit der Positionssteuerung der Klingen innerhalb von ±10 µm vorgegeben. Dadurch wird eine Situation vermieden, in der die Chipvereinzelungs-Klinge 52n (24) in Kontakt mit der zuvor gebildeten ersten Crush-Schicht 21 kommt. Es ist anzumerken, dass diese Werte lediglich illustrativ sind und verschiedene Chipvereinzelungs-Bedingungen gemäß tatsächlichen Schritten optimiert werden können.
  • Die Konfiguration und Schritte mit Ausnahme jener vorstehend beschriebenen sind näherungsweise die gleichen wie jene bei der vorstehend beschriebenen Ausführungsform 1. Somit sind identische oder entsprechende Komponenten oder Bestandteile mit den gleichen Bezugszeichen versehen, und eine Beschreibung derselben wird nicht wiederholt. Wenngleich die Grenze zwischen der ersten Crush-Schicht 21 und der zweiten Crush-Schicht 22 bei der vorstehenden Beschreibung an der seitlichen Oberfläche S2 des SiC-Substrats 12 angeordnet ist, kann diese Grenze wie in dem Fall von Ausführungsform 1 an der Grenze zwischen der Drift-Schicht 11 und dem SiC-Substrat 12 angeordnet sein.
  • Effekte
  • Gemäß der vorliegenden Ausführungsform steht der Bereich S2b (22) der seitlichen Oberfläche S2 des SiC-Substrats 12 in der Richtung in der Ebene weiter hervor als die seitliche Oberfläche S1 der Drift-Schicht 11. Wenn somit die seitliche Oberfläche S2 nach der Bildung der seitlichen Oberfläche S1 gebildet wird (23), insbesondere bei dem Chipvereinzelungs-Schritt zur Bildung des Bereichs S2b der seitlichen Oberfläche S2, befindet sich die seitliche Oberfläche S1 an einer Position, die in Bezug auf jene des Bereichs S2b weiter zurückweicht, wie in 24 dargestellt.
  • Dadurch wird die Wahrscheinlichkeit verringert, dass die Chipvereinzelungs-Klinge 52n in Kontakt mit der zuvor gebildeten seitlichen Oberfläche S1 kommt. Dementsprechend ist die seitliche Oberfläche S1 weniger empfindlich gegenüber diesem Chipvereinzelungs-Schritt. Somit ist es möglich, die endgültige Dicke der auf der seitlichen Oberfläche S1 ausgebildeten ersten Crush-Schicht 21 zu stabilisieren. Dies wird im Folgenden genauer beschrieben.
  • Nach dem Schritt, bei dem die Drift-Schicht 11 mit der Chipvereinzelungs-Klinge 51w geschnitten wird, welche die erste Breite w1 aufweist (23), wird der Schritt durchgeführt, bei dem der Bereich S2b der seitlichen Oberfläche S2 gebildet wird (24), indem das SiC-Substrat 12 mit der Chipvereinzelungs-Klinge 52n geschnitten wird, welche die zweite Breite w2 aufweist, die geringer als die erste Breite w1 ist.
  • Somit kann die Chipvereinzelungs-Klinge 52n in die Lücke eingesetzt werden, die mit der Chipvereinzelungs-Klinge 51w gebildet worden ist, wobei ein Kontakt mit der seitlichen Oberfläche S1 vermieden wird. Dementsprechend ist es möglich, Schwankungen der Dicke der ersten Crush-Schicht 21 zu unterbinden, die durch eine Situation verursacht werden, in der die Chipvereinzelungs-Klinge 52n in Kontakt mit der zuvor gebildeten seitlichen Oberfläche S1 kommt.
  • Darüber hinaus können mit der Ausführungsform 2 der vorliegenden Erfindung nahezu die gleichen Effekte wie jene im Fall der Ausführungsform 1 erzielt werden.
  • Referenzbeispiel
  • Im Folgenden wird ein Herstellungsverfahren gemäß einem Referenzbeispiel beschrieben.
  • Anstelle des Schritts in 23 (Ausführungsform 2 der vorliegenden Erfindung) wird ein in 25 dargestellter Schritt durchgeführt. In diesem Schritt wird lediglich ein Teil der Drift-Schicht 11 mit der Chipvereinzelungs-Klinge 51w geschnitten. Dadurch wird der Bereich S1a der seitlichen Oberfläche S1 der Drift-Schicht 11 gebildet. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 51w ist die erste Crush-Schicht 21 an diesem Bereich S1a angeordnet.
  • Bei diesem Referenzbeispiel wird die Drift-Schicht 11 mit der Chipvereinzelungs-Klinge 51w teilweise oder mit anderen Worten von der Oberfläche P1 bis zu einer Stelle zwischen den Oberflächen P1 und P2 geschnitten. Somit wird zu diesem Zeitpunkt die seitliche Oberfläche S1 der Drift-Schicht 11 noch nicht vollumfänglich gebildet.
  • Anstelle des Schritts in 24 (Ausführungsform 2 der vorliegenden Erfindung) wird ein in 26 dargestellter Schritt durchgeführt. In diesem Schritt wird zunächst der Bereich S1b, bei dem es sich um einen anderen Bereich als den vorstehend beschriebenen Bereich S1a der seitlichen Oberfläche S1 der Drift-Schicht 11 handelt, durch Chipvereinzelung mit der Chipvereinzelungs-Klinge 52n gebildet. Dann wird die seitliche Oberfläche S2 gebildet, indem das SiC-Substrat 12 vollständig von der Oberfläche P3 bis zu der Oberfläche P4 geschnitten wird.
  • Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 52n ist die zweite Crush-Schicht 22 an dem Bereich S1b der seitlichen Oberfläche S1 und an der seitlichen Oberfläche S2 angeordnet. Darüber hinaus wird auch die rückseitige Elektrodenschicht 18 mit der Chipvereinzelungs-Klinge 52n geschnitten. Dadurch werden die Halbleiterchips 31 in einzelne Stücke geschnitten. Das heißt, es wird gemäß dem Referenzbeispiel eine SBD 92C (27) erhalten.
  • Anders als in dem Fall der SBD 92 (22) gemäß der vorliegenden Ausführungsform ist in dem Fall der SBD 92C (27) gemäß dem Referenzbeispiel die zweite Crush-Schicht 22 mit einer größeren Dicke als jener der ersten Crush-Schicht 21 nicht nur an der seitlichen Oberfläche S2 des SiC-Substrats 12, sondern auch an einem Teil der seitlichen Oberfläche S1 der Drift-Schicht 11 ausgebildet. Da während eines Schaltens der SBD ein hohes elektrisches Feld an der Drift-Schicht 11 anliegt, treten leicht Durchschläge der SBD auf, wenn die zweite Crush-Schicht 22 mit einer großen Dicke an der Drift-Schicht 11 ausgebildet ist.
  • Bei der SBD 92 (Ausführungsform 2 in 22) ist die zweite Crush-Schicht 22 dagegen mit einer größeren Dicke als jener der ersten Crush-Schicht 21 lediglich an der seitlichen Oberfläche S2 des SiC-Substrats 12 ausgebildet und ist nicht an der seitlichen Oberfläche S1 der Drift-Schicht 11 ausgebildet. Dadurch wird das Auftreten von Durchschlägen der SBD unterbunden, die durch ein hohes elektrisches Feld verursacht werden, das während des Schaltens der SBD erzeugt wird. Auch die SBD 91 (Ausführungsform 1 in 2) weist ähnliche Effekte auf.
  • Variationen
  • Obwohl die SBDs bei den vorstehend beschriebenen Ausführungsformen 1 und 2 unter Verwendung des epitaxialen Wafers 30 (4) gebildet werden, ist die Siliciumcarbid-Halbleitereinheit nicht auf eine SBD beschränkt und kann auch einen anderen Typ einer Halbleitereinheit aufweisen. In Abhängigkeit von dem Typ der Halbleitereinheit kann der epitaxiale Wafer 30 einer Bearbeitung unterzogen werden, wie beispielsweise einer Bildung einer Isolierschicht und einer Metallschicht, einer Strukturierung unter Verwendung eines photomechanischen Prozesses und eines Ätzprozesses sowie einer Bildung einer Störstellenschicht mittels Ionenimplantation und Aktivierung, um die gewünschten Halbleiterchips 31 zu bilden (12).
  • In Abhängigkeit von dem Typ der Halbleitereinheit kann anstelle der Schottky-Elektrodenschicht 16 (2) eine ohmsche Elektrodenschicht als erste Elektrodenschicht angeordnet werden. Außerdem können die Leitfähigkeitstypen des SiC-Substrats 12 und der Drift-Schicht 11 in Abhängigkeit von dem Typ der Halbleitereinheit umgekehrt sein.
  • Im Einzelnen kann es sich bei der Siliciumcarbid-Halbleitereinheit um eine Diode von einem Typ handeln, der sich von der SBD unterscheidet. Außerdem ist die Siliciumcarbid-Halbleitereinheit nicht auf eine Diode beschränkt und kann zum Beispiel ein Halbleiter-Schaltelement sein, wie beispielsweise ein Transistor. Bei dem Transistor kann es sich zum Beispiel um einen IGBT oder einen Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET) handeln, wie beispielsweise einen MOSFET.
  • Um einen MISFET vom Typ mit einem n-Kanal zu erhalten, wird zum Beispiel ein Drain-Bereich vom n-Typ durch ein Siliciumcarbid-Substrat konfiguriert, und eine Drift-Schicht vom n-Typ, die einen Basis-Bereich vom p-Typ und einen Source-Bereich vom n-Typ aufweist, wird durch eine auf dem Substrat angeordnete Halbleiterschicht konfiguriert. Der Source-Bereich vom n-Typ wird auf einer ersten Oberfläche der Halbleiterschicht angeordnet.
  • Der Basis-Bereich vom p-Typ trennt den Source-Bereich vom n-Typ und die Drift-Schicht vom n-Typ. Die Störstellenkonzentration in der Drift-Schicht vom n-Typ ist geringer als jene in dem Drain-Bereich vom n-Typ. Eine erste Elektrodenschicht konfiguriert eine Source-Elektrode, die mit dem Source-Bereich vom n-Typ elektrisch verbunden ist. Eine zweite Elektrodenschicht konfiguriert eine Drain-Elektrode, die mit dem Drain-Bereich vom n-Typ elektrisch verbunden ist. Wenn der Leitfähigkeitstyp jeder Konfiguration vertauscht wird, wird auch der Leitfähigkeitstyp des Kanals umgekehrt.
  • Um einen IGBT zu erhalten, kann zum Beispiel der Leitfähigkeitstyp des Siliciumcarbid-Substrats in dem vorstehend erwähnten MISFET umgekehrt werden. In diesem Fall fungieren die erste Elektrodenschicht und die zweite Elektrodenschicht als Emitter-Elektrode beziehungsweise als Kollektor-Elektrode.
  • Bei dem Siliciumcarbid-Substrat und der Halbleiterschicht, die vorstehend beschrieben sind, handelt es sich um ein Siliciumcarbid-Substrat, das im Voraus hergestellt wird, beziehungsweise eine Halbleiterschicht, die durch epitaxiales Aufwachsen auf dem Siliciumcarbid-Substrat gebildet wird. Das Siliciumcarbid-Substrat und die Halbleiterschicht sind jedoch nicht grundsätzlich auf jene beschränkt, die auf diese Weise hergestellt werden. Zum Beispiel können zwei Schichten auf einem im Voraus hergestellten einkristallinen Substrat abgeschieden werden, und diese zwei Schichten können als ein Siliciumcarbid-Substrat und eine Halbleiterschicht verwendet werden. In diesem Fall kann das vorstehend erwähnte einkristalline Substrat während der Herstellung der Siliciumcarbid-Halbleitereinheit entfernt werden.
  • Ausführungsform 3
  • Konfiguration
  • 28 ist eine Schnittansicht, die eine Konfiguration einer SBD 93 (einer Siliciumcarbid-Halbleitereinheit) gemäß Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt.
  • Bei der SBD 93 ist die erste Crush-Schicht 21 wie bei der SBD 91 (2) an der seitlichen Oberfläche S1 und an einem Teil der seitlichen Oberfläche S2 angeordnet. Im Einzelnen ist die erste Crush-Schicht 21 an einem Bereich der seitlichen Oberfläche S2 angeordnet, der mit der Oberfläche P3 verbunden ist.
  • Die zweite Crush-Schicht 22 ist an einem Bereich der seitlichen Oberfläche S2 angeordnet. Bei der Ausführungsform 3 der vorliegenden Erfindung ist die zweite Crush-Schicht 22 an einem Bereich der seitlichen Oberfläche S2 angeordnet, der von jeder der Oberflächen P3 und P4 beabstandet ist.
  • An einem weiteren Bereich der seitlichen Oberfläche S2 ist eine reformierte Schicht 29 bereitgestellt. Im Einzelnen ist die reformierte Schicht 29 an dem Bereich der seitlichen Oberfläche S2 angeordnet, der mit der Oberfläche P4 verbunden ist. Hierbei bezieht sich die „reformierte Schicht“ auf eine Schicht, die zumindest eine von einer amorphen und einer polykristallinen Schicht aufweist, die während einer Laserbearbeitung des epitaxialen Substrats 10 gebildet wird.
  • Somit kann die Zusammensetzung der reformierten Schicht aufgrund der Laserbearbeitung etwas variieren. Wenn derartige leichte Variationen jedoch vernachlässigt werden, ist die Zusammensetzung der reformierten Schicht im Wesentlichen die gleiche wie die Zusammensetzung des Basismaterials für die reformierte Schicht. Im Einzelnen ist die Zusammensetzung der reformierten Schicht 29 an der seitlichen Oberfläche S2 des SiC-Substrats 12 im Wesentlichen die gleiche wie die Zusammensetzung des SiC-Substrats 12. Die Dicke (die laterale Abmessung in 28) der reformierten Schicht 29 ist bevorzugt geringer als jene der zweiten Crush-Schicht 22.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung der SBD 93 beschrieben.
  • Zunächst wird der epitaxiale Wafer 30 (12) mit den darauf ausgebildeten Halbleiterchips 31 durch ähnliche Schritte wie jene bei Ausführungsform 1 hergestellt. Dann wird dieser epitaxiale Wafer 30 in Chips vereinzelt. Bei der vorliegenden Ausführungsform wird die Chipvereinzelung durch eine Kombination aus einer mechanischen Chipvereinzelung und einer Laser-Chipvereinzelung realisiert, wie im Folgenden beschrieben wird.
  • Zunächst wird die seitliche Oberfläche S1 der Drift-Schicht 11 gebildet, indem die Drift-Schicht 11 wie in 14 (Ausführungsform 1) mit der Chipvereinzelungs-Klinge 51 geschnitten wird, die den ersten Schleifkorndurchmesser als einen Mittelwert aufweist. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 51 ist die erste Crush-Schicht 21 an dieser seitlichen Oberfläche S1 angeordnet. Darüber hinaus wird die seitliche Oberfläche S2 teilweise gebildet, indem das SiC-Substrat 12 von der Oberfläche P3 aus teilweise geschnitten wird. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 51 ist außerdem die erste Crush-Schicht 21 an dieser seitlichen Oberfläche S2 angeordnet.
  • Bezugnehmend auf 29 wird als Nächstes ein Teil des SiC-Substrats 12 mit der Chipvereinzelungs-Klinge 52 geschnitten, die einen zweiten Schleifkorndurchmesser als einen Mittelwert aufweist. Dadurch wird ein Teil der seitlichen Oberfläche S2 des SiC-Substrats 12 gebildet. Als Resultat der Chipvereinzelung mit der Chipvereinzelungs-Klinge 52 ist die zweite Crush-Schicht 22 an dem Bereich der seitlichen Oberfläche S2 angeordnet, der durch diesen Schritt gebildet wird.
  • Bezugnehmend auf 30 wird als Nächstes eine Laser-Chipvereinzelung durchgeführt, indem ein Laserlicht 61 von einer Laserbearbeitungsapparatur 60 eingesetzt wird. Im Einzelnen wird das Laserlicht am Boden der Nut eingesetzt, die durch die Schritte bis zu 29 gebildet worden ist. Dadurch wird der restliche Bereich der seitlichen Oberfläche S2 des SiC-Substrats 12 gebildet. Als Resultat der Laser-Chipvereinzelung ist die reformierte Schicht 29 an dem Bereich der seitlichen Oberfläche S2 angeordnet, der durch diesen Schritt gebildet worden ist.
  • Des Weiteren wird die rückseitige Elektrodenschicht 18 geschnitten, indem das Einsetzen dieses Laserlichts 61 fortgesetzt wird. Dadurch werden die Halbleiterchips 31 in einzelne Stücke geschnitten.
  • Die Chipvereinzelung kann derart durchgeführt werden, dass nach einem Schneiden der Drift-Schicht 11 mit der Chipvereinzelungs-Klinge 51w (23), welche die erste Breite w1 (Dicke der Klinge) aufweist, das SiC-Substrat 12 mit der Chipvereinzelungs-Klinge 52n geschnitten wird (24), welche die zweite Breite w2 (Dicke der Klinge) aufweist, die geringer als die erste Breite w1 ist, wie bei Ausführungsform 2 beschrieben.
  • Effekte
  • Bei der vorliegenden Ausführungsform wird der Bereich der seitlichen Oberfläche S2 des SiC-Substrats 12, der mit der Oberfläche P4 verbunden ist, durch eine Laserbearbeitung gebildet, wie in 30 dargestellt. Somit ist es möglich, das Auftreten eines Absplitterns oder Abplatzens am Rand der Oberfläche P4 im Vergleich zu dem Fall zu unterbinden, in dem dieser Bereich durch eine mechanische Bearbeitung gebildet wird. Dementsprechend kann die Biegefestigkeit der Chips verbessert werden.
  • 31 ist ein graphisches Schaubild, das eine exemplarische Relation zwischen der Höhenabmessung (der longitudinalen Abmessung in 29) der reformierten Schicht 29 und der Biegefestigkeit der Siliciumcarbid-Halbleitereinheit darstellt. Hierbei ist die Höhenabmessung der reformierten Schicht wie im Fall der Crush-Schicht als eine Abmessung in der Richtung senkrecht zu der Richtung in der Ebene oder, mit anderen, Worten als eine Abmessung in der Dickenrichtung des epitaxialen Substrats 10 definiert. Die in dieser graphischen Darstellung gezeigten Resultate geben an, dass die Biegefestigkeit beträchtlich verbessert werden kann, wenn die Höhenabmessung der reformierten Schicht 29 so vorgegeben wird, dass sie größer als oder gleich 0,1 µm ist.
  • Von den Erfindern der vorliegenden Erfindung durchgeführte Experimente haben bestätigt, dass auch die vorliegende Ausführungsform ähnliche Effekte wie jene erzielen kann, die bei den experimentellen Resultaten in Bezug auf die Wahrscheinlichkeit für eine Fehlfunktion (18 und 19) und den Rissbildungsprozentsatz des Chips (21) bei Ausführungsform 1 beschrieben sind.
  • Variationen
  • Es wird eine Variation des Verfahrens zur Herstellung der SBD 93 (Ausführungsform 3 in 28) beschrieben. Zunächst wird der epitaxiale Wafer 30 (12) mit den darauf ausgebildeten Halbleiterchips 31 durch ähnliche Schritte wie jene bei der Ausführungsform 1 hergestellt. Dann wird dieser epitaxiale Wafer 30 in Chips vereinzelt. Bei der Variation der vorliegenden Ausführungsform wird eine Chipvereinzelung, wie im Folgenden beschrieben wird, durch eine Kombination einer Laser-Chipvereinzelung und einer mechanischen Chipvereinzelung realisiert, und eine Abfolge dieser zwei Typen der Chipvereinzelung ist in Bezug auf jene im Fall der vorstehend beschriebenen vorliegenden Ausführungsform umgekehrt.
  • Bezugnehmend auf 32 wird das Laserlicht 61 von der Laserbearbeitungsapparatur 60 an der rückseitigen Elektrodenschicht 18 eingesetzt. Dadurch wird die rückseitige Elektrodenschicht 18 geschnitten. Darüber hinaus wird die reformierte Schicht 29 (siehe 30) an dem SiC-Substrat 12 gebildet, indem der Einsatz dieses Laserlichts 61 fortgesetzt wird.
  • Bezugnehmend auf 33 wird als Nächstes eine ähnliche mechanische Chipvereinzelung wie jene im Fall der vorstehend beschriebenen Ausführungsform 3 durchgeführt. Dadurch werden die Halbleiterchips 31 in einzelne Stücke geschnitten.
  • Diese Variation der vorliegenden Ausführungsform kann nahezu gleichartige Effekte wie jene der vorstehend beschriebenen Ausführungsform 3 erzielen.
  • Ausführungsform 4
  • Die vorliegende Ausführungsform beschreibt einen Fall, bei dem die Siliciumcarbid-Halbleitereinheit gemäß den vorstehend beschriebenen Ausführungsformen 1 oder 2 bei einer elektrischen Leistungswandlereinheit eingesetzt wird. Die vorliegende Erfindung ist nicht auf eine spezifische elektrische Leistungswandlereinheit beschränkt, es wird jedoch im Folgenden ein Dreiphasen-Wechselrichter als eine elektrische Leistungswandlereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung im Detail beschrieben.
  • 34 ist ein Blockschaubild, das die Konfiguration eines elektrischen Leistungswandlersystems schematisch darstellt, das eine elektrische Leistungswandlereinheit 200 gemäß Ausführungsform 4 der vorliegenden Erfindung verwendet. Dieses elektrische Leistungswandlersystem ist durch eine Stromversorgung 100, die elektrische Leistungswandlereinheit 200 und eine Last 300 konfiguriert.
  • Bei der Stromversorgung 100 handelt es sich um eine Gleichstromversorgung, und sie führt der elektrischen Leistungswandlereinheit 200 einen Gleichstrom zu. Die Stromversorgung 100 kann durch verschiedene Komponenten konfiguriert sein, wie beispielsweise ein Gleichstromsystem, eine Solarzelle sowie eine Speicherbatterie, oder kann durch eine Gleichrichterschaltung oder einen Wechselstrom-/ Gleichstrom-Wandler konfiguriert sein, die oder der mit einem Wechselstromsystem verbunden ist. Als eine weitere Alternative kann die Stromversorgung 100 durch einen Gleichstrom-/Gleichstrom-Wandler konfiguriert sein, der einen Gleichstrom, der von einem Gleichstromsystem abgegeben wird, in einen vorgegebenen Strom umwandelt.
  • Bei der elektrischen Leistungswandlereinheit 200 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromversorgung 100 und die Last 300 geschaltet ist. Die elektrische Leistungswandlereinheit 200 wandelt einen von der Stromversorgung 100 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 300 den Wechselstrom zu. Die elektrische Leistungswandlereinheit 200 weist eine Hauptwandlerschaltung 201 und eine Steuerschaltung 203 auf. Die Hauptwandlerschaltung 201 wandelt einen eingegebenen Gleichstrom in einen Wechselstrom um und gibt den Wechselstrom ab. Die Steuerschaltung 203 gibt ein Steuersignal für ein Steuern der Hauptwandlerschaltung 201 an die Hauptwandlerschaltung 201 aus.
  • Bei der Last 300 handelt es sich um einen Dreiphasen-Motor, der durch den von der elektrischen Leistungswandlereinheit 200 zugeführten Wechselstrom angetrieben wird. Es ist anzumerken, dass die Verwendung der Last 300 nicht auf spezifische Anwendungen beschränkt ist. Bei der Last 300 handelt es sich um einen Elektromotor, der an verschiedenen Typen von elektrischen Vorrichtungen montiert ist, und sie kann zum Beispiel als ein Elektromotor für Hybrid-Kraftfahrzeuge, Elektro-Kraftfahrzeuge, Schienenfahrzeuge, Fahrstühle oder Klimaanlagen verwendet werden.
  • Im Folgenden werden die Details der elektrischen Leistungswandlereinheit 200 beschrieben. Die Hauptwandlerschaltung 201 weist Schaltelemente und Freilaufdioden (nicht gezeigt) auf. Die Hauptwandlerschaltung 201 wandelt den von der Stromversorgung 100 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 300 durch Schalten der Schaltelemente den Wechselstrom zu. Die Hauptwandlerschaltung 201 kann verschiedene Arten von spezifischen Schaltungskonfigurationen aufweisen. Die Hauptwandlerschaltung 201 gemäß der vorliegenden Ausführungsform ist eine zweistufige Dreiphasen-Vollbrückenschaltung und kann mit sechs Schaltelementen und sechs Freilaufdioden konfiguriert sein, die jeweils antiparallel zu den sechs Schaltelementen geschaltet sind.
  • Eine Siliciumcarbid-Halbleitereinheit 202 gemäß einer der Ausführungsformen 1 bis 3 und Variationen derselben, die vorstehend beschrieben sind, werden für zumindest eines der Schaltelemente und der Freilaufdioden der Hauptwandlerschaltung 201 eingesetzt. Jeweils zwei der sechs Schaltelemente sind in Reihe geschaltet und bilden einen oberen und einen unteren Zweig, und jedes Paar aus einem oberen und einem unteren Zweig bildet jeweils eine Phase (U-Phase, V-Phase oder W-Phase) der Vollbrückenschaltung. Die Ausgangsanschlüsse jedes Paars aus einem oberen und einem unteren Zweig, d.h. drei Ausgangsanschlüsse der Hauptwandlerschaltung 201, sind mit der Last 300 verbunden.
  • Die Hauptwandlerschaltung 201 weist außerdem eine (nicht gezeigte) Treiberschaltung auf, die jedes Schaltelement treibt. Die Treiberschaltung 62 erzeugt Treibersignale zum Treiben der Schaltelemente der Hauptwandlerschaltung 201 und führt die Treibersignale den Steuerelektroden der Schaltelemente der Hauptwandlerschaltung 201 zu. Insbesondere gibt die Treiberschaltung 62 ein Treibersignal zum Einschalten eines Schaltelements und ein Treibersignal zum Ausschalten eines Schaltelements an die Gate-Elektrode jedes Schaltelements gemäß dem Steuersignal aus, das von der Steuerschaltung 203 empfangen wird, die später beschrieben wird.
  • In einem Fall, in dem ein Schaltelement im EIN-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal (EIN-Signal), das höher als die Schwellenspannung des Schaltelements oder gleich dieser ist. In einem Fall, in dem ein Schaltelement im AUS-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal (AUS-Signal), das niedriger als die Schwellenspannung des Schaltelements oder gleich dieser ist.
  • Die Steuerschaltung 203 steuert die Schaltelemente der Hauptwandlerschaltung 201 derart, dass der Last 300 ein gewünschter Strom zugeführt wird. Insbesondere berechnet die Steuerschaltung 203 eine Zeit (eine EIN-Zeit), in der jedes Schaltelement der Hauptwandlerschaltung 201 eingeschaltet ist, auf der Basis des Stroms, welcher der Last 300 zugeführt wird. Zum Beispiel kann die Steuerschaltung 203 die Hauptwandlerschaltung 201 mittels einer Impulsbreitenmodulations-Steuerung (PWM-Steuerung) steuern, bei der die EIN-Zeit jedes Schaltelements gemäß der auszugebenden Spannung moduliert wird.
  • Dann gibt die Steuerschaltung 203 einen Steuerbefehl (ein Steuersignal) an die Treiberschaltung der Hauptwandlerschaltung 201 so aus, dass jedes Mal, wenn ein Schaltelement eingeschaltet wird, ein EIN-Signal an das Schaltelement ausgegeben wird, und jedes Mal, wenn ein Schaltelement ausgeschaltet wird, ein AUS-Signal an das Schaltelement ausgegeben wird. Gemäß diesem Steuersignal gibt die Treiberschaltung entweder ein EIN-Signal oder ein AUS-Signal als ein Treibersignal an die Steuerelektrode jedes Schaltelements aus.
  • 35 ist eine Teilschnittansicht, die eine exemplarische Konfiguration der Hauptwandlerschaltung 201 schematisch darstellt. Bei dem vorliegenden Beispiel weist die Hauptwandlerschaltung 201 die Siliciumcarbid-Halbleitereinheit 202, die eine ähnliche Konfiguration wie jene der SBD 91 aufweist (Ausführungsform 1 in 2), sowie ein Gehäusesubstrat 210 auf. Das Gehäusesubstrat 210 ist an die rückseitige Elektrodenschicht 18 der Siliciumcarbid-Halbleitereinheit 202 gebondet.
  • Ein Verfahren zur Herstellung der elektrischen Leistungswandlereinheit 200 weist die folgenden Schritte auf. Die Siliciumcarbid-Halbleitereinheit 202 wird mittels des Herstellungsverfahrens hergestellt, das bei den vorstehend beschriebenen Ausführungsformen und Variationen derselben beschrieben ist. Die Hauptwandlerschaltung 201 wird gebildet, welche diese Siliciumcarbid-Halbleitereinheit 202 aufweist. Außerdem wird die Steuerschaltung 203 gebildet. Im Ergebnis wird die elektrische Leistungswandlereinheit 200 erhalten. Beim Bilden der Hauptwandlerschaltung 201 wird die rückseitige Elektrodenschicht 18 der Siliciumcarbid-Halbleitereinheit 202 an die Oberfläche des Gehäusesubstrats 210 gebondet.
  • Bei der vorliegenden Ausführungsform wird die vorstehend erwähnte Siliciumcarbid-Halbleitereinheit 202 zumindest als eine von den Halbleitereinheiten verwendet, welche die Hauptwandlerschaltung 201 konfigurieren. Dementsprechend ist es möglich, das Auftreten von dielektrischen Durchschlägen zu unterbinden, die durch eine lokale Stromkonzentration an der Drift-Schicht 11 der Halbleitereinheit verursacht werden, wobei unerwartete nachteilige Einflüsse auf die Eigenschaften der Halbleitereinheit unterbunden werden. Dadurch wird die Zuverlässigkeit der Hauptwandlerschaltung 201 verbessert. Somit kann die Zuverlässigkeit der elektrischen Leistungswandlereinheit 200 verbessert werden.
  • Außerdem wird das Gehäusesubstrat 210 an die rückseitige Elektrodenschicht 18 der Siliciumcarbid-Halbleitereinheit 202 gebondet. Während somit der Halbleiterchip als Siliciumcarbid-Halbleitereinheit 202 auf der Seite des SiC-Substrats 12 mit dem Gehäusesubstrat 210 verbunden ist, liegt dieser auf der Seite der Drift-Schicht 11 nach oben frei. Dementsprechend wird die Drift-Schicht 11 im Vergleich zu dem SiC-Substrat 12 leicht durch äußere Einflüsse beeinträchtigt (siehe Pfeil S in 35), insbesondere durch den Einfluss von Spannungen von außen. Im Ergebnis kann eine Rissbildung in der Drift-Schicht 11 auftreten. Gemäß der vorliegenden Ausführungsform ist die Dicke der Crush-Schicht 20 an der seitlichen Oberfläche S1 geringer als jene der Crush-Schicht 20 an der seitlichen Oberfläche S2. Dadurch wird das Auftreten der vorstehend beschriebenen Rissbildung unterbunden.
  • Wenngleich die vorliegende Ausführungsform ein Beispiel beschreibt, bei dem die vorliegende Erfindung bei einem zweistufigen Dreiphasen-Wechselrichter verwendet wird, ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt und kann für verschiedene Arten von elektrischen Leistungswandlereinheiten eingesetzt werden. Wenngleich die vorliegende Ausführungsform als ein Beispiel eine zweistufige elektrische Leistungswandlereinheit beschreibt, kann es sich bei der elektrischen Leistungswandlereinheit um eine dreistufige oder eine mehrstufige elektrische Leistungswandlereinheit handeln.
  • Die vorliegende Erfindung kann auch für einen einphasigen Wechselrichter in einem Fall eingesetzt werden, in dem einer einphasigen Last ein Strom zugeführt wird. In einem Fall, in dem einer Gleichstromlast oder dergleichen ein Strom zugeführt wird, kann die vorliegende Erfindung auch für einen Gleichstrom/ Gleichstrom-Wandler oder einen Wechselstrom/Gleichstrom-Wandler eingesetzt werden.
  • Die Verwendung der elektrischen Leistungswandlereinheit gemäß der vorliegenden Ausführungsform ist nicht auf den Fall beschränkt, in dem die vorstehend erwähnte Last ein Elektromotor ist. Die elektrische Leistungswandlereinheit kann zum Beispiel als Stromversorgungsvorrichtung für Entladungsvorrichtungen oder Laserstrahlvorrichtungen oder für Induktionskochfeld-Vorrichtungen oder kontaktlose Stromzuführungssysteme verwendet werden. Die elektrische Leistungswandlereinheit kann auch als ein Energie-Aufbereiter in Systemen verwendet werden, wie beispielsweise in Solarstromerzeugungssystemen oder Kondensor-Systemen.
  • Bezugszeichenliste
    • P1 bis P4
    erste bis vierte Oberfläche
    S1, S2
    erste und zweite seitliche Oberfläche
    10
    epitaxiales Substrat
    11
    Drift-Schicht (Halbleiterschicht)
    12
    SiC-Substrat (Siliciumcarbid-Substrat)
    15
    Zwischenisolierschicht (Isolierschicht)
    16
    Schottky-Elektrodenschicht (erste Elektrodenschicht)
    17
    vorderseitige Elektrodenschicht
    18
    rückseitige Elektrodenschicht (zweite Elektrodenschicht)
    19
    Passivierungsschicht
    20
    Crush-Schicht
    21
    erste Crush-Schicht
    22
    zweite Crush-Schicht
    29
    reformierte Schicht
    30
    epitaxialer Wafer
    31
    Halbleiterchip
    51, 51w, 52, 52n
    Chipvereinzelungs-Klinge
    60
    Laserbearbeitungsapparatur
    61
    Laserlicht
    90 bis 93
    SBD (Siliciumcarbid-Halbleitereinheit)
    100
    Stromversorgung
    200
    elektrische Leistungswandlereinheit
    201
    Hauptwandlerschaltung
    202
    Siliciumcarbid-Halbleitereinheit
    203
    Steuerschaltung
    210
    Gehäusesubstrat
    300
    Last

Claims (12)

  1. Siliciumcarbid-Halbleitereinheit (91 bis 93), die Folgendes aufweist: - eine Halbleiterschicht (11) mit einer ersten Oberfläche (P1), einer zweiten Oberfläche (P2), die der ersten Oberfläche (P1) gegenüberliegt, sowie einer ersten seitlichen Oberfläche (S1), welche die erste Oberfläche (P1) und die zweite Oberfläche (P2) verbindet; - ein Siliciumcarbid-Halbleitersubstrat (12) mit einer dritten Oberfläche (P3), die der zweiten Oberfläche (P2) gegenüberliegt, einer vierten Oberfläche (P4), die der dritten Oberfläche (P3) gegenüberliegt, sowie einer zweiten seitlichen Oberfläche (S2), welche die dritte Oberfläche (P3) und die vierte Oberfläche (P4) verbindet; - eine erste Elektrodenschicht (16), die getrennt von einem Rand der ersten Oberfläche (P1) der Halbleiterschicht (11) angeordnet ist und eine Grenzfläche mit einem Bereich der ersten Oberfläche (P1) bildet; - eine Isolierschicht (15), die um die erste Elektrodenschicht (16) herum auf der ersten Oberfläche (P1) der Halbleiterschicht (11) angeordnet ist; und - eine zweite Elektrodenschicht (18), die auf der vierten Oberfläche (P4) des Siliciumcarbid-Halbleitersubstrats (12) angeordnet ist und sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche (P1) der Halbleiterschicht (11) und der ersten Elektrodenschicht (16) in einer Richtung in der Ebene bis nach außen erstreckt, - wobei eine Crush-Schicht (20; 21, 22) an der ersten seitlichen Oberfläche (S1) der Halbleiterschicht (11) und an der zweiten seitlichen Oberfläche (S2) des Siliciumcarbid-Halbleitersubstrats (12) angeordnet ist und die Dicke (d2) der Crush-Schicht (20; 22) an der zweiten seitlichen Oberfläche (S2) größer als die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) ist, - wobei die zweite seitliche Oberfläche (S2) einen ersten Bereich, der mit der dritten Oberfläche (P3) verbunden ist, und einen zweiten Bereich aufweist, der mit der vierten Oberfläche (P4) verbunden ist, und - wobei die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) und die Dicke (d1) der Crush-Schicht (20; 21) an dem ersten Bereich der zweiten seitlichen Oberfläche (S2) jeweils geringer als die Dicke (d2) der Crush-Schicht (20; 22) an dem zweiten Bereich der zweiten seitlichen Oberfläche (S2) sind.
  2. Siliciumcarbid-Halbleitereinheit (91 bis 93) nach Anspruch 1, wobei die Halbleiterschicht (11) eine Störstellenkonzentration aufweist, die geringer als die Störstellenkonzentration des Siliciumcarbid-Halbleitersubstrats (12) ist.
  3. Siliciumcarbid-Halbleitereinheit (91 bis 93) nach Anspruch 1 oder 2, wobei die Dicke (d2) der Crush-Schicht (20; 22) an der zweiten seitlichen Oberfläche (S2) des Siliciumcarbid-Halbleitersubstrats (12) größer als oder gleich 0,1 µm ist.
  4. Siliciumcarbid-Halbleitereinheit (92) nach einem der Ansprüche 1 bis 3, wobei zumindest ein Bereich der zweiten seitlichen Oberfläche (S2) des Siliciumcarbid-Halbleitersubstrats (12) in der Richtung in der Ebene weiter hervorsteht als zumindest ein Bereich der ersten seitlichen Oberfläche (S1) der Halbleiterschicht (11).
  5. Elektrische Leistungswandlereinheit (200), die Folgendes aufweist: - eine Hauptwandlerschaltung (201), welche die Siliciumcarbid-Halbleiteinheit (202) nach einem der Ansprüche 1 bis 4 aufweist und eine eingegebene Leistung umwandelt und abgibt; und - eine Steuerschaltung (203), die ein Steuersignal für ein Steuern der Hauptwandlerschaltung (201) an die Hauptwandlerschaltung (201) ausgibt.
  6. Elektrische Leistungswandlereinheit (200) nach Anspruch 5, wobei die Hauptwandlerschaltung (201) ein Gehäusesubstrat (210) aufweist, das an die zweite Elektrodenschicht (18) der Siliciumcarbid-Halbleitereinheit (202) gebondet ist.
  7. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitereinheit (91 bis 93), das die folgenden Schritte umfasst: - Herstellen eines Wafers (30), der Folgendes aufweist: eine Halbleiterschicht (11) mit einer ersten Oberfläche (P1) und einer zweiten Oberfläche (P2), die der ersten Oberfläche (P1) gegenüberliegt, ein Siliciumcarbid-Halbleitersubstrat (12) mit einer dritten Oberfläche (P3), die der zweiten Oberfläche (P2) der Halbleiterschicht (11) gegenüberliegt, sowie einer vierten Oberfläche (P4), die der dritten Oberfläche (P3) gegenüberliegt, eine erste Elektrodenschicht (16), die eine Grenzfläche mit einem Bereich der ersten Oberfläche (P1) bildet, eine Isolierschicht (15), die um die erste Elektrodenschicht (16) herum auf der ersten Oberfläche (P1) der Halbleiterschicht (11) angeordnet ist, sowie eine zweite Elektrodenschicht (18), die auf der vierten Oberfläche (P4) des Siliciumcarbid-Halbleitersubstrats (12) angeordnet ist und sich in Bezug auf die Grenzfläche zwischen der ersten Oberfläche (P1) der Halbleiterschicht (11) und der ersten Elektrodenschicht (16) in einer Richtung in der Ebene bis nach außen erstreckt; und - Vereinzeln des Wafers (30) in Chips, wobei der Schritt der Chipvereinzelung des Wafers (30) folgende Schritte umfasst: - Bilden einer ersten seitlichen Oberfläche (S1), welche die erste Oberfläche (P1) und die zweite Oberfläche (P2) verbindet, indem die Halbleiterschicht (11) geschnitten wird; und - Bilden einer zweiten seitlichen Oberfläche (S2), welche die dritte Oberfläche (P3) und die vierte Oberfläche (P4) verbindet, indem das Siliciumcarbid-Halbleitersubstrat (12) geschnitten wird, und - Durchführen des Schritts der Chipvereinzelung des Wafers (30) derart, dass eine Crush-Schicht (20; 21, 22) an der ersten seitlichen Oberfläche (S1) der Halbleiterschicht (11) und an der zweiten seitlichen Oberfläche (S2) des Siliciumcarbid-Halbleitersubstrats (12) gebildet wird und dass die Dicke (d2) der Crush-Schicht (20; 22) an der zweiten seitlichen Oberfläche (S2) größer als die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) wird, wobei die zweite seitliche Oberfläche (S2) einen ersten Bereich, der mit der dritten Oberfläche (P3) verbunden ist, und einen zweiten Bereich aufweist, der mit der vierten Oberfläche (P4) verbunden ist, und wobei die Dicke (d1) der Crush-Schicht (20; 21) an der ersten seitlichen Oberfläche (S1) und die Dicke (d1) der Crush-Schicht (20; 21) an dem ersten Bereich der zweiten seitlichen Oberfläche (S2) jeweils geringer als die Dicke (d2) der Crush-Schicht (20; 22) an dem zweiten Bereich der zweiten seitlichen Oberfläche (S2) sind.
  8. Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit (91 bis 93) nach Anspruch 7, - wobei der Schritt zum Bilden der ersten seitlichen Oberfläche (S1) einen Schritt umfasst, bei dem die Halbleiterschicht (11) mit einer Chipvereinzelungs-Klinge (51, 51w) geschnitten wird, die einen ersten Schleifkorndurchmesser aufweist, und - wobei der Schritt zum Bilden der zweiten seitlichen Oberfläche (S2) einen Schritt umfasst, bei dem das Siliciumcarbid-Halbleitersubstrat (12) mit einer Chipvereinzelungs-Klinge (52, 52n) geschnitten wird, die einen zweiten Schleifkorndurchmesser aufweist, der größer als der erste Schleifkorndurchmesser ist.
  9. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitereinheit nach Anspruch 8, wobei der zweite Schleifkorndurchmesser größer als oder gleich 3 µm ist.
  10. Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit (92) nach einem der Ansprüche 7 bis 9, - wobei der Schritt zum Bilden der ersten seitlichen Oberfläche (S1) einen Schritt umfasst, bei dem die Halbleiterschicht (11) mit einer Chipvereinzelungs-Klinge (51w) geschnitten wird, die eine erste Breite (w1) aufweist, und - wobei der Schritt zum Bilden der zweiten seitlichen Oberfläche (S2) einen Schritt, bei dem das Siliciumcarbid-Halbleitersubstrat (12) mit einer Chipvereinzelungs-Klinge (52n) geschnitten wird, die eine zweite Breite (w2) aufweist, die geringer als die erste Breite (w1) ist, nach dem Schritt umfasst, bei dem die Halbleiterschicht (11) mit einer Chipvereinzelungs-Klinge (51w) geschnitten wird, welche die erste Bereite (w1) aufweist.
  11. Verfahren zur Herstellung einer elektrischen Leistungswandlereinheit (200), das die folgenden Schritte umfasst: - Herstellen einer Siliciumcarbid-Halbleitereinheit (202) mittels des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitereinheit nach einem der Ansprüche 7 bis 10; und - Bilden einer Hauptwandlerschaltung (201), welche die Siliciumcarbid-Halbleitereinheit (202) aufweist und eine eingegebene Leistung umwandelt und abgibt, sowie einer Steuerschaltung (203), die ein Steuersignal für ein Steuern der Hauptwandlerschaltung (201) an die Hauptwandlerschaltung (201) ausgibt.
  12. Verfahren zur Herstellung der elektrischen Leistungswandlereinheit (200) nach Anspruch 11, wobei der Schritt zum Bilden der Hauptwandlerschaltung (201) einen Schritt umfasst, bei dem die zweite Elektrodenschicht (18) der Siliciumcarbid-Halbleitereinheit (202) an eine Oberfläche eines Gehäusesubstrats (210) gebondet wird.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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WO2023048122A1 (ja) * 2021-09-22 2023-03-30 三菱電機株式会社 半導体装置および電力変換装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243947A (ja) 2004-02-26 2005-09-08 Sumitomo Electric Ind Ltd 半導体装置の製造方法、及び半導体装置
JP2014011342A (ja) 2012-06-29 2014-01-20 Denso Corp 炭化珪素半導体装置
JP2015146406A (ja) 2014-02-04 2015-08-13 住友電気工業株式会社 縦型電子デバイスの製造方法および縦型電子デバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
JP2009267032A (ja) * 2008-04-24 2009-11-12 Toyota Motor Corp 半導体装置とその製造方法
CN101872830A (zh) * 2010-06-10 2010-10-27 厦门市三安光电科技有限公司 自带短路保护功能的垂直发光二极管
JP5914060B2 (ja) * 2012-03-09 2016-05-11 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6120525B2 (ja) * 2012-10-30 2017-04-26 三菱電機株式会社 炭化珪素半導体装置
JP2014229843A (ja) * 2013-05-24 2014-12-08 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
DE102013111496A1 (de) * 2013-10-18 2015-04-23 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
JP2016136579A (ja) * 2015-01-23 2016-07-28 株式会社東芝 半導体装置及びその製造方法
WO2017033233A1 (ja) * 2015-08-21 2017-03-02 株式会社日立製作所 半導体基板、半導体基板の研削方法および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243947A (ja) 2004-02-26 2005-09-08 Sumitomo Electric Ind Ltd 半導体装置の製造方法、及び半導体装置
JP2014011342A (ja) 2012-06-29 2014-01-20 Denso Corp 炭化珪素半導体装置
JP2015146406A (ja) 2014-02-04 2015-08-13 住友電気工業株式会社 縦型電子デバイスの製造方法および縦型電子デバイス

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