DE102012103369B4 - Ein Verfahren zum Ausbilden eines Halbleiterbauelements und ein Halbleiterbauelement - Google Patents

Ein Verfahren zum Ausbilden eines Halbleiterbauelements und ein Halbleiterbauelement Download PDF

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Abstract

Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes umfasst:Bereitstellen eines Halbleitersubstrats mit einer horizontalen Hauptoberfläche (171), einer gegenüberliegenden Oberfläche (251, 141) und einem Dielektrikumsgebiet (8), das in dem Halbleitersubstrat angeordnet und von der horizontalen Hauptoberfläche (171) und der gegenüberliegenden Oberfläche (251, 141) beabstandet ist;Ätzen eines tiefen vertikalen Grabens (17, 18) von der horizontalen Hauptoberfläche (171) in das Halbleitersubstrat mindestens bis nahe an eine horizontale Oberfläche des Dielektrikumsgebiets (8);Ausbilden einer vertikalen Transistorstruktur, die das Ausbilden eines ersten dotierten Gebiets (4) in dem Halbleitersubstrat umfasst;Ausbilden einer ersten Metallisierung (10) auf der horizontalen Hauptoberfläche (171) in ohmschem Kontakt mit dem ersten dotierten Gebiet (4) undBearbeiten der gegenüberliegenden Oberfläche (251, 141), um das Halbleitersubstrat mindestens bis an das Dielektrikumsgebiet (8) zu dünnen.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Patentschrift betrifft allgemein Verfahren zum Ausbilden von Halbleiterbauelementen, insbesondere Verfahren zum Ausbilden von Halbleitertransistoren mit einem Halbleitersubstrat mit einem Via-Gebiet zwischen einer ersten Oberfläche und einer zweiten Oberfläche des Halbleitersubstrats zum Anschließen einer Steuerelektrode des Halbleitertransistors.
  • ALLGEMEINER STAND DER TECHNIK
  • Viele Funktionen von modernen Geräten in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen, wie etwa Computertechnologie, Mobilkommunikationstechnologie, Umwandeln elektrischer Energie und Ansteuern eines Elektromotors oder einer elektrischen Maschine, basieren auf Halbleiterbauelementen, insbesondere Halbleitertransistoren wie etwa Feldeffekttransistoren (FETs), beispielsweise Leistungs-MOSFETs (Metal Oxide Semiconductor Field-Effect Transistors).
  • Bei vielen Anwendungen werden vertikale MOSFETs mit einer Sourcemetallisierung und einer Gatemetallisierung auf der Vorderseite des Halbleitersubstrats und einer Drainmetallisierung auf der Rückseite des Halbleitersubstrats verwendet. Es gibt jedoch Anwendungen, bei denen es wünschenswert ist, dass sich die Sourcemetallisierung des MOSFET auf der Vorderseite seines Halbleitersubstrats befindet, während sich die Gatemetallisierung und die Drainmetallisierung auf der Rückseite des Halbleitersubstrats befinden. Ein derartiges Bauelement wird nachfolgend als ein Source-Unten-MOSFET (engl.: source-downMOSFET) bezeichnet, weil der MOSFET mit seiner Oberseite nach unten (die Sourcemetallisierung ist nach unten gerichtet) an einen einfachen Systemträger (engl.: lead frame) gelötet werden kann. Dadurch können zusätzliche Kosten für einen segmentierten Systemträger vermieden werden. Weiterhin können Source-Unten-MOSFETs durch die Sourcemetallisierung, die sich nahe an dem Kanalgebiet befindet, besonders effizient gekühlt werden. Weiterhin ist bei Anwendungen, bei denen sich die Sourcemetallisierung beim Betrieb auf Referenzpotential befindet, in der Regel auf Masse, typischerweise keine weitere Isolation des Source-Unten-MOSFET erforderlich. Dies macht Source-Unten-MOSFETs besonders interessant für Kraftfahrzeuganwendungen, bei denen der Systemträger, an den die Sourcemetallisierung des MOSFET gelötet oder geklebt ist, einfach an dem Chassis auf Massepotential montiert oder damit verbunden werden kann.
  • Für Source-Unten-MOSFETs wird in der Regel ein leitendes Via durch das Halbleitersubstrat ausgebildet, um die Gatemetallisierung und eine Gateelektrode des MOSFET zu verbinden. Weiterhin werden oftmals ausreichend zuverlässige elektrisch isolierende Gebiete, beispielsweise thermische Oxide, auf der Oberseite und Unterseite des Halbleitersubstrats gewünscht, insbesondere für Leistungshalbleiterbauelemente. Das Ausbilden von ausreichend zuverlässigen isolierenden thermischen Oxiden erfordert jedoch in der Regel höhere Temperaturen und errichtet somit Grenzen für die Herstellung. Dementsprechend ist die Herstellung solcher Bauelemente oftmals komplex und/oder teuer.
  • Die DE 10 2006 046 869 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Schritt des Dünnens eines Halbleiterwafers, in dem zuvor Funktionsbereiche der Halbleitervorrichtung ausgebildet wurden, wobei in einer Vorderseite des Halbleiterwafers mindestens ein Graben mit vorbestimmter Tiefe erzeugt wird, der als Dicken-Maßstab zur Steuerung des Schrittes des Dünnens genutzt wird. Die DE 44 33 330 A1 beschreibt ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer hochleitfähigen vergrabenen Schicht umfassend Aufbringen einer isolierenden Schicht auf einer ersten Oberfläche eines ersten Halbleitersubstrats, Aufbringen einer isolierenden Schicht auf einer Oberfläche einer aus hochleitfähigem Material bestehenden Schicht, die körperlich von dem ersten Halbleitersubstrat getrennt ist, und Verbinden der beiden Isolationsschichten. Weiterhin beschreibt die EP0703623B1 ein Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur. Zudem beschreibt die DE 10 2004 052 153 A1 ein vertikales Leistungshalbleiterbauelement mit einer schwach dotierten Driftzone, einer Drainzone an der Rückseite und einer MOS-Struktur an der Vorderseite des Bauelements. Die Gateelektrode des Bauelements ist mittels einer leitenden horizontalen Querführung an den Rand des Bauelements und am Rand mittels einer leitenden vertikalen Durchführung durch das Bauelement auf die Rückseite des Bauelements geführt. Die vertikale Durchführung ist von den Halbleitergebieten der MOS-Struktur, der Driftzone und der Drainzone elektrisch isoliert. Die Gates und die auf der Vorderseite liegenden Bereiche der Gateelektrode sind auf ihren Oberseiten mit einer Isolation bedeckt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleitersubstrats mit einer horizontalen Hauptoberfläche, einer gegenüberliegenden Oberfläche und einem Dielektrikumsgebiet. Das Dielektrikumsgebiet ist in dem Halbleitersubstrat angeordnet und von der horizontalen Hauptoberfläche und der gegenüberliegenden Oberfläche beabstandet. Ein tiefer vertikaler Graben wird von der horizontalen Hauptoberfläche in das Halbleitersubstrat mindestens nahe an eine horizontale Oberfläche des Dielektrikumsgebiets geätzt. Der tiefe vertikale Graben kann unter Verwenden des Dielektrikumsgebiets als ein Ätzstopp bis zu der horizontalen Oberfläche des Dielektrikumsgebiets geätzt werden. Eine vertikale Transistorstruktur wird in dem Halbleitersubstrat ausgebildet. Das Ausbilden der Transistorstruktur beinhaltet das Ausbilden eines ersten dotierten Gebiets in dem Halbleitersubstrat. Eine erste Metallisierung wird auf der horizontalen Hauptoberfläche ausgebildet, so dass die erste Metallisierung in ohmschem Kontakt mit dem ersten dotierten Gebiet steht. Die gegenüberliegende Oberfläche wird bearbeitet, um das Halbleitersubstrat mindestens bis an das Dielektrikumsgebiet zu dünnen.
  • Gemäß einer Ausführungsform wird ein Halbleiterbauelement mit einem Halbleitersubstrat bereitgestellt. Das Halbleitersubstrat enthält eine horizontale Hauptoberfläche, eine gegenüber der horizontalen Hauptoberfläche angeordnete hintere Oberfläche, die im Folgenden auch als Rückseite bezeichnet wird, und eine vertikale Transistorstruktur. Die Transistorstruktur enthält ein erstes dotiertes Gebiet und eine Steuerelektrode, die bei der horizontalen Hauptoberfläche angeordnet ist. Das Halbleiterbauelement enthält weiterhin ein Isoliergebiet, das an der oder nahe der hinteren Oberfläche angeordnet ist, und einen tiefen vertikalen Graben, der sich von der horizontalen Hauptoberfläche in das Halbleitersubstrat und bis zu dem Isoliergebiet erstreckt. An einer Seitenwand des tiefen vertikalen Grabens ist eine Isolierschicht angeordnet. Ein niederohmiger Stromweg erstreckt sich mindestens teilweise entlang der Isolierschicht und zwischen der horizontalen Hauptoberfläche und der hinteren Oberfläche. Das Halbleiterbauelement enthält weiterhin eine erste Metallisierung in ohmschem Kontakt mit dem ersten dotierten Gebiet und eine Steuermetallisierung in ohmschem Kontakt mit der Steuerelektrode über den niederohmigen Stromweg. Die erste Metallisierung ist auf der horizontalen Hauptoberfläche angeordnet und bedeckt die horizontale Hauptoberfläche vollständig. Die Steuermetallisierung ist auf der hinteren Oberfläche angeordnet.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines ersten Halbleiterwafers mit einer ersten horizontalen Oberfläche und das Bereitstellen eines zweiten Halbleiterwafers mit einer zweiten horizontalen Oberfläche. Ein Dielektrikumsgebiet ist an der ersten horizontalen Oberfläche und/oder an der zweiten horizontalen Oberfläche ausgebildet. Ein Halbleitersubstrat mit einer horizontalen Hauptoberfläche und einer gegenüberliegenden Oberfläche wird ausgebildet. Das Ausbilden des Halbleitersubstrats beinhaltet das Ausbilden eines Waferstapels (engl.: wafer stack) durch Waferbonden des ersten Halbleiterwafers und des zweiten Halbleiterwafers, so dass das Dielektrikumsgebiet mindestens teilweise, typischerweise vollständig, in den Waferstapel eingebettet ist. Ein tiefer vertikaler Graben wird von der horizontalen Hauptoberfläche in das Halbleitersubstrat mindestens bis an eine horizontale Oberfläche des Dielektrikumsgebiets geätzt. Der tiefe vertikale Graben kann durch Verwenden des Dielektrikumsgebiets als ein Ätzstopp bis zu der horizontalen Oberfläche des Dielektrikumsgebiets geätzt werden. Eine Isolierschicht wird an einer Seitenwand des tiefen vertikalen Grabens ausgebildet. Eine erste Metallisierung wird auf der horizontalen Hauptoberfläche ausgebildet. Die gegenüberliegende Oberfläche wird bearbeitet, um eine hintere Oberfläche auszubilden, indem das Halbleitersubstrat mindestens nahe an dem Dielektrikumsgebiet gedünnt wird. Eine Steuermetallisierung wird auf der hinteren Oberfläche ausgebildet. Das Verfahren wird so durchgeführt, dass ein niederohmiger Stromweg zwischen der horizontalen Hauptoberfläche und der Steuermetallisierung ausgebildet wird. Der niederohmige Stromweg erstreckt sich mindestens teilweise entlang der Isolierschicht.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Ein Halbleiterwafer mit einer ersten horizontalen Oberfläche und einer gegenüberliegenden Oberfläche wird bereitgestellt. Ein Dielektrikumsgebiet wird an der ersten horizontalen Oberfläche ausgebildet. Mindestens eine Epitaxialschicht wird auf der ersten horizontalen Oberfläche ausgebildet und erstreckt sich zu einer horizontalen Hauptoberfläche. Das Ausbilden der mindestens einen Epitaxialschicht beinhaltet einen epitaxialen seitlichen Überwachsungsprozess (engl.: epitaxial lateral overgrowth process), so dass das Dielektrikumsgebiet vollständig eingebettet ist. Ein tiefer vertikaler Graben wird von der horizontalen Hauptoberfläche in die mindestens eine Epitaxialschicht mindestens an eine horizontale Oberfläche des Dielektrikumsgebiets geätzt. Der tiefe vertikale Graben kann durch Verwenden des Dielektrikumsgebiets als ein Ätzstopp bis zu der horizontalen Oberfläche des Dielektrikumsgebiets geätzt werden. Eine Isolierschicht wird an einer Seitenwand des tiefen vertikalen Grabens ausgebildet. Eine erste Metallisierung wird auf der horizontalen Hauptoberfläche ausgebildet. Der Halbleiterwafer wird an der gegenüberliegenden Oberfläche mindestens bis zu dem Dielektrikumsgebiet gedünnt, um eine hintere Oberfläche auszubilden. Eine Steuermetallisierung wird auf der hinteren Oberfläche ausgebildet. Das Verfahren wird so durchgeführt, dass ein niederohmiger Stromweg zwischen der horizontalen Hauptoberfläche und der Steuermetallisierung ausgebildet wird. Der niederohmige Stromweg erstreckt sich mindestens teilweise entlang der Isolierschicht.
  • Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Patentschrift aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen lassen sich besser erschließen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • Die 1-22 zeigen schematisch in vertikalen Querschnitten Prozesse zum Herstellen eines Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
    • 23-25 zeigen schematisch in vertikalen Querschnitten Prozesse zum Herstellen eines Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
    • 26-32 zeigen schematisch in vertikalen Querschnitten Herstellungsprozesse eines Halbleiterbauelements in vertikalen Querschnitten gemäß einer oder mehrerer Ausführungsformen.
    • 33 zeigt schematisch in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer oder mehrerer Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht werden räumlich relative Ausdrücke wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“, „unter“, „darunter“, „unterer“, „über“, „oberer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Diese Ausdrücke werden zur Erleichterung der Beschreibung verwendet, um das Positionieren eines Elements relativ zu einem zweiten Element zu erläutern. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, werden die räumlich relativen Ausdrücke zu Zwecken der Darstellung verwendet und sind in keinerlei Weise beschränkend. Diese Ausdrücke sollen andere Orientierungen des Bauelements zusätzlich zu anderen Orientierungen als jenen in den Figuren gezeigten umfassen. Weiterhin werden die Ausdrücke wie „erster“, „zweiter“ und dergleichen ebenfalls zum Beschreiben verschiedener Elemente, Gebiete, Sektionen usw. verwendet und sollen ebenfalls nicht beschränken. Es ist zu verstehen, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Die Ausdrücke „mit“, „enthaltend“, „einschließlich“, „umfassend“ und dergleichen, wie sie hierin verwendet werden, sind offene Ausdrücke, die die Anwesenheit von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „einer“/„eine“ und „der“/„die“/„das“ sollen den Plural sowie den Singular beinhalten, sofern nicht der Kontext deutlich etwas anderes angibt.
  • Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Ein Beispiel wird anhand einer Erläuterung vorgelegt und ist nicht als eine Beschränkung der Erfindung gedacht. Beispielsweise können Merkmale, die als Teil einer Ausführungsform gezeigt oder beschrieben sind, an oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen beinhaltet. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht so ausgelegt werden sollte, als wenn sie den Schutzbereich der beigefügten Ansprüche beschränkt. Die Zeichnungen sind nicht skaliert und dienen nur veranschaulichenden Zwecken. Der Klarheit halber wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Referenzen bezeichnet, sofern nicht etwas anderes angegeben ist.
  • Der Ausdruck „horizontal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder horizontalen Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Die sein.
  • Der Ausdruck „vertikal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche angeordnet ist, das heißt parallel zu der Normalrichtung der ersten Oberfläche des Halbleitersubstrats oder -körpers.
  • In dieser Patentschrift wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierungsbeziehungen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiterhin zeigen einige Figuren relative Dotierkonzentrationen, indem sie bei dem Dotiertyp „-“ oder „+“ angeben. Beispielsweise bedeutet „n-“ eine Dotierkonzentration, die geringer ist als die Dotierkonzentration eines „n“-Dotiergebiets, während ein „n+“-Dotiergebiet eine höhere Dotierkonzentration als das „n“-Dotiergebiet aufweist. Das Angeben der relativen Dotierkonzentration bedeutet jedoch nicht, dass Dotiergebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Dotiergebiete verschiedene absolute Dotierkonzentrationen besitzen. Das Gleiche gilt beispielsweise für ein n+-Dotierungsgebiet und ein p+-Dotierungsgebiet.
  • In dieser Patentschrift beschriebene spezifische Ausführungsformen betreffen, ohne darauf beschränkt zu sein, Halbleiterbauelemente und Herstellungsverfahren dafür, insbesondere Halbleitertransistoren mit drei Anschlüssen wie etwa MOSFETs, IGBTs (Insulated-Gate Bipolar Transistors) und BJTs (Bipolartransistoren, engl.: Bipolar Junction Transistors). Die Halbleiterbauelemente sind typischerweise vertikale Leistungshalbleiterbauelemente.
  • Der Ausdruck „Leistungshalbleiterbauelement“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromstromschaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungshalbleiterbauelemente für einen starken Strom, typischerweise im Ampere-Bereich, und/oder Spannungen über 10 V, typischerweise über 20 V, gedacht.
  • In dem Kontext der vorliegenden Patentschrift soll der Ausdruck „in ohmschem Kontakt“ beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements durch das Halbleiterbauelement oder zwischen verschiedenen Elektroden von einem oder mehreren Bauelementen oder zwischen einer Elektrode oder einer Metallisierung und einem Abschnitt oder einem Teil des Halbleiterbauelements eine ohmsche elektrische Verbindung oder ein ohmscher Stromweg vorliegt.
  • Im Kontext der vorliegenden Patentschrift soll der Ausdruck „Metallisierung“ ein Gebiet oder eine Schicht mit metallischen oder fastmetallischen Eigenschaften bezüglich elektrischer Leitfähigkeit beschreiben. Eine Metallisierung kann mit einem Halbleitergebiet in Kontakt stehen, um eine Elektrode, ein Pad und/oder einen Anschluss des Halbleiterbauelements zu bilden. Die Metallisierung kann aus einem Metall wie etwa Al, Cu, W, Ti, Au, Ag, Ni, V, Sn und Co bestehen, kann aber auch aus einem Material mit metallischen oder fastmetallischen Eigenschaften bezüglich elektrischer Leitfähigkeit wie etwa stark dotiertem Poly-Si vom n-Typ oder p-Typ, TiN oder einem elektrisch leitenden Silizid wie etwa WSi2 bestehen. Die Metallisierung kann auch verschiedene elektrisch leitende Materialien enthalten, beispielsweise einen Stapel jener Materialien.
  • Nachfolgend werden Ausführungsformen, die Halbleiterbauelemente betreffen, hauptsächlich unter Bezugnahme auf Siliziumhalbleiterbauelemente (Si) beschrieben. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht in der Regel ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht. Es versteht sich jedoch, dass der Halbleiterkörper aus einem beliebigen Halbleitermaterial bestehen kann, das sich für das Herstellen eines Halbleiterbauelements eignet. Zu Beispielen zählen elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Galliumphosphid (InGaP), Aluminium-Galliumnitrid (AlGaN), Aluminium-Indiumnitrid (AlInN), Indium-Galliumnitrid (InGaN), Aluminium-Gallium-Indiumnitrid (AlGalnN) oder Indium-Galliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Beim Kombinieren von zwei verschiedenen Halbleitermaterialien entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialien zählen unter anderem Aluminium-Galliumnitrid (AlGaN)-Aluminium-Galliumindiumnitrid (AlGalnN)-, Indium-Galliumnitrid (InGaN)-Aluminium-Galliumindiumnitrid (AlGalnN)-, Indium-Galliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminium-Galliumnitrid (AlGaN)-Galliumnitrid (GaN)-, Indium-Galliumnitrid (InGaN)-Aluminium-Galliumnitrid (AlGaN)-, Silizium-Siliziumcarbid (SixC1-x) - und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper ein Material mit großem Bandabstand wie etwa SiC oder GaN umfasst, das eine hohe Durchschlagspannung bzw. eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, was den Einschaltwiderstand Ron reduziert. Weiterhin ist oftmals der Leckstrom über in Materialien mit einem großen Bandabstand ausgebildete pn-Übergänge vernachlässigbar. Der Ausdruck „Halbleitermaterial mit großem Bandabstand“, wie er in dieser Patentanschrift verwendet wird, soll ein Halbleitermaterial mit einem Elektronenbandabstand von etwa mindestens zwei Elektronenvolt (eV) beschreiben.
  • Bezüglich der 1 bis 22 werden Verfahren zum Ausbilden eines Halbleiterbauelements 100 gemäß mehrerer Ausführungsformen in jeweiligen vertikalen Querschnitten dargestellt. Diese Figuren zeigen vertikale Querschnitte durch ein Halbleitersubstrat während oder nach bestimmten Verfahrensprozessen. In einem ersten Prozess wird ein erster Halbleiterwafer 101 oder ein erstes Halbleitersubstrat 101 mit einer ersten horizontalen Oberfläche 151 und einer gegenüberliegenden Oberfläche 161 bereitgestellt. Nachfolgend wird die gegenüberliegende Oberfläche 161 auch als zweite horizontale Oberfläche bezeichnet. Der erste Halbleiterwafer 101 kann aus einem beliebigen geeigneten Halbleitermaterial wie etwa Si oder GaN oder SiC bestehen. Typischerweise enthält der erste Halbleiterwafer 101 eine erste Halbleiterschicht 1. Bei dem in 1 gezeigten Ausführungsbeispiel erstreckt sich die erste Halbleiterschicht 1 zwischen der ersten horizontalen Oberfläche 151 und der zweiten horizontalen Oberfläche 161. Wie in 1 angegeben, kann die erste Halbleiterschicht 1 von einem ersten Leitfähigkeitstyp und stark dotiert sein (n+-Typ). Bei dieser Ausführungsform bildet ein Abschnitt der ersten Halbleiterschicht 1 typischerweise später ein DrainKontaktgebiet eines vertikalen n-Kanal-MOSFET oder ein Kollektorgebiet eines vertikalen npn-BJT.
  • Alternativ ist die erste Halbleiterschicht 1 vom zweiten Leitfähigkeitstyp und stark dotiert (p+-Typ). Dementsprechend kann ein Abschnitt der ersten Halbleiterschicht 1 beispielsweise später ein Kollektorgebiet eines vertikalen n-Kanal-IGBT bilden.
  • Danach wird ein Dielektrikumsgebiet 8 an der ersten horizontalen Oberfläche 151 ausgebildet. Das Dielektrikumsgebiet 8 enthält typischerweise SiO2. Bei dem in 2 gezeigten Ausführungsbeispiel wird das Dielektrikumsgebiet 8 durch lokale Oxidation von Silizium ausgebildet und bildet somit ein LOCOS-Gebiet (LOCal Oxidation of Silicon). Dieser Prozess kann eine chemische Abscheidung aus der Dampfphase (CVD - Chemical Vapor Deposition) von SiO2 oder eine thermische Oxidation zum Ausbilden eines dünnen Padoxids auf der ersten horizontalen Oberfläche 151 beinhalten, gefolgt von einer CVD-Abscheidung einer Si3N4-Schicht (Siliziumnitrid) auf dem dünnen Padoxid und maskierten Ätzen der Si3N4-Schicht zum Ausbilden einer Nitridmaske. Danach kann ein LOCOS-Gebiet 8 durch thermische Aufwachsprozesse und Entfernen der Nitridmaske ausgebildet werden. Der Klarheit halber sind das dünne Padoxid und die Nitridmaske in 2 nicht gezeigt.
  • Danach wird der erste Halbleiterwafer 101 typischerweise bei der ersten horizontalen Oberfläche 151 beispielsweise in einem CMP-Prozess (chemischmechanisches Polieren) oder einem mechanischen Polierprozess planarisiert. Der CMP-Prozess kann auch zum Entfernen des dünnen Padoxids und der Nitridmaske verwendet werden. Der resultierende Halbleiterwafer 101 ist in 3 gezeigt.
  • Alternativ kann das Dielektrikumsgebiet 8 durch Ätzen eines flachen Grabens 15 von der horizontalen Hauptoberfläche 151 in den Halbleiterwafer 101 und durch Abscheiden von SiO2 beispielsweise in einem CVD-Prozess und/oder thermische Oxidation zum Füllen des flachen Grabens 15 ausgebildet werden. Dies führt zu einem Halbleiterwafer 101 wie in 4 gezeigt. Die erste horizontale Oberfläche 151 kann je nach ihrer Rauheit nach dem Ausbilden des Dielektrikumsgebiets 8 weiter planarisiert werden.
  • Zudem kann das Dielektrikumsgebiet 8 dadurch ausgebildet werden, dass die bezüglich 4 bzw. 2 und 3 gezeigten Prozesse kombiniert werden. Beispielsweise kann ein flacher Graben vor den thermischen Aufwachsprozessen zum Ausbilden eines LOCOS-Gebiets durch eine Nitridmaske geätzt werden.
  • Gemäß einer Ausführungsform wird das Dielektrikumsgebiet 8 als ein Stapel aus verschiedenen Dielektrikumsschichten 8a und 8b ausgebildet, wie in 5 gezeigt. Beispielsweise kann ein Siliziumnitridgebiet 8a oder ein Siliziumoxynitridgebiet (SiOxNy) 8a am Boden und an den Seitenwänden des flachen Grabens 15 ausgebildet werden, und der restliche flache Graben 15 wird mit SiO2 8b gefüllt. Restliches Material wird dann von der ersten horizontalen Oberfläche 151 entfernt. Es ist jedoch auch möglich, dass der Boden des flachen Grabens 15 und optional die Seitenwände des flachen Grabens 15 zuerst mit SiO2, beispielsweise durch thermische Oxidation, bedeckt werden und dass der restliche flache Graben 15 mit Si3N4 oder SiOxNy gefüllt wird. Das Dielektrikumsgebiet 8 kann auch als ein ONO-Dielektrikumsgebiet ausgebildet werden, das einen dreischichtigen SiO2-Si3N4-SiO2-Stapel enthält.
  • Das Dielektrikumsgebiet 8 kann derart ausgebildet werden, dass es eine niedrige Defektdichte und folglich eine hohe Dielektrikumsdurchschlagfestigkeit aufweist. Das Dielektrikumsgebiet 8 kann beispielsweise eine Durchschlagfestigkeit von mindestens 1 MV/cm aufweisen. Dementsprechend kann das Dielektrikumsgebiet 8 später Teil eines ausreichend zuverlässigen Isoliergebiets zwischen der Source- und Drainspannung während des Betriebs des finalen Bauelements bilden.
  • Während der Herstellung kann das Dielektrikumsgebiet 8 sowohl einen Ätzstopp in einem Prozess des Ausbildens eines tiefen vertikalen Grabens als auch ein Stoppgebiet zum Dünnen eines Substrats, beispielsweise einen Waferstapel, der zwischen dem Halbleiterwafer 101 und einem Handling-Wafer ausgebildet ist, bilden. Wie unten ausführlicher erläutert wird, kann der tiefe vertikale Graben zu einer ersten horizontalen Oberfläche 81 des Dielektrikumsgebiets 8 geätzt werden, und der Handling-Wafer wird typischerweise auf eine zweite horizontale Oberfläche 82 des Dielektrikumsgebiets 8 oder geringfügig darunter gedünnt. Die Verwendung eines Stapels aus verschiedenen Dielektrikumsgebieten 8a, 8b kann das Ausbilden des tiefen Grabens und das Dünnen des Substrats erleichtern.
  • Zudem können mindestens zwei seitlich beabstandete Dielektrikumsgebiete 8, die sich gleichermaßen tief in den Halbleiterwafer 101 erstrecken, wie in den Figuren gezeigt ausgebildet werden. Jedes der mindestens zwei beabstandeten Dielektrikumsgebiete 8 kann einen Ätzstopp zum Ausbilden jeweiliger tiefer vertikaler Gräben bilden. Die beiden Dielektrikumsgebiete 8, die in den gezeigten vertikalen Querschnitten beabstandet sind, können jedoch auch einzeln angeschlossen werden, beispielsweise als eine geschlossene Schleife oder Ring ausgebildet werden.
  • Die Figuren zeigen nur eine typische Querschnittsansicht. Andere Querschnittsansichten durch die Halbleiterbauelemente können ähnlich sein, wenn beispielsweise die gezeigten Halbleitergebiete oder
    • -schichten, Dielektrikumsgebiete oder -schichten und Metallisierungen in einer senkrecht zu den gezeigten Querschnitten verlaufenden Richtung im Wesentlichen stabförmig sind. Es ist jedoch auch möglich, dass mindestens einige der gezeigten Halbleitergebiete oder
    • -schichten, Dielektrikumsgebiete oder -schichten und Metallisierungen im Wesentlichen scheibenförmig oder ringförmig sind.
  • Typischerweise betragen die Rauheit der ersten horizontalen Oberfläche 151 und/oder die Stufenhöhe der ersten horizontalen Oberfläche 151 des Halbleiterwafers 101 unter 25 nm, um das Waferbonden zu erleichtern. Zusätzlich oder alternativ zu dem CMP-Prozess nach dem Ausbilden des Dielektrikumsgebiets 8 kann eine Schicht aus polykristallinem oder amorphen Silizium auf der ersten horizontalen Oberfläche 151 abgeschieden und poliert werden, um die Oberflächenrauheit und/oder Stufenhöhe zu reduzieren. Je nach der Rauheit der ersten horizontalen Oberfläche 151 nach dem Ausbilden des Dielektrikumsgebiets 8 können auch die optionalen Planarisierungsprozesse entfallen.
  • Je nach dem herzustellenden Halbleiterbauelement und/oder seiner Spezifikation kann der Halbleiterwafer 101 auch, wie bezüglich 6 und 7 gezeigt, zwei oder mehr sich horizontal erstreckende Halbleiterschichten enthalten. Beispielsweise kann das Dielektrikumsgebiet 8 in einer ersten Halbleiterschicht 1 vom n+-Typ ausgebildet werden, die auf einer zweiten Halbleiterschicht 2 vom n- -Typ angeordnet ist, von der ein Teil später einen Abschnitt eines Driftgebiets bilden kann. Diese Halbleiterstruktur ist in 6 dargestellt.
  • Das Dielektrikumsgebiet 8 kann auch in einer ersten Halbleiterschicht 1 vom p+-Typ ausgebildet werden, die auf einer zweiten Halbleiterschicht 2 vom n+-Typ angeordnet ist, die auf einer dritten Halbleiterschicht 7 vom n--Typ angeordnet ist. Diese Halbleiterstruktur ist in 7 gezeigt und kann zum Herstellen eines IGBT verwendet werden. Die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 2 können durch Implantieren und Tempern vor oder nach der Ausbildung des Dielektrikumsgebiets 8 ausgebildet werden. Alternativ werden die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 2 vor dem Ausbilden des Dielektrikumsgebiets 8 durch Epitaxie ausgebildet.
  • Danach kann eine dünne Siliziumoxidschicht 9 auf der ersten horizontalen Oberfläche 151 ausgebildet werden, um das Waferbonden zu erleichtern. Bei dem in 8 gezeigten Ausführungsbeispiel wird die dünne Siliziumoxidschicht 9 auf einer optionalen Polysiliziumschicht 3 ausgebildet. Die optionale Polysiliziumschicht 3 wird auf der ersten horizontalen Oberfläche 151 ausgebildet und kann poliert werden, um die Oberflächenrauheit weiter zu reduzieren.
  • Unter Bezugnahme auf 9 wird ein zweiter Halbleiterwafer 201, der einen Handling-Wafers 201 bildet, bereitgestellt. Der zweite Wafer 201 kann eine Halbleiterschicht 210 aufweisen, die sich zwischen einer zweiten horizontalen Oberfläche 261 und einer gegenüberliegenden Oberfläche 251 des zweiten Wafers 201 erstreckt. Eine zweite dünne Siliziumoxidschicht 29 kann auf der zweiten horizontalen Oberfläche 261 ausgebildet werden, um das Oxid-Oxid-Waferbonden zu erleichtern. Wie in 9 gezeigt, kann der erste Halbleiterwafer 101 geflippt oder mit der Oberseite nach unten gedreht werden, so dass die erste horizontale Oberfläche 151 des ersten Halbleiterwafers 101 und die zweite horizontale Oberfläche 261 des zweiten Halbleiterwafers 201 Fläche an Fläche angeordnet sind. Der Handling-Wafer 201 kann das gleiche Halbleitermaterial wie der erste Wafer enthalten. Er kann alternativ ein anderes Material wie etwa ein anderes Halbleitermaterial enthalten. Der Handling-Wafer 201 kann auch ein Isolierwafer wie etwa Glas oder sogar ein metallischer Wafer sein.
  • Danach wird durch Waferbonden, typischerweise durch Oxid-Oxid-Bonden, des ersten Halbleiterwafers 101 und des zweiten Halbleiterwafers 201 ein Waferstapel 150 ausgebildet, so dass das Dielektrikumsgebiet 8 vollständig in den Waferstapel 150 eingebettet ist. Dies ist in 10 gezeigt.
  • Bei anderen Ausführungsformen ist eine horizontale Erstreckung des zweiten Halbleiterwafers 201 kleiner als eine horizontale Erstreckung des ersten Halbleiterwafers 101 und an den ersten Halbleiterwafer 101 Wafer-gebondet, so dass das Dielektrikumsgebiet 8 nur teilweise in den Waferstapel eingebettet ist.
  • Mindestens eine der ersten dünnen Siliziumoxidschicht 9 und der zweiten dünnen Siliziumschicht 29 ist nur optional für das Waferbonden. Beispielsweise kann der zweite Halbleiterwafer 201 ohne die zweite dünne Siliziumoxidschicht 29 bereitgestellt werden. Dementsprechend kann der Waferstapel 150 durch anodisches Bonden der ersten dünnen Siliziumoxidschicht an die Halbleiterschicht 210 des zweiten Halbleiterwafers 201 ausgebildet werden.
  • Nach dem Waferbonden kann der erste Halbleiterwafer 101 des Waferstapels 150 beispielsweise in einem weiteren mechanischen Polierprozess, einem CMP-Prozess oder einem Ätzprozess oder einer Kombination von solchen Prozessen geeignet gedünnt werden.
  • Danach kann eine Epitaxialschicht 5, typischerweise vom ersten Leitfähigkeitstyp (n--Typ), auf dem ersten Halbleiterwafer 101 des Waferstapels 150 ausgebildet werden. Das resultierende Halbleitersubstrat 250, das durch den Waferstapel 150 und die auf dem ersten Halbleiterwafer 101 des Waferstapels 150 angeordnete Epitaxialschicht 5 ausgebildet wird, ist in 11 gezeigt. Das Halbleitersubstrat 250 weist eine horizontale Hauptoberfläche 171 und eine gegenüberliegende Oberfläche 251 auf. Die horizontale Hauptoberfläche 171 kann durch die gegenüberliegende Oberfläche des ersten Halbleiterwafers 101 oder, wie in 11 gezeigt, durch eine Oberfläche der Epitaxialschicht 5 gebildet werden. Die gegenüberliegende Oberfläche 251 des Halbleitersubstrats 250 kann durch die gegenüberliegende Oberfläche des zweiten Halbleiterwafers 201 des Waferstapels 150 gebildet werden.
  • Der Prozess des Ausbildens einer Epitaxialschicht 5 kann auch entfallen, wenn der erste Halbleiterwafer 101 bereits eine weitere Halbleiterschicht enthält, wie in 6 gezeigt. Bei dieser Ausführungsform kann die horizontale Hauptoberfläche des Halbleitersubstrats 250 durch die erste horizontale Oberfläche 161 des ersten Halbleiterwafers 101 gebildet werden.
  • Die bezüglich der 1 bis 11 erläuterten Prozesse können auch als ein einzelner Prozess des Bereitstellens eines Halbleitersubstrats 250 mit einer horizontalen Hauptoberfläche 171, einer gegenüberliegenden Oberfläche 251 und einem Dielektrikumsgebiet 8 beschrieben werden, das in dem Halbleitersubstrat 250 angeordnet und von der horizontalen Hauptoberfläche 171 und der gegenüberliegenden Oberfläche 251 beabstandet ist. Nachfolgend wird das Dielektrikumsgebiet 8 auch als ein vergrabenes Dielektrikumsgebiet bezeichnet.
  • Alternativ kann ein ähnliches Halbleitersubstrat wie in 11 gezeigt ausgebildet werden, wenn das Dielektrikumsgebiet 8 an der zweiten horizontalen Oberfläche 261 des zweiten Halbleiterwafers 201 vor dem Waferbonden ausgebildet wird. Weiterhin können jeweilige Dielektrikumsgebiete 8 an der ersten horizontalen Oberfläche 151 des ersten Halbleiterwafers 101 und an der zweiten horizontalen Oberfläche 261 des zweiten Halbleiterwafers 201 vor dem Waferbonden ausgebildet werden.
  • Unter Bezugnahme auf 12 werden ein oder mehrere tiefe vertikale Gräben 17, 18 von und/oder durch die horizontale Hauptoberfläche 171 in das Halbleitersubstrat 250 geätzt, wobei das Dielektrikumsgebiet 8 als ein Ätzstopp verwendet wird. Dadurch werden die tiefen vertikalen Gräben 17, 18 zu den ersten horizontalen Oberflächen 81 des jeweiligen Dielektrikumsgebiets 8 geätzt. Der eine oder die mehreren tiefen vertikalen Gräben 17, 18 können sich mehrere µm bis zu etwa 10 µm oder bis zu etwa 50 µm oder bis zu etwa 150 µm vertikal in das Halbleitersubstrat 250 erstrecken. Die tiefen vertikalen Gräben 17, 18 können sich im Allgemeinen in der vertikalen Richtung erstrecken. Die tiefen vertikalen Gräben 17, 18 können jedoch auch relativ zu der horizontalen Hauptoberfläche 171 geneigt sein, so dass ein Winkel zwischen Seitenwänden der Gräben 17, 18 und der horizontalen Hauptoberfläche 171 von 90° verschieden sein kann. Weiterhin kann die Grabenbreite mit der Tiefe abnehmen oder zunehmen. Zudem können auch die Seitenwände eines tiefen vertikalen Grabens 17, 18 zu der gleichen Richtung geneigt sein, wobei die Grabenbreite zum Beispiel über die Grabentiefe hinweg konstant ist. Weiterhin kann die Richtung, in der die tiefen vertikalen Gräben 17, 18 geneigt sind, über das Halbleitersubstrat 250 hinweg variieren.
  • Danach können die Seitenwände der tiefen vertikalen Gräben 17, 18 isoliert werden. Bei dem in 13 gezeigten Ausführungsbeispiel werden die Seitenwände von beiden tiefen vertikalen Gräben 17, 18 mit dem gleichen Dielektrikumsmaterial, typischerweise mit SiO2, isoliert, wodurch jeweilige Isolierschichten 21 entstehen. Die Isolierschichten 21 können durch thermische Oxidation oder durch einen CVD-Prozess ausgebildet werden. Anstatt eines Oxids kann eine beliebige andere Art von Isolations- oder Dielektrikumsmaterial zum Ausbilden der Isolierschichten 21 verwendet werden, wie etwa ein Nitrid, Aluminiumoxid (Al2O3) oder ein Low-k-Dielektrikum. Zudem können die Isolierschichten 21 als Verbundschichten ausgebildet werden, die zwei oder mehr übereinander angeordnete Schichten aus einem Isolationsmaterial enthalten.
  • Gemäß einer Ausführungsform werden die tiefen vertikalen Gräben 17, 18 nur nahe an den ersten horizontalen Oberflächen 81 der jeweiligen Dielektrikumsgebiete 8 geätzt. Das verbleibende Halbleitermaterial auf den ersten horizontalen Oberflächen 81 der jeweiligen Dielektrikumsgebiete 8 kann durch thermische Oxidation oxidiert werden, beispielsweise während der Ausbildung der Isolierschichten 21.
  • Gemäß einer Ausführungsform wird eine Grabenätzmaske, beispielsweise eine Si3N4- oder eine Oxidmaske, die zum Ätzen der tiefen vertikalen Gräben 17, 18 verwendet wird, auch als Maske zum Ausbilden der Isolierschichten 21 verwendet und erst danach entfernt.
  • Gemäß einer Ausführungsform sind die Isolierschichten 21 an den Seitenwänden der tiefen vertikalen Gräben 17, 18 angeordnet und grenzen an ein jeweiliges Isoliergebiet 8. Beispielsweise werden die Isoliergebiete 8 und die Isolierschichten 21 durch thermische Oxidation ausgebildet, so dass eine sehr gute elektrische Isolation des Grabeninneren von den angrenzenden Halbleitergebieten 1, 5 bereitgestellt wird. Dadurch kann sich das Innere der tiefen vertikalen Gräben auf einem anderen Potential als die angrenzenden Halbleitergebiete 1, 5 während des Betriebs des finalen Halbleiterbauelements befinden. Weiterhin können sich verschiedene Abschnitte der Halbleitergebiete 1, 5, die durch die tiefen vertikalen Gräben 17, 18 voneinander getrennt sind, während des Betriebs des finalen Halbleiterbauelements auf einem anderen Potential befinden.
  • Danach werden typischerweise die tiefen vertikalen Gräben 17, 18 gefüllt. Bei dem in 14 gezeigten Ausführungsbeispiel wird der linke tiefe vertikale Graben 17 mit einem ersten Material 22 und der rechte tiefe vertikale Graben 18 mit einem zweiten Material 23 gefüllt.
  • Gemäß einer Ausführungsform ist das zweite Füllmaterial 23 ein elektrisch leitendes Material wie etwa ein dotiertes amorphes oder polykristallines Halbleitermaterial wie etwa Polysilizium (Poly-Si), ein Metall, beispielsweise Cu, ein Silizid oder Kohlenstoff oder ein Stapel aus diesen Materialien. Das zweite Füllmaterial 23 in dem rechten tiefen vertikalen Graben 18 bildet später einen leitenden Plug, im Folgenden auch als leitender Durchkontakt bezeichnet, eines Via-Gebiets, um Steuerelektroden an eine Steuermetallisierung, beispielsweise eine Gatemetallisierung, anzuschließen.
  • Das erste Füllmaterial 22 ist typischerweise ein Isoliermaterial, so dass der tiefe vertikale Graben 17 vollständig mit einem Isoliermaterial gefüllt wird. Der tiefe vertikale Graben 17 kann jedoch auch Hohlräume enthalten. Das erste und zweite Füllmaterial 22, 23 werden typischerweise auch auf der horizontalen Hauptoberfläche 171 abgeschieden, beispielsweise auf der Grabenätzmaske. Nach dem Füllen der tiefen vertikalen Gräben 17, 18 werden die auf der horizontalen Hauptoberfläche 171 abgeschiedenen Teile des ersten und zweiten Füllmaterials 22, 23, die Grabenätzmaske und etwaige Restschichten von zusätzlichen Masken zum Maskieren eines der tiefen vertikalen Gräben 17, 18 während des Füllens des anderen tiefen vertikalen Grabens 17, 18 typischerweise von der horizontalen Hauptoberfläche 171 entfernt.
  • Bei anderen Ausführungsformen werden beide tiefen vertikalen Gräben 17, 18 mit dem gleichen Füllmaterial gefüllt, beispielsweise einem leitenden Füllmaterial.
  • Danach wird ein erstes dotiertes Gebiet 4, typischerweise vom zweiten Leitfähigkeitstyp (p-Typ), in dem Halbleitersubstrat 250 bei der horizontalen Hauptoberfläche 171 ausgebildet. Bei dem in 15 gezeigten Ausführungsbeispiel wird das erste dotierte Gebiet 4 in einem aktiven Bereich des Halbleitersubstrats 250 ausgebildet. Weiterhin werden zweite dotierte Gebiete 70 vom ersten Leitfähigkeitstyp typischerweise in dem ersten dotierten Gebiet 4 ausgebildet. Das erste und zweite dotierte Gebiet 4, 70 können durch Implantierung von geeigneten Dotierstoffen und nachfolgende Aktivierungs- oder Eintreibprozesse ausgebildet werden. Das erste dotierte Gebiet 4 und Abschnitte der zweiten dotierten Gebiete 70 bilden typischerweise ein Körpergebiet bzw. Sourcegebiete einer vertikalen Transistorstruktur 120.
  • Danach können flache vertikale Gräben 19, 19a aus der horizontalen Hauptoberfläche 171 durch das erste und zweite dotierte Gebiet 4, 20 und mindestens teilweise in einem angrenzenden Abschnitt 5a der Epitaxialschicht 5 ausgebildet werden. Der Abschnitt 5a der Epitaxialschicht 5 bildet typischerweise ein Driftgebiet der vertikalen Transistorstruktur 120. Nachfolgend wird der Abschnitt 5a auch als ein viertes dotiertes Gebiet bezeichnet.
  • Danach können die flachen Gräben 19, 19a beispielsweise mit SiO2 isoliert werden, um Gatedielektrikumsgebiete 62 auszubilden. Die Gatedielektrikumsgebiete 62 können durch thermische Oxidation oder durch Abscheidung ebenfalls unter Verwendung einer Maske zum Ätzen der flachen Gräben 19, 19a als Maske ausgebildet werden. Zudem können die Gatedielektrikumsgebiete 62 als gestapelte Dielektrikumsschichten, beispielsweise als ONO-Schichten, ausgebildet werden. Weiterhin können die Gatedielektrikumsgebiete 62 am Boden der flachen Gräben 19, 19a geeignet verdickt werden.
  • Danach können die flachen Gräben 19, 19a mit einem leitenden Material, beispielsweise starkdotiertem Poly-Si, gefüllt werden, um Gateelektroden 61 der vertikalen Transistorstruktur 120 auszubilden. Erreicht werden kann dies durch Abscheidung und Rückätzen von Poly-Si unter Verwendung einer optionalen Ätzmaske für das Rückätzen des abgeschiedenen Poly-Si, um planare PolyKontaktgebiete auf einer nicht gezeigten dünnen Thermooxidationsschicht auf der horizontalen Hauptoberfläche 171 zu definieren, die während der thermischen Oxidation zum Ausbilden der Gatedielektrikumsgebiete 62 ausgebildet worden sein kann. Alternativ kann nach dem Abscheiden von Poly-Si ein weiterer CMP-Prozess verwendet werden. Das resultierende Halbleitersubstrat 250 ist in 16 nach dem Entfernen etwaiger Masken zum Ausbilden der flachen Gräben 19, 19a und des ersten und zweiten dotierten Gebiets 4, 70 gezeigt.
  • Das erste und zweite dotierte Gebiet 4, 70 können auch nach dem Ausbilden der flachen Gräben 19, 19a und der Gatedielektrikumsgebiete 62 ausgebildet werden. Die dünne Thermooxidationsschicht verbleibt typischerweise während der Ausbildung des ersten und zweiten dotierten Gebiets 4, 70 durch Implantierungs- und Eintreibprozesse und/oder während der Ausbildung der Gateelektroden 61 auf der horizontalen Hauptoberfläche 171. Später wird die dünne Thermooxidationsschicht auf dem ersten und zweiten dotierten Gebiet 4, 70 mindestens teilweise entfernt, um das erste und zweite dotierte Gebiet 4, 70 zur späteren Kontaktierung zu exponieren.
  • In dem gezeigten vertikalen Querschnitt von 16 grenzt der am weitesten rechts liegende flache Graben 19a nicht an ein zweites dotiertes Gebiet, weil eine Gateverdrahtung zu der Gateelektrode 61 in diesem flachen Graben 19a in diesem Querschnitt später ausgebildet wird, wie unter Bezugnahme auf 18 ausführlicher erörtert wird. Die flachen vertikalen Gräben 19, 19a erstrecken sich jedoch typischerweise in eine Richtung, die senkrecht zu dem gezeigten vertikalen Querschnitt von 16 verläuft. Bei einem anderen vertikalen Querschnitt grenzt der flache Graben 19a typischerweise ebenfalls an jeweilige zweite dotierte Gebiete. Dementsprechend kann die Gateelektrode 61 in dem am weitesten rechts liegenden flachen Graben 19a ebenfalls als eine Steuerelektrode der vertikalen Transistorstruktur 120 betrieben werden. Die Gateelektroden 61 und die angrenzenden Gatedielektrikumsgebiete 62, das heißt die isolierten Gateelektroden 61, 62, bilden eine Steuerstruktur der vertikalen Transistorstruktur 120. Die vertikale Transistorstruktur 120 kann einen oder, wie in 16 gezeigt, mehrere vertikale Feldeffekttransistoren, beispielsweise für Leistungsanwendungen, enthalten. Dementsprechend entsprechen die gezeigten Querschnitte der Figuren typischerweise nur einem repräsentativen Schnitt.
  • Gemäß einer Ausführungsform kann ein ähnliches Halbleitersubstrat wie in 16 gezeigt durch eine andere Prozesssequenz von dem in 11 gezeigten Halbleitersubstrat 250 erhalten werden. Bei dieser Ausführungsform können die tiefen vertikalen Gräben 17, 18 und die flachen Gräben 19, 19a in gemeinsamen Ätzprozessen unter Verwendung einer gemeinsamen Grabenätzmaske und der Dielektrikumsgebiete 8 als Ätzstopp für die tiefen vertikalen Gräben 17, 18 ausgebildet werden. Die gemeinsame Grabenätzmaske exponiert kleinere Bereiche des Halbleitersubstrats 250 für die flachen Gräben im Vergleich zu exponierten Bereichen des Halbleitersubstrats 250 zum Ausbilden der tiefen vertikalen Gräben 17, 18. Diese Ausführungsform nutzt die Tatsache, dass unter einer breiteren Öffnung der gemeinsamen Ätzmaske ein breiterer und vertikal tieferer Graben durch Ätzen ausgebildet wird. Das resultierende Halbleitersubstrat ist in 17 gezeigt.
  • Danach werden die Seitenwände der tiefen vertikalen Gräben 17, 18 isoliert und die restlichen tiefen vertikalen Gräben 17, 18 werden gefüllt, wie unter Bezugnahme auf 13 und 14 erläutert. Weiterhin können erste und zweite dotierte Gebiete 4, 70 beispielsweise durch geeignete Implantierungen ausgebildet werden und isolierte Gateelektroden 61, 62 können wie unter Bezugnahme auf 16 beschrieben ausgebildet werden.
  • Unter Bezugnahme auf 18 wird eine Steuerverdrahtung 41 auf der horizontalen Hauptoberfläche 171 ausgebildet, um einen niederohmigen Kontakt zwischen den Gateelektroden 61 und dem einen leitenden Plug bildenden leitenden zweiten Füllmaterial 23 auszubilden. Eine strukturierte Isolierschicht 71 und Dielektrikumsplugs 73, die beispielsweise aus einem Oxid hergestellt sind, und eine leitende Gateverdrahtungsschicht 41 können auf der horizontalen Hauptoberfläche 171 ausgebildet werden, so dass nur das erste dotierte Gebiet 1 und die zweiten dotierten Gebiete 70 exponiert sind. Die Dielektrikumsplugs 73 bedecken die Gateelektroden 62 in den flachen Gräben 19.
  • Beispielsweise kann eine Siliziumoxidschicht auf der horizontalen Hauptoberfläche 171 angeordnet werden. Danach wird die Siliziumoxidschicht so strukturiert, dass in dem gezeigten vertikalen Querschnitt nur die Gateelektrode 61 in dem flachen Graben 19a und der leitende Plug 23 exponiert sind. Darauf folgt typischerweise das Ausbilden der Gateverdrahtungsschicht 41, um die Gateelektrode 61 in dem flachen Graben 19a und den leitenden Plug 23 beispielsweise durch Abscheiden und maskiertes Rückätzen von Poly-Si oder einem Metall wie etwa Kupfer oder Wolfram auf einer dünnen Barriere zu verbinden. Danach kann die Siliziumoxidschicht so strukturiert werden, dass die zweiten dotierten Gebiete 70 und die an die flachen Gräben 19 angrenzenden Abschnitte des ersten dotierten Gebiets 4 exponiert werden. Die Gateelektroden 61 in den vertikalen Gräben 19 können in verschiedenen vertikalen Querschnitten parallel zu dem leitenden Plug 23 geschaltet sein.
  • Gemäß einer Ausführungsform kann ein ähnliches Halbleitersubstrat, wie in 18 gezeigt, aber ohne die Dielektrikumsplugs 73, durch eine andere Prozesssequenz aus dem in 16 gezeigten Halbleitersubstrat 250 erhalten werden, aber ohne die Gateelektroden. Bei dieser Ausführungsform wurde eine in 16 nicht gezeigte dünne Thermooxidationsschicht während eines thermischen Oxidationsprozesses auf der horizontalen Hauptoberfläche 171 zur Ausbildung der Gatedielektrikumsgebiete 62 ausgebildet. Abschnitte der dünnen Thermooxidationsschicht auf der horizontalen Hauptoberfläche 171 werden beispielsweise durch einen weiteren thermischen Aufwachsprozess verdickt, um eine Isolierschicht 71 zu bilden. Ein leitendes Material wie etwa Poly-Si wird auf der horizontalen Hauptoberfläche 171 abgeschieden. Danach wird das abgeschiedene leitende Material teilweise zurückgeätzt, um die Gateelektroden 61 und die Gateverdrahtung 41 auszubilden. Bei dieser Ausführungsform werden die Gateelektroden 61 und die Gateverdrahtung 41 parallel ausgebildet. Danach können die zweiten dotierten Gebiete 70 und die an die flachen Gräben 19 angrenzenden Abschnitte des ersten dotierten Gebiets 4 exponiert werden.
  • Unter Bezugnahme auf 19 wird eine erste Metallisierung 10 auf der horizontalen Hauptoberfläche 171 ausgebildet, so dass die erste Metallisierung 10 mit dem ersten dotierten Gebiet 4 und den zweiten dotierten Gebieten 70 der Transistorstruktur 120 in ohmschem Kontakt steht und von der Gateverdrahtung 41 isoliert ist. Dementsprechend wird eine weitere Isolierschicht 74 vor dem Ausbilden der ersten Metallisierung 10 auf der Gateverdrahtung 41 ausgebildet. Die weitere Isolierschicht 74 kann beispielsweise durch Abscheiden und maskiertes Rückätzen eines dielektrischen Materials wie etwa SiO2, SiN oder SiOxNy ausgebildet werden. Bei Ausführungsformen, bei denen die Dielektrikumsplugs 73 in dem vorausgegangenen Prozessen nicht ausgebildet worden sind, können isolierende Abschnitte 74' auf den Gateelektroden 62 in den vertikalen Gräben 19 ausgebildet werden, indem die weitere Isolierschicht 74 ausgebildet wird. Bei diesen Ausführungsformen bilden die Abschnitte 74' Dielektrikumsplugs 73.
  • Die erste Metallisierung 10 kann das Halbleitersubstrat 250 auf der horizontalen Hauptoberfläche 171 vollständig bedecken. Die erste Metallisierung 10 kann durch eine Abscheidung und einen optionalen Planarisierungsprozess ausgebildet werden, so dass sich die erste Metallisierung 10 zu einer ausreichend planaren oberen Oberfläche 181 über der horizontalen Hauptoberfläche 171 erstreckt. Die obere Oberfläche 181 bildet typischerweise später eine Rückseite des fertiggestellten Halbleiterbauelements 100. Das fertiggestellte Halbleiterbauelement 100 kann mit der oberen Oberfläche 181 an einem einfachen Systemträger montiert werden, das heißt an einem nichtsegmentierten Teil eines Systemträgers. Das Bearbeiten der Rückseite des Halbleiterbauelements 100 wird typischerweise durch Ausbilden der ersten Metallisierung 10 beendet.
  • Danach kann das Halbleitersubstrat 250 mit der oberen Oberfläche 181 an einer Halterung 190 oder einem Band montiert werden, um das Halbleitersubstrat 250 auf der gegenüberliegenden Oberfläche 251 zu dünnen.
  • Gemäß einer Ausführungsform wird die gegenüberliegenden Oberfläche 251 bearbeitet, um das Halbleitersubstrat zu dünnen, wobei das Dielektrikumsgebiet 8 als ein Stoppgebiet verwendet wird. Dadurch wird typischerweise der zweite Wafer 201 entfernt und eine Dicke - die einer vertikalen Abmessung des Halbleitersubstrats 250 entspricht - wird reduziert. Dementsprechend wird eine hintere Oberfläche 151 des Halbleitersubstrats 250 ausgebildet.
  • In dem in 20 gezeigten Ausführungsbeispiel wird die hintere Oberfläche 151 des Halbleitersubstrats 250 durch die erste horizontale Oberfläche 151 des ersten Halbleiterwafers gebildet. Dies ist typischerweise dann nicht der Fall, wenn eine Grenzfläche aus verschiedenen Dielektrikumsschichten des Dielektrikumsgebiets 8 als ein Stoppgebiet verwendet wird. Beispielsweise kann das Dielektrikumsgebiet 8 als ein ONO-Stapel ausgebildet werden und die eingebettete Si3N4-Schicht kann als ein Stoppgebiet verwendet werden. Bei diesen Ausführungsformen kann auch eine kleine Schicht des ersten Halbleiterwafers, die an seine erste horizontale Oberfläche angrenzt, durch Bearbeiten der gegenüberliegenden Oberfläche 251 entfernt werden.
  • Das Bearbeiten der gegenüberliegenden Oberfläche 251 kann das Polieren, Ätzen, Schleifen, einen CMP-Prozess oder eine Kombination davon beinhalten. Beispielsweise kann das an einer Halterung montierte Halbleitersubstrat 250 durch einen CMP-Prozess, einen Polierprozess oder einen Schleifprozess gedünnt werden. Der Prozess wird typischerweise dann gestoppt, wenn sich das Drehmoment zwischen der Halterung und einem Pad oder einer Polierscheibe durch Erreichen des Dielektrikumsgebiets 8 charakteristisch ändert. Zudem kann ein beschichtetes Dielektrikumsgebiet 8 verwendet werden, so dass das Dünnen gestoppt werden kann, wenn eine andere Schicht des Dielektrikumsgebiets 8 erreicht wird.
  • Wenn das Dielektrikumsgebiet 8 an der zweiten horizontalen Oberfläche 261 des zweiten Halbleiterwafers 201 ausgebildet ist, beinhaltet das Bearbeiten der gegenüberliegenden Oberfläche 251 typischerweise weiterhin einem Siliziumätzprozess zum Entfernen von verbleibendem Halbleitermaterial nach einem CMP-Prozess, einem Polierprozess oder einem Schleifprozess. Zudem können zusätzlich kurze Oxidätzprozesse zum Entfernen der dünnen Oxidschicht zum Bonden und Rückätzen der optionalen Poly-Si-Schicht verwendet werden. Bei anderen Ausführungsformen wird die gegenüberliegende Oberfläche 251 verarbeitet, um das Halbleitersubstrat mindestens nahe an dem Dielektrikumsgebiet 8 zu dünnen. Das an das Dielektrikumsgebiet 8 angrenzende verbleibende Silizium kann zum Beispiel durch einen thermischen oder anodischen Oxidationsprozess entfernt werden. Das verbleibende Silizium kann auch nur in einem Gebiet oder einem Teil des Gebiets, das an das Dielektrikumsgebiet 8 angrenzt, durch eine maskierte isotrope oder anisotrope Siliziumätzung weggeätzt werden, die das Dielektrikumsgebiet 8 als einen Ätzstopp verwenden kann.
  • Unter Bezugnahme auf 21 wird ein vertikaler Graben 16 von der hinteren Oberfläche 151 durch das an den rechten tiefen vertikalen Graben 18 und an den leitenden Plug 23 angrenzende Dielektrikumsgebiet 8 geätzt. Das Halbleitersubstrat 250 wird typischerweise nach dem abgeschlossenen Bearbeiten der gegenüberliegenden Oberfläche 251 und vor dem Ätzen des vertikalen Grabens 16 typischerweise geflippt oder mit der Oberseite nach unten gedreht. Für ein besseres Verständnis ist jedoch ein derartiges Drehen des Halbleitersubstrats 250 mit der Oberseite nach unten nicht dargestellt.
  • Je nach dem Typ und/oder den Eigenschaften des herzustellenden Halbleiterbauelements können weitere Implantierungs- und Eintreibungsprozesse auf der hinteren Oberfläche 151 ausgeführt werden. Beispielsweise kann eine Borimplantierung verwendet werden, um eine Halbleiterschicht vom p+-Typ auszubilden, die an die hintere Oberfläche 151 angrenzt, wenn ein IGBT hergestellt werden soll. Diese Schichten können jedoch vor dem Waferbonden bereitgestellt und/oder ausgebildet werden, wie bezüglich der 6 und 7 gezeigt.
  • Danach werden eine zweite Metallisierung 11 in ohmschem Kontakt mit dem leitenden Plug 23 und eine dritte Metallisierung 12 in ohmschem Kontakt mit einem Abschnitt 1a der ersten Halbleiterschicht 1 auf der hinteren Oberfläche 151 ausgebildet. Nachfolgend wird der erste Abschnitt 1a auch als ein drittes dotiertes Gebiet 1a bezeichnet. Beispielsweise kann ein elektrisch leitendes Material wie etwa ein stark dotiertes Poly-Si oder ein Metall auf der hinteren Oberfläche 151 abgeschieden werden, so dass der vertikale Graben 16 bevorzugt vollständig gefüllt ist und so dass die hintere Oberfläche 151 vollständig bedeckt ist. Bei anderen Ausführungsformen können Plugs, beispielsweise aus dotiertem Poly-Si oder Wolfram, zwischen der zweiten Metallisierung 11 und der Steuerverdrahtung 41 bereitgestellt werden. Danach kann das abgeschiedene elektrisch leitende Material unter Verwendung einer Maske zurückgeätzt werden, um eine zweite Metallisierung 11 und eine dritte Metallisierung 12 auf der hinteren Oberfläche 151 auszubilden, die voneinander getrennt sind. Weiterhin kann eine vorderseitige Isolation 31 zwischen der zweiten Metallisierung 11 und der dritten Metallisierung 12 und auf exponierten Abschnitten des Halbleitersubstrats während des Rückätzens des abgeschiedenen elektrisch leitenden Materials ausgebildet werden. Das resultierende Halbleiterbauelement 100 ist in 22 gezeigt. Die vorderseitige Isolation 31 kann die zweite Metallisierung 11 und die dritte Metallisierung 12 teilweise bedecken. Dies ist jedoch in 22 nicht gezeigt.
  • Die zweite Metallisierung 11 kann eine Steuermetallisierung bzw. eine Gatemetallisierung bilden, an die während des Bauelementbetriebs ein Gatepotential VG angelegt werden kann. Ein niederohmiger Stromweg wird zwischen der Gatemetallisierung 11 und den Gateelektroden 61 der Transistorstruktur 120 ausgebildet. Im Kontext der vorliegenden Patentschrift werden die Ausdrücke „niederohmiger Stromweg“ und „Stromweg mit geringem Widerstand“ synonym verwendet. Weiterhin werden im Kontext der vorliegenden Patentschrift die Ausdrücke „niederohmiger Kontakt“ und „Kontakt mit geringem Widerstand“ synonym verwendet. Ein Teil des niederohmigen Stromwegs erstreckt sich zwischen der horizontalen Hauptoberfläche 171 und der Gatemetallisierung 11 durch den leitenden Plug 23 in einem durch die Seitenwände 21 des tiefen vertikalen Grabens 18 definierten Via-Gebiet, das heißt entlang der Seitenwände 21 des tiefen vertikalen Grabens 18.
  • Wie oben erläutert, kann die dritte Metallisierung 12 auf und in ohmschem Kontakt mit einem dritten dotierten Gebiet 1a ausgebildet werden. Die dritte Metallisierung 12 wird nachfolgend auch als weitere Metallisierung bezeichnet. Das dritte dotierte Gebiet 1a wird aus einem Abschnitt der ersten Halbleiterschicht 1 gebildet, der an den tiefen vertikalen Graben 17 angrenzt und somit unter den Gateelektroden 61 angeordnet ist. Das dritte dotierte Gebiet 1a grenzt an das vierte dotierte Gebiet 5a an, das aus einem Abschnitt der epitaxialen Halbleiterschicht 5 gebildet ist. Das vierte dotierte Gebiet 5a kann ein Driftgebiet der Transistorstruktur 120 mit einer geringeren höchsten Dotierkonzentration im Vergleich mit dem dritten dotierten Gebiet 1a bilden.
  • Wenn die Dotiertypen des dritten dotierten Gebiets 1a und des vierten dotierten Gebiets 5a gleich sind, können das dritte dotierte Gebiet 1a und die dritte Metallisierung 12 ein DrainKontaktgebiet bzw. eine Drainmetallisierung bilden. Bei dieser Ausführungsform bildet die erste Metallisierung 10 eine Sourcemetallisierung und steht in ohmschem Kontakt mit dem ersten dotierten Gebiet 4, wodurch ein Körpergebiet ausgebildet wird, und den zweiten dotierten Gebieten 70, wodurch Sourcegebiete ausgebildet werden. Dementsprechend kann das Halbleiterbauelement 100 als ein MOSFET betrieben werden.
  • Gemäß einer Ausführungsform wird der MOSFET 100 mit der Sourcemetallisierung 10 bzw. der oberen Oberfläche 181 der Sourcemetallisierung 10 an einer gedruckten Leiterplatte oder einem einfachen Systemträger 195 montiert, beispielsweise geklebt oder gelötet. Der Systemträger 195 kann beispielsweise an einem Chassis eines Wagens auf elektrischem Massepotential für Anwendungen montiert werden, die einen Niederspannungsschalter erfordern. Deshalb kann das Halbleiterbauelement 100 auch als ein Source-Unten-MOSFET bezeichnet werden. Durch Montieren des Systemträgers 195 an dem Chassis auf Massepotential ist typischerweise keine weitere Isolation des Source-Unten-MOSFET 100 erforderlich. Weiterhin ist der Source-Unten-MOSFET 100 typischerweise ein Leistungs-MOSFET. Wegen des geringen Abstands zwischen der Sourcemetallisierung 10 und Kanalgebieten, die typischerweise in dem Körpergebiet 4 entlang der Gatedielektrikumsgebiete 62 ausgebildet sind, und wegen der großen Kontaktoberfläche zwischen der Sourcemetallisierung 10 und dem Systemträger 195 ist die Wärmeableitung durch die Sourcemetallisierung 10 zu dem Chassis sehr hoch.
  • Wenn die Dotiertypen des dritten dotierten Gebiets 1a und des vierten dotierten Gebiets 5a entgegengesetzt sind, können das dritte dotierte Gebiet 1a und die dritte Metallisierung 12 ein Kollektorgebiet bzw. eine Kollektormetallisierung bilden. Bei dieser Ausführungsform bildet die erste Metallisierung 10 eine Emittermetallisierung, die mit dem ersten dotierten Gebiet 4 unter Ausbildung eines Körpergebiets und den zweiten dotierten Gebieten 70 unter der Ausbildung von Emittergebieten in ohmschem Kontakt steht. Dementsprechend kann das Halbleiterbauelement 100 als ein IGBT betrieben werden. Der IGBT 100 kann ebenfalls mit der Emittermetallisierung 10 an einem einfachen Systemträger oder einer gedruckten Leiterplatte montiert werden, beispielsweise geklebt oder gelötet werden.
  • Gemäß einer Ausführungsform werden Feldplatten in den flachen Gräben 19, 19a und unter den isolierten Gateelektroden 61, 62 ausgebildet. Die Feldplatten können mit Sourcepotential verbunden sein. Weiterhin können die isolierten Gateelektroden 61, 62 auch auf der horizontalen Hauptoberfläche 171 ausgebildet werden.
  • Bei den in 16 bis 22 gezeigten Ausführungsbeispielen werden die isolierten Gateelektroden 61, 62 in flachen Gräben 19, 19a ausgebildet. Die isolierten Gateelektroden 61, 62 können jedoch auch auf der horizontalen Hauptoberfläche 171 ausgebildet werden. Beispielsweise kann die vertikale Transistorstruktur 120 als eine DMOS-Struktur (double-diffused metal-oxide semiconductor field effect transistor-structure) ausgebildet werden.
  • Gemäß einer Ausführungsform wird die vorderseitige Isolation 31 bei niedrigen Temperaturen ausgebildet, typischerweise bei Temperaturen unter etwa 400°C, noch typischer unter etwa 250°C. Dementsprechend sind keine Prozesse mit höheren Temperaturen nach dem Ausbilden der Transistorstruktur 120 erforderlich. Beispielsweise kann die vorderseitige Isolation 31 durch Abscheiden und Härten eines Oxids oder Harzes wie eines Imids ausgebildet werden. Das Härten kann thermisch oder durch UV-Exposition erfolgen. Die Isoliereigenschaften der ausgebildeten Polymerisolation 31, beispielsweise einer vorderseitigen Polyimidisolation, sind typischerweise nicht so gut wie jene von als Hochtemperaturthermooxid ausgebildetem Siliziumoxid. Das unter Bezugnahme auf die 1 bis 22 erläuterte Herstellungsverfahren gestattet jedoch das Ausbilden von thermischen Oxiden in Gebieten mit potentiell hoher Feldstärke vor dem Ausbilden der Metallisierungen 10 bis 12, was durch höhere Temperaturen bewirkt werden kann. Dementsprechend kann die auf der hinteren Oberfläche 151 ausgebildete vorderseitige Isolation eine niedrigere Durchschlagfestigkeit und/oder Defektkonzentrationen aufweisen, als sie typischerweise in Gebieten mit potentiell hoher Feldstärke erforderlich sind. Wie unter Bezugnahme auf die 1 bis 22 erläutert, werden die Gatedielektrikumsgebiete 61 sowie die Seitenwandisolationen 62 der tiefen vertikalen Gräben 17, 18 und das Dielektrikumsgebiet 8 vor dem Ausbilden der Metallisierungen 10 bis 12 ausgebildet. Deshalb können die Metallisierungen 10 bis 12 beispielsweise aus Aluminium oder einer Aluminiumlegierung hergestellt werden, die nur Temperaturen unter etwa 400°C tolerieren.
  • Wenn sowohl das Dielektrikumsgebiet 8 als auch die Seitenwandisolationen 22 der vertikalen Gräben als Dielektrika mit hohem Widerstand ausgebildet werden, beispielsweise als Hochtemperaturthermooxide, können die an den vertikalen Graben 17 angrenzenden Halbleitergebiete auch während des Bauelementbetriebs geerdet sein, ohne einen Durchschlag zu riskieren. Sogar der vertikale Graben 17 kann mit einem leitenden Material in ohmschem Kontakt zu der ersten Metallisierung 10 gefüllt sein, ohne einen Durchschlag zu riskieren.
  • Weiterhin gestatten die unter Bezugnahme auf 1 bis 22 erläuterten Herstellungsverfahren die vollständige Bearbeitung einer Seite des Halbleitersubstrats 250 vor dem Bearbeiten der anderen Seite. Dementsprechend wird die Handhabung des Halbleitersubstrats 250 typischerweise vereinfacht, und somit wird das Risiko des Beschädigens und/oder Brechens des Halbleitersubstrats 250 reduziert. Dies gilt auch für die unter Bezugnahme auf die folgenden Figuren erläuterten Herstellungsverfahren.
  • Bezüglich der 23 bis 25 werden Verfahren zum Ausbilden eines Halbleiterbauelements 300 gemäß mehrerer Ausführungsformen in jeweiligen vertikalen Querschnitten dargestellt. Das in 23 gezeigte Halbleitersubstrat 350 ist ähnlich dem in 13 gezeigten Halbleitersubstrat 250. Das Halbleitersubstrat 350 weist jedoch drei tiefe vertikale Gräben 17, 18, 18b auf, die sich von einer horizontalen Hauptoberfläche 171 zu jeweiligen Dielektrikumsgebieten 8 erstrecken, die vollständig in das Halbleitersubstrat 350 eingebettet sind.
  • Die Anzahl der Dielektrikumsgebiete, die Ätzstopps für tiefe vertikale Gräben und Stoppgebiet für das Dünnen des Halbleitersubstrats bilden, kann je nach dem herzustellenden Halbleiterbauelement variieren. Die tiefen vertikalen Gräben können isolierte Seitenwände aufweisen, die ein Via-Gebiet zum Kontaktieren einer Steuerelektrode einer Transistorstruktur definieren. Die Steuerelektrode kann bei der horizontalen Hauptoberfläche angeordnet sein und mit einer gegenüber der horizontalen Hauptoberfläche angeordneten Steuermetallisierung in ohmschem Kontakt stehen. Wie bezüglich der 1 bis 22 gezeigt, wird mindestens ein tiefer vertikaler Graben verwendet, um das Via-Gebiet zu definieren, um einen niederohmigen Stromweg zwischen den Seitenwänden des mindestens einen tiefen vertikalen Grabens bereitzustellen. Weitere tiefe vertikale Gräben können verwendet werden, um verschiedene Bereiche des herzustellenden Halbleiterbauelements zu trennen, wohingegen die weiteren tiefen vertikalen Gräben mit Isoliermaterialien oder mit jeweiligen leitenden Plugs, die während des Betriebs mit einem Referenzpotential, beispielsweise Masse, in Kontakt stehen, gefüllt sein können. Weiterhin können mehrere leitende Vias vorgesehen werden. Zudem kann das Verwenden von mehr als einem Dielektrikumsgebiet als Stoppgebiete zum Dünnen des Halbleitersubstrats, beispielsweise geeignet verteilte eingebettete Dielektrikumsgebiete, die Verdünnungsprozesse erleichtern.
  • In dieser Hinsicht können mehrere Halbleiterbauelemente Teil des Halbleitersubstrats bzw. des Waferstapels sein, die zusammen bearbeitet und getrennt werden, um am Ende einer derartigen Bearbeitung die individuellen Halbleiterbauelemente auszubilden. Bei diesen Ausführungsformen entsprechen die gezeigten vertikalen Querschnitte typischerweise nur einem repräsentativen Schnitt.
  • Das in 23 gezeigte Halbleitersubstrat 350 kann wie unter Bezugnahme auf 1 bis 13 für das Halbleitersubstrat 100 erläutert hergestellt werden, aber mit drei tiefen vertikalen Gräben 17, 18, 18b, die sich zu jeweiligen Dielektrikumsgebieten 8 erstrecken. Weiterhin können die Isolierschichten 24 an den Seitenwänden der vertikalen Gräben 18, 18b als dotierte Dielektrikumsschichten, beispielsweise als dotierte Glasschichten, ausgebildet werden.
  • Gemäß einer Ausführungsform werden stärker dotierte Halbleitergebiete 13 vom ersten Leitfähigkeitstyp (n+-Typ) in Halbleitergebieten des Halbleitersubstrats 350 ausgebildet, die sich bei den tiefen vertikalen Gräben 18, 18b bzw. den Isolierschichten 24 der tiefen vertikalen Gräben 18, 18b befinden. Dies kann durch Ausdiffundieren von Dotierstoffen aus den Isolierschichten 24 durch die Seitenwände der tiefen vertikalen Gräben 18, 18b in die umgebenden Abschnitte der Epitaxialschicht 5 des Halbleitersubstrats 350 erfolgen. Das resultierende Halbleitersubstrat 350 ist in 24 nach dem Ausbilden eines optionalen stark dotierten Kontaktgebiets 15 an der horizontalen Hauptoberfläche 171 in elektrischem Kontakt mit den stärker dotierten Halbleitergebieten 13 und nach dem Füllen der restlichen Abschnitte der tiefen vertikalen Gräben 17, 18, 18b mit einem ersten Material 22 bzw. einem zweiten Material 23 gezeigt. Dadurch wird ein niederohmiger Stromweg in einem Via-Gebiet zwischen beiden tiefen vertikalen Gräben 18, 18b ausgebildet. Der niederohmiger Stromweg kann sich von der horizontalen Hauptoberfläche 171 zu der ersten horizontalen Oberfläche 151 des zweiten Halbleiterwafers 201 erstrecken, die später typischerweise eine hintere Oberfläche bildet. Die restlichen Abschnitte der tiefen vertikalen Gräben 17, 18, 18b können mit einem leitenden oder einem isolierenden Material gefüllt werden. Weiterhin können die tiefen vertikalen Gräben 17, 18, 18b mit den gleichen oder verschiedenen Materialien gefüllt werden.
  • Die stärker dotierten Halbleitergebiete 13 (mit gestrichelten Linien gezeigt) werden bei den tiefen vertikalen Gräben 18, 18a mindestens in der Epitaxialschicht 5 des Via-Gebiets ausgebildet, können aber auch entlang der vollständigen Seitenwände der tiefen vertikalen Gräben 18, 18a ausgebildet werden. Bei anderen Ausführungsformen bildet der ganze Mesa zwischen den tiefen vertikalen Gräben 18 und 18b ein stärker dotiertes Halbleitergebiet 13.
  • Das Ausbilden des stärker dotierten Gebiets 13 kann auch Folgendes beinhalten: Abscheidung eines dotierten Polysiliziums oder Oxids, gefolgt von einem Diffusionsprozess; einem Gasphasendotierprozess; oder einem Implantierungs- und/oder Diffusionsprozess, bei dem Dotierstoffatome über die Seitenwände der tiefen vertikalen Gräben 18, 18a vor dem Ausbilden der Isolierschichten 21, 24 an Seitenwänden der tiefen vertikalen Gräben 18, 18a in angrenzende Halbleitergebiete implantiert oder darin diffundiert werden. Bei diesen Ausführungsformen können die Isolierschichten 21, 24 der tiefen vertikalen Gräben 18, 18a in einem gemeinsamen Prozess ausgebildet werden, beispielsweise durch thermische Oxidation. Dies gilt auch für Ausführungsformen, bei denen die dotierten Dielektrikumsschichten 24 nach dem Ausbilden der stärker dotierten Halbleitergebiete 13 entfernt werden.
  • Ähnlich wie bezüglich 15 bis 19 erläutert, wird das Halbleitersubstrat 350 zuerst auf der Seite der horizontalen Hauptoberfläche 171 fertiggestellt. Dies kann das Ausbilden eines Körpergebiets 4, von Sourcegebieten 70 und isolierten Gateelektroden 61, 62 einer Transistorstruktur 320 sowie das Ausbilden einer Gateverdrahtungsschicht 41 beinhalten, die von den Halbleitergebieten des Halbleitersubstrats 350 isoliert ist und die Gateelektroden 61 und den in dem Via-Gebiet zwischen den Seitenwänden der tiefen vertikalen Gräben 18, 18a ausgebildeten niederohmigen Stromweg elektrisch verbindet. Weiterhin kann eine erste Metallisierung 10 auf der horizontalen Hauptoberfläche 171 ausgebildet werden, so dass die erste Metallisierung 10 mit den Sourcegebieten 70 und dem Körpergebiet 4 in ohmschem Kontakt steht, aber von der Gateverdrahtungsschicht 41 isoliert ist.
  • Danach wird das Halbleitersubstrat 350 an der gegenüberliegenden Oberfläche 251 bearbeitet, um durch Dünnen des Halbleitersubstrats 350, wobei die Dielektrikumsgebiete 8 als Stoppgebiete verwendet werden, beispielsweise in einem CMP-Prozess eine hintere Oberfläche 151 auszubilden. Diese Prozesse können ähnlich wie unter Bezugnahme auf 20 erläutert ausgeführt werden.
  • Danach wird eine zweite Metallisierung 11, die typischerweise eine Steuermetallisierung bildet, auf der hinteren Oberfläche 151 in ohmschem Kontakt mit den Gateelektroden 61 über dem niederohmigen Stromweg ausgebildet, der in dem Via-Gebiet zwischen den Seitenwänden der tiefen vertikalen Gräben 18, 18a und über die Gateverdrahtungsschicht 41 ausgebildet ist. Weiterhin kann eine dritte Metallisierung 12 parallel zu der zweiten Metallisierung 11 auf der hinteren Oberfläche 151 ausgebildet werden. Danach kann eine vorderseitige Isolation 31 zwischen der zweiten Metallisierung 11 und der dritten Metallisierung 12 auf der hinteren Oberfläche 151 ausgebildet werden. Das resultierende Halbleiterbauelement 300 ist in 25 gezeigt. Die dritte Metallisierung 12 steht mit einem dritten dotierten Gebiet 1a der Transistorstruktur 320 in ohmschem Kontakt.
  • Das Ausbilden eines vertikalen Grabens von der hinteren Oberfläche 151 aus ist typischerweise nicht erforderlich, um die zweite Metallisierung 11 zu Kontaktieren, die typischerweise eine Gatemetallisierung bildet, da das Halbleitergebiet 1b in dem Via-Gebiet typischerweise durch Bearbeiten der gegenüberliegenden Oberfläche exponiert wird. Dementsprechend kann die zweite Metallisierung 11 direkt auf dem exponierten Bereich des Halbleitergebiets 1b ausgebildet werden.
  • Das Halbleiterbauelement 300 ist ähnlich dem Halbleiterbauelement 100 und kann je nach dem Leitfähigkeitstyp des dritten dotierten Gebiets 1a auch als ein Source-Unten-MOSFET oder ein Emitter-Unten-IGBT betrieben werden. Dementsprechend kann die erste Metallisierung 10 des Halbleiterbauelements 5 auch an einem einfachen Systemträger montiert werden. Beispielhaft sind in 25 nur zwei Gateelektroden 61 gezeigt.
  • Bezüglich der 26 bis 32 werden Verfahren zum Ausbilden eines Halbleiterbauelements 500 gemäß mehrerer Ausführungsformen in jeweiligen vertikalen Querschnitten gezeigt. Ein Halbleiterwafer 501 mit einer ersten horizontalen Oberfläche 151 und einer gegenüberliegenden Oberfläche 141 wird bereitgestellt. Eine Halbleiterschicht 105 vom ersten Leitfähigkeitstyp kann sich zwischen der ersten horizontalen Oberfläche 151 und der gegenüberliegenden Oberfläche 141 erstrecken. Ein oder mehrere Dielektrikumsgebiete 8 sind an der ersten horizontalen Oberfläche 151 ausgebildet, beispielsweise als LOCOS-Gebiete, wie unter Bezugnahme auf 2 erläutert. Der resultierende Halbleiterwafer 501 ist in 26 gezeigt.
  • Danach werden eine oder mehrere Epitaxialschichten 1, 5 auf der ersten horizontalen Oberfläche 151 ausgebildet. Der resultierende Halbleiterwafer 501 ist in 27 gezeigt.
  • Gemäß einer Ausführungsform beinhaltet das Ausbilden der einen oder mehreren Epitaxialschichten 1, 5 einen epitaxialen seitlichen Überwachsungsprozess, so dass die Dielektrikumsgebiete 8 vollständig in den Halbleiterwafer 501 eingebettet sind. Dadurch wird eine horizontale Hauptoberfläche 171 des Halbleiters 501 oder des Halbleitersubstrats 550 über den Dielektrikumsgebieten 8 ausgebildet. Bei dem in 27 gezeigten Ausführungsbeispiel werden eine seitliche Überwachsungsschicht 1 vom ersten Leitfähigkeitstyp und eine Epitaxialschicht 5 vom ersten Leitfähigkeitstyp oben auf der seitlichen Überwachsungsschicht 1 mit geeigneten höchsten Dotierkonzentrationen ausgebildet. Die seitliche Überwachsungsschicht 1 kann auch als eine Schicht vom p+-Typ ausgebildet werden, wenn beispielsweise ein n-Kanal-IGBT ausgebildet werden soll.
  • In dem epitaxialen seitlichen Überwachsungsprozess kommt es zu einem selektiven epitaxialen Aufwachsen anfänglich in der Richtung senkrecht zu der Oberfläche 151 des Halbleiterwafers, das heißt in vertikaler Richtung, geht dann aber auch weiter in horizontaler Richtung und setzt sich über die (nichtkristallinen) Dielektrikumsabschnitte 8 fort. In Abschnitten 1c der seitlichen Überwachsungsschicht 1, wo sich zwei Wachstumsfronten des epitaxialen seitlichen Überwachsungsprozesses über den Dielektrikumsgebieten 8 treffen, könnte eine höhere Defektkonzentration vorliegen. Dies ist jedoch unkritisch, da tiefe vertikale Gräben 17, 18 von der horizontalen Hauptoberfläche 171 in die Epitaxialschicht 5 und die seitliche Überwachsungsschicht 1 unter Verwendung der Dielektrikumsgebiete 8 als Ätzstopps geätzt werden. Der resultierende Halbleiterwafer 501 ist in 28 gezeigt.
  • Danach können die Seitenwände des vertikalen Grabens 17, 18 isoliert werden, und zwar ähnlich wie unter Bezugnahme auf 13 erläutert, und die Reste der tiefen vertikalen Gräben 17, 18 werden gefüllt, und zwar ähnlich wie unter Bezugnahme auf 14 erläutert. Der resultierende Halbleiterwafer 501 ist in 29 gezeigt.
  • Bei dem in 29 gezeigten Ausführungsbeispiel wird ein leitender Plug 23 in dem rechten tiefen vertikalen Graben 18 ausgebildet. Dementsprechend definieren die Isolierschichten 21 an der Seitenwand des rechten tiefen vertikalen Grabens 18 ein Via-Gebiet. Je nach dem herzustellenden Halbleiterbauelement 500 kann die Füllung 22 des linken tiefen vertikalen Grabens 17 leitend oder nichtleitend sein.
  • Ähnlich wie bezüglich 15 bis 19 erläutert, wird der Halbleiterwafer 501 zuerst auf der Seite der horizontalen Hauptoberfläche 171 fertiggestellt. Dies kann das Ausbilden eines Körpergebiets 4, von Sourcegebieten 70 und isolierten Gateelektroden 61, 62 einer Transistorstruktur 520 sowie das Ausbilden einer Gateverdrahtungsschicht 41 beinhalten, die von den Halbleitergebieten des Halbleiterwafers 501 isoliert ist und die Gateelektroden 61 und den in dem Via-Gebiet zwischen den Seitenwänden der tiefen vertikalen Gräben 17, 18 ausgebildeten niederohmigen Stromweg elektrisch verbindet. Weiterhin kann eine erste Metallisierung 10 auf der horizontalen Hauptoberfläche 171 ausgebildet werden, so dass die erste Metallisierung 10 mit den Sourcegebieten 70 und dem Körpergebiet 4 in ohmschem Kontakt steht, aber von der Gateverdrahtungsschicht 41 isoliert ist. Der resultierende Halbleiterwafer 501 ist in 30 gezeigt.
  • Danach wird der Halbleiterwafer 501 an der gegenüberliegenden Oberfläche 141 bearbeitet, um durch Dünnen des Halbleiterwafers 501, wobei die Dielektrikumsgebiete 8 als Stoppgebiete verwendet werden, beispielsweise in einem CMP-Prozess eine hintere Oberfläche 151a auszubilden. Diese Prozesse können ähnlich wie unter Bezugnahme auf 20 erläutert ausgeführt werden. Der resultierende Halbleiterwafer 501 ist in 31 gezeigt.
  • Gemäß Ausführungsformen wird der unter Bezugnahme auf 27 erläuterte seitliche Überwachsungsprozess auf einer im Wesentlichen flachen ersten horizontalen Oberfläche 151 des Halbleiterwafers 501 ausgeführt, der einem der in 3 bis 7 gezeigten Wafer ähnlich ist. Bei diesen Ausführungsformen kann die hintere Oberfläche 151a der ersten horizontalen Oberfläche 151 entsprechen.
  • Wieder unter Bezugnahme auf 31 wird ein vertikaler Graben 16 von der hinteren Oberfläche 151a durch das an dem rechten tiefen vertikalen Graben 18 angrenzende Dielektrikumsgebiet 8 und zu dem leitenden Plug 23 geätzt.
  • Danach wird eine zweite Metallisierung 11, die typischerweise eine Steuermetallisierung bildet, auf der hinteren Oberfläche 151a in ohmschem Kontakt mit den Gateelektroden 61 über den niederohmigen Stromweg ausgebildet, der in dem Via-Gebiet zwischen den Seitenwänden der tiefen vertikalen Gräben 18, 18a und über die Gateverdrahtungsschicht 41 ausgebildet ist. Weiterhin kann eine dritte Metallisierung 12 parallel mit der zweiten Metallisierung 11 auf der hinteren Oberfläche 151 ausgebildet werden. Die dritte Metallisierung 12 steht in ohmschem Kontakt mit einem dritten dotierten Gebiet 1a der Transistorstruktur 520. Danach kann eine vorderseitige Isolation 31 auf der hinteren Oberfläche 151 und zwischen der zweiten Metallisierung 11 und der dritten Metallisierung 12 ausgebildet werden. Der resultierende Halbleiterwafer 500 ist in 32 gezeigt.
  • Das Halbleiterbauelement 500 ist ähnlich dem Halbleiterbauelement 100 und kann je nach dem Leitfähigkeitstyp des dritten dotierten Gebiets 1a auch als ein Source-Unten-MOSFET oder ein Emitter-Unten-IGBT betrieben werden. Dementsprechend kann die erste Metallisierung 10 des Halbleiterbauelements 5 auch an einem einfachen Systemträger montiert werden.
  • Alternativ werden die Gateelektroden 61 über einen niederohmigen Stromweg durch stärker dotierte Halbleitergebiete eines Via-Gebiets, durch die Seitenwände von zwei tiefen vertikalen Gräben definiert, wie unter Bezugnahme auf 23 bis 25 erläutert, mit der Steuermetallisierung 11 verbunden.
  • 33 zeigt schematisch eine weitere Ausführungsform eines Halbleiterbauelements 700 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 700 ähnelt dem Halbleiterbauelement 500 und kann auch als ein Transistor betrieben werden. Die Transistorstruktur 720 des Halbleiterbauelements 700 ist jedoch als ein vertikaler BJT in einem Halbleitersubstrat 750 ausgebildet. Dementsprechend bilden die auf der horizontalen Hauptoberfläche 171 angeordnete erste Metallisierung 10, die zweite Metallisierung 11 und die dritte Metallisierung 12, auf der hinteren Oberfläche 151a angeordnet, typischerweise eine Emittermetallisierung, eine Basismetallisierung bzw. eine Kollektormetallsierung.
  • Die Transistorstruktur 720 des Halbleiterbauelements 700 kann ähnlich den Transistorstrukturen der Halbleiterbauelemente 100, 300 und 500 ausgebildet werden. Jedoch wird möglicherweise nur eine Steuerelektrode 61 ausgebildet, sogar für ein Leistungshalbleiterbauelement. Die typischerweise eine Basiselektrode bildende Steuerelektrode 61 wird in ohmschem Kontakt mit einem Basisgebiet 4 ausgebildet.
  • Zudem kann der niederohmige Stromweg zum Verbinden der Gateelektrode 61 und der Steuermetallisierung 11 auch durch stärker dotierte Halbleitergebiete eines durch die Seitenwände von zwei tiefen vertikalen Gräben definierten Via-Gebiets, wie unter Bezugnahme auf 23 bis 25 erläutert, realisiert werden.
  • Die hierin beschriebenen Halbleiterbauelemente haben gemeinsam, dass eine Steuerelektrode einer Transistorstruktur über eine auf einer horizontalen Hauptoberfläche des Halbleitersubstrats oder des Halbleiterwafers angeordnete Steuerverdrahtung und einen niederohmigen Stromweg in einem Via-Gebiet durch das Halbleitersubstrat oder den Halbleiterwafer an einer gegenüber der horizontalen Hauptoberfläche angeordneten Steuermetallisierung angeschlossen ist. Eine erste Metallisierung ist von der Steuerverdrahtung isoliert und auf der horizontalen Hauptoberfläche bzw. der Steuerverdrahtung angeordnet. Die erste Metallisierung kann verwendet werden, um das Halbleiterbauelement an einen einfachen Systemträger zu kleben oder zu löten. Dadurch können zusätzliche Kosten für einen segmentierten Systemträger vermieden werden, wenn beispielsweise ein Hochspannungs- und ein Niederspannungsschalter in ein Package integriert werden sollen. Weiterhin können eine hohe Kühleffizienz und eine breite elektrische Verbindung mit einem Referenzpotential, beispielsweise Masse, bereitgestellt werden. Dies ist besonders für Leistungsanwendungen, beispielsweise in Kraftfahrzeuganwendungen, interessant. Die hierin beschriebenen Halbleiterbauelemente können eine gemeinsame erste Metallisierung auf der horizontalen Hauptoberfläche und mehrere gegenüber der gemeinsamen ersten Metallisierung angeordnete Steuermetallisierungen aufweisen. Weiterhin ist typischerweise für jede Steuermetallisierung eine jeweilige dritte Metallisierung gegenüber der gemeinsamen ersten Metallisierung angeordnet. Dementsprechend können mehrere vertikale Transistorstrukturen in ein Halbleiterbauelement integriert werden.
  • Das Via-Gebiet wird typischerweise durch Seitenwandisolationen von tiefen vertikalen Gräben definiert, die sich von der horizontalen Hauptoberfläche zu einem isolierenden Gebiet erstrecken, das an einer hinteren Oberfläche des Halbleitersubstrats oder des Halbleiterwafers angeordnet ist.
  • Zudem kann der niederohmige Stromweg mindestens teilweise in einem Bereich des Halbleitersubstrats oder des Halbleiterwafers ausgebildet werden, der an den isolierten tiefen vertikalen Graben angrenzt oder sich in dem isolierten tiefen vertikalen Graben befindet.
  • Alternativ werden ähnliche Halbleiterbauelemente, wie in 22, 25, 32 und 31 gezeigt, aber mit entgegengesetzten Dotierbeziehungen, hergestellt bzw. bereitgestellt.
  • Zudem kann die Transistorstruktur eine Feldeffekttransistorstruktur wie etwa eine MOSFET-Struktur, eine JFET- oder eine IGBT-Struktur, eine Bipolartransistorstruktur oder eine Kombination davon sein. Außerdem können Dioden in die Halbleiterbauelemente integriert werden. Beispielsweise kann ein IGBT mit integrierter Freilaufdiode ausgebildet und/oder bereitgestellt werden.
  • Während der Herstellung können die Dielektrikumsgebiete als Ätzstoppgebiete zum Ausbilden der tiefen vertikalen Gräben und als Stoppgebiete für das Dünnen verwendet werden. Dementsprechend wird die Herstellung erleichtert.
  • Weiterhin werden die Dielektrikumsgebiete, die Seitenwandisolationen, die an die jeweiligen Dielektrikumsgebiete angrenzen, sowie etwaige Gatedielektrikumsgebiete typischerweise vor den Metallisierungen ausgebildet. Dadurch können die Dielektrikumsgebiete und die Seitenwandisolationen mit niedrigen Defektkonzentrationen bzw. hoher Durchschlagfestigkeit ausgebildet werden, beispielsweise durch thermische Oxidation in einem Temperaturbereich von etwa 600°C bis etwa 1200°C. Dementsprechend sind typischerweise keine Hochtemperaturprozesse nach dem Ausbilden der Metallisierungen erforderlich, die deshalb als Aluminiumschichten, Zinnschichten oder irgendeine andere Metall- oder Legierungsschicht mit vergleichsweise niedrigem Schmelzpunkt ausgebildet werden können.
  • Zudem gestatten die hierin beschriebenen Verfahren die vollständige Bearbeitung einer Seite von Source-Unten-Halbleiterbauelementen und Emitter-Unten-Halbleiterbauelementen vor dem Bearbeiten der gegenüberliegenden Seite. Dementsprechend wird die Handhabung des Halbleiterwafers oder Halbleitersubstrats erleichtert und somit das Beschädigungsrisiko reduziert.
  • Räumlich relative Ausdrücke wie etwa „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen des Bauelements zusätzlich zu anderen Orientierungen als jenen in den Figuren gezeigten umfassen. Weiterhin werden Ausdrücke wie etwa „erster“, „zweiter“ und dergleichen ebenfalls verwendet, um verschiedene Elemente, Gebiete, Sektionen usw. zu beschreiben, und sie sollen ebenfalls nicht beschränken. In der Beschreibung beziehen sich durchweg gleiche Ausdrücke auf gleiche Elemente.
  • Die Ausdrücke „mit“, „enthaltend“, „einschließlich“, „umfassend“ und dergleichen, wie sie hierin verwendet werden, sind offene Ausdrücke, die die Anwesenheit von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „einer“/„eine“ und „der“/„die“/„das“ sollen den Plural sowie den Singular beinhalten, sofern nicht der Kontext deutlich etwas anderes angibt.
  • Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.

Claims (24)

  1. Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats mit einer horizontalen Hauptoberfläche (171), einer gegenüberliegenden Oberfläche (251, 141) und einem Dielektrikumsgebiet (8), das in dem Halbleitersubstrat angeordnet und von der horizontalen Hauptoberfläche (171) und der gegenüberliegenden Oberfläche (251, 141) beabstandet ist; Ätzen eines tiefen vertikalen Grabens (17, 18) von der horizontalen Hauptoberfläche (171) in das Halbleitersubstrat mindestens bis nahe an eine horizontale Oberfläche des Dielektrikumsgebiets (8); Ausbilden einer vertikalen Transistorstruktur, die das Ausbilden eines ersten dotierten Gebiets (4) in dem Halbleitersubstrat umfasst; Ausbilden einer ersten Metallisierung (10) auf der horizontalen Hauptoberfläche (171) in ohmschem Kontakt mit dem ersten dotierten Gebiet (4) und Bearbeiten der gegenüberliegenden Oberfläche (251, 141), um das Halbleitersubstrat mindestens bis an das Dielektrikumsgebiet (8) zu dünnen.
  2. Verfahren nach Anspruch 1, wobei das Dielektrikumsgebiet (8) während des Bearbeitens der gegenüberliegenden Oberfläche (251, 141) als ein Stoppgebiet verwendet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bearbeiten der gegenüberliegenden Oberfläche (251, 141) Polieren, Ätzen, Schleifen und/oder einen CMP-Prozess umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend mindestens eines der Folgenden: Ausbilden eines zweiten dotierten Gebiets (70), das einen einem Dotiertyp des ersten dotierten Gebiets (4) entgegengesetzten Dotiertyp umfasst, wobei das zweite dotierte Gebiet (70) an das erste dotierte Gebiet (4) angrenzt und in ohmschem Kontakt mit der ersten Metallisierung (10) steht; Ausbilden einer Steuerstruktur (61, 62) der vertikalen Transistorstruktur; Ausbilden einer Verdrahtung (41) zu der Steuerstruktur (61, 62) auf der horizontalen Hauptoberfläche (171); Montieren des Halbleitersubstrats mit einer oberen Oberfläche (181) der ersten Metallisierung (10) an einer Halterung zum Bearbeiten der gegenüberliegenden Oberfläche (251, 141); und Montieren der ersten Metallisierung (10) an einem Systemträger.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Dielektrikumsgebiet (8) während des Ätzens des tiefen vertikalen Grabens (17, 18) als ein Ätzstopp verwendet wird, so dass der tiefe vertikale Graben (17, 18) bis zu der horizontalen Oberfläche des Dielektrikumsgebiets (8) geätzt wird.
  6. Verfahren nach Anspruch 4, wobei eine hintere Oberfläche (151, 151a) des Halbleitersubstrats durch Bearbeiten der gegenüberliegenden Oberfläche (251, 141) ausgebildet wird, wobei das Verfahren weiterhin das Ausbilden einer Steuermetallisierung (11) auf der hinteren Oberfläche (151, 151a) umfasst, so dass die Steuerstruktur (61, 62) und die Steuermetallisierung (11) in niederohmigem Kontakt stehen.
  7. Verfahren nach Anspruch 6, weiterhin umfassend mindestens eines der Folgenden: Ausbilden eines dritten dotierten Gebiets (1a) der vertikalen Transistorstruktur in dem Halbleitersubstrat, und Ausbilden einer weiteren Metallisierung (12) auf der hinteren Oberfläche (151, 151a) in ohmschem Kontakt mit dem dritten dotierten Gebiet (1a).
  8. Verfahren nach Anspruch 6 oder 7, wobei der tiefe vertikale Graben (17, 18) eine Seitenwand umfasst, wobei das Verfahren weiterhin mindestens eines der Folgenden umfasst: Ausbilden einer Isolierschicht (21, 24) an der Seitenwand des tiefen vertikalen Grabens (17, 18), und Ausbilden eines niederohmigen Stromwegs zwischen der horizontalen Hauptoberfläche (171) und der Steuermetallisierung (11), wobei sich der niederohmige Stromweg mindestens teilweise entlang der Seitenwand und/oder der Isolierschicht (21, 24) erstreckt; wobei das Ausbilden des niederohmigen Stromwegs mindestens eines der Folgenden umfasst: Füllen des tiefen vertikalen Grabens (17, 18) mit einem leitenden Material; Ätzen eines vertikalen Grabens (16) von der hinteren Oberfläche (151, 151a) zu dem tiefen vertikalen Graben (17, 18), und Ausdiffundieren von Dotierstoffen von der Isolierschicht (21, 24) in das umgebende Halbleitersubstrat.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bereitstellen des Halbleitersubstrats mindestens eines der Folgenden umfasst: Ausbilden eines Waferstapels, und einen epitaxialen seitlichen Überwachsungsprozess.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Dielektrikumsgebiet (8) einen Stapel von Dielektrikumsschichten umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der vertikalen Transistorstruktur das Ausbilden einer MOSFET-Struktur und/oder das Ausbilden einer IGBT-Struktur und/oder das Ausbilden einer BJT-Struktur umfasst.
  12. Verfahren zum Ausbilden eines Halbleitertransistors, das Folgendes umfasst: Bereitstellen eines ersten Halbleiterwafers (101) mit einer ersten horizontalen Oberfläche (151); Bereitstellen eines zweiten Halbleiterwafers (201) mit einer zweiten horizontalen Oberfläche (261); Ausbilden eines Dielektrikumsgebiets (8) auf mindestens einer der ersten horizontalen Oberfläche (151) und der zweiten horizontalen Oberfläche (261); Ausbilden eines Halbleitersubstrats mit einer horizontalen Hauptoberfläche (161, 171) und einer gegenüberliegenden Oberfläche (251) durch Ausbilden eines Waferstapels durch Waferbonden des ersten Halbleiterwafers (101) und des zweiten Halbleiterwafers (201), so dass das Dielektrikumsgebiet (8) mindestens teilweise in den Waferstapel eingebettet ist; Ätzen eines tiefen vertikalen Grabens (17, 18) in das Halbleitersubstrat durch die horizontale Hauptoberfläche (161, 171) mindestens bis an eine horizontale Oberfläche des Dielektrikumsgebiets (8); Ausbilden einer Isolierschicht (21, 24) an einer Seitenwand des tiefen vertikalen Grabens (17, 18); Ausbilden einer ersten Metallisierung (10) auf der horizontalen Hauptoberfläche (161, 171); Bearbeiten der gegenüberliegenden Oberfläche (251, 141) zum Ausbilden einer hinteren Oberfläche (151, 151a) durch Dünnen des Halbleitersubstrats mindestens bis an das Dielektrikumsgebiet (8); und Ausbilden einer Steuermetallisierung (11) auf der hinteren Oberfläche (151, 151a), so dass ein niederohmiger Stromweg zwischen der horizontalen Hauptoberfläche (161, 171) und der Steuermetallisierung (11) ausgebildet wird, wobei sich der niederohmige Stromweg mindestens teilweise entlang der Isolierschicht (21, 24) erstreckt.
  13. Verfahren nach Anspruch 12, wobei das Dielektrikumsgebiet (8) während des Bearbeitens der gegenüberliegenden Oberfläche (251, 141) als ein Stoppgebiet verwendet wird.
  14. Verfahren nach Anspruch 12 oder 13, weiterhin umfassend das Ausbilden einer vertikalen Transistorstruktur, umfassend mindestens eines der Folgenden: Ausbilden eines dotierten Gebiets (4, 70) in ohmschem Kontakt mit der ersten Metallisierung (10) und Ausbilden einer Steuerstruktur (61, 62) in ohmschem Kontakt mit der Steuermetallisierung (11) über den niederohmigen Stromweg.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Ausbilden des Halbleitersubstrats weiterhin das Ausbilden einer Epitaxialschicht (5) auf dem ersten Halbleiterwafer (101) des Waferstapels vor dem Ätzen des tiefen vertikalen Grabens (17, 18) umfasst.
  16. Verfahren nach einem der Ansprüche 12 bis 15, weiterhin umfassend mindestens eines der Folgenden: Ausdiffundieren von Dotierstoffen aus der Isolierschicht (21, 24) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Diffundieren von Dotierstoffen durch die Seitenwand des tiefen vertikalen Grabens (17, 18) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Implantieren von Dotierstoffen durch die Seitenwand des tiefen vertikalen Grabens (17, 18) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Füllen des tiefen vertikalen Grabens (17, 18) mit einem leitenden Material zum Ausbilden eines leitenden Plug, der mindestens einen Teil des niederohmigen Stromwegs bildet; und Ätzen eines vertikalen Grabens (16) von der hinteren Oberfläche (151, 151a) zu dem tiefen vertikalen Graben (17, 18).
  17. Verfahren zum Ausbilden eines Halbleitertransistors, das Folgendes umfasst: Bereitstellen eines Halbleiterwafers mit einer ersten horizontalen Oberfläche (151) und einer gegenüberliegenden Oberfläche (141); Ausbilden eines Dielektrikumsgebiets (8) an der ersten horizontalen Oberfläche (151); Ausbilden mindestens einer Epitaxialschicht (5) auf der ersten horizontalen Oberfläche (151) über einen epitaxialen seitlichen Überwachsungsprozess, so dass das Dielektrikumsgebiet (8) vollständig eingebettet ist, wobei die mindestens eine Epitaxialschicht (5) eine horizontale Hauptoberfläche (171) aufweist; Ätzen eines tiefen vertikalen Grabens (17, 18) von der horizontalen Hauptoberfläche (171) in die mindestens eine Epitaxialschicht (5) mindestens bis an eine horizontale Oberfläche des Dielektrikumsgebiets (8); Ausbilden einer Isolierschicht (21, 24) an einer Seitenwand des tiefen vertikalen Grabens (17, 18); Ausbilden einer ersten Metallisierung (10) auf der horizontalen Hauptoberfläche (171); Dünnen der gegenüberliegenden Oberfläche (141) des Halbleiterwafers mindestens bis an das Dielektrikumsgebiet (8) zum Ausbilden einer hinteren Oberfläche (151a); und Ausbilden einer Steuermetallisierung (11) auf der hinteren Oberfläche (151a), so dass ein niederohmiger Stromweg zwischen der horizontalen Hauptoberfläche (171) und der Steuermetallisierung (11) ausgebildet wird, wobei sich der niederohmige Stromweg mindestens teilweise entlang der Isolierschicht (21, 24) erstreckt.
  18. Verfahren nach Anspruch 17, wobei das Dielektrikumsgebiet (8) beim Dünnen der gegenüberliegenden Oberfläche (141) als ein Stoppgebiet verwendet wird.
  19. Verfahren nach Anspruch 17 oder 18, weiterhin umfassend mindestens eines der Folgenden: Ausdiffundieren von Dotierstoffen aus der Isolierschicht (21, 24) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Diffundieren von Dotierstoffen durch die Seitenwand des tiefen vertikalen Grabens (17, 18) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Implantieren von Dotierstoffen durch die Seitenwand des tiefen vertikalen Grabens (17, 18) in ein angrenzendes Halbleitergebiet zum Ausbilden mindestens eines Teils des niederohmigen Stromwegs; Füllen des tiefen vertikalen Grabens (17, 18) mit einem leitenden Material zum Ausbilden eines leitenden Plug, der mindestens einen Teil des niederohmigen Stromwegs bildet; Ätzen eines vertikalen Grabens (16) von der hinteren Oberfläche (151a) zu dem tiefen vertikalen Graben (17, 18); und Ausbilden einer vertikalen Transistorstruktur durch Ausbilden eines dotierten Gebiets (4, 70) in ohmschem Kontakt mit der ersten Metallisierung (10) und Ausbilden einer Steuerstruktur (61, 62) in ohmschem Kontakt mit der Steuermetallisierung (11) über dem niederohmigen Stromweg.
  20. Halbleiterbauelement, das Folgendes umfasst: ein Halbleitersubstrat, das Folgendes umfasst: eine horizontale Hauptoberfläche (171); eine hintere Oberfläche (151, 151a), die gegenüber der horizontalen Hauptoberfläche (171) angeordnet ist; eine vertikale Transistorstrukur, die ein dotiertes Gebiet (4, 70) und eine Steuerelektrode (61), die bei der horizontalen Hauptoberfläche (171) angeordnet ist, umfasst; ein Isoliergebiet (8), das an oder nahe der hinteren Oberfläche (151, 151a) angeordnet ist; einen tiefen vertikalen Graben (17, 18), der sich von der horizontalen Hauptoberfläche (171) durch das Halbleitersubstrat und bis zu dem Isoliergebiet (8) erstreckt; eine Isolierschicht (21, 24), die an einer Seitenwand des tiefen vertikalen Grabens (17, 18) angeordnet ist; einen niederohmigen Stromweg, der sich mindestens teilweise entlang der Isolierschicht (21, 24) und zwischen der horizontalen Hauptoberfläche (171) und der hinteren Oberfläche (151, 151a) erstreckt; eine erste Metallisierung (10), die in ohmschem Kontakt mit dem dotierten Gebiet (4, 70) ist und auf der horizontalen Hauptoberfläche (171) angeordnet ist, wobei die horizontale Hauptoberfläche (171) vollständig von der ersten Metallisierung (10) bedeckt ist; und eine Steuermetallisierung (11), die auf der hinteren Oberfläche (151, 151a) angeordnet ist und in ohmschem Kontakt mit der Steuerelektrode (61) über dem niederohmigen Stromweg steht.
  21. Halbleiterbauelement nach Anspruch 20, wobei das Isoliergebiet (8) einen Stapel aus mindestens zwei übereinander angeordneten verschiedenen Dielektrikumsschichten umfasst.
  22. Halbleiterbauelement nach Anspruch 20 oder 21, wobei der niederohmige Stromweg mindestens teilweise in einem Bereich des Halbleitersubstrats ausgebildet ist, der an den tiefen vertikalen Graben (17, 18) angrenzt.
  23. Halbleiterbauelement nach einem der Ansprüche 20 bis 22, wobei der niederohmige Stromweg mindestens teilweise in dem tiefen vertikalen Graben (17, 18) ausgebildet ist.
  24. Halbleiterbauelement nach einem der Ansprüche 20 bis 23, wobei die Isolierschicht (21, 24) an das Isoliergebiet (8) angrenzt.
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