DE102014116625B4 - Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung - Google Patents

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Abstract

Vertikaler Halbleitertransistor (100, 200), umfassend:- einen Halbleiterkörper (40) mit einer Vorderseite (101), einer Rückseite (102), welche entgegengesetzt zur Vorderseite (101) angeordnet ist, und einem seitlichen Rand (41), welcher den Halbleiterkörper (40) in einer horizontalen Richtung, die senkrecht zur Vorderseite (101) ist, begrenzt;- eine Gatemetallisierung (12), welche auf der Vorderseite (101) angeordnet ist und sich zumindest bis nahe an den seitlichen Rand (41) erstreckt;- eine Kontaktmetallisierung (11c), die auf der Vorderseite (101) und zwischen dem seitlichen Rand (41) und der Gatemetallisierung (12) angeordnet ist, wobei die Gatemetallisierung (12) von oben betrachtet um zumindest zwei Seiten der Kontaktmetallisierung (11c) angeordnet ist; und- eine Rückseitenmetallisierung (11), welche auf der Rückseite (102) angeordnet ist und mit der Kontaktmetallisierung (11c) in elektrischem Kontakt steht.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung betreffen vertikale Halbleitervorrichtungen, insbesondere vertikale Halbleitertransistoren, sowie Verfahren zur Herstellung vertikaler Halbleitervorrichtungen.
  • HINTERGRUND
  • Halbleitervorrichtungen, insbesondere feldeffektgesteuerte Schaltvorrichtungen wie z.B. ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) und ein Bipolartransistor mit isolierter Gateelektrode (IGBT) sind für verschiedene Anwendungen einschließlich, jedoch nicht beschränkt auf, Schalter in Netzgeräten und Leistungswandlern, Elektroautos, Klimaanlagen und sogar Stereosystemen verwendet worden.
  • Insbesondere in Bezug auf Leistungsanwendungen werden oft vertikale Halbleitervorrichtungen mit zwei Leistungsmetallisierungen (Powermetallisierungen) verwendet, welche auf zueinander entgegengesetzten Seiten eines Halbleitersubstrats angeordnet sind, sowie einer Steuerungsmetallisierung, welche auf einer der Seiten angeordnet ist. Zum Beispiel kann ein vertikaler MOSFET eine Sourcemetallisierung und eine Gatemetallisierung auf der Vorderseite des Halbleitersubstrats sowie eine Drainmetallisierung auf der Rückseite des Halbleitersubstrats aufweisen. Um eine Sperrspannung (engl. „reverse blocking voltage“) in ausgeschaltetem Zustand sicherzustellen, können ringförmige Feldplatten auf Drainpotential, welche ein aktives Vorrichtungsgebiet mit einer Vielzahl von MOSFET-Zellen umgeben, die jeweils eine Gateelektrode aufweisen, an oder nahe der Vorderseite verwendet werden. Die ringförmigen Feldplatten können mit der Drainmetallisierung über einen Metallkontakt in Kontakt stehen, welcher auf der Vorderseite in einer Eckregion des Halbleitersubstrats angeordnet ist. Aufgrund von Layoutanforderungen der Metallisierungen kann ein Abstand zwischen Gatefingern oder Gate-Runnern der Gatemetallisierungen und den Gateelektroden für diejenigen Gateelektroden größer sein, die der Eckregion näher sind. Dies kann bei den Gateelektroden, die der Eckregion näher sind, zu einem höheren Gatewiderstand führen.
  • Aus diesem und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform einer vertikalen Halbleitervorrichtung umfasst die vertikale Halbleitervorrichtung: einen Halbleiterkörper mit einer Vorderseite, einer Rückseite, die entgegengesetzt zur Vorderseite angeordnet ist, und einem seitlichen Rand, welcher den Halbleiterkörper in einer horizontalen Richtung, die senkrecht zur Vorderseite ist, begrenzt; eine Gatemetallisierung, die auf der Vorderseite angeordnet ist und sich zumindest nahe bis an den seitlichen Rand erstreckt; eine Kontaktmetallisierung, welche auf der Vorderseite und zwischen dem seitlichen Rand und der Gatemetallisierung angeordnet ist; sowie eine Rückseitenmetallisierung, die auf der Rückseite angeordnet ist und in elektrischem Kontakt mit der Kontaktmetallisierung steht. Die Gatemetallisierung ist, von oben betrachtet, um zumindest zwei Seiten der Kontaktmetallisierung angeordnet.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung einer vertikalen Halbleitervorrichtung umfasst das Verfahren: das Bereitstellen eines Halbleiterwafers mit einer Vorderseite; das Definieren eines Vorrichtungsgebiets des Halbleiterwafers, wobei das Vorrichtungsgebiet ein aktives Gebiet und ein Randgebiet aufweist, welches, von oben betrachtet, das aktive Gebiet umgibt; das Ausbilden einer Kontaktmetallisierung auf der Vorderseite, welche im Randgebiet angeordnet ist und in Ohmschem Kontakt mit dem Halbleiterwafer steht; das Ausbilden einer Gatemetallisierung, die im Randgebiet angeordnet ist, auf der Vorderseite; das Ausbilden einer Rückseitenmetallisierung, die mit dem Halbleiterwafer im Vorrichtungsgebiet in Ohmschem Kontakt steht, auf einer zur Vorderseite entgegengesetzten Rückseite des Halbleiterwafers; sowie das Teilen des Halbleiterwafers in einzelne vertikale Halbleitervorrichtungen, sodass ein Halbleiterkörper einer der einzelnen vertikalen Halbleitervorrichtungen im Wesentlichen dem Vorrichtungsgebiet des Halbleiterwafers entspricht, und in einer Richtung senkrecht auf die Vorderseite von einem seitlichen Rand begrenzt ist. Das Verfahren wird so durchgeführt, dass die Kontaktmetallisierung zwischen dem seitlichen Rand und der Gatemetallisierung angeordnet ist und dass die Gatemetallisierung von oben betrachtet um zumindest zwei Seiten der Kontaktmetallisierung angeordnet ist.
  • Fachleute werden zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und beim Ansehen der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die Bauteile in den Figuren sind nicht notwendigerweise maßstabsgetreu; stattdessen wird besonderes Augenmerk auf das Veranschaulichen der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen ähnliche Bezugszahlen entsprechende Teile. In den Zeichnungen:
    • stellt 1 eine Draufsicht einer vertikalen Halbleitervorrichtung gemäß einer Ausführungsform dar;
    • stellt 2A ein Layout dar, welches einem Abschnitt der Draufsicht der in 1 gezeigten, vertikalen Halbleitervorrichtung gemäß einer Ausführungsform entspricht;
    • stellt 2B einen vertikalen Querschnitt durch die vertikale Halbleitervorrichtung, die in 1 und 2A dargestellt wird, gemäß einer Ausführungsform dar;
    • stellt 3 eine Eckregion der vertikalen Halbleitervorrichtung, die in 1 gezeigt wird, gemäß einer Ausführungsform dar;
    • stellt 4A ein Layout einer vertikalen Halbleitervorrichtung dar;
    • stellt 4B einen vertikalen Querschnitt durch die in 4A gezeigte, vertikale Halbleitervorrichtung dar;
    • stellt 5 eine Draufsicht einer vertikalen Halbleitervorrichtung gemäß einer Ausführungsform dar; und
    • stellt 6 Verfahrensschritte eines Verfahrens gemäß Ausführungsformen dar.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil davon bilden, und in denen durch Veranschaulichung konkrete Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie z.B. „obere/r/s“, „untere/r/s“, „Vorder-“, „Rück-“, „vordere/r/s“, „hintere/r/s“ etc. in Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Bauteile von Ausführungsformen in vielen verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es ist zu verstehen, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende Detailbeschreibung soll daher nicht in einem beschränkenden Sinn aufgefasst werden, und der Schutzumfang der vorliegenden Erfindung wird von den beiliegenden Ansprüchen definiert.
  • Nun wird detailliert auf verschiedene Ausführungsformen Bezug genommen, wovon ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel wird erklärend bereitgestellt und soll nicht als eine Beschränkung der Erfindung aufgefasst werden. Zum Beispiel können Merkmale, die als Teil einer Ausführungsform dargestellt oder beschrieben werden, in oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform hervorzubringen. Es wird beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Varianten umfasst. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als den Schutzumfang der beiliegenden Ansprüche beschränkend interpretiert werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich dem Zweck der Veranschaulichung. Der Klarheit halber wurden, sofern nicht anders angegeben, denselben Elementen oder Herstellungsschritten in den unterschiedlichen Zeichnungen dieselben Bezugszahlen zugeordnet.
  • Der Begriff „horizontal“ soll, wie in dieser Beschreibung verwendet, eine Orientierung beschreiben, die im Wesentlichen parallel zu einer Hauptseite oder einer Hauptoberfläche eines Halbleitersubstrats oder -körpers ist. Dies kann zum Beispiel die obere oder Vorderseite (-oberfläche), aber auch eine untere oder Rückseite (-oberfläche) eines Wafers oder eines Nacktchips sein.
  • Der Begriff „vertikal“ soll, wie in dieser Beschreibung verwendet, eine Orientierung beschreiben, die im Wesentlichen senkrecht auf die Hauptseite angeordnet ist, d.h. parallel zur Normalenrichtung der Hauptseite des Halbleitersubstrats oder -körpers.
  • Die Begriffe „oberhalb“ und „unterhalb“ sollen, wie in dieser Beschreibung verwendet, eine relative Position eines Strukturmerkmals zu einem anderen Strukturmerkmal unter Berücksichtigung dieser Orientierung beschreiben.
  • In dieser Beschreibung wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ dazu können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen ausgebildet sein, sodass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Ferner stellen einige Figuren relative Dotierungskonzentrationen dar, indem sie „-“ oder „+“ neben dem Dotierungstyp anzeigen. Zum Beispiel bedeutet „n-“ eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration einer „n“-dotierten Region, während eine „n+“-dotierte Region eine höhere Dotierungskonzentration als die „n“-dotierte Region aufweist. Das Anzeigen der relativen Dotierungskonzentration bedeutet allerdings nicht, dass Dotierungsregionen mit derselben relativen Dotierungskonzentration dieselbe absolute Dotierungskonzentration aufweisen müssen, solange nichts anderes angegeben wird. Zum Beispiel können zwei unterschiedliche n+-dotierte Regionen unterschiedliche absolute Dotierungskonzentrationen aufweisen. Dies gilt zum Beispiel auch für eine n+-dotierte und eine p+-dotierte Region.
  • Konkrete Ausführungsformen, die in dieser Beschreibung beschrieben werden, betreffen, ohne auf diese beschränkt zu sein, vertikale Halbleitervorrichtungen, insbesondere vertikale Halbleitertransistoren wie z.B. vertikale n-Kanal- oder p-Kanal-MOSFETS oder IGBTs, insbesondere vertikale Leistungs-MOSFETs und vertikale Leistungs-IGBTs, sowie Verfahren zu deren Herstellung.
  • Im Kontext der vorliegenden Beschreibung sollte der Begriff „MOS“ (Metalloxidhalbleiter) so verstanden werden, dass er den allgemeineren Begriff „MIS“ (Metall-Isolator-Halbleiter) umfasst. Zum Beispiel sollte der Begriff MOSFET (Metalloxidhalbleiter-Feldeffekttransistor) so verstanden werden, dass er FETs (Feldeffekttransistoren) mit einem Gateisolator umfasst, der kein Oxid ist, d.h. der Begriff MOSFET wird im allgemeineren Sinn von IGFET (Feldeffekttransistor mit isolierter Gateelektrode) beziehungsweise MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) verwendet.
  • Der Begriff „Feldeffekt“ soll, wie in dieser Beschreibung verwendet, die durch ein elektrisches Feld bewirkte Ausbildung eines leitfähigen „Kanals“ eines ersten Leitfähigkeitstyps und/oder einer Steuerung der Leitfähigkeit und/oder Form des Kanals in einer Halbleiterregion eines zweiten Leitfähigkeitstyps, typischerweise einer Bodyregion des zweiten Leitfähigkeitstyps. Aufgrund des Feldeffekts wird ein unipolarer Stromweg durch die Kanalregion ausgebildet und/oder zwischen einer Sourceregion des ersten Leitfähigkeitstyps und einer Driftregion des ersten Leitfähigkeitstyps gesteuert. Die Driftregion kann mit einer Drainregion in Kontakt stehen.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Gateelektrode“ eine Elektrode beschreiben, die neben einer Kanalregion positioniert und so konfiguriert ist, dass sie eine Kanalregion bildet und/oder steuert. Der Begriff „Gateelektrode“ soll eine Elektrode oder leitfähige Region umfassen, die neben der Bodyregion positioniert und von dieser durch eine isolierende Region isoliert ist, welche eine dielektrische Gateregion bildet und so konfiguriert ist, dass sie eine Kanalregion durch die Bodyregion ausbildet und/oder steuert, indem sie auf eine geeignete Spannung aufgeladen wird.
  • Typischerweise wird die Gateelektrode als Gateelektrode mit Graben implementiert, d.h. als eine Gateelektrode, die in einem Graben angeordnet ist, der sich von der Hauptoberfläche in das Halbleitersubstrat oder den Halbleiterkörper erstreckt.
  • Typischerweise ist die Halbleitervorrichtung ein vertikaler Leistungsfeldeffekttransistor, welcher ein aktives Gebiet mit einer Vielzahl von FET-Zellen (Feldeffekttransistorzellen wie z.B. MOSFET-Zellen, IGBT-Zellen und rückwärts leitende IGBT-Zellen) umfasst, um einen Laststrom zwischen zwei Leistungsmetallisierungen zu steuern, die einander entgegengesetzt angeordnet sind, z.B. zwischen einer Vorderseitenmetallisierung und einer Rückseitenmetallisierung. Ferner weist der vertikale Leistungsfeldeffekttransistor eine Randregion mit zumindest einer Randabschlussstruktur auf, welche von oben betrachtet ein aktives Gebiet von FET-Zellen zumindest teilweise umgibt.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Metallisierung“ eine Region oder Schicht mit metallischen oder metallähnlichen Eigenschaften in Bezug auf die elektrische Leitfähigkeit beschreiben. Eine Metallisierung kann mit einer Halbleiterregion in Kontakt stehen, um eine Elektrode, eine Kontaktstelle und/oder einen Anschluss der Halbleitervorrichtung zu bilden. Die Metallisierung kann aus einem Metall wie z.B. AI, Ti, W, Cu und Mo oder einer Metalllegierung wie z.B. NiAl bestehen oder diese/s umfassen. Die Metallisierung kann auch verschiedene elektrisch leitfähige Materialien umfassen, zum Beispiel einen Stapel dieser Metalle und/oder Legierungen.
  • Im Kontext der vorliegenden Beschreibung sollen die Begriffe „in Ohmschem Kontakt“, „in elektrischem Widestandskontakt“ und „in Widerstandsverbindung“ beschreiben, dass ein Ohmscher Stromweg zwischen jeweiligen Elementen oder Bereichen einer Halbleitervorrichtung zumindest dann besteht, wenn keine Spannungen oder nur niedrige Prüfspannungen an und/oder über die Halbleitervorrichtung angelegt sind. Ebenso sollen die Begriffe „in Niedrig-Ohmschem Kontakt“, „in elektrischem Niedrigwiderstandskontakt“ und „in elektrischer Niedrig-Widerstandsverbindung“ beschreiben, dass ein Ohmscher Strompfad mit geringem Widerstand zwischen jeweiligen Elementen oder Bereichen einer Halbleitervorrichtung zumindest dann besteht, wenn keine Spannungen an und/oder über die Halbleitervorrichtung angelegt sind. In dieser Beschreibung werden die Begriffe „in Niedrig-Ohmschem Kontakt“, „in elektrischem Niedrigwiderstandskontakt“, „elektrisch gekoppelt“ und „in elektrischer Niedrigwiderstandsverbindung“ synonym verwendet.
  • Der Begriff „Leistungshalbleitervorrichtung“ soll, wie in dieser Beschreibung verwendet, eine Halbleitervorrichtung auf einem einzelnen Chip beschreiben, die Hochspannungs- und/oder Starkstrom-Schaltfähigkeiten aufweist. Anders gesagt sind Leistungshalbleitervorrichtungen für Starkstrom, typischerweise im Amperebereich, und/oder Hochspannungen, typischerweise über etwa 30 V, noch typischer über etwa 100 V, sogar noch typischer über etwa 400 V oder sogar über etwa 600 V, konzipiert.
  • Der Begriff „Randabschlussstruktur“ soll, wie in dieser Beschreibung verwendet, eine Struktur beschreiben, die eine Übergangsregion bereitstellt, in der sich hohe elektrische Felder um ein aktives Gebiet der Halbleitervorrichtung herum graduell zum Potential am oder nahe am Rand der Vorrichtung und/oder zwischen einem Bezugspotential wie z.B. einer Masse und einer hohen Spannung, z.B. am Rand und/oder an der Rückseite der Halbleitervorrichtung, ändern. Die Randabschlussstruktur kann zum Beispiel die Feldintensität um eine Abschlussregion eines gleichrichtenden Überganges herum verringern, indem sie die elektrischen Feldlinien über die Abschlussregion verteilt.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Feldplatte“ eine leitfähige Region beschreiben, die neben einer Halbleiterregion, zum Beispiel der Driftregion oder einem Teil davon, und/oder neben einem pn-Übergang angeordnet ist, welcher in der Halbleiterregion ausgebildet ist, von der Halbleiterregion isoliert ist und aus einem Material besteht, das eine ausreichende elektrische Leitfähigkeit aufweist, wie z.B. aus hoch dotiertem Polysilizium, einem Silizid, einem Metall oder Ähnlichem, um eine Äquipotentialregion zu bilden, d.h. eine Region, in der eine Schwankung des elektrischen Potentials während eines Betriebsmodus der Halbleitervorrichtung zumindest eine Größenordnung geringer, noch typischer zumindest zwei Größenordnungen geringer im Vergleich zu einem Spannungsabfall in der/den angrenzenden Halbleiterregion(en) ist. Die „Feldplatte“ kann so konfiguriert sein, dass sie einen verarmten Bereich in der Halbleiterregion erweitert, indem sie auf eine geeignete Spannung aufgeladen wird, typischerweise eine negative Spannung in Bezug auf eine angrenzende Halbleiterregion im Falle einer n-Typ-Halbleiterregion.
  • Im Folgenden werden Ausführungsformen, die Halbleitervorrichtungen und Herstellungsverfahren zum Ausbilden von Halbleitervorrichtungen hauptsächlich in Bezug auf Silizium- (Si-) Halbleitervorrichtungen erklärt, die einen Halbleiterkörper aus monokristallinem Si aufweisen. Dementsprechend ist eine Halbleiterregion oder -schicht, sofern nicht anders angegeben, typischerweise eine Region oder Schicht aus monokristallinem Si.
  • Es sollte jedoch verstanden werden, dass der Halbleiterkörper aus einem beliebigen Halbleitermaterial bestehen kann, das zur Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele für solche Materialien umfassen, sind aber nicht beschränkt auf, elementare Halbleitermaterialien wie z.B. Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbundhalbleitermaterialien wie z.B. Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie z.B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminiumgalliumnitrid (AIGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AIGalnN) oder Indiumgalliumarsenidphosphid (InGaAsP), sowie binäre oder ternäre II-VI-Halbleitermaterialien wie z.B. Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei unterschiedliche Halbleitermaterialien miteinander kombiniert werden, wird ein Heteroübergangshalbleitermaterial gebildet. Beispiele von Heteroübergangshalbleitermaterialien umfassen, sind aber nicht beschränkt auf, Aluminiumgalliumnitrid (AIGaN)-Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN)-Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminiumgalliumnitrid (AIGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid (InGaN)-Aluminiumgalliumnitrid (AIGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Derzeit werden für Leistungshalbleiteranwendungen hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper aus einem Material mit breiter Bandlücke gefertigt ist, d.h. aus einem Halbleitermaterial, das eine Bandlücke von zumindest etwa zwei Elektronenvolt wie z.B. SiC oder GaN und eine hohe Durchbruchfeldstärke beziehungsweise eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleiterregionen höher gewählt werden, was den Widerstand im Durchlasszustand Ron verringert.
  • 1 stellt eine Draufsicht einer vertikalen Halbleitervorrichtung 100 dar. Die vertikale Halbleitervorrichtung 100 weist einen Halbleiterkörper auf, der sich zwischen einer Vorderseite und einer Rückseite, welche entgegengesetzt zur Vorderseite 101 angeordnet ist, erstreckt. Jedoch sind die Vorderseite und der Halbleiterkörper in 1 nicht sichtbar, weil die Vorderseite (im Wesentlichen) von einer oder mehreren dielektrischen Schichten 4 und darauf angeordneten Metallisierungen 10, 11c, 12 bedeckt wird. Die Rückseite, welche in der Draufsicht darunter angeordnet ist, ist in 1 ebenfalls verdeckt.
  • Die Vorderseite und die Rückseite sind, wie durch das x-y-Koordinatensystem angezeigt typischerweise in horizontalen Ebenen angeordnet. In horizontalen Richtungen (x, y) wird der Halbleiterkörper durch einen seitlichen Rand 41 begrenzt (erstreckt sich bis zu diesem), welcher den Halbleiterkörper umgibt.
  • Die horizontale/n Ausdehnung(en) des Halbleiterkörpers beziehungsweise der vertikalen Halbleitervorrichtung 100 kann/können bis zu einigen Millimetern (mm) oder sogar größer als ein Zentimeter (cm) sein. Die vertikale Ausdehnung des Halbleiterkörpers hängt typischerweise vom Typ und der Spannungsklasse der Halbleitervorrichtung 100 ab, d.h. der gewünschten Spannungsblockierfähigkeit, und ist typischerweise unterhalb einiger 100 Mikron (µm). Zum Beispiel kann die vertikale Ausdehnung des Halbleiterkörpers eines vertikalen 600-V-IGBT oder -MOSFET und eines vertikalen 1200-V-IGBT oder -MOSFET etwa 70 µm beziehungsweise etwa 110 µm bis etwa 140 µm sein. Die vertikale Ausdehnung des Halbleiterkörpers ist typischerweise zumindest eine Größenordnung geringer, noch typischer zumindest zwei Größenordnungen geringer als die horizontale/n Ausdehnung(en).
  • Die Vorderseite und die Rückseite können von rechteckiger Form sein, wie durch die Zahlen 411 bis 414 angezeigt wird, die jeweils eine von vier Bereichen oder Seiten des seitlichen Randes 41 repräsentieren, der als jeweilige, vertikal orientierte Randoberflächen 411 bis 414 ausgebildet sein kann, die sich zwischen der Vorderseite und der Rückseite erstrecken. Dementsprechend kann der Halbleiterkörper beziehungsweise die vertikale Halbleitervorrichtung 100 vier Ecken und Eckregionen 421 bis 424 aufweisen, wobei die vier Bereiche 411 bis 414 paarweise zusammentreffen.
  • Wie in 1 dargestellt kann ein Haupt- (Mittel-) Bereich des Halbleiterkörpers, z.B. mehr als 90 %, von einer Vorderseitenmetallisierung 10 bedeckt sein, welche typischerweise einen ersten Lastanschluss bereitstellt. Auf der Rückseite ist eine Rückseitenmetallisierung angeordnet, die typischerweise einen zweiten Lastanschluss bereitstellt. Die Rückseitenmetallisierung ist in 1 ebenfalls verdeckt und kann zumindest im Wesentlichen die Rückseite bedecken, typischerweise mehr als 95 % der Rückseite, d.h. sich bis zu oder nahe an die Randbereiche 411-414 erstrecken.
  • In Ausführungsformen, die sich auf MOSFETs beziehen, kann die Vorderseitenmetallisierung 10 eine Sourcemetallisierung und die Rückseitenmetallisierung eine Drainmetallisierung sein, oder umgekehrt in einer sogenannten Source-Down-Konfiguration.
  • In Ausführungsformen, die sich auf IGBTs beziehen, kann die Vorderseitenmetallisierung 10 eine Emittermetallisierung sein, und die Rückseitenmetallisierung kann eine Kollektormetallisierung oder umgekehrt sein.
  • Die Vorderseitenmetallisierung und die Rückseitenmetallisierung stehen typischerweise in Ohmschem Kontakt mit jeweiligen Halbleiterbereichen des Halbleiterkörpers 40.
  • In Ausführungsformen, die sich auf vertikale Leistungstransistoren beziehen, die dazu in der Lage sind, große Ströme zwischen der Vorderseitenmetallisierung 10 und der Rückseitenmetallisierung zu steuern, sind die Vorderseitenmetallisierung 10 und die Rückseitenmetallisierung in Kontakt mit einer Vielzahl von Transistorzellen oder Transistorstrukturen, die in einem aktiven Gebiet 110 angeordnet sind, welches von oben betrachtet von einem Randgebiet umgeben ist.
  • Die Vorderseitenmetallisierung 10 kann die Transistorstrukturen im aktiven Gebiet 110 im Wesentlichen bedecken. Das aktive Gebiet 110 und die Vorderseitenmetallisierung 10 können einander von oben betrachtet sogar im Wesentlichen entsprechen, d.h. das Verhältnis von nicht überlappenden Teilen zu überlappenden Teilen ist typischerweise geringer als etwa 0,05 oder sogar 0,01.
  • In der in 1 dargestellten, beispielhaften Ausführungsform ist eine Steuermetallisierung 12, welche von oben betrachtet die Vorderseitenmetallisierung 10 von drei Seiten umgibt, auf der Vorderseite angeordnet.
  • Die Steuermetallisierung 12 ist typischerweise im Randgebiet angeordnet (ohne dass die aktiven Transistorzellen mit der Vorderseitenmetallisierung 10 und der Rückseitenmetallisierung in Kontakt stehen).
  • In Ausführungsformen, die sich auf IGBTs oder MOSFETs beziehen, steht die Steuermetallisierung 12 in Ohmschem Kontakt mit Gateelektroden der Transistorzellen und bildet daher eine Gatemetallisierung 12. Ausführungsformen, die im Folgenden hinsichtlich der Gatemetallisierung beschrieben werden, treffen typischerweise auch auf die Steuermetallisierung zu.
  • Typischerweise erstreckt sich die Gatemetallisierung 12 bis nahe an den Rand 41, ist jedoch vom Rand beabstandet. Zum Beispiel kann die Gatemetallisierung 12 in einem (Mindest-) Abstand von etwa 1 µm bis etwa 20 µm oder sogar bis zu etwa 50 µm vom Rand 41 entfernt sein.
  • Die Gatemetallisierung 12 umfasst typischerweise einen Bereich 12p, welcher eine Gatekontaktstelle (Gatepad) als dritten Anschluss der vertikalen Drei-Anschluss-Halbleitervorrichtung 100 bildet.
  • Je nach horizontaler Größe kann die Gatemetallisierung 12 Bereiche 12f umfassen, welche Gatefinger oder Gate-Runner bilden, um einen Niedrigwiderstandskontakt zu Gateelektroden bereitzustellen, die weiter von der Gatekontaktstelle 12p entfernt sind.
  • In der beispielhaften Ausführungsform wird die Gatekontaktstelle 12p neben den Oberflächen 412 des rechten Randes und im Wesentlichen äquidistant von den beiden nächstgelegenen (angrenzenden) Eckregionen 422 , 423 ausgebildet. Aufgrund der symmetrischen Auslegung der Gatemetallisierung 12 werden einheitliche Gateeigenschaften begünstigt.
  • Gemäß einer Ausführungsform ist eine Kontaktmetallisierung 11c, die durch den Halbleiterkörper in elektrischem Kontakt mit der Rückseitenmetallisierung steht, auf der Vorderseite und zwischen dem seitlichen Rand 41 und der Gatemetallisierung 12 angeordnet, typischerweise zwischen der Gatekontaktstelle 12p und dem Rand 41, und sogar noch typischer in einer Öffnung oder Vertiefung 12r der Gatekontaktstelle 12p neben dem Rand 41. Dementsprechend ist die Gatemetallisierung 12 zwischen der Vorderseitenmetallisierung 10 und der Kontaktmetallisierung 11c angeordnet. In der beispielhaften Ausführungsform umgibt die Gatemetallisierung 12 von oben betrachtet drei Seiten der Kontaktmetallisierung 11c.
  • Abhängig vom/von den Metall(en), die bei der Herstellung der Gatemetallisierung 12 und der Kontaktmetallisierung 11c (sowie der Vorderseitenmetallisierung) verwendet werden, gelten unterschiedliche Layoutregeln für die Metallisierung. Insbesondere ist ein Mindestabstand (Mindestlayoutabstand) zwischen der Kontaktmetallisierung 11c und der Gatemetallisierung 12 typischerweise in einem Bereich von etwa 5 µm bis etwa 25 µm, noch typischer in einem Bereich von etwa 10 µm bis etwa 25 µm. Zum Beispiel kann der Mindestabstand zwischen der Kontaktmetallisierung 11c und der Gatemetallisierung 12 in einem Bereich von etwa 10 µm bis etwa 12 µm sein, wenn Aluminium zur Herstellung der Gatemetallisierung 12 und der Kontaktmetallisierung 11c verwendet wird. In einem weiteren Beispiel wird Kupfer zur Herstellung der Gatemetallisierung 12 und der Kontaktmetallisierung 11c verwendet. In diesem Fall ist der Mindestabstand zwischen der Kontaktmetallisierung 11c und der Gatemetallisierung 12 typischerweise größer und kann in einem Bereich von etwa 22 µm bis etwa 24 µm sein.
  • Die Gatekontaktstelle 12p erfordert typischerweise eine gewisse Fläche, z.B. eine kompakte Fläche von etwa 10000 µm2 oder sogar mehr. Um den Verlust an aktivem Gebiet 110 zu verringern, ist die Gatekontaktstelle 12p typischerweise teilweise von der Vorderseitenmetallisierung 10 umgeben, wie in 1 dargestellt.
  • Der elektrische Kontakt zwischen der Rückseitenmetallisierung und der Kontaktmetallisierung 11c kann ein elektrischer Widerstandskontakt sein, zum Beispiel ein elektrischer Niedrigwiderstandskontakt.
  • Insbesondere in Ausführungsformen, die Halbleitervorrichtungen mit höher dimensionierten Blockierspannungen von 400 V oder mehr betreffen, kann der elektrische Kontakt auch kein Widerstandskontakt sein. Die Spannungsdifferenz zwischen der Kontaktmetallisierung 11c und der Rückseitenmetallisierung sollte jedoch im Blockierbetrieb gering im Vergleich zur Spannungsdifferenz zwischen der Rückseitenmetallisierung und der Vorderseitenmetallisierung 10 im Blockierbetrieb sein, typischerweise weniger als 1 %. Dies soll sicherstellen, dass die Kontaktmetallisierung 11c und die Rückseitenmetallisierung im Blockierbetrieb im Wesentlichen auf demselben elektrischen Potential sind. Zum Beispiel kann der Leckstrom einer dann in Sperrrichtung vorgespannten Diode, die zwischen der Kontaktmetallisierung 11c und der Rückseitenmetallisierung angeordnet ist, ausreichend sein, um eine elektrische Spannung zwischen der Kontaktmetallisierung 11c und der Rückseitenmetallisierung im Blockierbetrieb zu kompensieren.
  • Wie unten in Bezug auf 2A und 2B beschrieben wird, kann die Kontaktmetallisierung 11c verwendet werden, um Randabschlussstrukturen zumindest im Blockierbetrieb so zu zu kontaktieren, dass sie das Potential, das an der Rückseitenmetallisierung angelegt ist, oder zumindest nahezu dieses Potential aufweisen. Im Vergleich zu anderen Lösungen, bei denen die Kontaktmetallisierung 11c in einer oder mehreren Eckregionen 421-4 realisiert ist, kann ein besserer Kontakt zwischen der Gatemetallisierung 12 und den Gateelektroden in der Nähe der Eckregion(en)421-4 bei Verwendung einer vergleichbaren Fläche mit dem Layout erreicht werden, die unter Bezugnahme auf 1 beschrieben wurde. Ferner wird das Risiko verringert, die Kontaktmetallisierung 11c während des Zersägens des Wafers zu beschädigen, wenn diese von der/den Eckregion(en) 421-4 entfernt angeordnet ist.
  • Typischerweise ist der Abstand zwischen der Kontaktmetallisierung 11c und den nächstgelegenen Eckregionen 421-4 zumindest eine Größenordnung größer als ein Mindestabstand zwischen der Kontaktmetallisierung 11c und dem seitlichen Rand 41.
  • Der Mindestabstand zwischen der Kontaktmetallisierung 11c und dem seitlichen Rand 412 kann in einem Bereich von etwa 5 µm bis etwa 25 µm, noch typischer in einem Bereich von etwa 5 µm bis etwa 20 µm sein.
  • Typischerweise ist eine maximale horizontale Ausdehnung der Kontaktmetallisierung 11c etwa zumindest eine Größenordnung geringer als eine maximale horizontale Ausdehnung der Gatemetallisierung 12.
  • 2A stellt in einer Draufsicht einen Abschnitt der vertikalen Halbleitervorrichtung, welcher der Fläche A in 1 rund um die Kontaktmetallisierung 11c entspricht, dar. 2B stellt einen vertikalen Querschnitt durch die vertikale Halbleitervorrichtung 100 entlang der horizontalen Linie h in 2A dar. In beiden Figuren bezeichnet das Referenzzeichen d einen Abstand zwischen der Kontaktmetallisierung 11c und der Gatemetallisierung 12, der zumindest etwa der Mindestlayoutabstand ist, wie oben in Bezug auf 1 beschrieben.
  • In der in 2B dargestellten, beispielhaften Ausführungsform wird der vertikale Halbleiter 100 als MOSFET implementiert. Dementsprechend umfasst der Halbleiterkörper 40 eine Drainschicht 1, z.B. ein stark n-dotiertes Substrat, welche sich zur Rückseite 102 in Ohmschem Kontakt mit der Drainmetallisierung 11, welche auf der Rückseite 102 angeordnet ist, erstreckt, und wobei eine Driftschicht 2, z.B. eine n-dotierte epitaktische Schicht, auf der Drainschicht 1 angeordnet ist. Ferner ist eine Bodyschicht 3, z.B. eine p-dotierte epitaktische Schicht, welche einen pn-Übergang 15 mit der Driftschicht 2 bildet, zwischen der Driftschicht 2 und der Vorderseite 101 angeordnet. Eine dielektrische Schicht 4, wie z.B. eine BPSG-Schicht (Borphosphorsilicatglas), ist auf der Vorderseite 101 angeordnet. Die dielektrische Schicht 4 kann auch als ein Stapel aus dielektrischen Schichten implementiert sein. Zum Beispiel kann eine Siliziumoxidschicht oder eine Siliziumnitridschicht an der Vorderseite 101 ausgebildet sein, und eine dickere BPSG-Schicht oder Ähnliches kann darauf ausgebildet sein.
  • Einer oder mehrere vertikale Gräben 53, die sich von der Vorderseite 101 in die Driftschicht 2 erstrecken, d.h. durch die Bodyschicht 3 und den pn-Übergang 15, kann/können in horizontaler Richtung x zwischen der Kontaktmetallisierung 11c und dem Rand 412 angeordnet sein.
  • Typischerweise sind der eine oder mehrere vertikale Graben/Gräben 53, der/die das aktive Gebiet (nicht in 2A und 2B gezeigt) umgibt/umgeben, in der Nähe des Randes. Zum Beispiel können die vertikalen Gräben 53 von oben betrachtet im Wesentlichen ringförmig sein.
  • Die vertikalen Gräben 53 können Float-Gateelektroden 7 und/oder Float-Feldplatten 8 umfassen, die durch ein Dielektrikum 5 wie z.B. Siliziumoxid vom Halbleiterkörper 40 isoliert sind. Dementsprechend werden Float-Chipping-Stopper neben dem Rand 412 bereitgestellt.
  • Typischerweise bestehen die Float-Gateelektroden 7 und die Float-Feldplatten 8 aus hoch dotiertem Polysilizium.
  • Ein weiterer vertikaler Graben 52 mit Float-Gateelektroden 7 und/oder Float-Feldplatten 8, welche das aktive Gebiet umgeben, kann unterhalb der Kontaktmetallisierung 11c angeordnet sein (und von oben betrachtet die Kontaktmetallisierung 11c überlappen).
  • Im aktiven Bereich kann eine Vielzahl von MOSFET-Zellen mit Graben angeordnet sein, die vertikale Gräben umfasst, die den vertikalen Gräben 53 ähneln. Die Gateelektroden der vertikalen Gräben im aktiven Gebiet sind jedoch keine Float-Elektroden, sondern in Ohmschem Kontakt mit der Gatemetallisierung 12, und die Feldplatten der vertikalen Gräben im aktiven Bereich stehen typischerweise in Ohmschem Kontakt mit der Vorderseitenmetallisierung (Sourcemetallisierung).
  • Die Gateelektroden und die Feldplatten des aktiven Gebiets bestehen typischerweise ebenfalls aus hoch dotiertem Polysilizium.
  • In der beispielhaften Ausführungsform wird jede der Gatemetallisierung 12, der Kontaktmetallisierung 11c und der nicht gezeigten Sourcemetallisierung von einem dünnen Kontaktbereich 5, der z.B. aus Wolfram besteht, und einem dickeren Hauptbereich gebildet, der z.B. aus Aluminium besteht, der auf und an dem entsprechenden Kontaktbereich 5 angeordnet ist.
  • Typischerweise werden die Gatemetallisierung 12, die Kontaktmetallisierung 11c und die Sourcemetallisierung in gemeinsamen Herstellungsprozessen ausgebildet beziehungsweise weisen dieselbe Zusammensetzung auf.
  • In der beispielhaften Ausführungsform ist die Kontaktmetallisierung 11c in Ohmschem Kontakt mit einer oder mehreren Randabschlussstrukturen, die als Feldplatten 6 implementiert sind und z.B. ebenfalls aus hoch dotiertem Polysilizium bestehen. Jede der beiden beispielhaften Feldplatten 6 ist durch ein Dielektrikum 5 isoliert, welches z.B. aus Siliziumoxid besteht, in einem Graben 51 angeordnet ist, welcher sich von der Vorderseite 101 teilweise in die Driftschicht 2 erstreckt, und von oben betrachtet typischerweise das aktive Gebiet umgibt. Dementsprechend grenzen die beiden beispielhaften Feldplatten 6 an den pn-Übergang 15 an.
  • Die Gräben 51, 52, 53 können sich (in z-Richtung) bis zur selben vertikalen Tiefe erstrecken.
  • Ferner können die Gräben 51, 52, 53 in gemeinsamen Prozessen hergestellt werden, z.B. durch Maskierungsätzen. Jedoch ist jeder der Gräben 51 des Gebiets 60 in 2B, das typischerweise einem Chiplayout entspricht, lediglich mit einer Feldplatte gefüllt.
  • Um als Randabschlussstrukturen betreibbar zu sein ist ein ausreichend guter elektrischer Kontakt zwischen den Feldplatten 6 und der Drainmetallisierung 11 im Blockierzustand erforderlich. Zu diesem Zweck wird die Kontaktmetallisierung 11c verwendet.
  • In der beispielhaften Ausführungsform ist jede Feldplatte 6 über einen ersten Grabenkontaktbereich der Kontaktmetallisierung 11c, der in einem ersten flachen Graben 61, welcher sich durch die dielektrische(n) Schicht(en) 4 zur jeweiligen Feldplatte 6 erstreckt, angeordnet ist, in Ohmschem Kontakt mit der Kontaktmetallisierung 11c. Die Kontaktmetallisierung 11c ist mit dem Halbleiterkörper 40, zumindest mit einem äußeren Bereich der Bodyschicht 3, in Ohmschem Kontakt, typischerweise über einen zweiten Grabenkontaktbereich der Kontaktmetallisierung 11c, welcher in einem zweiten flachen Graben 62, der sich durch die dielektrische(n) Schicht(en) 4 zumindest bis zur Bodyschicht 3 beziehungsweise der Vorderseite 101 erstreckt, angeordnet ist.
  • Der zweite flache Graben 62 ist typischerweise zwischen dem ersten flachen Graben 61 und dem nächstgelegenen Randbereich 412 angeordnet und kann eine größere horizontale Ausdehnung als der erste flache Graben 61 aufweisen, um einen ausreichend guten elektrischen Kontakt zwischen der Kontaktmetallisierung 11c und der Drainmetallisierung 11 sicherzustellen.
  • Wenn der n-Kanal-MOSFET 100 in den Blockierzustand geschaltet wird, in dem die Kanäle geschlossen sind und der pn-Übergang 15 in eine Sperrrichtung vorgespannt ist, wird ein Leckstrom einer Diode, welche unterhalb des zweiten flachen Grabens 62 zwischen der Driftschicht 2 und dem Bereich der Bodyschicht 3 ausgebildet ist, der in Ohmschem Kontakt mit der Kontaktmetallisierung 11c steht, bei ausreichend hohen Blockierspannungen von z.B. 1000 V oder mehr zu einer Kompensation einer beliebigen Spannungsdifferenz zwischen der Kontaktmetallisierung 11c und der Driftschicht 2 beziehungsweise der Rückseitenmetallisierung (Drainmetallisierung) 11 führen. Sobald die Spannungsdifferenz kompensiert (null oder zumindest im Wesentlichen null) ist, bleibt die Kontaktmetallisierung 11c auf dem Drainpotential (Potential der Drainmetallisierung 11). Ferner kann der Leckstrom der Diode, die mit der Kontaktmetallisierung 11c in Kontakt ist, zusätzlich erhöht werden, z.B. durch Zersägen am rechten Rand 412 .
  • Alternativ dazu kann sich der zweite flache Graben 62 bis zur oder sogar teilweise in die Driftschicht 2 erstrecken. Dementsprechend wird ein nieder-Ohmiger Kontakt zwischen den Feldplatten 6 und der Drainmetallisierung 11 erzielt.
  • 3 stellt die vertikale Halbleitervorrichtung 100 in einer Region der in 1 gezeigten, linken oberen Ecke 421 dar. 3 entspricht einem Layout der Gatemetallisierung 12f, der Sourcemetallisierung 10, der Gräben 50 bis 53 beziehungsweise eines leitfähigen Materials wie z.B. hoch dotierten Siliziums, welches in den Gräben 50 bis 53 angeordnet ist, sowie flacher Kontaktgräben 63. Die flachen Kontaktgräben 63 werden dazu verwendet, um die Gatemetallisierung 12f mit den Gatefingern 50b, welche im Folgenden als Polysilizium-Gatefinger bezeichnet werden, zu kontaktieren. Die Gräben 50 - 50b, 52, 53 umfassen typischerweise zwei Polysiliziumschichten, nämliche eine obere Polysiliziumschicht, welche die Gateelektroden bildet, und eine untere Polysiliziumschicht, welche die Feldplatten bildet. Der Abschnitt 50a des Grabens 50 kann jedoch, ebenso wie die Gräben 51, lediglich eine Polysiliziumschicht umfassen, wie durch das Gebiet 60 angezeigt wird.
  • Typischerweise sind nur die Gateelektroden im Grabenbereich 50 im aktiven Gebiet 110 und unterhalb der Sourcemetallisierung 10 mit der Gatemetallisierung 12f verbunden. Aufgrund des Layouts, ist die Länge des Stromwegs beziehungsweise der Widerstand, zwischen den Gateelektroden und der Gatemetallisierung 12f im Wesentlichen die-/derselbe, d.h. sie/er variiert lediglich gemäß den Herstellungsschwankungen. Dies stellt einheitliche Gateeigenschaften der beispielhaften MOSFET-Zellen des aktiven Gebiets 110 sicher.
  • 4A stellt ein Layout einer vertikalen Halbleitervorrichtung 100' in einer Eckregion dar. 4B stellt einen vertikalen Querschnitt durch die vertikale Halbleitervorrichtung 100' entlang der horizontalen Linie s in 4A dar.
  • Die vertikale Halbleitervorrichtung 100' ist ähnlich wie die vertikale Halbleitervorrichtung 100, die oben unter Bezugnahme auf 1 bis 3 beschrieben wurde, und umfasst ebenfalls eine Gatemetallisierung 12', eine Kontaktmetallisierung 11c' und eine Vorderseitenmetallisierung 10', die auf einer Vorderseite angeordnet ist.
  • Die Kontaktmetallisierung 11c' der vertikalen Halbleitervorrichtung ist jedoch neben einer Ecke 421 angeordnet. Aufgrund der Layoutregeln für die Metallisierungen 10', 11c', 12' (den Abstand d) und einen erwünschten Mindestabstand zur Ecke 421 , die ein höheres Beschädigungsrisiko während des Zersägens des Wafers aufweist, ist die Gatemetallisierung 12' im Vergleich zur vertikalen Halbleitervorrichtung 100 weiter von der Ecke 421 beabstandet. Dementsprechend weisen die Polysilizium-Gatefinger in den Grabenbereichen 50b', welche die äußersten Gateelektroden im aktiven Gebiet 100 berühren, einen höheren Widerstand auf. Dementsprechend können die äußersten Gateelektroden während des Schaltens verzögert sein. Ferner wird erwartet, dass die Schaltverluste für die äußersten aktiven Gateelektroden der vertikalen Halbleitervorrichtung 100' höher sind.
  • 5 stellt eine Draufsicht einer vertikalen Halbleitervorrichtung 200 dar. Die vertikale Halbleitervorrichtung 200 ist ähnlich wie die vertikale Halbleitervorrichtung 100, welche oben unter Bezugnahme auf 1 bis 3 beschrieben wurde. Die vertikale Halbleitervorrichtung 200 weist jedoch zwei Kontaktmetallisierungen 11c neben der Bondkontaktstelle 12p auf. Dies kann die Herstellungsausbeute erhöhen, da es extrem unwahrscheinlich ist, dass beide Kontaktmetallisierungen 11c während des Zersägens des Wafers beschädigt werden.
  • Ferner weist die Vorderseitenmetallisierung 10 der vertikalen Halbleitervorrichtung 200 drei voneinander beabstandete Bereiche 10a, 10b, 10c auf. Zwischen den Bereichen 10a und 10b sowie zwischen den Bereichen 10b und 10c ist ein innerer Gatefinger 12f' der Gatemetallisierung 12 angeordnet. Dementsprechend kann die vertikale Halbleitervorrichtung 200 eine größere Fläche (größere Ausdehnung in die y-Richtung) als die vertikale Halbleitervorrichtung 100 aufweisen, ohne den Gatewiderstand zu erhöhen.
  • Typischerweise sind die Bereiche 10a, 10b, 10c über eine weitere Metallstruktur 13a, zum Beispiel eine Kupferschicht, die ebenfalls auf der Gatemetallisierung 12 (zumindest der Gatekontaktstelle, siehe gestricheltes Rechteck 13b) und sogar auf der Kontaktmetallisierung 11c ausgebildet sein kann, elektrisch miteinander verbunden. In diesem Fall können während der Herstellung der vertikalen Halbleitervorrichtung 200 die für gewöhnlich strengeren Layoutregeln für Kupfer gelten. Es ist zu beachten, dass die inneren Gatefinger 12f' durch ein Zwischenschichtdielektrikum (nicht in 5 gezeigt) von der weiteren Metallstruktur 13a getrennt sind.
  • 6 stellt Verfahrensschritte eines Verfahrens 1000 zur Herstellung vertikaler Halbleitervorrichtungen, insbesondere der oben beschriebenen vertikalen Leistungshalbleitertransistoren 100, 200 dar. In der folgenden Beschreibung werden Bezugszahlen entsprechend den in 1 bis 3 und 5 verwendeten Bezugszahlen verwendet, welche die vertikalen Halbleitervorrichtungen 100, 200 darstellen, die mit dem Verfahren 1000 hergestellt werden können.
  • In einem ersten Prozess 1100 wird ein Halbleiterkörper 40, typischerweise ein Halbleiterwafer 40, mit einer Vorderseite 101 bereitgestellt. In Ausführungsformen, welche die Herstellung von MOSFETs betreffen, umfasst der bereitgestellte Halbleiterwafer 40 typischerweise eine Drainschicht 1, z.B. ein hoch n-dotiertes Substrat, die sich bis zu einer Rückseite erstreckt und in Ohmschem Kontakt mit einer Driftschicht 2 steht, welche z.B. als eine n-dotierte epitaktische Schicht implementiert und auf der Drainschicht 1 angeordnet ist, sowie eine Bodyschicht 3 umfasst, z.B. eine p-dotierte epitaktische Schicht, welche einen pn-Übergang 15 mit der Driftschicht 2 bildet und sich bis zur Vorderseite 101 erstreckt.
  • Danach können Vorrichtungsgebiete, die unterschiedlichen Chips entsprechen (Chipbereiche), in einem Prozess 1200 definiert werden. Jedes Vorrichtungsgebiet umfasst typischerweise ein aktives Gebiet 110 und ein Randgebiet 120, welches von oben betrachtet das aktive Gebiet 110 umgibt. Ferner werden typischerweise Schnittlinien definiert, welche von oben betrachtet die Vorrichtungsgebiete umgeben und eine typische Breite in einem Bereich von etwa 50 µm und bis zu etwa 110 µm aufweisen.
  • Danach können Transistorstrukturen, z.B. MOSFET-Zellen, die typischerweise eine Gateelektrode 7 und eine Feldplatte 8 aufweisen, die vom Halbleiterwafer isoliert sind, in den aktiven Chipgebieten 110 ausgebildet werden. Die Gateelektroden 7 und die Feldplatten 8 können in Bereichen 50 eines Grabens 50, 50b angeordnet sein, der sich von der Vorderseite 101 zumindest bis zum pn-Übergang 15 erstreckt. Ferner können Feldplatten 6 ausgebildet sein, die in Gräben 51 angeordnet sind, sich von der Vorderseite 101 zumindest bis zum pn-Übergang 15 erstrecken und das aktive Gebiet 110 umgeben, und durch eine dielektrische Schicht 5 vom Wafer isoliert sind.
  • Danach kann/können eine dielektrische Schicht/dielektrische Schichten auf und an der Vorderseite 101 ausgebildet werden. Dies kann das Abscheiden von TEOS umfassen.
  • Danach können eine Kontaktmetallisierung 11c, die im Randgebiet 120 angeordnet ist und mit dem Halbleiterwafer in Ohmschem Kontakt steht, eine Gatemetallisierung 12, welche im Randgebiet 120 angeordnet ist und mit den Gateelektroden 7 in Ohmschem Kontakt steht, sowie eine Vorderseitenmetallisierung 10, die im aktiven Gebiet 110 angeordnet ist und mit jeder der Transistorstrukturen (z.B. MOSFET-Zellen) in Ohmschem Kontakt steht, auf der Vorderseite 101 ausgebildet werden.
  • Dies kann einige oder alle der folgenden Porzesse 1300 umfassen: das Ätzen flacher Gräben 61, 62, 63 durch die dielektrische Schicht 4 zur Feldplatte 6 und zu Polysilizium-Gatefingern, die in den Bereichen 50b des Grabens 50 ausgebildet sind; das zumindest teilweise Füllen der flachen Gräben 61, 62, 63 mit einem Kontaktmaterial wie z.B. Wolfram, z.B. durch Abscheidung; das Ausbilden einer ersten Metallschicht auf der Vorderseite 101, zum Beispiel durch Abscheidung von Aluminium; das Ätzen der ersten Metallschicht, um voneinander beabstandete Bereiche 10, 11c, 12 der ersten Metallschicht auszubilden; das Ausbilden einer dielektrischen Zwischenschicht auf der ersten Metallschicht; das Ätzen der dielektrischen Zwischenschicht, um Bereiche der ersten Metallschicht freizulegen; das Ausbilden einer zweiten Metallschicht, die mit den freigelegten Bereichen der ersten Metallschicht in Ohmschem Kontakt stehen, auf dem Zwischenschichtdielektrikum, zum Beispiel durch Abscheidung von Kupfer und gegebenenfalls einen Polierprozess; und/oder das Ätzen der zweiten Metallschicht.
  • Danach kann eine Rückseitenmetallisierung 11, welche in Ohmschem Kontakt mit dem Halbleiterwafer 40 steht, auf der Rückseite 101 ausgebildet werden, zum Beispiel durch die Abscheidung von Aluminium in den Prozessen 1400.
  • In einem abschließenden Prozess 1500 kann der Wafer in einzelne vertikale Halbleitervorrichtungen 100, 200 getrennt (vereinzelt) werden, typischerweise durch Zersägen, Zerteilen oder Sägen entlang der Schnittlinien, sodass der Halbleiterkörper 40 der einzelnen, vertikalen Halbleitervorrichtungen 100, 200 im Wesentlichen den Vorrichtungsgebieten des Halbleiterwafers entspricht und in einer Richtung senkrecht auf die Vorderseite 101 von einem jeweiligen seitlichen Rand 41 begrenzt wird.
  • Gemäß einer Ausführungsform wird das Verfahren 1000 so durchgeführt, dass die Kontaktmetallisierung 11c zwischen dem seitlichen Rand 41 und der Gatemetallisierung 12 angeordnet ist, und dass die Gatemetallisierung 12 von oben betrachtet zumindest zwei Seiten der Kontaktmetallisierung 11c umgibt.
  • Gemäß einer Ausführungsform wird das Verfahren 1000 so durchgeführt, dass die Gatemetallisierung 12 von oben betrachtet zwischen der Vorderseitenmetallisierung 10 und der Kontaktmetallisierung 11c angeordnet ist.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung einer vertikalen Halbleitervorrichtung umfasst das Verfahren: das Bereitstellen eines Halbleiterwafers mit einer Vorderseite; das Definieren eines Vorrichtungsgebiets des Halbleiterwafers, sodass das Vorrichtungsgebiet von oben betrachtet an eine Schnittlinie angrenzt und ein aktives Gebiet sowie ein Randgebiet umfasst, welches das aktive Gebiet umgibt; das Ausbilden einer Kontaktmetallisierung, welche im Randgebiet angeordnet ist und mit dem Halbleiterwafer in Ohmschem Kontakt steht, auf der Vorderseite; das Ausbilden einer Steuermetallisierung, welche im Randgebiet angeordnet ist, auf der Vorderseite; und das Ausbilden einer Rückseitenmetallisierung, welche der Vordermetallisierung entgegengesetzt ist und mit dem Halbleiterwafer in Ohmschem Kontakt steht, auf einer Rückseite des Halbleiterwafers, sodass die Steuermetallisierung zwischen der Vorderseitenmetallisierung und der Kontaktmetallisierung angeordnet ist und/oder sodass die Kontaktmetallisierung zwischen der Schnittlinie und der Steuermetallisierung, welche von oben betrachtet um zumindest zwei Seiten der Kontaktmetallisierung herum angeordnet ist, angeordnet ist.
  • Örtliche Bezugsbegriffe wie z.B. „unter“, „unterhalb“, „untere/r/s“, „obere/r/s“ und Ähnliches werden aus Gründen der einfachen Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu beschreiben. Diese Begriffe sollen, zusätzlich zu den verschiedenen, in den Figuren beschriebenen Orientierungen, unterschiedliche Orientierungen der Vorrichtung beinhalten. Ferner werden Begriffe wie z.B. „erste/r/s“, „zweite/r/s“ und Ähnliches ebenfalls dazu verwendet, um verschiedene Elemente, Regionen, Abschnitte etc. zu beschreiben und sollen ebenfalls nicht beschränkend sein. In der gesamten Beschreibung betreffen ähnliche Begriffe ähnliche Elemente.
  • Wie hier verwendet sind die Begriffe „aufweisend“, „enthaltend“, „einschließend“, „umfassend“ und Ähnliches offene Begriffe, die das Vorhandensein erwähnter Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „eine“ und „der/die/das“ sollen sowohl den Plural als auch den Singular umfassen, solange der Kontext nicht klar etwas Anderes anzeigt.

Claims (15)

  1. Vertikaler Halbleitertransistor (100, 200), umfassend: - einen Halbleiterkörper (40) mit einer Vorderseite (101), einer Rückseite (102), welche entgegengesetzt zur Vorderseite (101) angeordnet ist, und einem seitlichen Rand (41), welcher den Halbleiterkörper (40) in einer horizontalen Richtung, die senkrecht zur Vorderseite (101) ist, begrenzt; - eine Gatemetallisierung (12), welche auf der Vorderseite (101) angeordnet ist und sich zumindest bis nahe an den seitlichen Rand (41) erstreckt; - eine Kontaktmetallisierung (11c), die auf der Vorderseite (101) und zwischen dem seitlichen Rand (41) und der Gatemetallisierung (12) angeordnet ist, wobei die Gatemetallisierung (12) von oben betrachtet um zumindest zwei Seiten der Kontaktmetallisierung (11c) angeordnet ist; und - eine Rückseitenmetallisierung (11), welche auf der Rückseite (102) angeordnet ist und mit der Kontaktmetallisierung (11c) in elektrischem Kontakt steht.
  2. Vertikaler Halbleitertransistor nach Anspruch 1, welcher ferner eine Vorderseitenmetallisierung (10) umfasst, die auf der Vorderseite (101) angeordnet ist, wobei die Gatemetallisierung (12) zwischen der Vorderseitenmetallisierung (10) und der Kontaktmetallisierung (11c) angeordnet ist.
  3. Vertikaler Halbleitertransistor nach Anspruch 1 oder 2, welcher ferner eine Vielzahl von Transistorzellen umfasst, die in einem aktiven Gebiet (110) des vertikalen Halbleitertransistors angeordnet sind, wobei das aktive Gebiet (110) von einem Randgebiet (120) des vertikalen Halbleitertransistors umgeben ist, wobei sich das Randgebiet (120) bis zum seitlichen Rand (41) erstreckt und die Kontaktmetallisierung (11c) umfasst.
  4. Vertikaler Halbleitertransistor nach Anspruch 3, wobei die Vorderseitenmetallisierung (10) im aktiven Gebiet (110) angeordnet ist und mit zumindest einer Mehrheit der Transistorzellen in Ohmschem Kontakt ist.
  5. Vertikaler Halbleitertransistor nach Anspruch 3 oder 4, wobei jede der Transistorzellen eine Gateelektrode (7) umfasst, die vom Halbleiterkörper (40) isoliert ist und mit der Gatemetallisierung (12) in Ohmschem Kontakt ist.
  6. Vertikaler Halbleitertransistor nach einem der Ansprüche 1 bis 5, wobei die Kontaktmetallisierung (11c) teilweise von einem Bereich (12p) der Gatemetallisierung (12) umgeben ist, welcher eine Gatepad bildet.
  7. Vertikaler Halbleitertransistor nach einem der Ansprüche 1 bis 6, wobei der seitliche Rand (41) von oben betrachtet eine vieleckige Form aufweist, die eine Ecke (421-4) umfasst, und wobei ein Abstand zwischen der Kontaktmetallisierung (11c) und der Ecke (421-4) zumindest eine Größenordnung größer als ein Mindestabstand zwischen der Kontaktmetallisierung (11c) und dem seitlichen Rand (411-4) ist.
  8. Vertikaler Halbleitertransistor nach Anspruch 7, wobei der Mindestabstand in einem Bereich von etwa 5 µm bis etwa 25 µm ist.
  9. Vertikaler Halbleitertransistor nach einem der Ansprüche 1 bis 8, wobei ein Abstand (d) zwischen der Kontaktmetallisierung (11c) und der Gatemetallisierung (12) in einem Bereich von etwa 5 bis etwa 25 µm ist.
  10. Vertikaler Halbleitertransistor nach einem der Ansprüche 1 bis 9, wobei eine maximale horizontale Ausdehnung der Kontaktmetallisierung (11c) zumindest eine Größenordnung geringer als eine maximale horizontale Ausdehnung der Gatemetallisierung (12) ist.
  11. Vertikaler Halbleitertransistor nach einem der Ansprüche 3 bis 10, welcher ferner eine Feldplatte (6) umfasst, welche in Ohmschem Kontakt mit der Kontaktmetallisierung (11c) ist und in einem Graben (51) angeordnet ist, der sich von der Vorderseite (101) zumindest bis zu einem pn-Übergang (15) des Halbleiterkörpers (40) erstreckt, das aktive Gebiet (110) umgibt und eine dielektrische Schicht (5) umfasst, die zwischen dem Halbleiterkörper (40) und der Feldplatte (6) angeordnet ist.
  12. Vertikaler Halbleitertransistor nach einem der Ansprüche 1 bis 11, wobei die Gatemetallisierung (12), die Kontaktmetallisierung (11c) und/oder die Vorderseitenmetallisierung (10) einen Stapel aus zumindest zwei Metallen umfassen.
  13. Verfahren (1000) zur Herstellung vertikaler Halbleitervorrichtungen, wobei das Verfahren umfasst: - das Bereitstellen eines Halbleiterwafers (40) mit einer Vorderseite (101); - das Definieren eines Vorrichtungsgebietes (110, 120) des Halbleiterwafers (40), wobei das Vorrichtungsgebiet ein aktives Gebiet (110) und ein Randgebiet (120) umfasst, welches von oben betrachtet das aktive Gebiet (110) umgibt; - das Ausbilden einer Gatemetallisierung (12), welche im Randgebiet (120) angeordnet ist, und einer Kontaktmetallisierung (11c), die im Randgebiet (120) angeordnet ist und mit dem Halbleiterwafer (40) in Ohmschem Kontakt ist, auf der Vorderseite (101); - das Ausbilden einer Rückseitenmetallisierung (11), die im Vorrichtungsgebiet in Ohmschem Kontakt mit dem Halbleiterwafer (40) ist, auf einer Rückseite (102) des Halbleiterwafers (40), wobei die Rückseite (102) zur Vorderseite (101) entgegengesetzt ist; und - das Teilen des Halbleiterwafers (40) in einzelne vertikale Halbleitervorrichtungen (100), sodass ein Halbleiterkörper (40) einer der einzelnen vertikalen Halbleitervorrichtungen (100) im Wesentlichen dem Vorrichtungsgebiet (110, 120) des Halbleiterwafers (40) entspricht und, in einer zur Vorderseite (101) senkrechten Richtung, von einem seitlichen Rand (41) begrenzt wird, wobei das Verfahren so durchgeführt wird, dass die Kontaktmetallisierung (11c) zwischen dem seitlichen Rand (41) und der Gatemetallisierung (12) angeordnet ist und dass die Gatemetallisierung (12) von oben betrachtet um zumindest zwei Seiten der Kontaktmetallisierung (11c) angeordnet ist.
  14. Verfahren nach Anspruch 13, welches ferner zumindest einen der folgenden Schritte umfasst: - das Ausbilden einer Vielzahl von Transistorstrukturen im aktiven Gebiet (110) vor dem Ausbilden der Kontaktmetallisierung (11c), wobei jede der Transistorstrukturen eine Gateelektrode umfasst, die vom Halbleiterwafer (40) isoliert ist, sodass die Gateelektroden des aktiven Gebiets (110) in Ohmschem Kontakt mit der Gatemetallisierung (12) sind; - das Ausbilden einer Feldplatte (6) im Randgebiet (120), welche in einem Graben (51) angeordnet ist, der sich von der Vorderseite (101) zumindest bis zu einem pn-Übergang (15) des Halbleiterwafers (40) erstreckt, das aktive Gebiet (110) umgibt und eine dielektrische Schicht (5) umfasst, die zwischen dem Halbleiterwafer (40) und der Feldplatte (6) angeordnet ist; - das Abscheiden einer dielektrischen Schicht (4) auf der Vorderseite (101); - das Ätzen flacher Gräben (61, 62) durch die dielektrische Schicht (4) zur Feldplatte (6) und/oder zu einer Halbleiterschicht (2, 3) des Halbleiterwafers (40); - das zumindest teilweise Füllen der flachen Gräben (61, 62) mit einem Kontaktmaterial und/oder einem Metall der Kontaktmetallisierung (11c); und - das Ausbilden einer Vorderseitenmetallisierung (10) auf der Vorderseite (101), welche im aktiven Gebiet (110) angeordnet ist und mit jeder der Transistorstrukturen in Ohmschem Kontakt ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Ausbilden der Gatemetallisierung (12), der Kontaktmetallisierung (11c) und der Vorderseitenmetallisierung (10) zumindest einen der folgenden, gemeinsamen Prozesse umfasst: - das Ausbilden einer ersten Metallschicht auf der Vorderseite (101); - das Ätzen der ersten Metallschicht, um voneinander beabstandete Abschnitte (10, 11c, 12) der ersten Metallschicht auszubilden; - das Ausbilden einer dielektrischen Zwischenschicht auf der ersten Metallschicht; - das Ätzen der dielektrischen Zwischenschicht, um die Abschnitte der ersten Metallschicht freizulegen; - das Ausbilden einer zweiten Metallschicht auf der dielektrischen Zwischenschicht, die mit den freigelegten Abschnitten der ersten Metallschicht in Ohmschem Kontakt ist; und - das Ätzen der zweiten Metallschicht.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026805B2 (en) * 2015-03-27 2018-07-17 Farichild Semiconductor Corporation Avalanche-rugged silicon carbide (SiC) power device
US9818828B2 (en) * 2016-03-09 2017-11-14 Polar Semiconductor, Llc Termination trench structures for high-voltage split-gate MOS devices
JP6904279B2 (ja) * 2018-02-27 2021-07-14 三菱電機株式会社 半導体装置およびその製造方法並びに電力変換装置
US11217689B2 (en) * 2019-06-17 2022-01-04 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110084365A1 (en) * 2009-10-09 2011-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Through Silicon Via (TSV) Wire Bond Architecture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6168732B2 (ja) * 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP6218462B2 (ja) * 2013-07-04 2017-10-25 三菱電機株式会社 ワイドギャップ半導体装置
JP5968548B2 (ja) * 2013-09-17 2016-08-10 三菱電機株式会社 半導体装置
CN105378932B (zh) * 2014-01-16 2017-10-31 富士电机株式会社 半导体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110084365A1 (en) * 2009-10-09 2011-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Through Silicon Via (TSV) Wire Bond Architecture

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