DE102015110112A1 - Ladungskompensationsstruktur und entsprechende fertigung - Google Patents

Ladungskompensationsstruktur und entsprechende fertigung Download PDF

Info

Publication number
DE102015110112A1
DE102015110112A1 DE102015110112.2A DE102015110112A DE102015110112A1 DE 102015110112 A1 DE102015110112 A1 DE 102015110112A1 DE 102015110112 A DE102015110112 A DE 102015110112A DE 102015110112 A1 DE102015110112 A1 DE 102015110112A1
Authority
DE
Germany
Prior art keywords
area
region
edge
areas
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015110112.2A
Other languages
English (en)
Inventor
Joachim Weyers
Armin Willmeroth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102015110112A1 publication Critical patent/DE102015110112A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

Ein Ladungskompensation-Halbleiterbauteil schließt einen Halbleiterkörper (40) mit einer ersten Oberfläche (101), einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), einem den Halbleiterkörper (40) in einer horizontalen Richtung im Wesentlichen parallel zur ersten Oberfläche (101) begrenzenden Rand (41), einem sich zur zweiten Oberfläche (102) erstreckenden Draingebiet (4) eines ersten Leitfähigkeitstyps, einem aktiven Bereich (110) und einem zwischen dem aktiven Bereich (110) und dem Rand (41) angeordneten Randbereich (120), einer auf der ersten Oberfläche (101) vorgesehenen Sourcemetallisierung (10), sowie einer auf dem Draingebiet (4) vorgesehenen und mit dem Draingebiet (4) in ohmschem Kontakt stehenden Drainmetallisierung (11) ein. Bei einem vertikalen Querschnitt, im Wesentlichen orthogonal zur ersten Oberfläche (101), umfasst das Ladungskompensation-Halbleiterbauteil weiterhin: ein im Randbereich (120) und neben der ersten Oberfläche (101) angeordnetes Potenzialausgleichgebiet (8, 11a) in ohmschem Kontakt mit der Drainmetallisierung (11), ein im Randbereich (120) angeordnetes niedrigdotiertes Halbleitergebiet (2) mit einer ersten Konzentration von Dotierstoffen, und eine Vielzahl von sich mit zweiten Säulengebieten (6) im aktiven Bereich (110) und im Randbereich (120) abwechselnden ersten Säulengebieten (1). Die ersten Säulengebiete (1) weisen eine zweite Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps auf, die höher als die erste Konzentration ist, und stehen mit dem Draingebiet (4) in ohmschem Kontakt. Die zweiten Säulengebiete (6) weisen einen zweiten Leitfähigkeitstyp auf und stehen mit der Sourcemetallisierung (10) in ohmschem Kontakt. Wenigstens eines eines äußersten der ersten Säulengebiete (1) und eines äußersten der zweiten Säulengebiete (6) bildet eine Grenzfläche (46) zum niedrigdotierten Halbleitergebiet (2). Eine horizontale Distanz zwischen der Grenzfläche (46) und dem Potenzialausgleichgebiet (8) dividiert durch eine vertikale Distanz zwischen der ersten Oberfläche (101) und dem Draingebiet (4) liegt im Bereich von ungefähr 0,5 bis ungefähr 3.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf Feldeffekt-Halbleiterbauteile mit einer Ladungskompensationsstruktur und Fertigungsverfahren für eine derartige Struktur, insbesondere auf Leistungshalbleiter mit einer Ladungskompensationsstruktur in einem aktiven Bereich.
  • HINTERGRUND
  • Halbleitertransistoren, insbesondere feldeffektgesteuerte Halbleiterschalter wie beispielsweise ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) oder ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT), finden vielfach Anwendung einschließlich des Gebrauchs als Schalter bei Stromversorgungen und Stromrichtern, Elektroautos, Klimaanlagen und sogar Stereosystemen, ohne jedoch darauf beschränkt zu sein. Insbesondere in Hinblick auf Leistungshalbleiter, die für das Schalten großer Ströme und/oder den Betrieb bei hohen Spannungen ausgelegt sind, werden häufig ein niedriger Durchlasswiderstand Ron, eine hohe Durchbruchspannung Ubd, eine große Robustheit und/oder eine gute Weichheit („Softness“) gefordert.
  • Um einen niedrigen Durchlasswiderstand Ron und hohe Durchbruchspannungen Ubd zu erzielen, wurden Kompensationshalbleiterbauteile entwickelt. Das Kompensationsprinzip beruht auf einer gegenseitigen Kompensation der Ladungen von n- und p-dotierten Gebieten, die häufig auch als n- und p-dotierte Säulengebiete bezeichnet werden, in der Driftzone eines vertikalen MOSFET.
  • Typischerweise wird die durch p- und n-Gebiete gebildete Ladungskompensationsstruktur unter der tatsächlichen MOSFET-Struktur, mit ihrem Source-, Body- sowie Gategebiet, und auch unter den zugehörigen MOS-Kanälen vorgesehen, die nebeneinander im Halbleitervolumen des Halbleiterbauteils angeordnet oder miteinander so verschachtelt sind, dass ihre Ladungen im Aus-Zustand gegenseitig verarmt werden können, und dass im aktivierten oder Ein-Zustand eine ununterbrochene Leitungsbahn niedriger Impedanz von einer Sourceelektrode nahe der Oberfläche zu einer Drainelektrode an der Rückseite entsteht.
  • Aufgrund der Kompensation der p- und n-Dotierung kann die Dotierung des stromführenden Gebiets im Falle der Kompensationsbauteile wesentlich erhöht werden, wodurch der Durchlasswiderstand Ron trotz des Verlustes eines stromführenden Bereichs bedeutend reduziert wird. Die Reduzierung des Durchlasswiderstands Ron derartiger Leistungshalbleiter ist mit einer Reduzierung der vom Strom im Ein-Zustand erzeugten Wärme verbunden, sodass derartige Leistungshalbleiter mit Ladungskompensationsstruktur im Vergleich zu konventionellen Leistungshalbleitern „kühl“ bleiben.
  • Mittlerweile haben Schaltverluste von Leistungshalbleiterbauelementen an Bedeutung gewonnen. In Abhängigkeit vom Bauteilbetrieb bestimmen hauptsächlich die Ausgangsladung QOSS (bzw. die Ausgangskapazität COSS) und Schaltverluste EOSS, die im Raumladungsgebiet im Off-Zustand bzw. während des Anlegens einer Sperrspannung („reverse bias“) gebildet werden, die Schaltverluste. Die gespeicherte Ladung QOSS von Halbleitervorrichtungen mit Ladungskompensationsstrukturen kann vergleichsweise hoch sein. Dies kann zu signifikanten Schaltverlusten EOSS führen, wenn signifikante Teile der gespeicherten Ladung Qoss bei hohen Spannungen über die Lastanschlüsse des Leistungshalbleiters abgeführt werden. Außerdem muss die Ausgangsladung QOSS entfernt werden, um Sperrung zu ermöglichen. Dies führt zu Schaltverzögerungen und/oder erhöhten Verlusten.
  • Zur Erzielung hoher Durchbruchspannungen Ubd kann eine Randabschlussstruktur in einem den aktiven Bereich mit aktiven MOSFET-Zellen umgebenden Randbereich verwendet werden. Der Randbereich beansprucht jedoch Chipfläche und erhöht daher die Kosten.
  • Außerdem können sowohl die Randabschlussstruktur als auch der Randbereich jeweils substantiell zur Ausgangsladung QOSS und zur Ausgangskapazität COSS beitragen. Die Schaltverluste können vom Randbereich sogar dominiert werden. Dementsprechend besteht ein Bedarf zur Verbesserung von Halbleiterbauteilen mit Ladungskompensationsstrukturen und zur Fertigung solcher Halbleiterbauteile.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform eines Ladungskompensation-Halbleiterbauteils weist das Ladungskompensation-Halbleiterbauteil eine Nenndurchbruchspannung auf und einen Halbleiterkörper mit einer ersten Oberfläche, einem Rand, der den Halbleiterkörper in einer zur ersten Oberfläche im Wesentlichen parallelen horizontaler Richtung begrenzt, einem aktiven Bereich und einem Randbereich, der zwischen dem aktiven Bereich und dem Rand angeordnet ist, auf. Auf der ersten Oberfläche ist eine Sourcemetallisierung vorgesehen. Der Sourcemetallisierung ist gegenüberliegend ist eine Drainmetallisierung angeordnet. In einem zur ersten Oberfläche im Wesentlichen orthogonalen vertikalen Querschnitt weist der Halbleiterkörper weiterhin ein im Randbereich angeordnetes intrinsisches Halbleitergebiet und eine Vielzahl von sich mit zweiten Säulengebieten im aktiven Bereich und im Randbereich abwechselnden ersten Säulengebieten auf. Die ersten Säulengebiete weisen eine höhere Dotierungskonzentration auf als das intrinsische Halbleitergebiet und stehen mit der Drainmetallisierung in ohmschem Kontakt. Die zweiten Säulengebiete des aktiven Bereichs stehen mit der Sourcemetallisierung über entsprechende Bodygebiete mit höherer Dotierungskonzentration als die zweiten Säulengebiete in ohmschem Kontakt. Wenigstens eine Mehrzahl der zweiten Säulengebiete des Randbereichs grenzt an ein Verbindungsgebiet desselben Leitfähigkeitstyps wie die zweiten Säulengebiete und weist eine niedrigere Dotierungskonzentration als ein angrenzendes äußerstes der Bodygebiete auf. Zwischen angrenzenden ersten Säulengebieten und zweiten Säulengebieten wird ein entsprechender pn-Übergang gebildet. Wenigstens eines eines äußersten der ersten Säulengebiete und eines äußersten der zweiten Säulengebiete bildet eine Grenzfläche mit intrinsischen Halbleitergebiet an einer horizontalen Position, an der eine Spannung an der ersten Oberfläche wenigstens etwa ein Fünftel der Nenndurchbruchspannung beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung und der Drainmetallisierung anliegt.
  • Gemäß einer Ausführungsform eines Ladungskompensation-Halbleiterbauteils schließt das Ladungskompensation-Halbleiterbauteil einen Halbleiterkörper mit einer ersten Oberfläche, einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche, einem den Halbleiterkörper in einer horizontalen Richtung, die im Wesentlichen parallel zur ersten Oberfläche ist, begrenzenden Rand, einem sich zur zweiten Oberfläche erstreckenden Draingebiet eines ersten Leitfähigkeitstyps, einem aktiven Bereich und einem zwischen dem aktiven Bereich und dem Rand angeordneten Randbereich, eine auf der ersten Oberfläche angeordnete Sourcemetallisierung und eine auf dem Draingebiet angeordnete Drainmetallisierung in ohmschem Kontakt mit dem Draingebiet ein. In einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche ist, weist das Ladungskompensation-Halbleiterbauteil weiterhin: ein im Randbereich und neben der ersten Oberfläche angeordnetes Potenzialausgleichgebiet in ohmschem Kontakt mit der Drainmetallisierung, ein im Randbereich angeordnetes niedrigdotiertes Halbleitergebiet mit einer ersten Konzentration von Dotierstoffen, und eine Vielzahl von sich mit zweiten Säulengebieten im aktiven Bereich und im Randbereich abwechselnden ersten Säulengebieten auf. Die ersten Säulengebiete weisen eine zweite Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps auf, die höher als die erste Konzentration ist, und stehen mit der Drainmetallisierung in ohmschem Kontakt. Die zweiten Säulengebiete weisen einen zweiten Leitfähigkeitstyp auf und stehen mit der Sourcemetallisierung in ohmschem Kontakt. Wenigstens eines eines äußersten der ersten Säulengebiete und eines äußersten der zweiten Säulengebiete bildet eine Grenzfläche zum niedrigdotierten Halbleitergebiet. Eine horizontale Distanz zwischen der Grenzfläche und dem Potenzialausgleichgebiet dividiert durch eine vertikale Distanz zwischen der ersten Oberfläche und dem Draingebiet liegt in einem Bereich von ungefähr 0,5 bis ungefähr 3.
  • Gemäß einer Ausführungsform eines Verfahrens zur Ladungskompensation-Halbleiterbauteil-Fertigung schließt die Methode das Bereitstellen eines Halbleiterkörpers, umfassend eine erste Oberfläche, eine der ersten Oberfläche gegenüberliegenden zweiten Oberfläche, ein sich zur zweiten Oberfläche erstreckendes Draingebiet eines ersten Leitfähigkeitstyps, einen aktiven Bereich und einen den aktiven Bereich umgebenden Randbereichs, ein. In einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche ist, schließt der Halbleiterkörper weiterhin ein im Randbereich angeordnetes niedrigdotiertes Halbleitergebiet mit einer ersten Konzentration von Dotierstoffen und eine Vielzahl von sich mit zweiten Säulengebieten im aktiven Bereich und im Randbereich abwechselnden ersten Säulengebieten ein. Die ersten Säulengebiete weisen eine zweite Konzentration von Dotierstoffen eines ersten Leitfähigkeitstyps auf, die höher als die erste Konzentration ist. Zwischen angrenzenden ersten Säulengebieten und zweiten Säulengebieten ist ein jeweiliger pn-Übergang gebildet. Wenigstens eines eines äußersten der ersten Säulengebiete und eines äußersten der zweiten Säulengebiete bildet eine Grenzfläche zum niedrigdotierten Halbleitergebiet. Ein Verbindungsgebiet des zweiten Leitfähigkeitstyps ist im Randbereich angeordnet und grenzt an wenigstens eine Mehrzahl der zweiten Säulengebiete des Randbereichs an. Die Methode schließt weiterhin das Bilden einer Potenzialausgleichstruktur im Randbereich zumindest neben der ersten Oberfläche, das Bilden einer Sourcemetallisierung auf der ersten Oberfläche in ohmschem Kontakt mit den zweiten Säulengebieten des aktiven Bereichs und mit dem Verbindungsgebiet, das Bilden einer der Sourcemetallisierung gegenüberliegenden Drainmetallisierung in ohmschem Kontakt mit der Potenzialausgleichstruktur und den ersten Säulengebieten sowie das Durchtrennen des Halbleiterkörpers zum Bilden eines sich zwischen der ersten Oberfläche und der zweiten Oberfläche erstreckenden und den aktiven Bereich umgebenden Rands ein. Die Verfahren wird so ausgeführt, dass eine horizontale Distanz zwischen der Grenzfläche und der Potenzialausgleichstruktur dividiert durch eine vertikale Distanz zwischen der ersten Oberfläche und dem Draingebiet in einem Bereich von ungefähr 0,5 bis ungefähr 3 liegt. Der Fachmann wird weitere Merkmale und Vorteile beim Lesen der folgenden genauen Beschreibung und Betrachten der begleitenden Figuren erkennen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die Komponenten in den Figuren sind nicht unbedingt maßstabsgetreu, die Betonung liegt stattdessen auf Verdeutlichung der Prinzipien der Erfindung. Ferner bezeichnen gleichartige Bezugszeichen in den Figuren entsprechende Teile. In den Zeichnungen:
  • 1 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 2 zeigt einen Teil des vertikalen Querschnitts durch das in 1 dargestellte Halbleiterbauteil gemäß einer Ausführungsform;
  • 3 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 4 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 5 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 6 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 7 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 8 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 9 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 10 zeigt eine Draufsicht des in 2 dargestellten Halbleiterbauteils gemäß einer Ausführungsform;
  • 11 zeigt eine Draufsicht des in 2 dargestellten Halbleiterbauteils gemäß einer anderen Ausführungsform;
  • 12 zeigt eine Draufsicht eines Halbleiterbauteils, wie in 2 dargestellt, gemäß einer noch weiteren Ausführungsform;
  • 13 zeigt eine Draufsicht eines Halbleiterbauteils, wie in 2 dargestellt, gemäß einer noch weiteren Ausführungsform;
  • 14 zeigt ein Maskenlayout gemäß einer Ausführungsform; und
  • 15 zeigt ein Maskenlayout gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende genaue Beschreibung bezieht sich auf die begleitenden Figuren, die einen Teil hiervon bilden, und die bestimmte Ausführungsformen, in denen die Erfindung ausgeübt werden kann, illustrativ zeigen. In dieser Hinsicht werden Wörter zur Richtungsangabe, wie „oben“, „unten“, „vorne“, „hinten“, „vorlaufend“, „nachlaufend“ usw. in Bezug auf die Orientierung der jeweils beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsformen in verschiedensten Orientierungen positioniert werden können, sind die Wörter zur Richtungsangabe zu Zwecken der Verdeutlichung verwendet und auf keinen Fall beschränkend zu verstehen. Es wird darauf hingewiesen, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom
  • Umfang der vorliegenden Erfindung abzuweichen. Die folgende genaue Beschreibung ist daher nicht in einem begrenzenden Sinne aufzufassen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es wird nun im Detail auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren gezeigt sind. Jedes Beispiel wird durch Erläuterung vorgestellt und ist nicht als eine Beschränkung der Erfindung aufzufassen. Als Teil einer Ausführungsform veranschaulichte oder beschriebene Merkmale können beispielsweise bei oder zusammen mit anderen Ausführungsformen verwendet werden, um wieder eine weitere Ausführungsform zu produzieren. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Variationen einschließt. Die zum Beschreiben der Beispiele dienende spezielle Ausdrucksweise sollte nicht als Beschränkung des Umfangs der beigefügten Ansprüche ausgelegt werden. Die Zeichnungen sind nicht maßstabsgetreu und dienen nur zu Veranschaulichungszwecken. Zur Klarheit werden gleichen Elementen oder Fertigungsschritten in den verschiedenen Zeichnungen dieselben Bezugszeichen zugewiesen, sofern nicht anderweitig angegeben.
  • Der Begriff „horizontal“ soll in dieser Beschreibung eine Orientierung bezeichnen, die im Wesentlichen zu einer horizontalen ersten Oberfläche oder Hauptoberfläche eines Halbleitersubstrats oder -körpers parallel ist. Dies kann zum Beispiel die Oberfläche eines Wafers oder Dies sein.
  • Der Begriff „vertikal“ soll in dieser Beschreibung eine Orientierung bezeichnen, die im Wesentlichen senkrecht zur ersten Oberfläche angeordnet ist, d. h. parallel zur normalen Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers. Ähnlich soll der Begriff „horizontal“ in dieser Beschreibung eine Orientierung bezeichnen, die im Wesentlichen parallel zur ersten Oberfläche angeordnet ist.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers als von der unteren oder hinteren Oberfläche zu bildend betrachtet, während die erste Oberfläche als von der oberen, vorderen oder Hauptoberfläche des Halbleitersubstrats zu bildend betrachtet wird. Die Begriffe „über“ und „unter“ sollen in dieser Beschreibung daher eine relative Lage eines strukturellen Merkmals hinsichtlich eines anderen strukturellen Merkmals unter Berücksichtigung dieser Orientierung bezeichnen.
  • In dieser Beschreibung wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauteile mit entgegengesetzten Dotierungsbeziehungen gebildet werden, sodass der erste Leitfähigkeitstyp p-dotiert sein kann, und der zweite Leitfähigkeitstyp n-dotiert sein kann. Außerdem zeigen manche Figuren relative Dotierungskonzentrationen durch Angabe von „–“ oder „+“ neben dem Dotierungstyp. Zum Beispiel bezeichnet „n–“ eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines „n“-Dotierungsgebiets, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration aufweist als das „n“-Dotierungsgebiet. Die Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit derselben relativen Dotierungskonzentration dieselbe absolute Dotierungskonzentration haben müssen, sofern nicht anderweitig angegeben. Zwei verschiedene n+-Dotierungsgebiete können zum Beispiel unterschiedliche absolute Dotierungskonzentrationen aufweisen. Dasselbe gilt, zum Beispiel, für ein n+-Dotierungs- und ein p+-Dotierungsgebiet.
  • Bestimmte Ausführungsformen dieser Beschreibung beziehen sich auf Feldeffekt-Halbleiterbauteile, insbesondere Feldeffekt-Kompensationshalbleiterbauteile und Fertigungsverfahren für solche Teile, ohne auf diese beschränkt zu sein. In dieser Beschreibung werden die Begriffe „Halbleiterbauteil“, „Halbleiterbautelement“ und „Halbleiterkomponente“ synonym verwendet. Das Feldeffekt-Halbleiterbauteil ist typischerweise ein vertikales Halbleiterbauteil wie zum Beispiel ein vertikaler MOSFET mit einer Sourcemetallisierung und einer isolierten Gateelektrode, die auf der ersten Oberfläche angeordnet sind, und einer Drainmetallisierung, die auf einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche angeordnet ist. Typischerweise ist das Feldeffekt-Halbleiterbauteil ein Leistungshalbleiter mit einem aktiven Bereich mit einer Vielzahl von MOSFET-Zellen zum Führen und/oder Steuern eines Laststroms. Außerdem weist der Leistungshalbleiter typischerweise einen Randbereich (peripheren Bereich) mit wenigstens einer Randabschlussstruktur auf, die von oben gesehen den aktiven Bereich wenigstens teilweise umgibt.
  • Der Begriff „Leistungshalbleiter“ soll in dieser Beschreibung ein Halbleiterbauteil auf einem einzelnen Chip mit Schaltfähigkeit unter hoher Spannung und/oder hohem Strom bezeichnen. Anders ausgedrückt, Leistungshalbleiter sind für hohen Strom, typischerweise im Amperebereich, und/oder für hohe Spannungen von mehr als ungefähr 10 V oder sogar von mehr als ungefähr 100 V oder ungefähr 500 V bestimmt. In dieser Beschreibung werden die Begriffe „Leistungshalbleiter“ und „Leistungshalbleiterkomponente“ synonym verwendet.
  • Der Begriff „Randabschlussstruktur“ in dieser Beschreibung soll eine Struktur bezeichnen, die ein Übergangsgebiet darstellt, in dem sich die hohen elektrischen Felder um einen aktiven Bereich des Halbleiterbauteils allmählich zum Potenzial am oder in der Nähe des Rands des Bauteils und/oder zwischen einem Bezugspotenzial wie Masse und einer hohen Spannung, zum Beispiel am Rand und/oder auf der Rückseite des Halbleiterbauteils ändern. Die Randabschlussstruktur kann beispielsweise die Feldintensität um ein Abschlussgebiet eines Gleichrichtübergangs durch Verteilen der elektrischen Feldlinien über das Abschlussgebiet senken.
  • Der Begriff „Feldeffekt“ in dieser Beschreibung soll die vom elektrischen Feld vermittelte Bildung eines leitenden „Kanals“ eines ersten Leitfähigkeitstyps (Leitungstyp) und/oder Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleitergebiet eines zweiten Leitfähigkeitstyps, typischerweise ein Bodygebiet des zweiten Leitfähigkeitstyps, bezeichnen. Aufgrund des Feldeffekts wird ein unipolarer Strompfad durch das Kanalgebiet gebildet und/oder zwischen einem Sourcegebiet des ersten Leitfähigkeitstyps und einem Driftgebiet des ersten Leitfähigkeitstyps gesteuert. Das Driftgebiet kann mit dem Draingebiet in Kontakt stehen. Das Driftgebiet und das Draingebiet stehen mit einer Drainelektrode (Drainmetallisierung) in niedrigohmschem Kontakt. Das Sourcegebiet steht mit einer Sourceelektrode (Sourcemetallisierung) in niedrigohmschem Kontakt. Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „in ohmschem Kontakt“ bezeichnen, dass ein niederohmiger ohmscher Strompfad zwischen entsprechenden Elementen oder Abschnitten eines Halbleiterbauteils besteht, wenn keine Spannungen oder nur kleine Sondenspannungen am und/oder über dem Halbleiterbauteil anliegen. In dieser Beschreibung werden die Begriffe „in ohmschem Kontakt“, „in elektrischem Widerstandskontakt“, „elektrisch gekoppelt“ und „in elektrischer Widerstandsverbindung“ synonym verwendet.
  • Im Zusammenhang der vorliegenden Beschreibung ist der Begriff „MOS“ (Metall-Oxid-Halbleiter) so zu verstehen, dass der allgemeinere Begriff „MIS“ (Metall-Isolator-Halbleiter) eingeschlossen ist. Zum Beispiel ist der Begriff MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) so zu verstehen, dass er FETs mit einem Gateisolator, der kein Oxid ist, einschließt, d. h., der Begriff MOSFET wird jeweils in der allgemeineren Begriffsbedeutung von IGFET (Isolierschicht-Feldeffekttransistor) und MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) verwendet. Der Begriff „Metall“ für das MOSFET-Gatematerial ist so zu verstehen, dass er elektrisch leitende Materialien einschließt oder umfasst, wie zum Beispiel Metall, Legierungen, dotierte polykristalline Halbleiter und Metallhalbleiterverbindungen wie Metallsilizide.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „Gateelektrode“ eine Elektrode bezeichnen, die neben dem Bodygebiet gelegen, von diesem isoliert und für Bildung und/oder Steuerung eines Kanalgebiets durch das Bodygebiet konfiguriert ist.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „Feldelektrode“ eine Elektrode bezeichnen, die neben einem Halbleitergebiet angeordnet, typischerweise dem Driftgebiet, teilweise vom Halbleitergebiet isoliert, und für Expandieren eines verarmten Abschnitts im Halbleitergebiet durch Laden auf eine angemessene Spannung, typischerweise eine negative Spannung bezüglich des umgebenden Halbleitergebiets für ein n-Halbleitergebiet (n-leitendes Halbleitergebiet) konfiguriert ist.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „verarmbares Gebiet“ oder „verarmbare Zone“ die Tatsache bezeichnen, dass das entsprechende Halbleitergebiet oder die entsprechende Halbleiterzone im Aus-Zustand der Halbleiterkomponente bei ausgeübter, über einem gegebenen Schwellenwert gelegener Sperrspannung im Wesentlichen ganz verarmt (im Wesentlichen frei von freien Ladungsträgern) ist. Zu diesem Zweck wird die Dotierungsladung des verarmbaren Gebiets entsprechend eingestellt, und bei einer oder mehreren Ausführungsformen ist das verarmbare Gebiet ein schwach dotiertes Gebiet. Im Aus-Zustand bildet (bilden) das (die) verarmbare(n) Gebiet(e) (ein) verarmbarte(s) Gebiet(e), auch Raumladungsgebiet(e) genannt, typischerweise eine zusammenhängende verarmte Zone, wobei Stromfluss zwischen zwei Elektroden oder Metallisierungen, die mit dem Halbleiterkörper verbunden sind, verhindert werden kann.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „Mesa“ oder „Mesagebiet“ ein Halbleitergebiet zwischen zwei angrenzenden Trenches mit Erstreckung in das Halbleitersubstrat oder den Halbleiterkörper in einem vertikalen Querschnitt bezeichnen.
  • Der Begriff „Kommutieren“ in dieser Beschreibung soll Schalten des Stroms eines Halbleiterbauteils von einer leitenden Richtung, in der ein pn-Lastübergang, zum Beispiel der pn-Lastübergang, zum Beispiel der pn-Übergang zwischen dem Bodygebiet und dem Driftgebiet eines MOSFET, unter Durchlassspannung steht, in die entgegengesetzte Richtung oder Sperrrichtung, in der der pn-Lastübergang unter Sperrvorspannung steht, bezeichnen. Der Begriff „Hartkommutieren“ in dieser Beschreibung soll Kommutieren mit einer Geschwindigkeit von wenigstens ungefähr 109 V/s, typischer mit einer Geschwindigkeit von wenigstens ungefähr 5·109 V/s bezeichnen.
  • Im Folgenden werden Ausführungsformen zu Halbleiterbauteilen und Fertigungsverfahren für Halbleiterbauteile hauptsächlich unter Bezugnahme auf Silizium-Halbleiterbauteile (Si-Halbleiterbauteile) erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht typischerweise ein monokristallines Si-Gebiet oder eine monokristalline Si-Halbleiterschicht. Es wird jedoch darauf hingewiesen, dass der Halbleiterkörper aus jedem zur Fertigung eines Halbleiterbauteils geeigneten Halbleitermaterial hergestellt werden kann. Zu Beispielen für derartige Materialien zählen, ohne hierauf beschränkt zu sein, elementare Halbleitermaterialien wie Silizium (Si) oder Germanium (Ge), Verbindungshalbleiter der Gruppe IV wie Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quartäre III-V-Halbleitermaterialien wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphoshpid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), sowie binäre oder ternäre II-VI-Halbleitermaterialien wie Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um einige zu nennen. Die oben aufgeführten Halbleitermaterialien werden auch als Homoübergang-Halbleitermaterialien bezeichnet. Durch Kombinieren von zwei verschiedenen Halbleitermaterialien entsteht ein Heteroübergang-Halbleitermaterial. Zu Beispielen für Heteroübergang-Halbleitermaterialien zählen, ohne hierauf beschränkt zu sein, Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid-(InGaN)-Galliumnitrid (GaN), Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid (AlGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-SiGe-Heteroübergang-Halbleitermaterialien. Für Leistungshalbleiteranwendungen werden derzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Wenn der Halbleiterkörper ein Material mit hoher Bandlückenenergie wie SiC oder GaN umfasst, das jeweils eine hohe Durchbruchfeldstärke und hohe kritische Lawinenfeldstärke aufweist, kann eine höhere Dotierung der entsprechenden Halbleitergebiete gewählt werden, wodurch der Durchlasswiderstand Ron, im Folgenden auch Ein-Widerstand Ron genannt, reduziert wird. Unter Bezugnahme auf 1 wird eine erste Ausführungsform eines Ladungskompensation-Halbleiterbauteils 100 erläutert. 1 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 des Halbleiterbauteils 100. Der Halbleiterkörper 40 erstreckt sich in einer vertikalen Richtung z zwischen einer ersten Oberfläche 101 und einer zweiten Oberfläche 102, die der ersten Oberfläche 101 gegenüberliegt. In einer horizontalen Richtung x, die im Wesentlichen parallel zur ersten Oberfläche 101 ist, wird der Halbleiterkörper 40 durch einen Rand 41 begrenzt, zum Beispiel einen Sägerand, der im Wesentlichen orthogonal zur ersten Oberfläche 101 ist. Der Halbleiterkörper 40 hat einen aktiven Bereich 110 und einen Randbereich 120, der zwischen dem aktiven Bereich 110 und dem Rand 41 angeordnet ist. Typischerweise umgibt der Randbereich 120 von oben gesehen den aktiven Bereich 110.
  • Auf der ersten Oberfläche 101 ist eine Sourcemetallisierung 10 vorgesehen. Eine Drainmetallisierung 11 ist auf der zweiten Oberfläche 102 vorgesehen, d. h. der Sourcemetallisierung 10 gegenüberliegend. Außerdem ist typischerweise auch eine Vielzahl von Gateelektroden 12 auf der ersten Oberfläche 101 im aktiven Bereich durch ein dielektrisches Gebiet 13 von der Sourcemetallisierung 10 und dem Halbleiterkörper 40 isoliert angeordnet. Die Gateelektroden 12 sind mit einer Gatemetallisierung verbunden, die in 1 nicht gezeigt ist. Dementsprechend kann das Halbleiterbauteil 100 als Teil mit drei Anschlüssen eingesetzt werden.
  • Der Halbleiterkörper 40 schließt typischerweise ein monokristallines Massenmaterial 4 und wenigstens eine darauf gebildete Epitaxialschicht 3, 2, 1 ein. Gebrauch der Epitaxialschicht(en) 3, 2, 1 bietet größere Freiheit beim Feinabstimmen der Hintergrunddotierung des Materials, da die Dotierungskonzentration während Ablagerung der Epitaxialschicht oder Epitaxialschichten geregelt werden kann.
  • Bei der in 1 gezeigten beispielhaften Ausführungsform schließt der Halbleiterkörper 40 ein hochdotiertes n-Draingebiet 4 ein, das sich zur zweiten Oberfläche 102 erstreckt und mit der Drainmetallisierung 11 sowie mit einem n-Feldstoppgebiet 3, das an das Draingebiet 4 angrenzt und eine niedrigere maximale Dotierungskonzentration als das Draingebiet 4 aufweist, in ohmschem Kontakt steht. Das Draingebiet 4 und das optionale Feldstoppgebiet 3 sind typischerweise im aktiven Bereich 110 sowie Randbereich 120 angeordnet und können sich bis zum Rand 41 erstrecken.
  • Eine Vielzahl von abwechselnden (alternierenden) n-Driftabschnitten 1 und p-Kompensationsgebieten 6, die die jeweiligen pn-Übergänge miteinander bilden, ist im aktiven Bereich 110 und im angrenzenden Teil des Randbereichs 120 angeordnet. Die Driftabschnitte 1 haben eine erste maximale Dotierungskonzentration, die typischerweise höher ist als die maximale Dotierungskonzentration des Feldstoppgebiets 3. Die Driftabschnitte 1 stehen in ohmschem Kontakt mit der Drainmetallisierung 11 (bei der beispielhaften Ausführungsform über das angrenzende Feldstoppgebiet 3 und das Draingebiet 4) und erstrecken sich typischerweise im aktiven Bereich 110 bis zur ersten Oberfläche 101. Aus Gründen der Übersichtlichkeit sind in 1 nur einige Driftabschnitte 1 und Kompensationsgebiete 6 gezeigt. Wie durch die beiden gestrichelten Linien in 1 angezeigt, kann eine Vielzahl von Driftabschnitten 1 und Kompensationsgebieten 6 im Randbereich 120 angeordnet werden. Die Driftabschnitte 1 und die Kompensationsgebiete 6 des Randbereichs sind typischerweise in einem Abstand von der ersten Oberfläche 101 angeordnet. Im Folgenden werden die n-Driftabschnitte 1 auch jeweils als n-Säulengebiete 1 und erste Säulengebiete 1 (des ersten Leitfähigkeitstyps) bezeichnet, während die p-Kompensationsgebiete 6 auch jeweils p-Säulengebiete 6 und zweite Säulengebiete 6 (des zweiten Leitfähigkeitstyps) genannt werden.
  • Eine (mathematisch) integrierte Dotierungskonzentration der Driftabschnitte 1 stimmt im Wesentlichen mit einer integrierten Dotierungskonzentration der Kompensationsgebiete 6 wenigstens im aktiven Bereich 110 überein. Dementsprechend bilden die Driftabschnitte 1 und die Kompensationsgebiete 6 eine pn-Kompensationsstruktur 1, 6. Die mittlere Dotierungskonzentration der Driftabschnitte 1 und Kompensationsgebiete 6, d. h. die mathematisch integrierte Differenz der Donatorkonzentration und der Akzeptorkonzentration pro Volumen, ist typischerweise niedriger als die maximale Dotierungskonzentration des Feldstoppgebiets 3, und noch typischer niedriger als die mittlere Dotierungskonzentration des Feldstoppgebiets 3. Sogar noch typischer liegt die mittlere Dotierungskonzentration der Driftabschnitte 1 und der Kompensationsgebiete 6 unter 10 % oder unter 5 % der maximalen Dotierungskonzentration der Driftabschnitte 1 und/oder der Kompensationsgebiete 6. Noch typischer ist die mittlere Dotierungskonzentration der Driftabschnitte 1 und Kompensationsgebiete 6 im Wesentlichen Null.
  • Bei der beispielhaften Ausführungsform sind die p-Kompensationsgebiete 6 als vertikal ausgerichtete Säulen gebildet. Alternativ werden die p-Kompensationsgebiete 6 als im Wesentlichen vertikal ausgerichtete streifenartige Parallelepipede, Rechtecke oder Ellipsoide gebildet.
  • Je nach Fertigung der pn-Kompensationsstruktur 1, 6 kann die Dotierungskonzentration in den Driftabschnitten 1 und/oder in den Kompensationsgebieten 6 variieren.
  • Die Kompensationsgebiete 6 des aktiven Bereichs 110 stehen über die Bodygebiete 5, 5’ in ohmschem Kontakt mit der Sourcemetallisierung 10.
  • Dies wird bezugnehmend auf 2, die einen vergrößerten Oberteil des in 1 dargestellten Halbleiterbauteils 100 zeigt, genauer erläutert. Der in 2 gezeigte Teil entspricht typischerweise einem Oberteil einer einer Vielzahl von Elementarzellen 111 im aktiven Bereich 110 des Halbleiterbauteils 100.
  • Bei der beispielhaften Ausführungsform sind ein p+-Bodykontaktgebiet 5c und zwei n+-Sourcegebiete 15 in einem p-Bodygebiet 5 gebildet. Weiterhin erstreckt sich ein optionales p+-Kontaktgebiet 6c zwischen dem Bodykontaktgebiet 5c und dem Kompensationsgebiet 6.
  • Das (Die) Bodykontaktgebiet(e) 5c und das (die) Kontaktgebiet(e) 6c sind aus Gründen der Übersichtlichkeit in 1 und in den nachfolgenden Figuren nicht gezeigt.
  • Ein Abschnitt 13a des dielektrischen Gebiets 13 ist zwischen der ersten Oberfläche 101 und jeder der Gateelektroden 12 vorgesehen und erstreckt sich in einer horizontalen Richtung vom Driftabschnitt 1 entlang des Bodygebiets 5 wenigstens zum Sourcegebiet 15, sodass durch den Feldeffekt in einem Kanalgebiet des Bodygebiets 5 entlang des (der) ein dielektrisches Gategebiet bildenden Abschnitts (Abschnitte) 13a ein Inversionskanal, der hier auch als MOS-Kanal bezeichnet wird, gebildet werden kann. Dementsprechend kann das Halbleiterbauteil 100 als MOSFET eingesetzt werden.
  • Der verbleibende Abschnitt des dielektrischen Gebiets 13 bildet jeweils ein Zwischenschichtdielektrikum zwischen der Sourcemetallisierung 10 und der Gateelektrode 12 und der ersten Oberfläche 101.
  • Bei der beispielhaften Ausführungsform wird die Sourcemetallisierung 10 über einen durch das Zwischenschichtdielektrikum 13 in den Halbleiterkörper 40 geformten seichten Trenchkontakt mit den Sourcegebieten 15 und dem Bodykontaktgebiet 5c in elektrische Verbindung gebracht. Bei anderen Ausführungsformen steht die Sourcemetallisierung 10 mit dem Sourcegebiet 15 und dem Bodykontaktgebiet 5c im Wesentlichen an der ersten Oberfläche 101 in elektrischer Verbindung.
  • Entsprechend einer anderen Ausführungsform werden Gateelektrode(n) 12 und Gatedielektrikum (Gatedielektrika) 13a in einem entsprechenden Trench gebildet, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 40 erstreckt. Bei dieser Ausführungsform grenzen Bodygebiet 5 und Sourcegebiete 15 an einen Oberteil des jeweiligen Trenches an, während die Driftabschnitte 1 an einen Unterteil des jeweiligen Trenches angrenzen. Bei dieser Ausführungsform erstrecken sich die Driftabschnitte 1 möglicherweise nicht bis zur ersten Oberfläche 101 im aktiven Bereich 110. Unter erneuter Bezugnahme auf 1 werden weitere Ausführungsformen erläutert.
  • Entsprechend einer Ausführungsform werden die Dotierungskonzentrationen der p-Kompensationsgebiete 6 und der Driftabschnitte 1 so gewählt, dass ihre Ladungen im Aus-Zustand gegenseitig verarmt werden können, und dass im Ein-Zustand eine ununterbrochene Leitungsbahn niedriger Impedanz von der Sourcemetallisierung 10 zur Drainmetallisierung 11 gebildet wird.
  • Der aktive Bereich 110 kann durch das Vorhandensein von Sourcegebieten 15 und isolierten Gateelektroden 12, die zum Bilden und/oder Ändern eines Kanalgebiets neben dem Bodygebiet 5 konfiguriert sind, definiert werden. Der aktive Bereich 110 kann auch durch das Vorhandensein von aktiven Zellen, typischerweise MOSFET-Zellen, zum Führen eines Laststroms zwischen der Sourcemetallisierung 10 und der Drainmetallisierung 11 definiert werden.
  • Wie in 1 gezeigt, deckt das Zwischenschichtdielektrikum 13 typischerweise auch den Halbleiterkörper 40 im Randbereich 120 ab. Das Zwischenschichtdielektrikum 13 kann sich im Wesentlichen bis zum Rand 41 erstrecken.
  • Entsprechend einer Ausführungsform schließt der Halbleiterkörper 40 im Randbereich 120 weiterhin ein mit den Driftabschnitten 1 in ohmschem Kontakt stehendes niedrigdotiertes Halbleitergebiet 2 ein.
  • Das niedrigdotierte Halbleitergebiet 2 kann leicht p-dotiert oder es kann ein leicht n-dotiertes Halbleitergebiet sein. Durch den Gebrauch eines niedrigdotierten Halbleitergebiets 2 im Randbereich 120 werden Schaltverluste typischerweise reduziert.
  • Typischerweise weist das niedrigdotierte Halbleitergebiet 2 eine maximale Dotierungskonzentration von weniger als ungefähr 1015 cm–3 oder sogar weniger als ungefähr 1014 cm–3 auf. Noch typischer ist das niedrigdotierte Halbleitergebiet 2 ein intrinsisches Halbleitergebiet. Typischerweise beträgt die Dotierungskonzentration der ersten und zweiten Säulengebiete wenigstens ungefähr das Zehnfache der maximalen Dotierungskonzentration des niedrigdotierten Halbleitergebiets 2.
  • Wenn nicht spezifiziert, kann sich der Begriff Dotierungskonzentration eines Halbleitergebiets oder einer Halbleiterschicht bei Verwendung zum Vergleich mit einer Dotierungskonzentration eines anderen Halbleitergebiets oder Halbleiters auch auf eine maximale Konzentration und/oder eine mittlere oder durchschnittliche Konzentration von Dotierstoffen des jeweiligen Halbleitergebiets oder der jeweiligen Halbleiterschicht beziehen. Die Dotierungskonzentration kann innerhalb des Halbleitergebiets oder der Halbleiterschicht variieren.
  • Die Dotierungskonzentration des niedrigdotierten Halbleitergebiets 2 ist typischerweise um wenigstens einen Faktor von Fünf, typischer um wenigstens einen Faktor von ungefähr Zehn, noch typischer um einen Faktor von wenigstens ungefähr 20, und sogar noch typischer um einen Faktor von wenigstens ungefähr 50, zum Beispiel um einen Faktor von ungefähr 100 niedriger als die Dotierungskonzentration der Driftabschnitte 1 (und der Kompensationsgebiete 6).
  • Außerdem hängt die Dotierungskonzentration des niedrigdotierten Halbleitergebiets 2 typischerweise von der Spannungsklasse des Halbleiterbauteils ab. Zum Beispiel kann die maximale Dotierungskonzentration von Donatoren eines niedrigdotierten n–-Halbleitergebiets 2 im Bereich von ungefähr 2·1013cm–3 bis ungefähr 2·1014cm–3 für ein Halbleiterbauteil 100 mit einer Nennsperrspannung von 600 V liegen.
  • Die maximale Dotierungskonzentration (von Donatoren) des niedrigdotierten Halbleitergebiets 2 kann im Wesentlichen der durchschnittlichen Dotierungskonzentration (von Donatoren) des niedrigdotierten Halbleitergebiets 2 entsprechen und ist typischerweise niedriger als ungefähr 1015cm–3, noch typischer niedriger als ungefähr 5·1014cm–3 oder sogar niedriger als ungefähr 1014cm–3, d. h. das niedrigdotierte Halbleitergebiet 2 kann ein im Wesentlichen intrinsisches Halbleitergebiet mit einer Dotierungskonzentration in einem Bereich von ungefähr 1013cm–3 bis ungefähr 1014cm–3 sein.
  • Außerdem wird das niedrigdotierte Halbleitergebiet 2 typischerweise nur im Randbereich 120 vorgesehen und kann sich zur ersten Oberfläche 101 im Randbereich 120 erstrecken.
  • Bei der beispielhaften Ausführungsform grenzen die p-Säulengebiete 6 (Kompensationsgebiete) des Randbereichs 120 an ein p-Verbindungsgebiet 17 an, das über ein äußerstes der Bodygebiete 5’ mit der Sourcemetallisierung 10 in ohmschem Kontakt steht.
  • Das Verbindungsgebiet 17 ist typischerweise ein verarmbares Halbleitergebiet, d. h. ein Halbleitergebiet, das im Wesentlichen bereits verarmt ist, wenn in einem Aus-Zustand eine Sperrspannung zwischen der Drainmetallisierung 11 und der Sourcemetallisierung 10 anliegt, wodurch die zwischen angrenzenden n-Säulengebieten und p-Säulengebieten 6 gebildeten pn-Übergänge einer Sperrvorspannung ausgesetzt werden, die niedriger ist als die Nenndurchbruchspannung des Halbleiterbauteils 100. Aufgrund des Gebrauchs eines verarmbaren Verbindungsgebiets 17 oder wenigstens eines teilweise verarmbaren Verbindungsgebiets 17 unterscheidet sich ein Großteil des Potenzials des Randbereichs 120 neben der ersten Oberflächen-Source 101 vom Sourcepotenzial bei höherer Sperrspannung. So kann eine Verminderung der Durchbruchspannung vermieden werden. Die Dotierungskonzentration des Verbindungsgebiets 17 wird typischerweise so gewählt, dass das Verbindungsgebiet 17 nur oberhalb ausreichend hoher angelegter Sperrspannung im Wesentlichen verarmt ist, z. B. wenn wenigstens ungefähr ein Fünftel oder die Hälfte der Nenndurchbruchspannung zwischen der Sourcemetallisierung 10 und der Drainmetallisierung 11 angelegt ist.
  • Bei der in 1 dargestellten beispielhaften Ausführungsform erstrecken sich die ersten und zweiten Säulengebiete 1, 6 des Randbereichs 120 im Wesentlichen bis zur selben Tiefe wie die ersten und zweiten Säulengebiete 1, 6 im aktiven Bereich 110.
  • Entsprechend einer Ausführungsform bildet ein äußerstes der p-Säulengebiete 6 des Randbereichs 120, d. h. die dem Rand 41 am nächsten gelegenen p-Säulengebiete 6 des Randbereichs 120, eine Grenzfläche (engl. interface) 46 zum niedrigdotierten Halbleitergebiet 2 an einer horizontalen Position x0, wo eine Spannung an der ersten Oberfläche 101 wenigstens ungefähr ein Fünftel der Nenndurchbruchspannung beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung 10 und der Drainmetallisierung 11 angelegt ist.
  • Die Grenzfläche 46 kann als ein pn-Übergang zwischen dem äußersten p-Säulengebiet 6 und einem niedrigdotierten n-Halbleitergebiet 2 oder zwischen einem äußersten n-Säulengebiet 1 und einem niedrigdotierten p-Halbleitergebiet 2 gebildet werden.
  • Alternativ kann die Grenzfläche 46 als ein Übergang zwischen einem äußersten Säulengebiet 1, 6 und einem niedriger dotierten niedrigdotierten Halbleitergebiet 2 desselben Leitfähigkeitstyps gebildet werden.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „Übergang“ die Grenzfläche zwischen angrenzenden Halbleitergebieten bezeichnen, d. h. Halbleitergebiete in direkter mechanischer Berührung oder angrenzende Halbleiterabschnitte desselben Leitfähigkeitstyps, jedoch mit erheblich abweichenden Dotierungskonzentrationen.
  • Im Zusammenhang der vorliegenden Beschreibung soll der Begriff „pn-Übergang“, wie hier verwendet, die Grenzfläche zwischen angrenzenden Halbleitergebieten oder Halbleiterabschnitten unterschiedlichen Leitfähigkeitstyps bezeichnen.
  • Typischerweise wird die Grenzfläche 46 an einer horizontalen Position x0 gebildet, wo die Spannung an der ersten Oberfläche 101 wenigstens ungefähr ein Drittel, noch typischer wenigstens ungefähr eine Hälfte der Nenndurchbruchspannung beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung 10 und der Drainmetallisierung 11 angelegt ist.
  • Numerische Simulation zeigt, dass die Schaltverluste des Halbleiterbauteils 100 des Randbereichs 120 reduziert werden können um bis zu ungefähr einem Faktor von 10 verglichen mit einer ähnlichen Struktur, aber ohne abwechselnde n- und p-Säulengebiete 1, 6 im Randbereich, oder mit abwechselnden n- und p-Säulengebieten 1, 6 im Randbereich, die sich näher zum Rand und zu Halbleitergebieten am Rand erstrecken, die im Wesentlichen auf Drainpotenzial liegen, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung 10 und der Drainmetallisierung 11 angelegt ist, ohne die Durchbruchspannung wesentlich zu reduzieren. Dies liegt daran, dass das niedrigdotierte Halbleitergebiet 2 (intrinsisches Halbleitergebiet 2) in einem Gebiet des Randbereichs 120 liegt, wo das elektrische Feld während des Sperrmodus (Sperrvorspannung) ausreichend niedrig ist, sodass die Symmetriebrechung der Halbleiterstruktur, die durch den Übergang von der Kompensationsstruktur 1, 6 jeweils zum niedrigdotierten Halbleitergebiet 2 und zum Rand 41 verursacht ist, nicht oder fast nicht zu einer Verminderung der Nenndurchbruchspannung führt.
  • Es wurde festgestellt, dass ein Chipdesign mit einer horizontalen Distanz d1 zwischen dem Rand 41 und der Grenzfläche 46 dividiert durch eine horizontale Distanz d3 zwischen der Sourcemetallisierung 10 und der Grenzfläche 46 in einem Bereich von ungefähr 0,1 bis ungefähr 0,9, typischer in einem Bereich von ungefähr 0,2 bis ungefähr 0,5 liegend zu besonders niedrigen Schaltverlusten bei einer gegebenen Nenndurchbruchspannung führt.
  • Wie in 1 gezeigt, schließt der Randbereich 120 typischerweise einen inneren Abschnitt 120a mit abwechselnden n- und p-Säulengebieten 1, 6 und einen äußeren Abschnitt 120b ohne Säulengebiete 1, 6 ein.
  • Bei der beispielhaften Ausführungsform ist ein mit der Drainmetallisierung 11 in ohmschem Kontakt stehendes und ein Potenzialausgleichgebiet bildendes hochdotiertes Feldstoppgebiet 8 im Randbereich 120 (äußerer Abschnitt 120b) und zwischen dem niedrigdotierten Halbleitergebiet 2 und dem Rand 41 angeordnet. Das Feldstoppgebiet 8 kann sich auch bis zur ersten Oberfläche 101 und/oder bis zum Draingebiet 4 erstrecken. Im Falle von Ausführungsformen, bei denen das Feldstoppgebiet 8 vom gleichen Leitfähigkeitstyp ist wie das niedrigdotierte Halbleitergebiet 2 (n-Typ bei der in 1 gezeigten beispielhaften Ausführungsform) kann das Feldstoppgebiet 8 auch durch einen unteren Abschnitt des niedrigdotierten Halbleitergebiets 2 vom Feldstoppgebiet 3 entfernt werden.
  • Wie in 1 gezeigt, erstreckt sich das Verbindungsgebiet 17 typischerweise bis nahe an das Feldstoppgebiet 8.
  • Wegen des Feldstoppgebiets 8 dehnt sich das elektrische Feld im Aus-Zustand nicht, oder wenigstens nahezu nicht, bis zum Rand 41 aus. Folglich ist ein niedriger Leckstrom sichergestellt, da Kristalldefekte, die durch Sägen verursacht sein können, vom hochdotierten Feldstoppgebiet 8 abgeschirmt werden.
  • Es wurde außerdem festgestellt, dass ein Chipdesign mit einer horizontalen Distanz d2 zwischen der Grenzfläche 46 und dem Potenzialausgleichgebiet 8 dividiert durch eine vertikale Distanz d4 zwischen der ersten Oberfläche 101 und dem Draingebiet 4 in einem Bereich von ungefähr 0,5 bis ungefähr 3, typischer von ungefähr 0,8 bis ungefähr 1,5 liegend zu besonders niedrigen Schaltverlusten bei einer gegebenen Nenndurchbruchspannung führt.
  • Das Potenzialausgleichgebiet kann auch durch eine auf der ersten Oberfläche 101 angeordnete, vom Halbleiterkörper 40 durch das dielektrische Gebiet 13 getrennte und in ohmschem Kontakt mit der Drainmetallisierung 11 und dem Draingebiet 4 stehende Feldplatte 11a gebildet werden und/oder eine solche einschließen. Die Feldplatte 11a kann über das Feldstoppgebiet 8 und einen leitfähigen Stecker (in 1 nicht gezeigt), z. B. einen Polysiliziumstecker, erstreckend durch das dielektrische Gebiet 13, mit der Drainmetallisierung 11 in ohmschem Kontakt stehen.
  • Typischerweise schließt der Halbleiterkörper 40 des Halbleiterbauteils 100 im Randbereich 120 weiterhin ein verarmbares n-Halbleitergebiet 18 (zweites verarmbares Halbleitergebiet) ein, das zwischen dem Verbindungsgebiet 17 (erstes verarmbares Halbleitergebiet) und der ersten Oberfläche 101 angeordnet ist und einen pn-Übergang mit dem Verbindungsgebiet 17 bildet. Das zweite verarmbare Halbleitergebiet 18 weist typischerweise eine höhere maximale Dotierungskonzentration auf, als die maximale Dotierungskonzentration des niedrigdotierten Halbleitergebiets 2. Typischerweise ist eine vertikal integrierte Dotierungskonzentration des zweiten verarmbaren Halbleitergebiets 18 gleich einer oder niedriger als eine vertikal integrierte Dotierungskonzentration des Verbindungsgebiets 17. Das zweite verarmbare Halbleitergebiet 18 stabilisiert typischerweise die Randabschlussstruktur gegen Oberflächenladungen auf der ersten Oberfläche 101 und reduziert die Injektion von Löchern in das dielektrische Gebiet 13.
  • Die Dotierungskonzentration des zweiten verarmbaren Halbleitergebiets 18 kann konstant sein oder kontinuierlich oder in diskreten Schritten mit abnehmender Entfernung jeweils vom Rand 41 und dem Feldstoppgebiet 8 abnehmen. Die vertikale Ausdehnung des zweiten verarmbaren Halbleitergebiets 18 kann konstant sein oder kontinuierlich oder in diskreten Schritten mit abnehmender Entfernung jeweils vom Rand 41 und dem Feldstoppgebiet 8 zunehmen.
  • Ähnlich kann die Dotierungskonzentration des Verbindungsgebiets 17 konstant sein oder kontinuierlich oder in diskreten Schritten mit abnehmender Entfernung jeweils vom Rand 41 und dem Feldstoppgebiet 8 abnehmen. Die vertikale Ausdehnung des Verbindungsgebiets 17 kann konstant sein oder kontinuierlich oder in diskreten Schritten mit abnehmender Entfernung jeweils vom Rand 41 und dem Feldstoppgebiet 8 abnehmen.
  • Bei der in 1 gezeigten beispielhaften Ausführungsform schließt das Halbleiterbauteil 100 weiterhin eine mit den Gateelektroden 12 und einer Gatemetallisierung (in 1 nicht gezeigt) in ohmschem Kontakt stehende Feldplatte 12a ein. Folglich kann die elektrische Feldverteilung im Aus-Zustand (Sperrvorspannung) weiter geglättet und/oder die Empfindlichkeit des Halbleiterbauteils 100 in Bezug auf mobile Ladungen im dielektrischen Gebiet 13 weiter reduziert werden.
  • Die Feldplatte 12a ist typischerweise zwischen der Feldplatte 11a und der Sourcemetallisierung 10 angeordnet.
  • Die Feldplatte 11a und/oder die Feldplatte 12a können stufenförmig ausgeführt sein, d. h. die vertikale (minimale) Distanz der Feldplatte 11a und/oder 12a von der ersten Oberfläche 101 kann sich stufenweise in horizontaler Richtung x wesentlich ändern. Bei anderen Ausführungsformen ist nur eine oder sogar keine der Feldplatten 11a, 12a auf der ersten Oberfläche 101 vorgesehen.
  • Typischerweise sind die Feldplatte 11a, die Feldplatte 12a, das Feldstoppgebiet 8 und das niedrigdotierte Halbleitergebiet 2 im Wesentlichen ringförmig, zum Beispiel bei Draufsicht kranzförmig. Bei diesen Ausführungsformen bilden die Feldplatte 11a und die Feldplatte 12a jeweils einen Drainring 11a und einen Gatering 12a.
  • 3 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 200. Das Halbleiterbauteil 200 ist dem oben im Hinblick auf die 1 und 2 erläuterten Halbleiterbauteil 100 ähnlich. Der Halbleiterkörper 40 des Halbleiterbauteils 200 erstreckt sich auch zwischen einer ersten horizontalen Oberfläche 101 und einer zweiten Oberfläche 102. In einer horizontalen Richtung ist der Halbleiterkörper 40 des Halbleiterbauteils 200 auch durch einen Rand 41 begrenzt, der sich zwischen der ersten und der zweiten Oberfläche 101, 102 erstreckt. Ein hochdotiertes n-Draingebiet 8 ist bei der zweiten Oberfläche 102 sowohl in einem aktiven Bereich 110 als auch in einem zwischen dem aktiven Bereich und dem Rand 41 vorgesehenen Randbereich 120 angeordnet. Das Draingebiet 8 erstreckt sich typischerweise bis zum Rand 41. Eine Sourcemetallisierung 10 ist auf der ersten Oberfläche 101 vorgesehen, und eine Drainmetallisierung 11 ist auf der zweiten Oberfläche 102 und dem Draingebiet 8 vorgesehen, und steht in ohmschem Kontakt mit dem Draingebiet 8.
  • Bei der beispielhaften Ausführungsform sind ein niedrigdotiertes Halbleitergebiet 2, bei dem es sich typischerweise um ein intrinsisches Halbleitergebiet handelt, und zwei mit der Drainmetallisierung 11 in ohmschem Kontakt stehende Potenzialausgleichgebiete 8, 11a im Randbereich 120 und neben der ersten Oberfläche 101 angeordnet. Das Potenzialausgleichgebiet 11a wird auf der ersten Oberfläche als eine Feldplatte 11a gebildet, und das Potenzialausgleichgebiet 8 wird im Halbleiterkörper 40 als ein n-Feldstoppgebiet 8 gebildet, das an das niedrigdotierte Halbleitergebiet 2 angrenzt und eine höhere Dotierungskonzentration aufweist als das niedrigdotierte Halbleitergebiet 2.
  • Bei anderen Ausführungsformen kann nur eines der Potenzialausgleichgebiete 8, 11a verwendet werden.
  • Bei der beispielhaften Ausführungsform erstrecken sich das niedrigdotierte Halbleitergebiet 2 und das Feldstoppgebiet 8 bis zur ersten Oberfläche 101.
  • Eine Vielzahl von ersten n-Säulengebieten 1, die sich mit zweiten p-Säulengebieten 6, 6’ abwechseln, ist im aktiven Bereich 110 und in einem angrenzenden Abschnitt des Randbereichs 120 zwischen dem niedrigdotierten Halbleitergebiet 2 und dem aktiven Bereich 110 angeordnet. Die ersten Säulengebiete 1 stehen über ein n-Feldstoppgebiet 3 in ohmschem Kontakt mit dem Draingebiet 8. Die zweiten Säulengebiete 6, 6’ des Randbereichs 120 stehen in ohmschem Kontakt mit der Sourcemetallisierung 10 über ein verarmbares p-Halbleitergebiet 17 und ein höher-p-dotiertes äußerstes Bodygebiet 5’ neben einer äußersten einer Vielzahl von Gateelektroden 13 des aktiven Bereichs, die auf der ersten Oberfläche vom (von den) angrenzenden Bodygebiet(en) und dem angrenzenden entsprechenden ersten Säulengebiet 1 durch ein dielektrisches Gebiet 13 getrennt angeordnet sind.
  • Das Feldstoppgebiet 8 kann sich produktionsbedingt vertikal tiefer in das Feldstoppgebiet 3 erstrecken. Zum Beispiel kann das Feldstoppgebiet 3 als eine n-dotierte Epitaxialschicht 3 auf einem hoch-n-dotierten Substrat 4 gebildet werden. Danach kann eine im Wesentlichen intrinsische Schicht 2 epitaxial auf der Epitaxialschicht 3 abgelagert werden. Danach können Donatoren und Akzeptor unter Gebrauch von Masken implantiert werden, sodass mehr Donatoren in eine Zone für das Feldstoppgebiet 8 implantiert werden als in Zonen für die ersten Säulengebiete 1, die nach einer nachfolgenden thermischen Behandlung gebildet werden. Aufgrund der höheren Dotierung der Zone für das Feldstoppgebiet 8 im Vergleich zu den Zonen für die ersten Säulengebiete 1 können sich Donatoren der Zone für das Feldstoppgebiet während der thermischen Behandlung tiefer in die typischerweise niedriger dotierte Epitaxialschicht 3 verbreiten.
  • Bei der in 3 gezeigten beispielhaften Ausführungsform bildet ein äußerstes der zweiten Säulengebiete 6’ eine Grenzfläche 46 zum niedrigdotierten Halbleitergebiet 2, wobei eine horizontale Distanz d2, d2’ zwischen der Grenzfläche 46 und dem Potenzialausgleichgebiet 8, 11a dividiert durch eine vertikale Distanz d4 zwischen der ersten Oberfläche 101 und dem Draingebiet 5 in einem Bereich von ungefähr 0,5 bis ungefähr 3, typischer von ungefähr 0,8 bis ungefähr 1,5 liegt. Wie oben im Hinblick auf 1 erläutert, führt ein derartiges Chipdesign zu besonders niedrigen Schaltverlusten bei einer gegebenen Nenndurchbruchspannung.
  • Im Falle von Ausführungsformen, bei denen eine Feldplatte 11a und ein Feldstoppgebiet 8 als Potenzialausgleichgebiete 8, 11a verwendet werden, ist die horizontale Distanz d2’ zwischen der Grenzfläche 46 und der Feldplatte 11a typischerweise kleiner als die horizontale Distanz d2 zwischen der Grenzfläche 46 und dem Feldstoppgebiet 8.
  • Bei der beispielhaften Ausführungsform bildet ein äußerster Abschnitt der Sourcemetallisierung 10 eine gestufte Sourcefeldplatte. Die Grenzfläche 46 ist zwischen der Sourcefeldplatte und der Drainfeldplatte 11a angeordnet.
  • Sowohl die maximale horizontale Distanz d3 zwischen der Sourcemetallisierung 10 und der Grenzfläche 46 als auch die minimale horizontale Distanz d3’ zwischen der Sourcemetallisierung 10 und der Grenzfläche 46 können in einem Bereich von ungefähr 0,1 bis ungefähr 0,9, typischer in einem Bereich von ungefähr 0,2 bis ungefähr 0,5 liegen.
  • Weiterhin kann eine horizontale Distanz d1 zwischen dem Rand 41 und der Grenzfläche 46 dividiert durch eine der horizontalen Distanzen d3, d3’ zwischen der Sourcemetallisierung 10 und der Grenzfläche 46 in einem Bereich von ungefähr 0,1 bis ungefähr 0,9, typischer in einem Bereich von ungefähr 0,2 bis ungefähr 0,5 liegen.
  • 4 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 201. Das Halbleiterbauteil 201 ist dem oben im Hinblick auf 3 erläuterten Halbleiterbauteil 200 ähnlich. Beim Halbleiterkörper 40 ist jedoch nur eine Feldplatte 11a neben der ersten Oberfläche 101 im Randbereich 120 des Halbleiterbauteils 201 als Potenzialausgleichgebiet vorgesehen.
  • Außerdem kann eine Polysiliziumschicht 11b in ohmschem Kontakt mit der Feldplatte 11a und eingebettet im dielektrischen Gebiet 13 neben dem Rand 41 und zwischen der Feldplatte 11a und der ersten Oberfläche 101 vorgesehen sein.
  • Bei der beispielhaften Ausführungsform kann eine Gatefeldplatte 12a wie oben im Hinblick auf 2 erläutert auf der ersten Oberfläche 101 im Randbereich 120 angeordnet und über eine weitere im dielektrischen Gebiet 13 eingebettete Polysiliziumschicht 12b mit einer nicht gezeigten Gatemetallisierung in Kontakt gebracht sein.
  • Außerdem ist ein Polysiliziumsourcekontakt 10a zwischen der Sourcemetallisierung 10 und dem äußersten Bodygebiet 5’ in 4 gezeigt.
  • 5 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 202. Das Halbleiterbauteil 202 ist dem oben im Hinblick auf 4 erläuterten Halbleiterbauteil 201 ähnlich.
  • Bei der beispielhaften Ausführungsform ist die Dotierungskonzentration des äußersten zweiten Säulengebiets 6’ beispielsweise im Bereich von ungefähr 50 % bis ungefähr 80 % niedriger als die Dotierungskonzentration des zweiten Säulengebiets 6 im aktiven Bereich 120 und der anderen zweiten Säulengebiete 6 des Randbereichs 120. So wird der Übergang zwischen der Kompensationsstruktur 1, 6 und dem niedrigdotierten Halbleitergebiet 2 geglättet, d. h. die elektrische Feldverteilung im Sperrmodus führt zu noch niedrigeren Schaltverlusten während des Bauteilbetriebs.
  • Außerdem kann ein verarmbares n-Halbleitergebiet 18, wie oben im Hinblick auf 1 erläutert, im Randbereich 120 des Halbleiterbauteils 202 angeordnet werden.
  • 6 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 203. Das Halbleiterbauteil 203 ist dem oben im Hinblick auf 4 erläuterten Halbleiterbauteil 201 ähnlich.
  • Die vertikale Ausdehnung der äußersten ersten Säulengebiete 1’ und der äußersten zweiten Säulengebiete 6’ ist jedoch geringer als die vertikale Ausdehnung der ersten und zweiten Säulengebiete 1, 6 im aktiven Bereich 110. Ferner weisen das an das äußerste erste Säulengebiet 1’ angrenzende zweite Säulengebiet 6’ (zweites von rechts) und das an die zweiten Säulengebiete 6’’ angrenzende erste Säulengebiet 1’’ (zweites von rechts) eine vertikale Ausdehnung dazwischen auf. Dementsprechend wird auch der Übergang zwischen der Kompensationsstruktur 1, 6 und dem niedrigdotierten Halbleitergebiet 2 geglättet. Die vertikale Ausdehnung der Säulengebiete 1, 6 des Randbereichs 120 kann auch zum Rand 41 in einem oder mehreren Schritten reduziert werden.
  • 7 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 204. Das Halbleiterbauteil 204 ist dem oben im Hinblick auf 5 erläuterten Halbleiterbauteil 202 ähnlich. Das äußerste Bodygebiet 5’ weist jedoch einen Abschnitt auf, der sich weiter zum Rand 41 hin erstreckt und eine oder mehrere der inneren zweiten Säulengebiete 6 des Randbereichs 120 verbindet, die damit über nicht verarmbare Halbleitergebiete an die Sourcemetallisierung angeschlossen sind.
  • 8 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 205. Das Halbleiterbauteil 205 ist dem oben im Hinblick auf 7 erläuterten Halbleiterbauteil 204 ähnlich. Die verarmbaren Halbleitergebiete 17, 18 erstrecken sich jedoch bis zum Rand 41.
  • Außerdem ist das äußerste zweite Säulengebiet 6’ niedriger dotiert, wie oben im Hinblick auf 5 erläutert.
  • Noch weitergehend ist ein Feldstoppgebiet 8, wie oben im Hinblick auf die 1 und 3 erläutert, am Rand 41 vorgesehen.
  • 9 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 eines Ladungskompensation-Halbleiterbauteils 206. Das Halbleiterbauteil 206 ist dem oben im Hinblick auf 4 erläuterten Halbleiterbauteil 202 ähnlich. Jedoch weisen wenigstens ein äußerstes erstes Säulengebiet 1’ und ein an das äußerste erste Säulengebiet 1’ angrenzendes zweites Säulengebiet 6’’ eine höhere Dotierungskonzentration auf als ein entsprechendes erstes und zweites Säulengebiet 1, 6 näher am aktiven Bereich 110 und im aktiven Bereich 110, respektive. Dementsprechend wird auch der Übergang zwischen der Kompensationsstruktur 1, 6 und dem niedrigdotierten Halbleitergebiet 2 geglättet.
  • 10 zeigt eine Draufsicht des oben im Hinblick auf 3 erläuterten Halbleiterbauteils 200. 10 kann auch einem horizontalen Querschnitt durch den Halbleiterkörper 40 des Halbleiterbauteils 200 entsprechen.
  • Bei der beispielhaften Ausführungsform hat der Halbleiterkörper 40, jeweils in horizontalen Querschnitten und von oben gesehen, eine rechteckige Form, während die Grenze 45 zwischen dem aktiven Bereich 110 und dem inneren Abschnitt 120a des aktiven Bereichs 120 im Wesentlichen oktagonal (typischerweise eine geschlossene Kette von acht überschneidungsfreien geradlinigen Segmenten oder Seiten) ist. Der aktive Bereich 110 ist jedoch in horizontalen Querschnitten und von oben gesehen typischerweise nicht als ein Achteck geformt. Dies kann auf das Vorhandensein eines Gatepads 12’ zurückzuführen sein, das von oben gesehen typischerweise wenigstens teilweise umschlossen ist. Aus Gründen der Übersichtlichkeit sind die abwechselnden ersten Säulengebiete 1 und zweiten Säulengebiete 6, die sich in der x-Richtung erstrecken können, in 10 nicht gezeigt. Die Dotierungskonzentrationen der ersten und zweiten Säulengebiete 1, 6 unter dem Gatepad 12’ können dieselben wie im aktiven Bereich 110 sein.
  • Die ersten und zweiten Säulengebiete 1, 6 können im Wesentlichen als Bänder und längliche parallele Rechtecke jeweils mit einem großen Seitenverhältnis von mehr als 10 oder sogar mehr als ungefähr 100 geformt sein, die sich von oben gesehen in y-Richtung erstrecken.
  • Während die linke und rechte Grenze 46 zwischen dem inneren Abschnitt 120a und dem äußeren Abschnitt 120b durch den pn-Übergang 46 zwischen dem niedrigdotierten Halbleitergebiet 2 und dem entsprechenden äußersten zweiten Säulengebiet 6 (6’ in 3) gebildet werden können, werden die Grenzen 46’ zwischen dem inneren Abschnitt 120a und dem äußeren Abschnitt 120b typischerweise zwischen dem niedrigdotierten Halbleitergebiet 2 und den abwechselnden ersten und zweiten Säulengebieten 1, 6 gebildet. Bei der beispielhaften Ausführungsform ist die Grenze 46, 46’ zwischen dem äußeren Abschnitt 120b und dem inneren Abschnitt 120a von oben gesehen rechteckig.
  • Die ersten und zweiten Säulengebiete 1, 6 können sich mit den inneren ersten und zweiten Säulengebieten 1, 6, die sich über den aktiven Bereich 110 erstrecken, d. h. vom aktiven Bereich 110 in den inneren Abschnitt 120a des Randbereichs 120, zwischen den beiden Grenzen 46’ ausdehnen.
  • Typischerweise ist die Dotierungskonzentration der ersten und zweiten Säulengebiete 1, 6 im inneren Abschnitt 120a des Randbereichs 120 niedriger als die des aktiven Bereichs 110. Wie durch die strichpunktierte Linie in 10 angezeigt, können die Dotierungskonzentrationen der ersten und zweiten Säulengebiete 1, 6 in einem innersten Übergangsgebiet von ungefähr 100 % auf einen niedrigeren Wert von ungefähr 90%, 80 %, 60 %, 50 %, 40 % oder sogar nur ungefähr 20 % gesenkt werden. Dementsprechend können die Abstände zwischen Potenzialausgleichflächen im Sperrmodus über den Halbleiterkörper 40 gleichmäßiger sein.
  • In 11 ist zusätzlich eine typische Anordnung des äußersten Bodygebiets 5’ gezeigt.
  • Das jeweils in Draufsicht und in einem horizontalen Querschnitt in 12 gezeigte Halbleiterbauteil 200’ ist dem oben im Hinblick auf die 3, 10 und 11 erläuterten Halbleiterbauteil 200 ähnlich. Das Gatepad 12’ ist von oben gesehen jedoch nur teilweise vom aktiven Bereich 110 umschlossen. Die Dotierungskonzentrationen der ersten und zweiten Säulengebiete 1, 6 unter dem Gatepad 12’ können niedriger als die im aktiven Bereich 110 sein.
  • Bei einer anderen Ausführungsform ist das Gatepad von oben gesehen im äußeren Abschnitt 120b des Randbereichs 120 gebildet.
  • Das jeweils in Draufsicht bzw. in einem horizontalen Querschnitt in 13 gezeigte Halbleiterbauteil 200’’ ist dem oben im Hinblick auf die 3, 10 und 11 erläuterten Halbleiterbauteil 200 ähnlich. Die vier Eckgebiete des Randbereichs 120 sind jedoch unterschiedlich gestaltet. Jeweils von oben und in einem horizontalen Querschnitt gesehen, hat die Grenze 46, 46’, 46’’ zwischen dem äußeren Abschnitt 120b und dem inneren Abschnitt 120a des Halbleiterbauteils 200’’ eine achteckige Form und weist vier Grenzen 46’’ auf, die einen Winkel von 45° mit jeder der vier vertikalen Seiten 41 des Rands 41 bilden.
  • Bei anderen Ausführungsformen kann die Grenze zwischen dem äußeren Abschnitt 120b und dem inneren Abschnitt 120a des Randbereichs 120 in den Eckgebieten Abschnitte aufweisen, die einen Winkel von 30° oder 60° mit dem Außenrand bilden.
  • Entsprechend einer Ausführungsform eines Ladungskompensation-Halbleiterbauteils schließt das Ladungskompensation-Halbleiterbauteil 200, 200’, 200’’ einen Halbleiterkörper 40 mit einer ersten Oberfläche (101), einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche (102) und einem den Halbleiterkörper 40 in einer horizontalen Richtung im Wesentlichen parallel zur ersten Oberfläche begrenzenden Rand 41 ein. Der Halbleiterkörper 40 hat typischerweise von oben gesehen die Form eines Rechtecks. Ein aktiver Bereich 110 des Halbleiterkörpers 40 hat im Wesentlichen von oben gesehen die Form eines Achtecks. Ein Randbereich 120 ist zwischen dem aktiven Bereich 110 und dem Rand 41 angeordnet. Ein niedrigdotiertes Halbleitergebiet 2 mit einer ersten Konzentration von Dotierstoffen ist in einem äußeren Abschnitt 120b des Randbereichs 120 angeordnet und kann sich bis zum Rand 41 erstrecken. Ein innerer Abschnitt 120a des Randbereichs 120 ist zwischen dem aktiven Bereich 110 und dem äußeren Abschnitt 120b des Randbereichs 120 vorgesehen. Eine Grenze 46, 46’, 46’’ zwischen dem inneren Abschnitt 120a und dem äußeren Abschnitt 120b des Randbereichs 120 verläuft, in einem Eckgebiet des Randbereichs 120 neben zwei angrenzenden vertikalen Seiten des Rands 41, im Wesentlichen parallel zu einer der beiden vertikalen Seiten oder bildet einen Winkel von ungefähr 60°, 45° oder 30° mit dem Rand 41. Beispielsweise kann die Grenze 46, 46’, 46’’ zwischen dem äußeren Abschnitt 120b und dem inneren Abschnitt 120a von oben gesehen eine polygonale Form aufweisen, z. B. eine rechteckige oder achteckige Form. Eine Sourcemetallisierung (10) ist auf der ersten Oberfläche angeordnet, und eine Drainmetallisierung (11) ist der Sourcemetallisierung (10) gegenüberliegend vorgesehen. Bei einem vertikalen Querschnitt, im Wesentlichen orthogonal zur ersten Oberfläche, schließt das Ladungskompensation-Halbleiterbauteil weiterhin eine Vielzahl von sich mit zweiten Säulengebieten 6 im aktiven Bereich 110 abwechselnden ersten Säulengebieten 1 ein. Die ersten Säulengebiete 1 und die zweiten Säulengebiete 6 erstrecken sich in den inneren Abschnitt 120a des Randbereichs 120. Die ersten Säulengebiete 1 weisen eine zweite Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps auf, die höher als die erste Konzentration ist, und stehen mit der Drainmetallisierung (11) in ohmschem Kontakt. Die zweiten Säulengebiete 6 weisen einen zweiten Leitfähigkeitstyp auf und stehen mit der Sourcemetallisierung (10) in ohmschem Kontakt. Die ersten Säulengebiete 1 sind von oben gesehen im Wesentlichen parallel zueinander und zu den zweiten Säulengebieten 6. Die entsprechenden Dotierungskonzentrationen der ersten Säulengebiete 1 und der zweiten Säulengebiete 6 sind im inneren Abschnitt 120a niedriger als im aktiven Bereich 110.
  • Gemäß numerischer Simulation (nicht gezeigt) bietet dieses Layout mehrere Vorteile. In einem Sperrmodus kann hohe elektrische Feldstärke vermieden werden (insbesondere in den Eckgebieten). Die Krümmung des Verarmungsgebiets im Sperrmodus kann feinabgestimmt werden. Daher kann eine besonders hohe Sperrspannung erzielt werden. Außerdem ist das Design gegenüber Layoutvariationen (Fertigungstoleranzen) toleranter.
  • Ladungskompensation-Halbleiterbauteile werden hauptsächlich in einem sogenannten Mehrfachepitaxieprozess hergestellt. In diesem Fall wird zuerst eine n-dotierte Epitaxialschicht, die mehrere µm dick sein kann, auf einem hoch n-dotierten Substrat gezüchtet und allgemein als „Puffer-Epi“ bezeichnet. Zusätzlich zum im Epitaxialschritt eingeführten Dotierungsgrad werden Dotierungsionen in die Puffer-Epi durch eine Fotolackmaske unter Verwendung von Implantation mit den Dotierungsionen an den ersten Ladungsstellen (zum Beispiel Bor für Phosphordotierung) eingeführt. Gegendotierung kann auch mit Implantation zum Einsatz kommen (entweder durch eine Maske oder auf der gesamten Oberfläche). Es ist aber auch möglich, die einzelnen Epitaxialschichten mit der erforderlichen Dotierung zu trennen. Danach wird der gesamte Prozess solange wiederholt, bis eine n-(Mehrfachepitaxial-)Schicht ausreichender Dicke erzeugt und mit Ladungszentren ausgestattet ist. Die Ladungszentren werden gegenseitig aufeinander eingestellt und vertikal aufeinander gestapelt. Diese Zentren werden dann durch thermisches Ausdiffundieren in einer wellenden Vertikalsäule zusammengeführt, um angrenzende p-Ladungskompensationsgebiete (Kompensationsgebiete) und n-Ladungskompensationsgebiete (Driftabschnitte) zu bilden. Ab diesem Punkt kann dann die Herstellung der eigentlichen Bauteile stattfinden.
  • Eine andere konventionelle Technik zur Herstellung von Ladungskompensation-Halbleiterbauteilen besteht in Trenchätzung und Kompensation mit Trenchauffüllung. Das die Spannung absorbierende Volumen wird in einem einzigen Epitaxialschritt (n-dotierte Epi) auf einem hoch n-dotierten Substrat abgelagert, sodass die Dicke der Gesamtdicke der mehrschichtigen Epitaxialstruktur entspricht. Danach wird ein tieferer Trench geätzt, der die Form der p-Säule bestimmt. Dieser Trench wird dann mit kristalldefektfreier p-dotierter Epi aufgefüllt. Die Integration der Dotierung während eines Epi-Prozesses ist jedoch nur mit relativ großen Schwankungen möglich. Besonders bei sehr kleinen Dimensionen überschreiten die entsprechenden Schwankungen schnell das angegebene Prozessfenster, wodurch bedeutende Ertragsverluste entstehen können. Auch eine vertikale Variation des Dotierungsprofils (und damit auch der vertikalen Entwicklung der Stärke des Felds) ist nicht möglich. Daher kann es schwierig sein, verschiedene Robustheitskriterien mit dieser Technik zu erfüllen. Aus diesen Gründen werden die n- und p-Dotierstoffe der Ladungskompensationsstrukturen im Folgenden hauptsächlich durch Implantieren eingeführt.
  • Beide Techniken können zur Fertigung der Ladungskompensation-Halbleiterbauteile, wie oben im Hinblick auf die 1 bis 13 erläutert, verwendet werden. Eine derartige Methode kann das Bereitstellen eines Halbleiterkörpers 40, typischerweise eines Wafers, umfassend eine erste Oberfläche 101, eine der ersten Oberfläche gegenüberliegende zweite Oberfläche 102, ein sich bis zur zweiten Oberfläche 102 erstreckendes Draingebiet 8 eines ersten Leitfähigkeitstyps, einen aktiven Bereich 110 und einen den aktiven Bereich 110 umgebenden Randbereich 120, einschließen. In einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche 101 ist, schließt der Halbleiterkörper 40 ein niedrigdotiertes Halbleitergebiet 2 mit einer ersten Konzentration von Dotierstoffen und angeordnet im Randbereich, eine Vielzahl von ersten Säulengebieten 1, die sich mit zweiten Säulengebieten 6 im aktiven Bereich 110 und im Randbereich 120 abwechseln, ein. Die ersten Säulengebiete 1 weisen eine zweite Konzentration von Dotierstoffen eines ersten Leitfähigkeitstyps auf, die höher als die erste Konzentration ist. Zwischen angrenzenden ersten Säulengebieten 1 und zweiten Säulengebieten 2 wird ein entsprechender pn-Übergang gebildet. Wenigstens eines eines äußersten der ersten Säulengebiete 1 und eines äußersten der zweiten Säulengebiete 6 bildet eine Grenzfläche 46 zum niedrigdotierten Halbleitergebiet. Ein Verbindungsgebiet 17 des zweiten Leitfähigkeitstyps ist im Randbereich 120 vorgesehen und grenzt an wenigstens eine Mehrzahl der zweiten Säulengebiete 6 des Randbereichs 120 an.
  • Die Methode kann weiterhin das Bilden einer Potenzialausgleichstruktur (eines oder mehrerer Potenzialausgleichgebiete) 8, 11a im Randbereich wenigstens neben der ersten Oberfläche, Bilden einer Sourcemetallisierung 10 auf der ersten Oberfläche 101 in ohmschem Kontakt mit den zweiten Säulengebieten 6 des aktiven Bereichs 110 und mit dem Verbindungsgebiet 17, Bilden einer der Sourcemetallisierung 10 gegenüberliegenden Drainmetallisierung 11 in ohmschem Kontakt mit der Potenzialausgleichstruktur 8, 11a und den ersten Säulengebieten 1, sowie Schneiden („cutting“) des Halbleiterkörpers 40 zum Bilden eines sich zwischen der ersten Oberfläche 101 und der zweiten Oberfläche 102 erstreckenden und den aktiven Bereich 120 umgebenden Rands 41 einschließen. Die Methode ist typischerweise so gestaltet, dass eine horizontale Distanz d2, d2’ zwischen der Grenzfläche 46 und der Potenzialausgleichstruktur 8, 11a dividiert durch eine vertikale Distanz d4 zwischen der ersten Oberfläche 101 und dem Draingebiet 4 in einem Bereich von ungefähr 0,5 bis ungefähr 3, typischer von ungefähr 0,8 bis ungefähr 1,5 liegt.
  • Das Bilden der Potenzialausgleichgebietstruktur kann wenigstens eines von Bilden einer Feldplatte 11a auf der ersten Oberfläche 101, Bilden eines unter der ersten Oberfläche gelegenen, an das niedrigdotierte Halbleitergebiet 2 angrenzenden Feldstoppgebiets 8 des ersten Leitfähigkeitstyps mit einer höheren Konzentration an Dotierstoffen als die erste Konzentration, und/oder Bilden eines dotierten Polysiliziumgebiets zwischen der Feldplatte 11a und dem Feldstoppgebiet 8 einschließen.
  • Die ersten und zweiten Säulengebiete 1, 6 können unter Verwendung eines Maskenlayouts, wie in den 14 und 15 gezeigt, gebildet werden. Aus Gründen der Übersichtlichkeit entsprechen die dargestellten Maskenlayouts einem kleinen, in 13 gezeigten Teil 250.
  • Nach Versehen des Halbleiterkörpers (Wafers) 40 mit einer sich zur Hauptfläche erstreckenden niedrigdotierten (z. B. intrinsischen) Halbleiterschicht 2 können ein aktiver Bereich 110 achteckiger Form und ein Randbereich 120 mit einem äußeren Abschnitt 120b und einem inneren Abschnitt 120a zwischen dem aktiven Bereich 110 und dem äußeren Abschnitt 120b angeordnet definiert werden.
  • Danach können Donatorionen durch eine auf der Hauptfläche zum Bilden der ersten Säulengebiete 1 i angeordnete erste Implantationsmaske (erste Maske) 1 i implantiert werden, und Akzeptorionen können durch eine auf der Hauptfläche zum Bilden der zweiten Säulengebiete 6 angeordnete zweite Implantationsmaske (zweite Maske) 6 i implantiert werden. Typischerweise werden mehrere Implantationen unterschiedlicher Ionenenergie vor einer gemeinsamen Behandlung zum Aktivieren der implantierten Donatoren und Akzeptoren verwendet.
  • Wie in den 14 und 15 gezeigt, weist die erste Maske 1 i, 1’i erste Öffnungen 1 i auf, die sich vom aktiven Bereich 110 in der ersten horizontalen Richtung y in den (die) inneren Abschnitt(e) 120a erstrecken, wo sie enden, und die zweite Maske 6i, 6’ i weist zweite Öffnungen 6 i auf, die sich vom aktiven Bereich 110 in y-Richtung in den (die) inneren Abschnitt(e) 120a des Randbereichs 120 erstrecken, wo sie enden. Die erste Maske 1 i, 1’ i und die zweite Maske 6i, 6’ i schließen typischerweise auch entsprechende äußere Öffnungen 1’ i, 6’ i ein, die nur im inneren Abschnitt 120a des Randbereichs 120, aber nicht im aktiven Bereich 110 vorgesehen sind. Eine horizontale Ausdehnung der ersten Öffnungen 1 i und der zweiten Öffnungen 6 i in einer zweiten horizontalen Richtung (x-Richtung) ist verglichen mit dem inneren Abschnitt 120a im aktiven Bereich 110 größer. Ähnlich ist die Ausdehnung in x-Richtung der äußeren Öffnungen 1’ i, 6’ i niedriger als die Ausdehnung in x-Richtung der Öffnungen 1 i, 6 i im aktiven Bereich 110.
  • Dementsprechend sind erste und zweite Säulengebiete 1, 6 mit einer verminderten Dotierungskonzentration im inneren Abschnitt 120a des Randbereichs 120 im Vergleich zum aktiven Bereich 110 und zweite Säulengebiete 1 mit einer verminderten Dotierungskonzentration im inneren Abschnitt 120a des Randbereichs 120 im Vergleich zum aktiven Bereich 110 so gebildet, dass die ersten Säulengebiete 1 und die zweiten Säulengebiete 6 wenigstens stückweise im Wesentlichen parallel zueinander sind, und dass eine Grenze 46’’ zwischen dem inneren Abschnitt 120a und dem äußeren Abschnitt 120b des Randbereichs 120, in einem Eckgebiet, wo zwei vertikale Seiten des Rands 41 wenigstens nahe aneinander sind, im Wesentlichen parallel zu einer der beiden vertikalen Seiten ist oder einen Winkel von ungefähr 45 ° mit den beiden vertikalen Seiten bildet.
  • Obwohl verschiedene Beispielausführungsformen der Erfindung offenbart worden sind, wird der Fachmann erkennen, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige der Vorteile der Erfindung erzielen können, ohne von der Wesensart und dem Umfang der Erfindung abzuweichen. Es wird dem Fachkundigen offensichtlich, dass andere, dieselben Funktionen erfüllende Komponenten angemessen substituiert werden können. Es sollte bedacht werden, dass unter Bezugnahme auf eine bestimmte Figur erläuterte Merkmale mit Merkmalen anderer Figuren kombiniert werden können, auch in solchen Fällen, in denen dies nicht ausdrücklich erwähnt worden ist. Derartige Änderungen des erfindungsgemäßen Konzepts sollen als von den angefügten Ansprüchen abgedeckt gelten.
  • Begriffe zur Kennzeichnung einer relativen räumlichen Beziehung wie „unter“, „unten“, „niedriger“, „über“, „obere“ und ähnliche sollen das beschreibende Erläutern der Position eines Elements bezüglich eines anderen Elements erleichtern. Diese Begriffe sollen unterschiedliche Ausrichtungen des Teils zusätzlich zu anderen als den in den Figuren dargestellten Ausrichtungen umfassen. Außerdem werden auch Begriffe wie „erster“, „zweiter“ und ähnliche zum Beschreiben verschiedener Elemente, Gebiete, Teile usw. verwendet und sind ebenfalls nicht als beschränkend aufzufassen. In der ganzen Beschreibung beziehen sich ähnliche Begriffe auf ähnliche Elemente.
  • Die hier verwendeten Begriffe „aufweisen“, „enthalten“, „einschließlich“, „umfassend“ und ähnliche sind offene Begriffe, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, zusätzliche Elemente und Merkmale aber nicht ausschließen. Artikel wie „ein“, „der“ usw. sollen Plural und Singular einschließen, soweit aus dem Zusammenhang nicht eindeutig anders zu schließen ist.
  • Unter Berücksichtigung des obigen Bereichs von Variationen und Anwendungen wird darauf hingewiesen, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung noch durch die begleitenden Zeichnungen begrenzt ist. Stattdessen ist die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre rechtlichen Äquivalente begrenzt.

Claims (20)

  1. Ladungskompensation-Halbleiterbauteil, umfassend: – eine Nenndurchbruchspannung; – einen Halbleiterkörper (40), umfassend eine erste Oberfläche (101), einen den Halbleiterkörper (40) in einer horizontalen Richtung, die im Wesentlichen parallel zur ersten Oberfläche (101) ist, begrenzenden Rand (41), einen aktiven Bereich (110) und einen zwischen dem aktiven Bereich (110) und dem Rand (41) angeordneten Randbereich (120); – eine Sourcemetallisierung (10), die auf der ersten Oberfläche (101) angeordnet ist; und – eine Drainmetallisierung (11), die gegenüber der Sourcemetallisierung (10) angeordnet ist, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche (101) des Halbleiterkörpers (40) ist, umfasst der Halbleiterkörpers (40) weiter: – ein intrinsisches Halbleitergebiet (2), das im Randbereich (120) angeordnet ist; und – eine Vielzahl von ersten Säulengebieten (1), die sich mit zweiten Säulengebieten (6) im aktiven Bereich (110) und im Randbereich (120) abwechseln, wobei die ersten Säulengebiete (1) eine höhere Dotierungskonzentration aufweisen als das intrinsische Halbleitergebiet (2), wobei die ersten Säulengebiete (1) in ohmschem Kontakt mit der Drainmetallisierung (11) stehen, wobei die zweiten Säulengebiete (6) des aktiven Bereichs (110) über entsprechende Bodygebiete (5, 5’) mit einer höheren Dotierungskonzentration als die zweiten Säulengebiete (6) in ohmschem Kontakt mit der Sourcemetallisierung (10) stehen, wobei zumindest eine Mehrzahl der zweiten Säulengebiete (6) des Randbereichs (120) an ein Verbindungsgebiet (17) desselben Leitfähigkeitstyps wie die zweiten Säulengebiete (6) und mit niedrigerer Dotierungskonzentration als ein angrenzendes äußerstes der Bodygebiete (5, 5’) angrenzen, wobei zwischen jeweils angrenzenden ersten Säulengebieten (1) und zweiten Säulengebieten (6) ein entsprechender pn-Übergang gebildet ist, und wobei ein äußerstes der ersten Säulengebiete (1) und / oder ein äußerstes der zweiten Säulengebiete (6) eine Grenzfläche (46) zum intrinsischen Halbleitergebiet (2) an einer horizontalen Position (x0) bildet, wo eine Spannung an der ersten Oberfläche (101) wenigstens ungefähr ein Fünftel der Nenndurchbruchspannung beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung (10) und der Drainmetallisierung (11) angelegt ist.
  2. Ladungskompensation-Halbleiterbauteil nach Anspruch 1, wobei die Grenzfläche (46) an einer horizontalen Position (x0) gebildet ist, wo die Spannung an der ersten Oberfläche (101) wenigstens ungefähr ein Drittel der Nenndurchbruchspannung beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung (10) und der Drainmetallisierung (11) angelegt ist; und/oder wobei die Grenzfläche (46) an einer horizontalen Position (x0) gebildet ist, wo die Spannung an der ersten Oberfläche (101) niedriger ist als ungefähr vier Fünftel der Nenndurchbruchspannung, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung (10) und der Drainmetallisierung (11) angelegt ist.
  3. Ladungskompensation-Halbleiterbauteil nach Anspruch 1 oder 2, wobei der Randbereich (120) einen äußeren Abschnitt (120b), der weder erste Säulengebiete (1) noch zweite Säulengebiete (6) aufweist, und einen inneren Abschnitt (120a) umfasst, der zwischen dem aktiven Bereich (110) und dem äußeren Abschnitt (120b) angeordnet ist, und wobei eine Grenze zwischen dem inneren Abschnitt (120a) und dem äußeren Abschnitt (120b) des Randbereichs (120) in einem Eckgebiet des Randbereichs (120), das benachbart zu zwei angrenzenden vertikalen Seiten des Rands (41) ist, im Wesentlichen parallel zu einer der beiden vertikalen Seiten ist oder einen Winkel von ungefähr 60°, 45° oder 30° mit dem Rand (41) bildet.
  4. Ladungskompensation-Halbleiterbauteil nach Anspruch 3, wobei die Dotierungskonzentration der ersten Säulengebiete (1) im inneren Abschnitt (120a) des Randbereichs (120) im Vergleich zum aktiven Bereich (110) niedriger ist, und/oder wobei die Dotierungskonzentration der zweiten Säulengebiete (6) im inneren Abschnitt (120a) des Randbereichs (120) im Vergleich zum aktiven Bereich (110) niedriger ist.
  5. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 4, wobei eine horizontale Distanz (d1) zwischen dem Rand (41) und der Grenzfläche (46) dividiert durch eine horizontale Distanz (d3) zwischen der Sourcemetallisierung (10) und der Grenzfläche (46) in einem Bereich von ungefähr 0,1 bis ungefähr 0,9 liegt.
  6. Ladungskompensation-Halbleiterbauteil nach den Ansprüchen 1 bis 5, weiter umfassend: – ein Potenzialausgleichgebiet (8, 11a), das in ohmschem Kontakt mit der Drainmetallisierung (11) steht und neben dem Rand (41) und der ersten Oberfläche (101) angeordnet ist, wobei eine horizontale Distanz zwischen der Grenzfläche (46) und dem Potenzialausgleichgebiet (8) dividiert durch eine horizontale Distanz zwischen der Sourcemetallisierung (10) und der Grenzfläche (46) in einem Bereich von ungefähr 0,2 bis ungefähr 5 liegt; und / oder – ein Draingebiet (4), das an die Drainmetallisierung (11) an einer zweiten Oberfläche des Halbleiterkörpers (40) angrenzt, in ohmschem Kontakt mit den ersten Säulengebieten (1) steht und eine höhere Dotierung aufweist als die ersten Säulengebiete (1), und ein Potenzialausgleichgebiet (8), das mit der Drainmetallisierung (11) in ohmschem Kontakt steht und neben dem Rand (41) und der ersten Oberfläche (101) angeordnet ist, wobei eine horizontale Distanz zwischen der Grenzfläche (46) und dem Potenzialausgleichgebiet (8) dividiert durch eine vertikale Distanz zwischen der ersten Oberfläche (101) und dem Draingebiet (4) im Bereich von ungefähr 0,5 bis ungefähr 3 liegt.
  7. Ladungskompensation-Halbleiterbauteil nach Anspruch 6, wobei das Potenzialausgleichgebiet (8) eine Feldplatte (11a), die auf der ersten Oberfläche (101) angeordnet ist, und / oder ein Feldstoppgebiet (8), das an das intrinsische Halbleitergebiet (2) angrenzt und eine höhere durchschnittliche Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps aufweist als das intrinsische Halbleitergebiet (2), umfasst.
  8. Ladungskompensation-Halbleiterbauteil nach Anspruch 6 oder 7, wobei sich das Verbindungsgebiet (17) wenigstens bis nahe an das Feldstoppgebiet (8) erstreckt.
  9. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 8, wobei die Dotierungskonzentration der ersten Säulengebiete (1) wenigstens ungefähr das Zehnfache einer Dotierungskonzentration des intrinsischen Halbleitergebiets (2) beträgt.
  10. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 9, wobei sich wenigstens eines der zweiten Säulengebiete (6) im Randbereich (120) substantiell bis zur gleichen Tiefe erstreckt wie die zweiten Säulengebiete (6) im aktiven Bereich (110).
  11. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 10, wobei eine vertikale Ausdehnung von wenigstens einem der zweiten Säulengebiete (6) im Randbereich (120) niedriger ist als eine vertikale Ausdehnung der zweiten Säulengebiete (6) im aktiven Bereich (110).
  12. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 11 wobei eine Dotierungskonzentration von wenigstens einem der zweiten Säulengebiete (6) im Randbereich (120) von einer Dotierungskonzentration der zweiten Säulengebiete (6) im aktiven Bereich (110) abweicht.
  13. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 1 bis 12, weiterhin umfassend ein verarmbares Halbleitergebiet (18), das zwischen dem Verbindungsgebiet (17) und der ersten Oberfläche (101) angeordnet ist, einen pn-Übergang mit dem Verbindungsgebiet (17) bildet und eine höhere Dotierungskonzentration aufweist als das intrinsische Halbleitergebiet (2).
  14. Ladungskompensation-Halbleiterbauteil, umfassend: – einen Halbleiterkörper (40), umfassend eine erste Oberfläche (101), eine der ersten Oberfläche (101) gegenüberliegende zweite Oberfläche (102), einen Rand (41), der den Halbleiterkörper (40) in einer horizontalen Richtung, die im Wesentlichen parallel zur ersten Oberfläche (101) ist, begrenzt, ein sich bis zur zweiten Oberfläche (102) erstreckendes Draingebiet (4) eines ersten Leitfähigkeitstyps, einen aktiven Bereich (110) und einen zwischen dem aktiven Bereich (110) und dem Rand (41) angeordneten Randbereich (120); – eine Sourcemetallisierung (10), die auf der ersten Oberfläche (101) angeordnet ist; und – eine Drainmetallisierung (11), die auf dem Draingebiet (4) angeordnet ist und in ohmschem Kontakt mit dem Draingebiet (4) steht, wobei das Ladungskompensation-Halbleiterbauteil in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche (101) ist, weiter umfasst: – ein Potenzialausgleichgebiet (8, 11a), das mit der Drainmetallisierung (11) in ohmschem Kontakt steht und im Randbereich (120) und benachbart zu der ersten Oberfläche (101) angeordnet ist; – ein niedrigdotiertes Halbleitergebiet (2), das im Randbereich (120) angeordnet ist und eine erste Konzentration von Dotierstoffen aufweist; und – eine Vielzahl von sich mit zweiten Säulengebieten (6) im aktiven Bereich (110) und im Randbereich (120) abwechselnden ersten Säulengebieten (1), wobei die ersten Säulengebiete (1) eine zweite Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps aufweisen, die höher ist als die erste Konzentration von Dotierstoffen, wobei die ersten Säulengebiete (1) mit dem Draingebiet (4) in ohmschem Kontakt stehen, wobei die zweiten Säulengebiete (6) einen zweiten Leitfähigkeitstyp aufweisen und mit der Sourcemetallisierung (10) in ohmschem Kontakt stehen, wobei ein äußerstes der ersten Säulengebiete (1) und / oder ein äußerstes der zweiten Säulengebiete (6) eine Grenzfläche (46) zum niedrigdotierten Halbleitergebiet (2) bilden, und wobei eine horizontale Distanz (d2) zwischen der Grenzfläche (46) und dem Potenzialausgleichgebiet (8) dividiert durch eine vertikale Distanz (d2) zwischen der ersten Oberfläche (101) und dem Draingebiet (4) in einem Bereich von ungefähr 0,5 bis ungefähr 3 liegt.
  15. Ladungskompensation-Halbleiterbauteil nach Anspruch 14, weiter umfassend ein erstes verarmbaren Halbleitergebiets (17) des zweiten Leitfähigkeitstyps, das wenigstens die Mehrzahl der zweiten Säulengebiete (6) des Randbereichs (120) verbindet, ein zweites verarmbaren Halbleitergebiets (18) des ersten Leitfähigkeitstyps, das eine höhere Konzentration von Dotierstoffen aufweist als die erste Konzentration von Dotierstoffen und das zwischen dem ersten verarmbaren Halbleitergebiet und der ersten Oberfläche (101) angeordnet ist, und/oder eine Vielzahl von Bodygebieten (5, 5’) des zweiten Leitfähigkeitstyps, wobei jedes der Bodygebiete (5, 5’) im aktiven Bereich (110) eine höhere Dotierungskonzentration aufweist als angrenzende zweite Säulengebiete (6) und ein äußerstes der Bodygebiete (5, 5’) eine höhere Dotierungskonzentration aufweist als das angrenzende erste verarmbare Halbleitergebiet (17).
  16. Ladungskompensation-Halbleiterbauteil nach Anspruch 14 oder 15, wobei das Potenzialausgleichgebiet eine Feldplatte (11a), die auf der ersten Oberfläche (101) angeordnet ist, ein Feldstoppgebiet (8) des ersten Leitfähigkeitstyps, das an das niedrigdotierte Halbleitergebiet (2) angrenzt und eine höhere Konzentration von Dotierstoffen als die erste Konzentration von Dotierstoffen aufweist, und / oder ein zwischen der Feldplatte und dem Feldstoppgebiet angeordnetes Polysiliziumgebiet umfasst.
  17. Ladungskompensation-Halbleiterbauteil nach Ansprüchen 14 bis 16, wobei das niedrigdotierte Halbleitergebiet (2) eine maximale Dotierungskonzentration von weniger als ungefähr 1015 cm–3 aufweist.
  18. Ladungskompensation-Halbleiterbauteil nach einem der Ansprüche 14 bis 17, wobei die Grenzfläche (46) an einer horizontalen Position (x0) gebildet wird, an der eine Spannung an der ersten Oberfläche (101) wenigstens ungefähr ein Fünftel einer Nenndurchbruchspannung des Ladungskompensation-Halbleiterbauteils beträgt, wenn die Nenndurchbruchspannung zwischen der Sourcemetallisierung (10) und der Drainmetallisierung (11) angelegt ist.
  19. Verfahren zur Fertigung eines Ladungskompensation-Halbleiterbauteils, umfassend: – Bereitstellen eines Halbleiterkörpers (40), umfassend eine erste Oberfläche (101), eine der ersten Oberfläche (101) gegenüberliegende zweite Oberfläche (102), ein sich bis zur zweiten Oberfläche (102) erstreckendes Draingebiet (4) eines ersten Leitfähigkeitstyps, einen aktiven Bereich (110) und einen den aktiven Bereich (110) umgebenden Randbereich (120), wobei der Halbleiterkörpers (40) in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche (101) ist, – ein niedrigdotiertes Halbleitergebiet (2), das im Randbereich (120) angeordnet ist und eine erste Konzentration von Dotierstoffen aufweist; – eine Vielzahl von sich mit zweiten Säulengebieten (6) im aktiven Bereich (110) und im Randbereich (120) abwechselnden ersten Säulengebieten (1), wobei die ersten Säulengebiete (1) eine zweite Konzentration von Dotierstoffen eines ersten Leitfähigkeitstyps aufweisen, die höher ist als die erste Konzentration von Dotierstoffen, wobei zwischen angrenzenden ersten Säulengebieten (1) und zweiten Säulengebieten (6) ein entsprechender pn-Übergang gebildet ist, und wobei wenigstens eines eines äußersten der ersten Säulengebiete (1) und eines äußersten der zweiten Säulengebiete (6) eine Grenzfläche (46) zum niedrigdotierten Halbleitergebiet (2) bildet; und – ein Verbindungsgebiet (17) des zweiten Leitfähigkeitstyps, das im Randbereich (120) angeordnet ist und das an wenigstens eine Mehrzahl der zweiten Säulengebiete (6) des Randbereichs (120) angrenzt, umfasst; wobei das Verfahren weiter umfasst: – Bilden einer Potenzialausgleichstruktur im Randbereich (120), sodass die Potenzialausgleichstruktur zumindest benachbart zu der ersten Oberfläche (101) ist; – Bilden einer Sourcemetallisierung (10) auf der ersten Oberfläche (101) in ohmschem Kontakt mit den zweiten Säulengebieten (6) des aktiven Bereichs (110) und mit dem Verbindungsgebiet (17); – Bilden einer Drainmetallisierung (11) gegenüber der Sourcemetallisierung (10) in ohmschem Kontakt mit der Potenzialausgleichstruktur und den ersten Säulengebieten (1); und – Durchtrennen des Halbleiterkörpers (40) zur Bildung eines Rands (41), der sich zwischen der ersten Oberfläche (101) und der zweiten Oberfläche (102) erstreckt und den aktiven Bereich (110) umgibt, dergestalt, dass eine horizontale Distanz (d2) zwischen der Grenzfläche (46) und der Potenzialausgleichstruktur dividiert durch eine vertikale Distanz (d4) zwischen der ersten Oberfläche (101) und dem Draingebiet (4) in einem Bereich von ungefähr 0,5 bis ungefähr 3 liegt.
  20. Verfahren nach Anspruch 19, wobei Bereitstellen des Halbleiterkörpers (40) wenigstens eines des Folgenden umfasst: – Definieren des aktiven Bereichs (110); – Definieren eines äußeren Abschnitts (120b) des Randbereichs (120) und eines inneren Abschnitts (120a) des Randbereichs (120), wobei der innere Abschnitt (120a) zwischen dem aktiven Bereich (110) und dem äußeren Abschnitt (120b) so angeordnet ist, dass eine äußere Grenze (41) des äußeren Abschnitts (120b) von oben gesehen im Wesentlichen rechteckig ist, und dass eine Grenze (46, 46‘) zwischen dem inneren Abschnitt (120a) und dem äußeren Abschnitt (120b) des Randbereichs (120) von oben gesehen im Bereich einer Ecke der äußeren Grenze im Wesentlichen parallel zu einem Liniensegment (41) der äußeren Grenze (41) ist oder einen Winkel von ungefähr 60°, ungefähr 45° oder ungefähr 30° mit dem Liniensegment bildet; – Bilden der ersten Säulengebiete (1) mithilfe einer ersten Maske (1 i, 1’ i), umfassend erste Öffnungen (1 i), die sich in einer ersten horizontalen Richtung vom aktiven Bereich (110) in den inneren Abschnitt (120a) erstrecken; und Bilden der zweiten Säulengebiete (6) mithilfe einer zweiten Maske (6i, 6’ i), umfassend zweite Öffnungen (6i), die sich in der ersten horizontalen Richtung vom aktiven Bereich (110) in den inneren Abschnitt (120a) erstrecken, wobei eine horizontale Ausdehnung der ersten Öffnungen in eine zweite horizontale Richtung, die im Wesentlichen orthogonal zur ersten Richtung ist, im aktiven Bereich (110) verglichen mit dem inneren Abschnitt(120a) größer ist, und/oder wobei eine horizontale Ausdehnung der zweiten Öffnungen in der zweiten horizontalen Richtung im aktiven Bereich (110) verglichen mit dem inneren Abschnitt (120a) größer ist; und – Bilden der ersten Säulengebiete (1) mit einer reduzierten Dotierungskonzentration im inneren Abschnitt (120a) des Randbereichs (120) im Vergleich zum aktiven Bereich (110), und Bilden der zweiten Säulengebiete (6) mit einer reduzierten Dotierungskonzentration im inneren Abschnitt (120a) des Randbereichs (120) im Vergleich zum aktiven Bereich (110), sodass die ersten Säulengebiete (1) und die zweiten Säulengebiete (6) im Wesentlichen parallel zueinander sind, und dass eine Grenze zwischen dem inneren Abschnitt (120a) und dem äußeren Abschnitt (120b) des Randbereichs (120) in einem Eckgebiet, in dem sich zwei vertikale Seiten des Rands (41) annähern, im Wesentlichen parallel zu einer der beiden vertikalen Seiten ist oder einen Winkel von ungefähr 60°, 45° oder 30° mit dem Rand (41) bildet.
DE102015110112.2A 2014-06-27 2015-06-24 Ladungskompensationsstruktur und entsprechende fertigung Pending DE102015110112A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/316,987 US9281392B2 (en) 2014-06-27 2014-06-27 Charge compensation structure and manufacturing therefor
US14/316,987 2014-06-27

Publications (1)

Publication Number Publication Date
DE102015110112A1 true DE102015110112A1 (de) 2015-12-31

Family

ID=54839955

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015110112.2A Pending DE102015110112A1 (de) 2014-06-27 2015-06-24 Ladungskompensationsstruktur und entsprechende fertigung

Country Status (3)

Country Link
US (1) US9281392B2 (de)
CN (1) CN105280711B (de)
DE (1) DE102015110112A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115806A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Ladungskompensationshalbleitervorrichtungen
US10943974B2 (en) 2017-12-21 2021-03-09 Infineon Technologies Ag Method for producing a semiconductor component having a channel stopper region

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014109208A1 (de) * 2014-07-01 2016-01-07 Infineon Technologies Austria Ag Ladungskompensationsvorrichtung und ihre herstellung
DE102015110484B4 (de) 2015-06-30 2023-09-28 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
US9818828B2 (en) * 2016-03-09 2017-11-14 Polar Semiconductor, Llc Termination trench structures for high-voltage split-gate MOS devices
DE102016115758B3 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Halbleitervorrichtung, enthaltend eine Superjunction-Struktur
US10002920B1 (en) 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
CN109148558B (zh) * 2017-06-27 2021-08-10 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148555B (zh) * 2017-06-27 2021-08-31 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148557B (zh) * 2017-06-27 2021-06-11 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148556B (zh) * 2017-06-27 2022-02-15 深圳尚阳通科技有限公司 超结器件及其制造方法
US11430862B2 (en) 2019-04-12 2022-08-30 Fuji Electric Co., Ltd. Superjunction semiconductor device including parallel PN structures and method of manufacturing thereof
DE102020001842A1 (de) * 2020-03-20 2021-09-23 Azur Space Solar Power Gmbh Stapelförmiges photonisches III-V-Halbleiterbauelement
CN112563142B (zh) * 2021-02-20 2021-06-04 中芯集成电路制造(绍兴)有限公司 一种提高uis能力的超结mosfet制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936892B2 (en) * 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
DE10066053B4 (de) 2000-12-08 2006-03-30 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung
DE10339455B3 (de) * 2003-08-27 2005-05-04 Infineon Technologies Ag Vertikales Halbleiterbauelement mit einer eine Feldelektrode aufweisenden Driftzone und Verfahren zur Herstellung einer solchen Driftzone
DE10340131B4 (de) * 2003-08-28 2005-12-01 Infineon Technologies Ag Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
JP4253558B2 (ja) 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
DE102005041358B4 (de) * 2005-08-31 2012-01-19 Infineon Technologies Austria Ag Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung
JP2007173418A (ja) 2005-12-20 2007-07-05 Toshiba Corp 半導体装置
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP4621708B2 (ja) 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
JP2009004668A (ja) 2007-06-25 2009-01-08 Toshiba Corp 半導体装置
US7875951B2 (en) * 2007-12-12 2011-01-25 Infineon Technologies Austria Ag Semiconductor with active component and method for manufacture
US8101997B2 (en) * 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US8716792B2 (en) * 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
IT1397574B1 (it) 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN102623504B (zh) * 2012-03-29 2015-03-04 无锡新洁能股份有限公司 具有终端结构的超结半导体器件及其制造方法
US9147763B2 (en) * 2013-09-23 2015-09-29 Infineon Technologies Austria Ag Charge-compensation semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115806A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Ladungskompensationshalbleitervorrichtungen
US10157982B2 (en) 2016-08-25 2018-12-18 Infineon Technologies Austria Ag Charge compensation semiconductor devices
US10651271B2 (en) 2016-08-25 2020-05-12 Infineon Technologies Austria Ag Charge compensation semiconductor devices
US10943974B2 (en) 2017-12-21 2021-03-09 Infineon Technologies Ag Method for producing a semiconductor component having a channel stopper region

Also Published As

Publication number Publication date
US9281392B2 (en) 2016-03-08
CN105280711B (zh) 2019-02-22
CN105280711A (zh) 2016-01-27
US20150380542A1 (en) 2015-12-31

Similar Documents

Publication Publication Date Title
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE102014113214B4 (de) Bipolartransistor mit isoliertem gate mit mesaabschnitten zwischen zelltrenchstrukturen und verfahren zur herstellung
DE112004003046B4 (de) Leistungshalbleitervorrichtungen
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE102014110681B4 (de) Rückwärts leitender igbt und herstellungsverfahren dafür
DE102010036743B4 (de) Bipolares Halbleiterbauelement, Speed-Diode und Herstellungsverfahren
DE102014118766B4 (de) Feldeffekt-Halbleitervorrichtung und Herstellung davon
DE102013112831B4 (de) Ladungskompensations-Halbleiterbauelement
DE102014110006A1 (de) Ladungskompensations-Halbleitervorrichtungen
DE102013002988B4 (de) Halbleiterbauelement mit verbesserter Robustheit
DE102012107326A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE102012004085B4 (de) MOSFET-Vorrichtung mit dickem Grabenbodenoxid
DE102014107172A1 (de) Halbleitervorrichtung und herstellungsverfahren dafür
DE102015105016A1 (de) Halbleiterbauteil mit Kanalstopper und Verfahren zur Herstellung desselben
DE102018112344A1 (de) Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102009035029A1 (de) Halbleiterbauelement mit einer dynamischen Gate-Drain-Kapazität
DE102016120300A1 (de) Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102016112016A1 (de) Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102018100237B4 (de) Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102014005879A1 (de) Vertikale Halbleitervorrichtung
DE102013111375A1 (de) Transistorbauelement und verfahren zum herstellen einestransistorbauelements
DE102009044670B4 (de) Bipolares Halbleiterbauelement und Herstellungsverfahren
DE102014119384A1 (de) Ladungkompensationsvorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication