DE10340131B4 - Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung - Google Patents

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Abstract

Halbleiterleistungsbauteil mit Ladungskompensationsstruktur (2) und monolithisch integrierter Schaltung (3) auf einem Halbleiterchip (4), wobei die Ladungskompensationsstruktur (2) mit Ladungskompensationszellen (27) komplementär zum Halbleiterchipvolumen (5) bzw. zum Zellenvolumen (28 ) dotierte und vertikal angeordnete Gebiete (6) in den Zellen (27), sowohl im Bereich (8) der Halbleiterleistungselemente (7) des Halbleiterchips (4), als auch im Bereich (9) der Halbleiterschaltungselemente (1) der monolithisch integrierten Schaltung (3) aufweist, und wobei die komplementär dotierten Gebiete (6) sich bis in die Oberflächenbereiche (11) der Halbleiterleistungselemente (7) erstrecken und nicht in Oberflächenbereiche (12) der Halbleiterschaltungselemente (1) hineinragen.

Description

  • Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
  • Die Erfindung betrifft ein Halbleiterbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung auf einem Halbleiterchip, wobei die Ladungskompensationsstruktur Ladungskompensationszellen aufweist, die komplementär zum Halbleiterchipvolumen bzw. zum Zellvolumen dotierte, vertikal angeordnete Säulen in den Zellen aufweist. Darüber hinaus betrifft die Erfindung ein Verfahren zur Herstellung des Halbleiterleistungselements.
  • Ein Halbleiterbauelement mit Ladungskompensationsstruktur ist aus der Druckschrift DE 101 32 136 C1 bekannt. Derartige Ladungskompensationsstrukturen bilden die Grundlage von sogenannten COOL MOS Halbleiterleistungsbauteilen. Bei derartigen Halbleiterleistungsbauteilen mit der Ladungskompensationsstruktur sind p- und n-Gebiete unter der eigentlichen MOS-Feldeffekttransistorstruktur mit Source und Gate-Gebieten, sowie den zugehörigen MOS-Kanälen derart nebeneinander im Halbleitervolumen des Halbleiterleistungschips angeordnet bzw. ineinander verschachtelt, dass sich im Sperrfall ihre Ladungen gegenseitig ausräumen können und dass sich im durchgeschalteten Zustand ein ununterbrochener, niederohmiger Leitungspfad von einer oberflächennahen Source-Elektrode zu einer rückseitig angeordneten Drain-Elektrode ergibt.
  • Das Kompensationsprinzip beruht auf einer gegenseitigen Kompensation von Ladungen in n- und p-dotierten Gebieten in der Driftregion des vertikalen MOS-Transistors. Die Gebiete sind dabei räumlich so angeordnet, dass das Wegintegral über die Dotierung entlang beispielsweise einer vertikal zum pn-Übergang verlaufenden Linie jeweils unterhalb der materialspezifischen Durchbruchspannung bleibt: Dazu können in einem Vertikaltransistor, wie er in der Leistungselektronik verwendet wird, paarweise p- und n-Säulen oder -Platten bzw. Kompensationsgebiete angeordnet sein.
  • Durch die weitgehende Kompensation der p- und n-Dotierungen lässt sich bei Kompensationsbauelementen die Dotierung des stromführenden Bereichs deutlich erhöhen, woraus trotz des Verlustes einer stromführenden Fläche eine deutliche Verminderung des Durchschaltwiderstandes resultiert. Mit der Verminderung des Durchschaltwiderstandes derartiger Halbleiterleistungsbauteile ist eine Verminderung der Verlustwärme verbunden, so dass derartige Halbleiterleistungsbauteile mit Ladungskompensationsstruktur gegenüber herkömmlichen Halbleiterleistungsbauteilen eine geringe thermische Erwärmung aufweisen.
  • Aufgrund der Säulenstruktur der Ladungskompensationszellen, die sich über die gesamte Oberseite und das Volumen des Halbleiterchips des Halbleiterleistungsbauteils erstrecken, ergibt sich das. Problem, signalverarbeitende und/oder steuernde, integrierte Schaltungen monolithisch auf dem Halbleiterchip des Halbleiterleistungsbauteils anzuordnen.
  • Ein solches Halbleiterbauelement ist aus der DE 100 52 170 A1 bekannt, das Leistungs- und Verarbeitungselemente sowie eine Ladungskompensationsstruktur aufweist. Die Ladungskompensationsstruktur ist nur unter den Leistungsbauelementen und nicht unter den signalverarbeitenden bzw. steuernden integrierten Schaltungen angeordnet.
  • Ein weiteres Problem besteht darin, den Bereich der Halbleiterschaltungselemente für die integrierte Schaltung von dem Bereich der Halbleiterleistungselemente zu trennen, zumal in dem Halbleiterchip mit COOLMOS Halbleiterleistungsbauteilen die Driftzone relativ hoch dotiert ist. Beim Einbringen eine: tiefen p-Wanne, beispielsweise für n-MOS-Transistoren oder CMOS-Strukturen einer monolithisch integrierten Schaltung führt dieses zu einer Absenkung der Durchbruchspannung für das Halbleiterleistungsbauteil.
    •
  • Aufgabe der Erfindung ist es, ein Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung anzugeben, mit dem die oben angeführten Probleme überwunden werden. Dabei soll eine weitgehende Entkopplung von Halbleiterschaltungselementen einer monolithisch integrierten Schaltung von dem Bereich der Halbleiterleistungselemente erreicht werden.
  • Gelöst wird diese Aufgabe mit den Gegenständen der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung auf einem Halbleiterchip geschaffen. Dazu weist die Ladungskompensationsstruktur mit Ladungskompensationszellen komplementär zum Halbleiterchipvolumen bzw. zum Zellenvolumen dotierte und vertikal angeordnete Säulen in den Zellen, sowohl im Bereich der Halbleiterleistungsbauelemente des Halbleiterchips, als auch im Bereich der Halbleiterschaltungselemente der monolithisch integrierten Schaltung auf. Dabei erstrecken sich die komplementär dotierten Säulen bis in die Oberflächenbereiche der Halbleiterleistungsbauelemente und ragen jedoch nicht in den Oberflächenbereich der Halbleiterschaltungselemente hinein.
  • Wird der in den Oberflächenbereich der Halbleiterleistungselemente hineinragende Bereich einer komplementär dotierten Säule als Säulenkopf oder Säulenkapitell bezeichnet, so wei sen gemäß der Erfindung die Säulen unterhalb der monolithisch integrierten Schaltung keine Kapitelle bzw. keine Köpfe auf. Den komplementär dotierten Säulen fehlt in diesem Bereich eine oberste Dotierstoffimplantation. Vielmehr sind die Säulen über eine komplementär dotierte Wanne miteinander verbunden, wobei über den Säulenabstand und den Säulendurchmesser für verschiedene komplementär dotierten Wannen die Durchbruchspannung eingestellt werden kann. So ist es möglich, die komplementäre Dotierung der Wanne für die Integration von integrierten Schaltungen mit "smarten" Funktion geeignet zu wählen und gleichzeitig die Durchbruchspannung dieses Bereichs für die integrierten Schaltungselemente höher als im Halbleiterleistungselementbereich zu gestalten.
  • Vorzugsweise werden drei Aspekte der Erfindung ausgeführt. In einem ersten Aspekt sind die komplementär dotierten Säulen mit einem Akzeptor dotiert und bilden die p-Säulen des Unterbaues, die bis an eine p-Wanne der monolithisch integrierten Schaltung heranreichen. Bei dieser Konfiguration darf jedoch die p-Wanne der integrierten Schaltung nicht auf positivem Potential gehalten werden, da sie sich sonst über eine pn-Diode zu Drain hin entladen könnte. Jedoch sind Negativpotentiale, beispielsweise von 50 V, möglich, die durch das Sperrvermögen des Trennbereichs zwischen monolithisch integrierter Schaltung und dem COOLMOS-Bereich begrenzt wird. Dabei fließt jedoch die Ladung der Driftzone unterhalb der monolithisch integrierten Schaltung mit ihrer p-Wanne beim Schalten des COOLMOS® in die p-Wanne der monolithisch integrierten Schaltung ab.
  • Auch bei dem zweiten Aspekt wird vorausgesetzt, dass die komplementär dotierten Säulen p-Säulen sind, dass jedoch die p-Wannen getrennt von den darunter angeordneten Säulen sind, was durch kopflose Säulen bzw. Säulen ohne Kapitell erreicht wird. Diese zweite Variante liefert oberhalb der Säulen eine isolierte n-leitende Wanne, in die p-Kanal MOS-Transistoren integriert werden können. Eine in diese n-leitende Wanne zusätzlich eingelassene p-leitende Wanne kann gegenüber dem Source des COOLMOS, sowohl ein positives, als auch ein negatives Potential annehmen.
  • Um bei dem zweiten Aspekt die Ladung der Driftzone unter der monolithisch integrierten Schaltung beim Schalten des COOLMOS abzuführen, können die obersten Bereiche der kopflosen Säulen so ausgelegt werden, dass die p-Gebiete benachbarter Säulen miteinander verbunden sind. Das lässt sich durch geeignete Wahl des Säulen-Rasters oder durch höhere Dotierung dieser Schichten oder durch größere Lacköffnungen bei der Implantation der Akzeptorquellen erreichen.
  • Mit beiden Aspekten ist es möglich, in das Aktivgebiet des COOLMOS Zusatzfunktionen monolithisch zu integrieren, ohne die Sperreigenschaften des COOLMOS zu beeinträchtigen. Ein weiterer Vorteil des erfindungsgemäßen Halbleiterleistungsbauteils betrifft die Fertigung, bei der zumindest für den Unterbau, d.h. für das Herstellen der Säulenkonstruktion für die Driftstrecke der Ladungskompensationsstruktur keine zusätzlichen Fotolackebenen bzw. Fotolackmasken benötigt werden.
  • In einem dritten Aspekt der Erfindung ist zwischen dem Bereich der Halbleiterleistungselemente und dem Bereich der Halbleiterschaltungselemente eine die monolithisch integrierte Schaltung umgebende Schneise vorgesehen. In der Schneise können die Säulen der Ladungskompensationsstruktur voneinan der einen größeren Abstand aufweisen, als in dem Bereich der Halbleiterleistungselemente. Mit dieser Ausführungsform der Erfindung wird ein Nachteil überwunden, der bei der zweiten Variante der Erfindung auftritt, bei der im oberen Teil der Unterbaustruktur die Säulen über die P-Wanne kurzgeschlossen werden. Dadurch entsteht ein Nebenschluss zwischen dem Bereich der Halbleiterleistungsbauelemente und der monolithisch integrierten Schaltung, was entsprechende Leckströme verursacht.
  • Aufgrund der in dem dritten Aspekt der Erfindung vorgesehenen Schneise mit größeren Abständen zwischen den p-Säulen diffundieren die p-Gebiete im Kopfbereich der Säulen nicht so weit, dass ein Nebenschluss, der in dem zweiten Aspekt auftreten kann, unterbunden ist. Somit ermöglicht der dritte Aspekt der Erfindung, dass in das Aktivgebiet des COOLMOS eine monolithisch integrierte Schaltung untergebracht werden kann, ohne die Sperreigenschaften des COOLMOS zu beschränken. Darüber hinaus sind auch für diese Struktur keine zusätzlichen Prozessschritte oder Maskenänderungen im Unterbereich mit der Säulenstruktur nötig.
  • In einer weiteren Ausführungsform der Erfindung ist es vorgesehen, zwischen dem Bereich der Halbeiterleistungselemente und dem Bereich der Halbleiterschaltungselemente eine die monolithisch integrierte Schaltung umgebende Schneise anzuordnen, in der die Säulen einen kleineren Durchmesser aufweisen, als in dem Bereich der Halbleiterleistungselemente. In diesem Fall sind zwar unterschiedliche oder neu auszulegende Masken für den Unterbau des Halbleiterleistungschips vorzusehen, jedoch wird damit eine verbesserte Trennung der Potentiale zwischen dem Oberflächenbereich des Halbleiterchips mit Halblei terschaltungselementen und dem Oberflächenbereich des Halbleiterchips mit Halbleiterleistungselementen erreicht.
  • Weiterhin ist es vorgesehen, dass in dem Bereich der Halbleiterschaltungselemente der integrierten Schaltung die Halbleiterschaltungselemente von einem komplementär dotierten Rahmen umgeben sind. Das hat den Vorteil, dass die Halbleiterschaltungselemente der integrierten Schaltung durch einen pn-Übergang von der übrigen aktiven Struktur des COOLMOS isoliert sind. Dabei ragt in eine Wanne aus n-leitendem Material die Ladungskompensationsstruktur mit ihren p-leitenden Säulen nicht in den n-leitenden Wannenbereich hinein. Die darunter angeordneten Ladungskompensationszellen weisen p-leitende Säulen auf, deren Kopfbereich unterhalb der Wanne derart verbreitert ist, dass auch das Zellenvolumen im Kopfbereich p-leitend ist und die Kopfbereiche eine geschlossene p-leitende Schicht bilden, welche die n-leitende Wanne nach unten begrenzt.
  • Darüber hinaus kann eine Wanne aus n-leitendem Material im Bereich der Halbleiterschaltungselemente von einer Ladungskompensationsstruktur mit p-leitenden Säulen umgeben sein, wobei die Säulen sich mit ihren Kopfbereichen bis zu der Oberseite des Halbleitermaterials des Halbleiterchips erstrecken. Gleichzeitig kann der Kopfbereich der leitenden Säulen derart verbreitert sein, dass das Zellenvolumen im Kopfbereich p-leitend ist und die Wanne für die monolithisch integrierte Schaltung von p-leitendem Material auch seitlich begrenzt ist.
  • Ferner kann eine Wanne aus p-leitendem Material für die monolithisch integrierte Schaltung von einer Ladungskompensationsstruktur mit p-leitenden Säulen umgeben sein, wobei jedoch die p-leitenden Säulen unterhalb der Wanne nicht bis an die p-leitende Wanne heranreichen und in dem oberflächennahen Bereich ein n-leitender und säulenfreier Abschnitt zwischen den p-leitenden Säulen und der p-leitenden Wanne angeordnet ist. Somit kann eine p-leitende Wanne großflächig im Vergleich zu dem Querschnitt einzelner Ladungskompensationszellen angeordnet sein.
  • Dabei weisen die kapitellfreien bzw. kopflosen, p-leitenden Säulen einen vertikalen Abstand zu der p-leitenden Wanne auf, der größer oder gleich dem Säulendurchmesser ist. Die Durchbruchspannung zwischen der p-leitenden Wanne und dem umgebenden oberflächennahen n-leitenden Bereich kann bei dieser Struktur an die Durchbruchspannung des COOLMOS angepasst werden. Vorzugsweise weist der Bereich der Halbleiterleistungselemente MOS-Leistungstransistoren und der Bereich der Halbleiterschaltungselemente CMOS-Struktur auf. Während die CMOS-Strukturen Signalströme im Mikroampere-Bereich schalten, und Signalpotentiale im 100 mV-Bereich speichern, werden mit den MOS-Leistungstransistoren Versorgungsströme im Ampere-Bereich und Spannungspotentiale im 100 Volt-Bereich geschaltet.
  • Ein Verfahren zur Herstellung eines Halbleiterleistungsbauteils mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, weist nachfolgende Verfahrensschritte auf.
  • Zunächst wird ein n+-dotierter Halbleiterwafer bereitgestellt. Die Donatorenkonzentration des n+-dotierten Halbleiterwafers liegt zwischen einigen 1018 cm–3 und 1021 cm–3, wofür als Donatormaterial vorzugsweise Phosphor oder Arsen substitutionell in ein monokristallines Siliziumgitter eingebracht wird. Auf diesem Halbleiterwafer von einer Dicke zwischen 90 und 200 μm wird eine n–-dotierte Epitaxieschicht von 5 bis 30 μm Dicke mit einer Donatorenkonzentration von 1013 bis 1016 cm–3 aufgewachsen.
  • Auf diese n–-dotierte Epitaxieschicht wird eine Photolithographiemaske für eine Ladungskompensationszellenstruktur abgeschieden und photolithographisch strukturiert. Die photolithographisch strukturierte Lackmaske weist die Öffnungen mit einem Rastermaß bzw. Pitch für Ladungskompensationssäulen in jedem der Zellenvolumen auf. Anschließend werden Akzeptorionen in den Öffnungen implantiert, die als Quelle zum Aufbau einer p-leitenden Säule dienen.
  • Nachfolgend wird die Photolithographiemaske entfernt und erneut eine n–-dotierte Epitaxieschicht aufgebracht, an die sich das Aufbringen der Photolithographiemaske anschließt und ein erneuerter Implantationsschritt durch die Öffnungen für das Herstellen der Ladungskompensationssäulen in den Zellenvolumen erfolgt.
  • Diese Vorgehensweise wird x-Mal wiederholt, wobei x eine ganze Zahl ist und somit übereinander geschichtet Quellen von Akzeptorionen in den jeweiligen Epitaxieschichten vorhanden sind. Danach werden diese Schritte zur Säulenherstellung weitere ein- bis zweimal wiederholt, jedoch auf die Oberflächenbereiche, die für die Halbleiterleistungselemente vorgesehen sind, beschränkt. Dabei wird eine Photolithographiemaske eingesetzt, die den Bereich der integrierten Schaltung vollständig abdeckt.
  • Bei der x + 2'ten Wiederholung kann eine Photolithographiemaske eingesetzt werden, welche im Bereich der Halbleiterschal tungselemente der integrierten Schaltung eine großflächige Öffnung für eine p-leitende Wanne aufweist, die sich über den gesamten Bereich der integrierten Schaltung erstreckt und mit Akzeptorionen bei der x + 2'ten Wiederholung implantiert wird.
  • Alternativ kann lediglich eine x + 1'te Wiederholung durchgeführt werden und eine Photolithographiemaske eingesetzt werden, welche im Bereich der Halbleiterschaltungselemente der integrierten Schaltung mehrere Öffnungen für p-leitende Wannen aufweist, die sich über den Teilbereich der integrierten Schaltung erstrecken und mit Akzeptorionen bei der x + 1 Wiederholung implantiert werden. Dabei entstehen p-leitende Wannen, in die n-Kanal MOS-Feldeffekttransistoren eingebaut werden können, die jedoch mit den p-leitenden Säulen der Ladungskompensationsstruktur verbunden sind.
  • Danach wird der Halbleiter mit x + 1 oder den x + 2 Epitaxieschichten, die eine Dicke von etwa 30 bis 60 μm aufweisen, in einen Diffusionsofen eingebracht. Bei Temperaturen zwischen größer 800°C und bis 1250 °C diffundieren die Akzeptorionen der Akzeptorionenquellen zu p–-leitenden Säulen mit einer Akzeptorkonzentration zwischen 1015 bis 1016 cm–3. In der obersten Epitaxieschicht entstehen dabei eine oder mehrere p–leitende Wannen mit einer Konzentration von 1015 bis 1016 im Bereich der integrierten Schaltung.
  • Danach werden weitere Maskierungsschritte, Implantationsschritte, Oxidationsschritte und Metallisierungsschritte gemeinsam im Bereich der Halbleiterleistungselemente und in dem Bereich der Halbleiterschaltungselemente bis zur Fertigstellung der Halbleiterleistungselemente und der Halbleiterschaltungselemente durchgeführt.
  • Dieses Verfahren hat den Vorteil, dass auf dem Halbleiterwaver gleichzeitig eine Vielzahl von in Zeilen und Spalten angeordneten Halbleiterleistungschips mit einer Ladungskompensationsstruktur entstehen, wobei im Bereich der aktiven Zone für die Halbleiterleistungsbauelemente ein Bereich entsteht, der monolithisch eine integrierte Schaltung aufweist, welche die Leistungsbauelemente im Bereich der Halbleiterleistungselemente steuern, prüfen und ihren Schaltzustand speichern und registrieren kann. Das Verfahren hat darüber hinaus den Vorteil, dass es die Verfahrensschritte zur Herstellung von Halbleiterleistungschips auf MOS-Basis mit den Verfahrensschritten zur Herstellung von Signalschaltungsbauelementen einer integrierten Schaltung auf der Basis von n-MOS, p-MOS und CMOS derart kombiniert, dass ein monolithisch aufgebautes Modul entsteht.
  • Bei einem weiteren Durchführungsbeispiel des Verfahrens zur Herstellung eines Halbleiterleistungsbauteils mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung werden die ersten Herstellungsschritte bis zur Herstellung der x-ten Epitaxie beibehalten. Als x + 1 Photolithographiemaske mit Ladungskompensationszellenstruktur wird eine Lithografiemaske aufgebracht, die Öffnungen mit einem Rastermaß bzw. einem Pitch für Ladungskompensationssäulen in einem Zellenvolumen aufweist, wobei die Öffnung im Bereich der Halbleiterschaltungselemente verbreitert sind, so dass bei dem nachfolgenden Implantations- und Diffusionsschritt eine geschlossene, leitende Schicht im Bereich der Halbleiterschaltungselemente als untere Grenze einer n–-leitenden Wanne gebildet wird.
  • Danach wird eine x + 2 Photolithographiemaske mit Ladungskompensationszellenstruktur aufgebracht, die Öffnungen mit einem Rastermaß bzw. einem Pitch für Ladungskompensationssäulen in einem Zellenvolumen aufweist, wobei die Öffnungen in den Randbereichen der integrierten Schaltung verbreitet sind und der übrige Bereich der integrierten Schaltung abgedeckt ist, so dass bei dem nachfolgenden Implantations- und Diffusionsschritt eine die integrierte Schaltung umgebende, p-leitende Zone gebildet wird, welche die Ränder einer n–-leitende Wanne umgibt.
  • Mit dieser Verfahrensvariante kann in vorteilhafter Weise die Voraussetzung für das Aufbringen einer monolithisch integrierten Schaltung in einer n-leitenden Wanne auf einem Halbleiterleistungschip hergestellt werden. Der weitere Vorteil ist der gleiche wie in der ersten Variante nämlich, dass gleichzeitig für mehrere Halbleiterleistungsbauteile entsprechende Halbleiterleistungschips hergestellt werden.
  • Um auf dem Halbleiterwafer in jedem der Bauteilpositionen einen Trennbereich zwischen der monolithisch integrierten Schaltung und dem Bereich der Halbleiterleistungselemente zu schaffen, wird ein im Folgenden als "Schneise" bezeichneter Trennbereich eingebaut. Dieser Trennbereich kann ein gleiches Säulenraster aufweisen, wie die aktiven Teile der Ladungskompensationsstruktur. Aufgrund des größeren Abstands der diffundierten p-Gebiete hängen diese p-leitenden Säulengebiete nicht zusammen, so dass ein Nebenschluss, wie er bei dem Verbreitern der p-Gebiete im x + 1 Schritt auftaucht, nicht erfolgt. Um diese Struktur mit einer Schneise rund um den monolithisch integrierten Schaltkreis zu gewährleisten, sind sämtliche Photolithographiemasken für jede der Epitaxieschichten zu modifizieren, wobei zur Erzielung eines größeren Abstandes zwischen den Säulen auch der Säulendurchmesser im Schneisenbereich vermindert werden kann.
  • Nachdem die Grundstruktur für ein Halbleiterleistungsbauteil mit Ladungskompensation in jeder Bauteilposition eines Halbleiterwafers hergestellt ist, und nachdem auch die verschiedenen Oxidations- und Metallisationsschritte durchgeführt wurden, mit denen einerseits die integrierte Schaltung verdrahtet werden kann und andererseits der großflächige Drain-Anschluss durch Verspiegelung der Rückseite des Wafers vorbereitet ist, kann der Halbleiterwaver in einzelne Halbleiterleistungschips mit monolithisch integrierter Schaltung aufgetrennt werden und mit entsprechenden Außenkontaktanschlüssen versehen werden, wobei abschließend der Halbleiterchip mit den Außenkontaktanschlüssen in einem entsprechenden Bauteilgehäuse verpackt wird.
  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
    •
  • 1 zeigt einen schematischen Querschnitt durch einen Halbleiterchip eines Halbleiterleistungsbauteils einer ersten Ausführungsform der Erfindung;
  • 2 zeigt einen schematischen Querschnitt durch einen Halbleiterchip eines Halbleiterbauteils einer zweiten Ausführungsform der Erfindung;
  • 3 zeigt einen schematischen Querschnitt durch einen Halbleiterchip eines Halbleiterleistungsbauteils einer dritten Ausführungsform der Erfindung;
  • 4 zeigt einen schematischen Querschnitt durch einen Halbleiterchip eines Halbleiterleistungsbau teils einer vierten Ausführungsform der Erfindung;
  • 5 zeigt eine schematische Draufsicht auf eine aktive Oberseite eines Halbleiterchips gemäß 4 mit einer Schneise;
  • 6 zeigt einen schematischen Querschnitt durch einen Halbleiterchip im Bereich einer Schneise eines Halbleiterbauteils einer fünften Ausführungsform der Erfindung;
  • 7 bis 12 zeigen Prinzipskizzen einzelner Zwischenprodukte beim Herstellen einer Ladungskompensationszelle eines Halbleiterleistungselementes;
  • 7 zeigt einen schematischen Querschnitt durch ein n+-dotiertes Substrat mit aufgewachsener, erster Epitaxieschicht;
  • 8 zeigt eine schematische Draufsicht auf eine Photolithographiemaske mit Öffnungen für eine Ionenimplantation;
  • 9 zeigt einen schematischen Querschnitt durch das Substrat, gemäß 7 mit einem implantierten Akzeptor Gebiet;
  • 10 zeigt das Substrat der 7 mit x + 2 Epitaxieschichten und x Akzeptor Gebieten nach entsprechender Epitaxie und entsprechenden Ionenimplantationsschritten;
  • 11 zeigt das Substrat der 7 mit x + 2 Epitaxieschichten und einer diffundierten p–-leitenden Säule;
  • 12 zeigt einen schematischen Querschnitt durch zwei Halbleiterleistungselemente.
  • 1 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 4 eines Halbleiterleistungsbauteils 10 einer ersten Ausführungsform der Erfindung. Das Halbleiterleistungsbauteil 10 weist eine Ladungskompensationsstruktur 2 auf. In dem Halbleiterchipvolumen 5 über dieser Leistungskompensationsstruktur 2, ist sowohl ein Bereich 8 mit Halbleiterleistungselementen 7 die einen vertikalen MOS-Leistungstransistor 15 bilden als auch ein Bereich 9, der Halbleiterschaltungselemente 1 einer monolithisch integrierten Schaltung 3 aufweist, angeordnet. Dabei erstrecken sich komplementär dotierte Säulen 6 aus p–-leitendem, einkristallinem Material in vertikaler Richtung bis in Oberflächenbereiche 11 der Halbleiterleistungsbauelemente 7.
  • Die Ladungskompensationsstruktur 2 mit ihren Ladungskompensationszellen 27 und den p–-leitenden Säulen 6 ragt nicht in einen Oberflächenbereich 12 für die Halbleiterschaltungselemente 1 hinein, sondern berührt mit dem obersten Säulenbereich eine p–-leitende Wanne 14, die sich über den gesamten Bereich 9 der Halbleiterschaltungselemente 1 erstreckt. Der Bereich 8 der Halbleiterleistungselemente 7, weist in dieser Ausführungsform der Erfindung den gleichen Unterbau wie der Bereich 9 der Halbleiterschaltungselemente 1 auf.
  • Die Basis des Halbleiterchips 4 bildet ein n+-leitendes Halbleitermaterial, vorzugsweise Silizium, mit einer Dicke hs des Substrats 17 von 90 bis 200 μm Höhe und einer Phosphordotierung in einer Konzentration von einigen 1018 bis 1021 cm–3.
  • Durch die Phosphordotierung wird das Substrat 17 negativ leitend, so dass eine großflächige Metallelektrode 29, welche die gesamte Rückseite 31 des Halbleiterchips 4 als Drain-Kontakt D des Halbleiterschaltungsbauteils 10 bedeckt, einen ohmschen Kontakt zu dem n n+-leitenden Substrat 17 ausbildet. Auf dem Substrat ist eine 5 bis 30 μm dicke n–-leitende Epitaxieschicht 18 aufgewachsen, die eine Donatorenkonzentration von 1013 bis 1016 cm–3 aufweist.
  • Darauffolgend sind mehrere Epitaxieschichten 19 bis 25 und x aufgewachsen, die eine n–-leitende Grunddotierung aufweisen und jeweils säulenartige Bereiche aus p–-leitendem Material zeigen. Die Konzentration an Donatoren in dem p–-leitenden Material liegt ebenfalls zwischen 1015 bis 1016 Cm–3, wie das die p–-leitenden Säulen 6 umgebende n–-leitende Zellenvolumen 28.
  • Aufgrund der komplementären Dotierung von den Säulen 6 und des Zellenvolumens 28 entsteht eine Ladungskompensationsstruktur 2. Diese Ladungskompensationsstruktur 2 bewirkt beim Anlegen einer Sperrspannung zwischen Drian und Source bei abgeschaltetem Kanal der MOS-Leistungstransistoren ein Ausräumen der Ladungsträger in der Driftzone zwischen Source S und Drain D aufgrund der sich in einer Entfernung von 10 bis 50 μm gegenüberliegenden pn-Übergänge der Ladungskompensationsstruktur 2, so dass kein Strom zwischen Source S und Drain D fließen kann. Das Anlegen einer Spannung die oberhalb der Schwellenspannung des MOS-Feldeffekttransistors liegt an die Gate-Elektrode G löst eine niederohmige Durchschaltung zwi schen Source S und Drain D über die vertikale Struktur der Ladungskompensationszellen 27 aus.
  • Der Bereich 9 der Halbleiterschaltungselemente 1 weist in dieser Ausführungsform der Erfindung eine CMOS-Struktur 16 auf, wobei ein n-Kanal MOS Transistor 37 auf der rechten Bildseite gezeigt wird, der seinen n-Kanal unmittelbar in der p-leitenden Wanne 14 ausbildet, während für den p-Kanal MOS Feldeffekttransistor 38 eine weitere n-leitende Wanne 41 im Oberflächenbereich 12 der Halbleiterschaltungselemente 1 angeordnet ist, um den p-Kanal MOS Feldeffekttransistor 38 zu realisieren.
  • Bei dieser ersten Ausführungsform der Erfindung reichen die p-leitenden Säulen 6 der Ladungskompensationsstruktur 2 bis an die p-leitende Wanne 14 der CMOS-Struktur 16 heran, so dass die p-leitenden Säulen 6 über diese Wanne 14 entladen werden können. Durch das Vorsehen der p-leitenden Säulen 6 unter der p-leitende Wanne 14 kann über den Säulenabstand a und den Säulendurchmesser d für verschiedene p-Wannendotierungen die Durchbruchsspannung eingestellt werden. Somit ist es möglich, die p-Wannendotierung für die monolitische Integration der Halbleiterschaltung geeignet zu wählen, und gleichzeitig die Durchbruchspannung dieses Halbleiterschaltungsgebietes über der Durchbruchspannung des Bereichs 8 der Halbleiterleistungselemente 7 zu halten. Soweit es die Struktur der Halbleiterleistungselemente 7 betrifft, ist diese Struktur eine typische COOLMOS®-Struktur für Leistungshalbleiterschaltungen mit minimiertem Durchlasswiderstand und damit mit minimaler Verlustwärme.
  • 2 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 4 eines Halbleiterleistungsbauteils 20 einer zweiten Ausführungsform der Erfindung. In dieser Querschnittsansicht wird lediglich ein Ausschnitt gezeigt, der die Bildung einer n-leitenden Wanne 36 für eine monolithisch integrierte Schaltung mit p-Kanal MOS Feldeffekttransistoren 38 aufweist. Eine derartige Prinzipskizze für zwei derartige MOS-Transistoren 37 mit Source S, Gate G und Drain D-Elektrode ist am rechten oberen Bildrand zu sehen. Die n-leitende Wanne 36 wird von einer Halbleiterstruktur begrenzt, die aus p-leitenden Säulen 6 besteht, wobei die x + 1 Epitaxieschicht verbreiterte, p-leitende Gebiete aufweist, die derart strukturiert sind, dass sich die oberen Bereiche 42 der p-leitenden Säulen 6 der Ladungskompensationsstruktur 2 einander berühren und somit eine geschlossene Unterseite 43 für die n-leitende Wanne 36 bilden, während seitlich ebenfalls die oberste Lage 44 der p-leitenden Säulen 6 derart verbreitert ist, dass sich ein geschlossener Rand rund um die n-leitende Wanne 36 ausbildet. Die weitere Struktur entspricht der in 1 gezeigten Ausführungsform der Erfindung.
  • 3 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 4 eines Halbleiterleistungsbauteils 30 einer dritten Ausführungsform der Erfindung. Diese dritte Ausführungsform der Erfindung mit dem Halbleiterleistungsbauteil 30 unterscheidet sich von den ersten beiden Ausführungsformen, gemäß 1 und 2 dadurch, dass zwischen dem Bereich 9 der Halbleiterschaltungselemente 1 und dem Bereich 8 der Halbleiterleistungselemente 7 eine Schneise 13 vorgesehen ist. Diese Schneise 13 umgibt als Trennbereich den Bereich 9 mit den Halbleiterschaltungselementen 1 und sorgt dafür, dass ein Nebenschluss, wie er im zweiten Ausführungsbeispiel der Erfindung gemäß 2 auftreten kann, nun verhindert ist, da die Struktur der monolithisch integrierten Halbleiterschaltung von einem Säulenraster umgeben ist, deren Säulen 46 voneinander beabstandet sind.
  • Dieser Abstand ist vergrößert, so dass die Gebiete der Säulen 46 nicht zusammendiffundieren können und somit ein Nebenschluss unterbunden wird. Durch diese Konstruktion können Potentialdifferenzen zwischen dem aktiven Zellbereich des COOLMOS® und dem "smarten" Bereich der monolithisch integrierten Schaltung ohne elektrische Feldspitzen- und Leckströme realisiert werden.
  • 4 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 4 eines Halbleiterleistungsbauteils 40 einer vierten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht näher erörtert. In diesem Fall sind im Schneisenbereich 13 kopflose p-leitende Säulen 33 vorgesehen, die in ihrem Durchmesser d' größer sind als der Durchmesser d von Säulenstrukturen, die im Schneisenbereich B bis an die Oberseite des Halbleiterchips heranreichen. Im linken Randbereich des Querschnitts der 4 ist eine Ladungskompensationszelle 27 angeordnet, deren p-leitende Säule 6 den gleichen Durchmesser d' aufweist, wie die kopflosen p-leitende Säulen 33 im Schneisenbereich 13.
  • 5 zeigt eine schematische Draufsicht auf eine aktive Oberseite eines Halbleiterchips 4, gemäß 4 mit einem Ausschnitt einer Schneise 13. In dieser Schneise 13 sind mehrere p-leitende Säulen 6 vorgesehen, die unterschiedliche Durchmesser aufweisen und, wie in 6 gezeigt wird, bis an die aktive Oberseite 32 im Schneisenbereich 13 heranreichen.
  • 6 zeigt einen schematischen Querschnitt eines Halbleiterchips 4 im Bereich einer Schneise 13 eines Halbleiterleistungsbauteils 50, gemäß einer fünften Ausführungsform der Erfindung. Der Unterschied zu der vierten Ausführungsform der Erfindung, wie sie in 4 gezeigt wird, besteht darin, dass im Schneisenbereich 13 sich alle p-leitende Säulen bis an die Oberseite 32 des Halbleiterchips erstrecken und unterschiedliche Durchmesser d und d' aufweisen, um eine Entkopplung zwischen den Halbleiterschaltungselementen 1 des Bereichs 9 für eine monolithisch integrierte Schaltung 3 mit n-Kanal MOS-Transistoren 37 und den Halbleiterleistungselementen 7 des Bereichs 8 der Halbleiterleistungselemente 7 zu erreichen.
  • Die 7 bis 12 zeigen Prinzipskizzen einzelner Zwischenprodukte beim Herstellen einer Ladungskompensationszelle 27 eines Halbleiterleistungselementes 7.
  • Eine derartige Leistungskompensationsstruktur wird, wie 7 zeigt, auf einem Substrat 17 aufgebaut, das eine Dicke hs von 90 bis 200 μm aufweist und mit Arsen oder Phosphor in einer Konzentration von einigen 1018 bis 1021 cm–3 dotiert ist, so dass es n+-leitend wird. Auf diesem n+-leitenden Halbleiterwaver als Substrat 17 wird eine n–-leitende Epitaxieschicht 18 mit einer Dicke h1 von 5 bis 30 μm aufgewachsen.
  • 8 zeigt eine schematische Draufsicht auf eine Photolithographiemaske mit Öffnungen für eine Ionenimplantation. Eine derartige Maske weist wabenförmige Zellen 27 auf, welche in ihrem Zentrum eine Öffnung 34 zeigen mit einem Durchmesser d für ein Akzeptor Gebiet. Dieses Akzeptor Gebiet soll durch die Öffnungen der Photolithographiemaske, wie sie 8 zeigt, in die erste Epitaxieschicht 18 wie sie 7 zeigt implantiert werden. Borionen, die auf eine derartige Photolithographiemaske treffen, werden durch den Fotolack der einzelnen Zellen 27 maskiert und dringen nur im Bereich der Öffnungen 34 in die in 7 gezeigte Oberseite der Epitaxieschicht 18 ein. Die Öffnungen 34 haben einen Mittenabstand A, der dem Mittenabstand der späteren p-leitenden Säulen der Ladungskompensationsstruktur entspricht. In den Ladungskompensationszellen 27 bildet sich somit ein Zellenvolumenbereich 28 aus, der nicht umdotiert wird und damit n–-leitend bleibt, während das Zentrum eine p-leitende Quelle aus Boratomen aufnimmt.
  • In einer mit gestrichelten Linien in 8 gezeigten Alternative weist die Ionenimplantationsmaske ein Streifenmuster auf, so dass streifenförmige Ladungskompensationszellen möglich sind, bei denen an Stelle von p-leitenden Säulen p-leitende Quader entstehen, die komplementär zum Halbleitervolumen dotiert sind.
  • 9 zeigt einen schematischen Querschnitt durch das Substrat 17, gemäß 7 mit einer implantierten Akzeptorionenquelle 47. Der Akzeptor ist in diesem Fall Bor und breitet sich unterhalb der in 8 gezeigten Öffnung 34 der dort gezeigten Photolithographiemaske in der n–-leitenden Epitaxieschicht 18 aus.
  • 10 zeigt das Substrat 17 mit x + 1 und/oder mit x + 2 Epitaxieschichten und mit x Akzeptorquellen 47 nach entsprechenden Epitaxie- und Ionenimplantationsschritten. Dabei wird jede der p-leitenden Quellen 47 von einem n–-leitenden Epitaxiematerial der Epitaxieschichten 18 bis x umgeben. Jedoch bilden die p-leitenden Quellen 47 noch keine zusammenhängen de, vertikale Säule oder einen vertikalen streifenförmigen Quader in den Epitaxieschichten 18 bis x mit Epitaxieschichthöhen h18 bis hx.
  • 11 zeigt das Substrat 17 der 7 mit x + 1 und/oder x + 2 Epitaxieschichten und einer diffundierten, p–-leitenden Gebiete 6. Diese zusammenhängende Gebieten 6 aus p–-leitendem Material mit einem Durchmesser d wird durch Diffusionsvorgänge der Quellen p der 10 bei Temperaturen oberhalb von 800°C und bis 1250 °C für mehrere Stunden erreicht. Dabei wird das gewünschte Dotierprofiel in Form von Säulen und/oder quaderförmigen Streifen erreicht. Die Gesamthöhe he der Epitaxieschichten liegt zwischen 30 bis 90 μm.
  • 12 zeigt einen schematischen Querschnitt durch zwei nebeneinander liegende Halbleiterleistungselemente 7 mit einem Source-Anschluss S im obersten Bereich der p–-leitenden Säule 6, in die zur Herabsetzung des Übergangswiderstandes und der Anpassung der Austrittsarbeiten zwischen dem Metall der Source-Elektrode S und dem Halbleitermaterial der p-leitenden Säule eine p+-leitende Schicht 48 eindiffundiert ist. Über ein Gate-Oxid 35 ist die Gate-Elektrode G über dem Gate-Kanal aus n-leitendem Material angeordnet, so dass ein Strom beim Anlegen einer entsprechenden Gate-Spannung zwischen der Source-Elektrode S auf der Oberseite 32 des Halbleiterchips 4 und der Drain-Elektrode D auf der Rückseite des Halbleiterchips 4 fließen kann.
  • Auf die Herstellungsweise des monolithisch integrierten Schaltkreises wird nicht näher eingegangen, jedoch wird bei dem Verfahren zur Herstellung eines solchen monolithischen Moduls aus Halbleiterleistungselementen und Halbleiterschaltungselementen ein erheblicher Teil der Verfahrensschritte auf beiden Bereichen, nämlich auf dem Bereich der Halbleiterleistungselemente 7 und auf dem Bereich der Halbleiterschaltungselemente 1 gleichzeitig vorgenommen, um die Kosten des Verfahrens und die Kosten zur Herstellung eines derartigen Halbleiterleistungsbauteils so niedrig wie möglich zu halten.
    • 1
    Halbleiterschaltungselemente
    2
    Ladungskompensationsstruktur
    3
    Monolithisch integrierte Schaltung
    4
    Halbleiterchip
    5
    Halbleiterchipvolumen
    6
    p-leitende Gebiete
    7
    Halbleiterleistungselemente
    8
    Bereich der Halbleiterleistungselemente
    9
    Bereich der Halbleiterschaltungselemente
    11
    Oberflächenbereich der
    Halbleiterleistungselemente
    12
    Oberflächenbereich der
    Halbleiterschaltungselemente
    13
    Schneise
    14
    p-leitende Wanne
    15
    MOS-Leistungstransistor
    16
    CMOS-Struktur
    17
    Substrat
    18 bis 25
    Epitaxieschichten
    26
    Implantierte Bereich
    27
    Ladungskompensationszelle
    28
    Zellenvolumen
    29
    Metallelektrode
    31
    Rückseite des Halbleiterchips
    32
    aktive Oberseite des Halbleiterchips
    33
    kopflose, p-leitende Säulen
    34
    Öffnungen in Fotolithografiemaske
    35
    Gate-Oxid
    36
    n-leitenden Wanne
    37
    n-Kanal MOS Transistor
    38
    p-Kanal MOS Transistor
    41
    n-leitende Wanne
    42
    oberer Bereich der p-Säulen
    43
    geschlossene Wannenunterseite
    44
    oberste Lage der p-Säulen
    46
    Säulen in der Schneise
    47
    Akzeptorenquelle
    48
    p+-leitende Schicht
    10
    Halbleiterleistungsbauteil
    20
    Halbleiterleistungsbauteil
    30
    Halbleiterleistungsbauteil
    40
    Halbleiterleistungsbauteil
    50
    Halbleiterleistungsbauteil
    a
    Säulenabstand bzw. Streifenabstand
    A
    Säulenmittenabstand bzw. Streifenmittelabstand
    d, d'
    Durchmesser der Säulen bzw. Breite der Streifen
    D
    Drain
    G
    Gate
    S
    Source
    he
    Dicke der Gesamtepitaxieschicht
    hs
    Dicke des Substrats
    h18 bis hx+2
    Dicke der unterschiedlichen Epitaxieschichten

Claims (12)

  1. Halbleiterleistungsbauteil mit Ladungskompensationsstruktur (2) und monolithisch integrierter Schaltung (3) auf einem Halbleiterchip (4), wobei die Ladungskompensationsstruktur (2) mit Ladungskompensationszellen (27) komplementär zum Halbleiterchipvolumen (5) bzw. zum Zellenvolumen (28 ) dotierte und vertikal angeordnete Gebiete (6) in den Zellen (27), sowohl im Bereich (8) der Halbleiterleistungselemente (7) des Halbleiterchips (4), als auch im Bereich (9) der Halbleiterschaltungselemente (1) der monolithisch integrierten Schaltung (3) aufweist, und wobei die komplementär dotierten Gebiete (6) sich bis in die Oberflächenbereiche (11) der Halbleiterleistungselemente (7) erstrecken und nicht in Oberflächenbereiche (12) der Halbleiterschaltungselemente (1) hineinragen.
  2. Halbleiterleistungsbauteil nach Anspruch 1, dadurch gekennzeichnet, dass als komplementär dotierte und vertikal angeordnete Gebiete (6) Säulen vorgesehen sind.
  3. Halbleiterleistungsbauteil nach Anspruch 1, dadurch gekennzeichnet, dass als komplementär dotierte und vertikal angeordnete Gebiete streifenförmige Quader vorgesehen sind.
  4. Halbleiterleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Bereich (8) der Halbleiterleistungselemente (7) und dem Bereich (9) der Halbleiterschaltungselemente (1) eine die monolithisch integrierte Schaltung (3) umgebende Schneise (13) vorgesehen ist, in der die Gebieten (6) der Ladungskompensationsstruktur (2) voneinander einen größeren Abstand (a) aufweisen, als in dem Bereich (8) der Halbleiterleistungselemente (7).
  5. Halbleiterleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Bereich (8) der Halbleiterleistungselemente (7) und dem Bereich (9) der Halbleiterschaltungselemente (1) eine die monolithisch integrierte Schaltung (3) umgebende Schneise (13) vorgesehen ist, in der Säulen als komplementär dotierte Gebiete (6) vorgesehen sind, die einen kleineren Durchmesser (d) aufweisen als in dem Bereich (8) der Halbleiterleistungselemente (7).
  6. Halbleiterleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem Bereich (9) der Halbleiterschaltungselemente (1) der integrierten Schaltung (3) die Halbleiterschaltungselemente (1) von komplementär dotierten Wannen umgeben sind.
  7. Halbleiterleistungsbauteil nach Anspruch 6 dadurch gekennzeichnet, dass für eine Wanne aus n-leitendem Material die Ladungskompensationsstruktur nicht in den Wannenbereich hineinragt, und die Ladungskompensationszellen p-leitende Säu len (6) aufweisen, deren oberer Bereich (42) unterhalb der Wanne (36) derart verbreitert ist, dass auch das Zellenvolumen (27) im oberen Bereich (42) p-leitend ist, und die oberen Bereiche (42) eine geschlossene p-leitende Schicht (48) bilden, welche die n-leitende Wanne (36) nach unten begrenzt.
  8. Halbleiterleistungsbauteil nach Anspruch 7, dadurch gekennzeichnet, dass für eine Wanne aus n-leitendem Material (36) im Bereich der Halbleiterschaltungselemente (1) die Ränder der Wanne (36) von einer Ladungskompensationsstruktur mit p-leitenden Gebieten (6) umgeben sind, wobei die Gebieten (6) sich mit ihren Kopfbereichen bis zu der Oberseite bis Halbleitermaterials des Halbleiterchips (4) erstrecken, und der Kopfbereich der p-leitenden Gebiete (6) derart verbreitert ist, dass das Zellenvolumen im Kopfbereich p-leitend ist und die Wanne (36) von p-leitendem Material seitlich begrenzt ist.
  9. Halbleiterleistungsbauteil nach einem der Ansprüche 6 bis 8 dadurch gekennzeichnet, dass für eine Wanne (14) aus p-leitendem Material die Ladungskompensationsstruktur (2) mit p-leitenden Gebieten (6) unterhalb der Wanne (14) endet, und in dem n-leitenden säulenfreien oberflächennahen Bereich eine leitende Wanne (14) großflächig im Vergleich zudem Querschnitt der Ladungskompensationszellen (27) angeordnet ist, wobei die Kopfbereiche der p-leitenden Gebiete (6) einen vertikalen Abstand zu der p-leitende Wanne aufweisen, der größer oder gleich der Breite der p-leitenden Gebiete (6) ist.
  10. Halbleiterleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Bereich (8) der Halbleiterleistungselemente (7) MOS-Leistungstransistoren (15) und der Bereich (9) der Halbleiterschaltungselemente (1) CMOS-Strukturen (16) aufweist.
  11. Verfahren zur Herstellung eines Halbleiterleistungsbauteils mit Ladungskompensationsstruktur (2) und monolithisch integrierter Schaltung (3), wobei das Verfahren folgende Verfahrensschritte aufweist: a) Bereitstellen eines n+-dotierten Halbleiterwafer s, b) Aufwachsen einer n-dotierten Epitaxieschicht, c) Aufbringen einer Photolithographiemaske mit Ladungskompensationszellenstruktur, die kreisförmige oder streifenförmige Öffnungen mit einem Rastermaß für Ladungskompensationsgebiete innerhalb eines Zellenvolumen aufweist, d) Implantieren von Akzeptorionen in den Öffnungen, e) Entfernen der Photolithographiemaske f) wiederholen der Schritte b) bis e) x mal, wobei x eine ganze Zahl ist, g) zweimaliges Wiederholen der Schritte b) bis e) in den Oberflächenbereichen, welche für Halbleiterleistungselemente vorgesehen sind, wobei bei der ersten Wiederholung eine Photolithographiemaske eingesetzt wird, die den Bereich integrierten Schaltung vollständig abdeckt und wobei bei der zweiten Wiederholung eine Photolithographiemaske eingesetzt wird, welche im Bereich der Halbleiter Schaltungselemente der integrierten Schaltung eine großflächige Öffnung für eine p-leitende Wanne aufweist, die sich über den gesamten Bereich der integrierten Schaltung erstreckt und mit Akzeptorionen bei der zweiten Wiederholung implantiert wird, h) Einbringen des Halbleiterwafer s mit den x + 2 Epitaxieschichten und den x + 2 implantiert Akzeptorionenquellen in einen Diffusionsofen und Diffundieren der Akzeptorionenquellen zu leitenden Säulen und zu einer leitenden Wanne im Bereich der integrierten Schaltung,
  12. Verfahren zur Herstellung eines Halbleiterleistungsbauteils mit Ladungskompensationsstruktur (2) und monolithisch integrierter Schaltung (3), wobei das Verfahren folgende Verfahrensschritte aufweist: – Durchführen der Verfahrensschritte a) bis f) gemäß Anspruch 11, – Aufbringen einer x + 1 Photolithographiemaske mit Ladungskompensationszellenstruktur die Öffnungen mit einem Rastermaß bzw. Pitch für Ladungskompensationsgebiete (6) in einem Zellenvolumen aufweist, wobei die Öffnungen im Bereich der Halbleiterschaltungselemente verbreitert sind, so dass bei dem nachfolgenden Implantations- und Diffusionsschritt eine geschlossene leitende Schicht im Bereich der Halbleiterschaltungselemente als untere Grenze einer n-leitenden Wanne gebildet wird, – Aufbringen einer x + 2 Photolithographiemaske mit Ladungskompensationszellenstruktur die Öffnungen mit einem Rastermaß für Ladungskompensationsgebiete (6) in einem Zellenvolumen aufweist, wobei die Öffnungen in Randbereichen der integrierten Schaltung verbreitert sind, und der übrige Bereich der integrierten Schaltung abgedeckt ist, so daß bei dem nachfolgenden Implantations- und Diffusionsschritt eine die integrierte Schaltung umgebende p-leitende Zone gebildet wird, welche eine n-leitende Wanne umgibt.
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