DE4017790A1 - Verborgene zenerdiode in einer konfigurierbaren integrierten schaltung - Google Patents

Verborgene zenerdiode in einer konfigurierbaren integrierten schaltung

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DE4017790A1
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Description

Die Erfindung betrifft konfigurierbare integrierte Schaltungen, und insbesondere eine Zenerdiodenstruktur innerhalb einer konfi­ gurierbaren integrierten Schaltung, die in einem existierenden eingelassenen Bereich (sinker) verborgen ist, so daß eine Zener­ diode ausgebildet ist, ohne daß ein zusätzlicher Formbereich (die area) erforderlich wäre.
Bei konfigurierbaren integrierten Schaltungen sind verschiedene Elemente, wie Transistoren, Widerstände, Junction-Kondensatoren, Dioden und Zenerdioden, wobei jedes der Elemente verschiedene feste Werte haben kann, auf einem einzigen Chip verteilt und nicht durch irgendeine Metallisationsschicht verbunden. Bei einer typischen konfigurierbaren integrierten Schaltung, bei der der Benutzer die Metallschicht, welche die verschiedenen Elemente miteinander verbindet, festlegt, wählt der Benutzer verschiedene Schaltungen und Unterschaltungselemente aus einer Auswahl Schalt­ elementen aus, welche als Bausteine bei der Auslegung von Ein- Chip-Systemen zu verwenden sind. Der Benutzer kann aber auch herkömmliche Schaltungen unter Verwendung von verschiedenen er­ hältlichen Elementen auf dem konfigurierbaren Chip verwenden. Sodann wird ein Software-Modell der verschiedenen miteinander verschalteten Schaltungen und Elemente entwickelt und das System wird simuliert, um zu sehen, wie die Schaltungen und Elemente als System arbeiten.
Wenn der Benutzer sich zu einem System durchgerungen hat und die verschiedenen Verbindungen zwischen einzelnen Elementen aufgebaut sind, wird eine Diskette oder eine andere Speichereinrichtung, welche die von dem Benutzer gewünschten Verbindungen enthält, von einem Hersteller für die konfigurierbare integrierte Schaltungen verwendet, um automatisch eine Metallisierungsmaske zu entwerfen. Sodann wird der Chip mit der konfigurierbaren integrierten Schal­ tung einem einzelnen fotolithographischen Maskierverfahren und einem Metallisierverfahren unterzogen, um die Verbindungen zwischen den einzelnen Elementen auf dem Chip herzustellen.
Ein Hersteller zum Herstellen konfigurierbarer integrierter Schal­ tungen entwirft eine bestimmte Klasse von Chips, welche eine be­ stimmte Formauslegung haben, und bezieht möglichst viele Elemente in die Formauslegung ein, um dem Benutzer eine große Zahl von Gestaltungsmöglichkeiten zu geben. Typischerweise wird jedes Element einzeln ausgebildet, so daß dann, wenn ein einzelnes Element nicht verwendet wird, der Teil des Formbereiches, welcher von dem nichtverwendeten Element gebraucht würde, im wesentlichen verloren ist.
Ein solcher Hersteller von konfigurierbaren integrierten Schaltun­ gen ist Custom Array Corporation in Sunnyvale, Californien. Eine konfigurierbare integrierte Schaltung von Custom Array Corporation versetzt den Benutzer dazu in die Lage, Zenerdioden an dem Basis- und dem Emitterbereich von Transistoren auszubilden. Bei dieser Auslegung, wo eine Zenerdiode und ein Transistor aus denselben diffundierten Bereichen gebildet werden, sind somit die Charak­ teristika der Zenerdiode völlig von der Auslegung des Transistors abhängig und dieser unterworfen. Mithin hat die Durchbruchspannung der Zenerdiode meistens einen Wert, welcher für den Benutzer nicht optimal ist. Ein Vorteil dieser Auslegung liegt jedoch darin, daß die Zenerdiode keinen zusätzlichen Platz und keine zusätzliche Wafer-Verarbeitung benötigt.
Typischerweise werden viele Zenerdioden mit hohen Durchbruchspan­ nungen in integrierten Leistungsschaltungen für die Spannungs­ regulierung benötigt. Wenn die Zenerdioden, welche an dem Basis- und Emitterbereichen von existierenden Transitoren ausgebildet sind, geringe Durchbruchspannungen aufweisen, müssen mehrere Zenerdioden in Serie geschaltet werden, wenn eine höhere Durch­ bruchspannung erzielt werden soll. Bei Zenerdioden von Custom Array Corporation, welche Serienschaltungen von Zenerdioden mit geringer Durchschlagspannung verwenden, ist somit die Anzahl von für andere Zwecke einsetzbaren Transistoren verringert.
Fig. 1 zeigt eine herkömmliche Vorrichtung, welche in eine konfi­ gurierbare integrierte Schaltung eingesetzt werden kann. Solch eine Vorrichtung ist in dem Patent 45 89 004 (Yasuda et al.) offenbart, worauf hier bezug genommen wird. Bei dieser Vorrichtung verwendet eine vertikale DMOS-Einrichtung 4 einen stark dotierten eingelassenen Bereich 6, um Kontakt zu einer stark dotierten Innenschicht 8 oder einem stark dotierten Substrat herzustellen. Der eingelassene Bereich und die Innenschicht bewirken ferner eine Absenkung des Betawertes von parasitären Transistoren. In Fig. 1 wirken der eingelassene Bereich und die Zwischenschicht als Drain-Bereich des vertikalen DMOS-Transistors 4, wobei der hochdotierte eingelassene Bereich 6 für einen eventuellen Kontakt beim Metallisieren freiliegt.
Gemäß dem Stand der Technik, wo eine konfigurierbare integrierte Schaltung einen vertikalen Transistor beinhaltet, welcher einen eingelassenen Bereich verwendet (vgl. Fig. 1) ist jede darüber hinaus in der konfigurierbaren integrierten Schaltung beinhaltete Zenerdiode entweder eine getrennte und unabhängige Einrichtung, welche zusätzlichen Formbereich braucht, oder sie wird unter Verwendung von existierenden Bereichen eines Transistors gebildet, so daß die Durchbruchspannung der Zenerdiode von der Auslegung des Transistors diktiert wird.
Eine herkömmliche Zenerdiode (der Begriff Zenerdiode schließt erfindungsgemäß auch Avalanchelaufzeitdioden ein) ist in Fig. 2 gezeigt, wo ein Kathodenbereich 9 von einem Halbleitersubstrat gebildet ist, wobei ein Anodenbereich 10 innerhalb der Kathode ausgebildet ist. Eine Zenerdiode kann aber auch derart ausgebildet sein, daß der Kathodenbereich und der Anodenbereich nebeneinander liegen. Wenn die Sperr-Vorspannung der Zenerdiode ausreicht, um einen Durchbruch zu erzeugen, werden Elektronen-Loch-Paare er­ zeugt, welche einen Stromfluß bewirken, so daß ein Spannungsabfall über der Diode der Durchbruchspannung gleich ist.
Ferner sind in den Patenten 47 58 537; 47 42 021; 47 35 210; 44 19 681; 42 93 868 und 37 35 210 Zenerdiodenstrukturen offen­ bart, auf welche ebenfalls bezug genommen wird.
Wünschenswert für die Industrie ist eine Zenerdiodenstruktur zur Verwendung in konfigurierbaren integrierten Schaltungen, die keinen zusätzlichen Formbereich benötigt und die unabhängig aus­ gelegt werden kann, so daß sie die gewünschte Durchbruchspannung aufweist.
Der Erfindung liegt somit die Aufgabe zugrunde, eine Vielzahl von Zenerdioden in eine konfigurierbare integrierte Schaltung zu integrieren, ohne den Zenerdioden irgendwelchen Formbereich zuzu­ ordnen, wobei die Zenerdioden ausgewählte Durchbruchspannungen aufweisen sollten.
Nach einem Ausführungsbeispiel der Erfindung wird ein P-diffun­ dierter Bereich innerhalb eines eingelassenen N⁺-Bereiches ausge­ bildet, der Teil eines vertikalen Transistors in einer konfigu­ rierbaren integrierten Schaltung ist. Der eingelassene N⁺-Bereich kontaktiert eine N⁺-Zwischenschicht oder ein N⁺-Substrat und stellt einen freiliegenden Kontaktbereich für den Transistor dar. Die Leitungsarten können selbstverständlich den in diesem Ausfüh­ rungsbeispiel beschriebenen entgegengesetzt sein. Auf diese Weise kann die Verunreinigungskonzentration des Zenerdiodenbereiches ohne Einfluß auf die Charakteristika des Transistors gewählt werden. Wenn die Zenerdiode nicht verwendet wird, wird darüber hinaus kein Formbereich durch die Nichtverwendung der Zenerdiode verschwendet.
Durch Ausbilden einer P-Zenerdioden-Anode in allen eingelassenen N⁺-Bereichen bzw. Ausbilden einer N-Zener-Kathode in allen einge­ lassenen P⁺-Bereichen kann eine große Anzahl Zenerdioden ver­ fügbar gemacht werden, ohne daß der Formbereich der konfigurier­ baren integrierten Schaltung vergrößert werden müßte.
Es entstehen keine Probleme mit parasitären bipolaren oder MOS- Transistoren, weil die hochdotierten eingelassenen Bereiche den Betawert von entstandenen parasitären Transistoren senken.
Darüber hinaus können Dioden mit hoher Durchbruchspannung ausge­ bildet werden, indem zunächst innerhalb des eingelassenen Berei­ ches ein eher schwach dotierter Bereich und dann innerhalb des schwach dotierten Bereiches ein Anoden- oder Kathodenbereich ausgebildet werden.
Ferner kann ein rechtwinkliger P⁻-Bereich innerhalb des stark dotierten eingelassenen Bereiches ausgebildet werden, so daß ein Widerstand entsteht.
Bei Hochspannungsanwendungen, wo vertikale Transistoren gebräuch­ lich sind, welche eingelassene Bereiche verwenden, werden eben­ falls viele Zenerdioden für die Spannungsregelung benötigt. Daher kann die vorstehend beschriebene Diodenstruktur bei konfigurier­ baren integrierten Schaltungen im Leistungsbereich Anwendung finden.
Im folgenden ist die Erfindung anhand bevorzugter Ausführungsbei­ spiele unter Bezugnahme auf die beiliegenden Zeichnungen mit weiteren Einzelheiten näher erläutert. Dabei zeigt:
Fig. 1 eine Schnittdarstellung eines herkömmlichen Vertikaltran­ sistors, welcher einen eingelassenen Bereich verwendet,
Fig. 2 eine Schnittdarstellung einer grundlegenden Zenerdiode,
Fig. 3 eine Schnittdarstellung eines Bereiches einer konfigurier­ baren integrierten Schaltung, in welche eine Zenerdiode in einen eingelassenen Bereich eines vertikalen DMOS- Transistors integriert ist, und zwar gemäß der Erfindung,
Fig. 4a und 4b schematisch verschiedene Konfigurationen, welche unter Verwendung der konfigurierbaren integrierten Schaltung nach Fig. 3 möglich sind;
Fig. 5 eine Schnittdarstellung eines Bereiches einer konfigurier­ baren integrierten Schaltung, in welche eine Zenerdiode in einen eingelassenen Bereich eines vertikalen Bipolar­ transistors integriert ist, und zwar gemäß der Erfindung,
Fig. 6 die Vorrichtung nach Fig. 3, jedoch mit einer Zenerdiode mit höherer Durchbruchspannung,
Fig. 7 die Vorrichtung nach Fig. 6, jedoch mit einer Zenerdiode mit einer Zwischenschicht,
Fig. 8 eine Schnittdarstellung eines Bereiches einer konfigurier­ baren integrierten Schaltung mit einer Schottkydiode in einem eingelassenen Bereich eines vertikalen DMOS-Transi­ stors, und zwar nach der Erfindung,
Fig. 9 eine Schnittdarstellung eines Bereiches einer konfigurier­ baren integrierten Schaltung mit einem NPN-Transistor in einem eingelassenen Bereich eines vertikalen DMOS-Transi­ stors, und zwar nach der Erfindung,
Fig. 10 eine Draufsicht auf einen Bereich einer konfigurierbaren integrierten Schaltung mit einem diffundierten Widerstand in einem eingelassenen Bereich eines vertikalen Transi­ stors, und zwar nach der Erfindung,
Fig. 10a und 10b schematisch mögliche Konfigurationen, welche die konfigu­ rierbare integrierte Schaltung nach Fig. 10 verwenden, und
Fig. 11 eine Schnittdarstellung einer Zenerdiode in einem Schutz­ ring eines lateralen PMOS-Transistors, und zwar nach der Erfindung.
Fig. 3 zeigt ein Ausführungsbeispiel der Erfindung, wobei eine bekannte aktive Einrichtung, wie etwa ein N⁻-Kanal vertikaler DMOS-Transistor 12 (VDMOS) in einer N⁻-Epitaxialschicht 14 ausge­ bildet ist. Die N⁻-Epitaxialschicht 14 ist unter Anwendung bekann­ ter Verfahren auf einem P⁻-Substrat 16 ausgebildet. Der VDMOS 12 ist unter Anwendung bekannter Verfahren ausgebildet, ein­ schließlich Ausbilden eines P⁻-Körperbereiches 17 innerhalb der N⁻-Epitaxialschicht 14 und Ausbilden eines hochdotierten N⁺-Source­ bereiches 18 innerhalb des P⁻-Körperbereiches 17. Ein Gate 19, welches beispielsweise dotiertes Polysilicium umfaßt, ist über dem Kanalbereich des VDMOS-Transistors 12 ausgebildet.
Um ein Drain für den VDMOS-Transistor 12 auszubilden, wird eine hochdotierte N⁺-Zwischenschicht 22 an der Grenze zwischen dem P⁻-Substrat 16 und der N⁻-Epitaxialschicht 14 ausgebildet, indem das P⁻-Substrat 16 mit langsam diffundierenden N⁻-Dotierungselementen dotiert wird, bevor die N⁻-Epitaxialschicht 14 ausgebildet wird. Nach der Ausbildung der N⁻-Epitaxialschicht 14 über dem P⁻-Sub­ strat 16 diffundieren die Dotierelemente vom N-Typ, welche die Zwischenschicht bilden, in die N⁻-Epitaxialschicht 14, um die N⁺- Zwischenschicht 22 gemäß Fig. 3 zu bilden. Diese Zwischenschicht kann eliminiert werden, wenn das Substrat vom N⁺-Typ ist.
Ein eingelassener N⁺-Bereich 24 wird so ausgebildet, daß er die N⁺-Zwischenschicht 22 kontaktiert und einen Teil des Drain-Berei­ ches des VDMOS 12 bildet. Der eingelassene Bereich 24 muß hoch do­ tiert sein, so daß er einen niederohmigen Kontakt zu der N⁺-Zwi­ schenschicht 22 darstellt und den Betawert von parasitären Transi­ storen senkt, welche von den verschiedenen P- und N-Typ-Gebieten gebildet sind. Der eingelassene N⁺-Bereich 24 kann durch Ionen­ implantation von schnell diffundierenden Dotierelementen vom N- Typ in die N⁻-Epitaxialschicht 14 ausgebildet sein, welche so eingeführt werden, daß der eingelassene N⁺-Bereich 24 sich von der N⁺-Zwischenschicht 22 zu der Oberfläche des Wafers erstreckt. Wenn die N⁻-Epitaxialschicht 14 sehr dick ist, wird eine Abwärts­ diffusion von schnell diffundierenden Dotierungselementen des N- Typs, welche durch die Oberfläche der Epitaxialschicht 14 implan­ tiert werden, zusammen mit einer Aufwärtsdiffusion von schnell diffundierenden Dotierungselementen des N-Typs, welche selektiv vor der Ausbildung der N⁻-Epitaxialschicht 14 in dem P⁻-Substrat 16 angeordnet worden sind, erwünscht, um einen tief eingelassenen N⁺-Bereich auszubilden.
Die vorstehend beschriebenen Verfahren sind aus dem Stand der Technik wohlbekannt und in dem Patent 45 89 004 von Yasuda be­ schrieben, welches im Zusammenhang mit Fig. 1 erwähnt ist.
Es kann ein zusätzlicher eingelassener N⁺-Kontaktbereich 25 mit einer Verunreinigungskonzentration in der Größenordnung von 1020 Dotierungselementen/cm3 nötig sein, um jedweden Schottky-Dioden- Effekt zwischen einem Metallkontakt und dem eingelassenen Bereich 24 zu verhindern.
P⁺-Isolationsbereiche 26 werden ausgebildet, welche das P⁻-Sub­ strat 16 kontaktieren, um eine Isolation des VDMOS 12 von den umgebenden Einrichtungen zu schaffen. Die P⁺-Isolationsbereiche 26 können mittels eines Verfahrens ausgebildet sein, das den im Zusammenhang mit dem eingelassenen N⁺-Bereich 24 beschriebenen gleich ist.
Wie vorstehend erläutert, wird bei konfigurierbaren integrierten Schaltungen die Metallisierungsmaske, welche die verschiedenen Kontakte und Verbindungen zu und zwischen den verschiedenen Be­ reichen bildet, wie etwa den Oberflächenbereich in Fig. 3, von dem Benutzer spezifiziert. Bei herkömmlichen konfigurierbaren integrierten Schaltungen sind die dem eingelassenen N⁺-Bereich 24 entsprechenden Bereiche, welche einen Teil eines vertikalen Tran­ sistors bilden, nicht als Anode oder Kathode einer Zenerdiode konfigurierbar.
In Fig. 3 ist ein hochdotierter P⁺-Anodenbereich 28 innerhalb des eingelassenen N⁺-Bereiches 24 ausgebildet und ist auf der Oberfläche des Wafers freiliegend. Der P⁺-Bereich 28 bildet in Verbindung mit dem eingelassenen N⁺-Bereich 24 eine Zenerdiode mit einer Durchbruchspannung von etwa 6 V. Der P⁺-Bereich 28 kann unter Verwendung eines gesonderten Maskierungsschrittes zum Frei­ legen eines Teiles des eingelassenen N⁺-Bereiches 24 ausgebildet sein, wobei sodann unter Verwendung von Ionenimplanation oder einer anderen bekannten Vorgehensweise Verunreinigungen vom P-Typ in den eingelassenen N⁺-Bereich 24 eingebracht werden, um den P⁺-Bereich 28 auszubilden. Nach einem Ausführungsbeispiel liegt die Verunreinigungskonzentration in dem P⁺-Bereich 28 in der Größenordnung von 2×1019 Dotierungselementen/cm3. Der eingelas­ sene N⁺-Bereich 24 weist eine Verunreinigungskonzentration in der Größenordnung von 1019 Dotierungselementen/cm3 auf.
Wie den Fig. 4a und 4b zu entnehmen ist, kann der Benutzer eine Metallverbindung für die Einrichtung nach Fig. 3 spezifi­ zieren, welche entweder allein einen Transistor gemäß Fig. 4a oder allein eine Zenerdiode gemäß Fig. 4b darstellt.
Die Konfiguration gemäß Fig. 4a kann einfach durch Nichtverbinden einer separaten Metallverbindung mit dem P⁺-Anodenbereich 28 erfolgen.
Die Konfiguration gemäß Fig. 4b kann durch Gestalten der Metalli­ sierungsmaske derart ausgebildet werden, daß eine erste Metallver­ bindung den eingelassenen N⁺-Bereich 24 für die Kathode und eine zweite Metallverbindung den P⁺-Bereich 28 für die Anode kontaktie­ ren. Alternativ kann zur Ausbildung der Konfiguration gemäß Fig. 4b die Maske eine erste Verbindung zu der N⁺-Source 18 und dem P⁻-Körperbereich 16 für die Kathode und eine zweite Verbindung zu dem P⁺-Anodenbereich 28 ausbilden, während das Potential des Gates 20 auf hohem Niveau gehalten wird, um den Transistor 12 immer in einen EIN-Zustand vorzuspannen.
Der VDMOS-Transistor 12 gemäß Fig. 3 kann durch eine Bipolartran­ sistor gemäß 5 ersetzt werden, wobei der eingelassene N⁺-Bereich 24 die Zwischenschicht 22 kontaktiert und den Kollektorkontakt bildet. In diesem Ausführungsbeispiel ist der P-Basisbereich 40 innerhalb des N⁻-Epitaxialbereiches 14 ausgebildet und der N⁺- Emitterbereich 42 ist innerhalb des Basisbereiches 40 ausgebildet. Der P⁺-Anodenbereich 28 liegt innerhalb des eingelassenen Berei­ ches 24. Die möglichen Konfigurationen sind denjenigen nach den Fig. 4a und 4b identisch, nur daß der VDMOS-Transistor durch einen Bipolartransistor ersetzt ist.
Alle Leitungstypen, welche unter Bezugnahme auf die Fig. 3 und 5 beschrieben sind, können entgegengesetzt sein, wobei dieselben Vorteile einer Zenerdiode, welche unter Verwendung eines eingelas­ senen Bereiches ausgebildet ist, erzielt werden können.
Nach einem anderen Ausführungsbeispiel einer Diode, welche einen eingelassenen Bereich verwendet, bildet gemäß Fig. 6 ein einge­ lassener N⁺-Bereich 24 in Verbindung mit einem eingelassenen N⁺- Kontaktbereich 25 eine Kathode einer Avalanche-Laufzeitdiode mit einer hohen Durchbruchspannung, indem zuerst der Oberflächenbe­ reich des eingelassenen N⁺-Bereiches 24 mit einer ersten Konzen­ tration von Verunreinigungen des P-Typs, wie etwa Bor, gegen­ dotiert wird, um einen N⁻-Bereich 32 mit entgegengesetzter Konzen­ tration nach Kompensation in der Größenorndung von 1017 Dotierele­ menten/cm3 innerhalb des N⁺-Einschlusses 24 auszubilden. Sodann folgt eine zusätzliche Implantierung von Dotierungselementen des P-Typs, so daß ein P⁺-Anodenbereich 34 in dem N⁻-Bereich 32 ausge­ bildet wird.
Derselbe N⁻-Bereich 32, welcher wünschenswert ist, um Zenerdioden (bzw. Avalanche-Laufzeitdioden) mit Durchbruchspannungen von mehr als 6 bis 8 V auszubilden, kann auch durch einfaches Maskieren der Oberfläche des Wafers vor der Implantierung von eingelassenen Dotierungen des N-Typs ausgebildet werden, so daß die eingelas­ senen Dotierungen des N-Typs davor bewahrt werden, in den umgeben­ den Bereich implantiert zu werden, wo die Zenerdiodenanode auszu­ bilden ist. Nachdem die eingelassenen Dotierungelemente des N-Typs implantiert und eingedrungen sind, hat derjenige Teil des einge­ lassenen Bereiches, der von der Maske geschützt war, eine Konzen­ tration von Dotierungselementen des N-Typs, die geringer ist als diejenige in dem umgebenden eingelassenen Bereich. Somit ist der leicht dotierte N⁻-Bereich 32 in Fig. 6 lediglich durch die Sei­ tendiffusion von eingelassenen Dotierungen des N-Typs in den geschützten Bereich gebildet. Zum Zwecke der besseren Kontrolle der Verunreinigungskonzentration in dem N⁻-Bereich 32 kann der von der Maske geschützte Bereich aber auch relativ groß gemacht werden, so daß die Seitendiffusion in den geschützten Bereich nicht ausreicht, um den gewünschten N⁻-Bereich 32 auszubilden. Sodann kann eine Schichtimplantierung von Dotierungen des N-Typs durchgeführt werden, um den N⁻-Bereich 32 mit der gewünschten Konzentration auszubilden. Bei Ausbilden des N⁻-Bereiches 32 durch selektives Blockieren der Implantierung von eingelassenen Dotie­ rungen des N-Typs sind keine zusätzlichen Masken oder Maskier­ schritte erforderlich, um den N⁻-Bereich 32 auszubilden. Durch Verwenden dieses bestimmten Maskierverfahrens kann die Größe der blockierten Bereiche variiert werden, um die Ausbildung von Zener­ dioden mit unterschiedlichen Durchbruchspannungen zu ermöglichen. Ein zusätzlicher Maskierschritt kann erfolgen, um selektiv die Niederkonzentrationsbereiche weiter mit Dotierungen des N-Typs zu dotieren, un die Konzentration in dem N⁻-Bereich 32 besser kon­ trollieren zu können.
Die Transistor/Zenerdioden-Konfiguration von Fig. 6 kann im wesentlichen nach den Fig. 4a und 4b konfiguriert werden. Avalanche-Laufzeitdioden, welche höhere Durchbruchspannungen als wirkliche Zenerdioden haben, könnten bei konfigurierbaren inte­ grierten Schaltungen für höhere Spannungen angewendet werden.
Gemäß einem anderen Ausführungsbeispiel (vgl. Fig. 7) ist die Avalanche-Laufzeitdiode nach Fig. 6 dahingehend modifiziert, daß sie eine besser steuerbare Durchbruchspannung hat. Gemäß Fig. 7 wird der N⁺-Einschluß 24 zunächst mit Verunreinigungen vom P-Typ gegendotiert (z. B. Bor), um einen N⁻-Bereich 40, der eine Konzen­ tration in dem Bereich von 1017 Dotierungselementen/cm3 aufweist, innerhalb des N⁺-Einschlusses 24 auszubilden.
Der N⁻-Bereich 40 kann auch durch Blockieren von eingelassenen Dotierungen des N-Typs im Hinblick auf das Implantieren in einen antizipierten Anodenbereich ausgebildet werden, wie unter Bezug­ nahme auf Fig. 6 beschrieben.
Sodann wird eine Implantierung von langsam diffundierenden Verun­ reinigungen des N-Typs, wie etwa Arsen, verwendet, um eine N- Zwischenschicht 42 innerhalb des N⁻-Bereiches 40 auszubilden. Sodann werden Verunreinigungen des P-Typs, wie etwa Bor, implan­ tiert, und einen P⁺-Bereich 44 innerhalb des N⁻-Bereiches 40 auszu­ bilden und die N-Zwischenschicht 42 zu schneiden.
Die Zwischenschicht 42 bewirkt den Durchbruch der Diode an einer Stelle unterhalb der Oberfläche des Wafers an der Grenze zwischen dem P⁺-Bereich 44 und der N-Zwischenschicht 42. Dadurch, daß der Durchbruch an einer Stelle weg von der Oberfläche bewirkt wird, werden Elektronen und Löcher nicht in dem Oxyd auf der Oberfläche gefangen, im Gegensatz zu Oberflächendurchbrüchen, und ein Ver­ schieben der Schwelle (oder des Knies) wegen der eingefangenen Elektronen und Löcher ist vermieden.
Die Konzentrationen der Verunreinigungen in den Bereichen der verschiedenen beschriebenen Ausführungsbeispiele können verändert werden, wie es nötig ist, um die gewünschten Durchbruchspannungen zu erzeugen. Die Tiefen und Breiten der einzelnen Bereiche können ebenfalls auf der Grundlage von bestimmten Betriebsspannungen und Strömen eingestellt werden. Die Verunreinigungskonzentrationen, Tiefen und Weiten der Bereiche können von dem Hersteller von konfigurierbaren integrierten Schaltungen unter Verwendung von bekannten Verfahren bestimmt werden.
Nach einem anderen Ausführungsbeispiel (vgl. Fig. 8) wird ein leicht dotierter N⁻-Bereich 50 innerhalb des eingelassenen N⁺- Bereiches 24 unter Verwendung von Gegendotierung oder anderen vorstehend erläuterten Techniken ausgebildet und ein Schottkyme­ tall 52, welches für alle Metallverbindungen nach diesem Ausfüh­ rungsbeispiel verwendet wird, wird während des Metallisierens zum Kontaktieren des N⁻-Bereiches 50 ausgebildet. Somit bildet das Schottkymetall 52 in Kontakt mit dem N⁻-Bereich 50 eine Schottky­ diode. Ein eingelassener N⁺-Kontaktbereich 53 wird verwendet, um ohm'schen Kontakt zu dem eingelassenen Bereich 24 herzustellen.
Nach einem anderen Ausführungsbeispiel (vgl. Fig. 9) wird ein vertikaler NPN-Bipolartransistor in einen N⁻-Bereich des eingelas­ senen Bereiches eingebettet. Gemäß Fig. 9 wirkt ein N⁻-Bereich 54, welcher unter Verwendung von vorstehend beschriebenen Techni­ ken hergestellt ist, als der Kollektor des NPN-Transistors 55. Ein P-Bereich 56, der innerhalb des N⁻-Bereiches 54 ausgebildet ist, wirkt als Basis und ein N⁻-Bereich 57, der innerhalb des P- Bereiches 56 ausgebildet ist, wirkt als Emitter.
Fig. 10 zeigt eine Draufsicht auf einen Bereich einer konfigu­ rierbaren integrierten Schaltung mit einem diffundierten Wider­ stand 60 in einem eingelassenen N⁺-Bereich 66. Somit kann ein diffundierter Widerstand in einem eingelassenen Bereich ausgebil­ det werden, ohne daß zusätzlicher Formbereich erforderlich wäre. Zwei mögliche Konfigurationen sind im wesentlichen in den Fig. 4a und 4b gezeigt, mit der Ausnahme, daß ein Widerstand gegen die Zenerdiode ausgetauscht worden ist. Eine dritte Konfiguration gemäß Fig. 10a ist ebenfalls möglich, indem der Widerstand so angeschlossen ist, daß er in Verbindung mit einem Transistor wirkt. Der diffundierte Widerstand 60 gemäß Fig. 10 ist durch Ausbilden von P⁺-Kontakten 62 und 64 innerhalb des eingelassenen N⁺-Bereiches 66 und durch Ausbilden eines verbindenden P⁻-diffun­ dierten Widerstandsbereiches 60 zwischen den P⁺-Kontakten 62 und 64 ausgebildet. Wenn hohe Spannungen bei der Vorrichtung nach Fig. 10 verwendet werden sollen, müßte derjenige Teil des einge­ lassenen Bereiches 66, welcher den diffundierten Widerstand 60 umgibt, unter Verwendung von vorstehend beschriebenen Techniken leichter dotiert sein, um eine geringe Durchbruchspannung zwischen den P⁺-Widerstandskontakten 62 und 64 und dem eingelassenen Be­ reich 66 zu vermeiden. Dieser leicht dotierte Bereich 68 ist in Fig. 10 gestrichelt dargestellt. Diffundierte Widerstände sind in der Technik bekannt und können mit sehr unterschiedlichen Kennwerten erhalten werden.
Wenn der diffundierte Widerstand 60 in Verbindung mit dem MOS- Transistor 70 nach Fig. 10 verwendet werden soll, würde ein Me­ tallkontakt, der den P⁺-Kontakt 62 oder den P⁺-Kontakt 64 direkt mit dem eingelassenen N⁺-Bereich 66 verbindet, konfiguriert und ein separater Kontakt würde zu dem anderen P⁺-Kontakt hergestellt werden, um einen Widerstand auszubilden, welcher zwischen diesen anderen Kontakt und dem eingelassenen N⁺-Bereich 66 geschaltet ist. Somit kann eine Konfiguration gemäß Fig. 10a erzeugt werden, wo ein Transistor mit einem Lastwiderstand ausgebildet ist. Durch Austauschen eines Bipolartransistors (gemäß Fig. 5) gegen den MOS-Transistor 70 kann die Konfiguration gemäß Fig. 10b erhalten werden.
Fig. 11 zeigt eine Zenerdiode 76 in einem Schutzring 78. Der Schutzring 78 wird verwendet, um den lateralen PMOS-Transistor 80 von anderen Einrichtung in einer N⁻-Epitaxialschicht 82 zu iso­ lieren. Die P⁺-Anode 84 und die N⁻-Kathode 86 der Zenerdiode sind unter Verwendung von Techniken ausgebildet, welche denjenigen zur Herstellung der Anode 34 und der Kathode 32 in Fig. 6 gleich sind.
Alle in den eingelassenen Bereichen nach den Fig. 3 bis 10 verborgenen Einrichtungen können ebenfalls in einem Schutzring 48 unter Verwendung von Verfahren ausgebildet werden, welche den unter Bezugnahme auf die Fig. 3 bis 10 beschriebenen gleich sind.
Es sei darauf hingewiesen, daß die beschriebenen diffundierten Widerstände, Dioden und Transistoren innerhalb desselben eingelas­ senen Bereiches oder Schutzrings ausgebildet sein können, um die Anzahl von in einer konfigurierbaren integrierten Schaltung er­ hältlichen Elemente zu steigern.
Die Lehre dieser Erfindung ist am besten bei konfigurierbaren integrierten Schaltungen anwendbar, welche vertikale Transistoren mit einem Kontakt umfassen, welcher durch einen zugeordneten hochdotierten eingelassenen Bereich hergestellt ist. Die Erfindung ist aber auch auf konfigurierbare integrierte Schaltungen anwend­ bar, bei denen nicht notwendigerweise Isolierbereiche als ein Kontakt eines Transistors verwendet werden. Durch Verwendung der Erfindung können demnach konfigurierbare integrierte Schaltungen eine größere Anzahl von Zenerdioden, Widerständen und Transistoren mit wählbaren Charakteristika umfassen, ohne daß zusätzlicher Platzbedarf entstünde. Somit kann der eingelassene Bereich, der vorher unabhängig ausgebildeten Zenerdioden, Widerständen und Transistoren zugedacht war, für andere Komponenten zur Verfügung gestellt werden.
Die in der vorstehenden Beschreibung, den Ansprüchen sowie der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims (37)

1. Diode, dadurch gekennzeichnet, daß
  • - ein Bereich (28) eines ersten Leitungstyps der Diode in einem eingelassenen Bereich (24) eines vertikalen Transistors ausgebildet ist,
  • - der eingelassene Bereich (24) als ein Bereich eines zweiten Leitungstyps der Diode wirkt,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
2. Diode nach Anspruch 1, dadurch gekennzeichnet, daß die Diode eine Zenerdiode ist.
3. Diode nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler MOS-Transistor ist.
4. Diode nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der vertikale Transistor ein vertika­ ler Bipolartransistor ist.
5. Diode nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Bereich (28) des ersten Leitungs­ typs vom P-Leitungstyp ist.
6. Diode nach einem der Ansprüche 1 bis 4, dadurch gekenn­ zeichnet, daß der erste Leitungstyp der N-Leitungstyp ist.
7. Diode, dadurch gekennzeichnet, daß
  • - ein Bereich (34) eines ersten Leitungstyps der Diode in einem ersten Bereich (32) eines zweiten Leitungs­ typs innerhalb eines eingelassenen Bereiches (24) eines vertikalen Transistors ausgebildet ist,
  • - der eingelassene Bereich (24) von einem zweiten Leitungstyp und höher dotiert als der erste Bereich (32) ist,
  • - der erste Bereich (32) und der eingelassene Bereich (24) zusammen als Bereich des zweiten Leitungstyps der Diode wirken,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
8. Diode nach Anspruch 7, dadurch gekennzeichnet, daß die Diode eine Zenerdiode ist.
9. Diode nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler MOS-Transistor ist.
10. Diode nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler Bipolartransistor ist.
11. Diode nach einem der Ansprüche 7 bis 10, dadurch gekenn­ zeichnet, daß der Bereich (28) des ersten Leitungstyps vom P-Leitungstyp ist.
12. Diode nach einem der Ansprüche 7 bis 10, dadurch gekenn­ zeichnet, daß der erste Leitungstyp der N-Leitungstyp ist.
13. Diode, dadurch gekennzeichnet, daß
  • - ein Bereich (44) eines ersten Leitungstyps der Diode in einem ersten Bereich (40) eines zweiten Leitungs­ typs innerhalb eines eingelassenen Bereiches (24) eines vertikalen Transistors ausgebildet ist,
  • - der eingelassene Bereich (24) von dem zweiten Lei­ tungstyp und höher dotiert als der erste Bereich (40) ist,
  • - der erste Bereich (40) ferner eine Zwischenschicht (42) des zweiten Leitungstyps beinhaltet, welche den Bereich (44) des ersten Leitungstyps kontaktiert, wobei die Zwischenschicht (42) höher dotiert als der erste Bereich (40) ist,
  • - der erste Bereich (40), die Zwischenschicht (42) und der eingelassene Bereich (24) zusammen als der Be­ reich des zweiten Leitungstyps der Diode wirken,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
14. Diode nach Anspruch 13, dadurch gekennzeichnet, daß die Diode eine Zenerdiode ist.
15. Diode nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler MOS-Transistor ist.
16. Diode nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler Bipoltran­ sistor ist.
17. Diode nach einem der Ansprüche 13 bis 16, dadurch gekenn­ zeichnet, daß der Bereich (44) des ersten Leitungstyps vom P-Leitungstyp ist.
18. Diode nach einem der Ansprüche 14 bis 16, dadurch gekenn­ zeichnet, daß der erste Leitungstyp der N-Leitungstyp ist.
19. Diode, dadurch gekennzeichnet, daß
  • - ein erster Bereich (50) eines zweiten Leitungstypes innerhalb eines eingelassenen Bereiches (24) eines vertikalen Transistors ausgebildet ist,
  • - der eingelassene Bereich (24) von dem zweiten Lei­ tungstyp und höher dotiert als der erste Bereich (50) ist,
  • - der erste Bereich (50) und der eingelassene Bereich (24) zusammen als Bereich des zweiten Leitungstyps der Diode wirken,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist, in der ein Schottky-Metall (52) in einer metallischen Verbin­ dungsschicht verwendet wird, welche den ersten Be­ reich (50) kontaktiert und eine Anode der Diode bildet.
20. Diode nach Anspruch 19, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler MOS-Transistor ist.
21. Diode nach Anspruch 19, dadurch gekennzeichnet, daß der vertikale Transistor ein vertikaler Bipoltransistor ist.
22. Diode nach einem der Ansprüche 19 bis 21, dadurch gekenn­ zeichnet, daß der Bereich (50) des ersten Leitungstyps vom N-Leitungstyp ist.
23. Diode nach einem der Ansprüche 19 bis 21, dadurch gekenn­ zeichnet, daß der erste Leitungstyp der P-Leitungstyp ist.
24. Widerstand, dadurch gekennzeichnet, daß
  • - ein Bereich (60) eines ersten Leitungstyps in einem eingelassenen Bereich (66) eines vertikalen Tran­ sistors ausgebildet ist, wobei der eingelassene Bereich (66) von einem zweiten Leitungstyp ist,
  • - der Bereich (60) des ersten Leitungstyp einen diffun­ dierten Widerstand bildet,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
25. Widerstand nach Anspruch 24, gekennzeichnet durch hoch­ dotierte Bereiche (62, 64) des ersten Leitungstyps, welche Endabschnitte des diffundierten Widerstandsbereiches (60) vom ersten Leitungstyp kontaktieren.
26. Widerstand nach Anspruch 24 oder 25, dadurch gekennzeich­ net, daß der vertikale Transistor ein vertikaler MOS- Transistor ist.
27. Widerstand nach Anspruch 24 oder 25, dadurch gekennzeich­ net, daß der vertikale Transistor ein vertikaler Bipolar­ transistor ist.
28. Widerstand nach einem der Ansprüche 24 bis 27, dadurch gekennzeichnet, daß der Bereich (60) des ersten Leitungs­ typs vom P-Leitungstyp ist.
29. Widerstand nach einem der Ansprüche 24 bis 27, dadurch gekennzeichnet, daß der erste Leitungstyp der N-Leitungs­ typ ist.
30. Widerstand, dadurch gekennzeichnet, daß
  • - ein Bereich eines ersten Leitungstyps in einem ersten Bereich eines zweiten Leitungstyps innerhalb eines eingelassenen Bereiches eines vertikalen Transistors ausgebildet ist,
  • - der eingelassene Bereich von einem zweiten Leitungs­ typ und höher dotiert als der erste Bereich ist,
  • - der Bereich vom ersten Leitungstyp einen diffundier­ ten Widerstand bildet,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
31. Widerstand nach Anspruch 30, gekennzeichnet durch hoch­ dotierte Bereiche des ersten Leitungstyps, welche Endab­ schnitte des diffundierten Widerstandsbereiches vom ersten Leitungstyp kontaktieren.
32. Widerstand nach Anspruch 30 oder 31, dadurch gekennzeich­ net, daß der vertikale Transistor ein vertikaler MOS- Transistor ist.
33. Widerstand nach Anspruch 30 oder 31, dadurch gekennzeich­ net, daß der vertikale Transistor ein vertikaler Bipolar­ transistor ist.
34. Widerstand nach einem der Ansprüche 30 bis 33, dadurch gekennzeichnet, daß der Bereich des ersten Leitungstyps vom P-Leitungstyp ist.
35. Widerstand nach einem der Ansprüche 30 bis 33, dadurch gekennzeichnet, daß der erste Leitungstyp der N-Leitungs­ typ ist.
36. Bipolartransistor, dadurch gekennzeichnet, daß
  • - ein Bereich (56) eines ersten Leitungstyps in einem ersten Bereich (54) eines zweiten Leitungstyps inner­ halb eines eingelassenen Bereiches (24) eines verti­ kalen Transistors ausgebildet ist, wobei der Bereich (56) des ersten Leitungstyps als Basisbereich des Bipolartransistors wirkt,
  • - der eingelassene Bereich (24) von dem zweiten Lei­ tungstyp und höher dotiert als der erste Bereich (54) ist,
  • - der erste Bereich (54) und der eingelassene Bereich (24) zusammen als Kollektorbereich des Bipolartran­ sistors wirken,
  • - ein zweiter Bereich (57) des zweiten Leitungstyps in dem Bereich (54) des ersten Leitungstyps ausgebildet ist, wobei der zweite Bereich (57) als Emitter des Bipolartransistors wirkt,
  • - der vertikale Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
37. Diode, dadurch gekennzeichnet, daß
  • - ein Bereich (84) eines ersten Leitungstyps der Diode in einem ersten Bereich (86) eines zweiten Leitungs­ typs innerhalb eines Schutzringes (78) eines latera­ len Transistors ausgebildet ist,
  • - der Schutzring (78) vom zweiten Leitungstyp und höher dotiert als der erste Bereich (86) ist,
  • - der erste Bereich (86) und der Schutzring (78) zusam­ men als Bereich des zweiten Leitungstyps der Diode wirken,
  • - der Transistor in eine konfigurierbare integrierte Schaltung integriert ist.
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