DE3856174T2 - Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET. - Google Patents
Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.Info
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Description
- Die vorliegende Erfindung betrifft eine Haibleitereinrichtung und insbesondere eine Haibleitereinrichtung mit einer Vielzahl von Schaltungselementen, die einen vertikalen MOSFET einschließen, der von den anderen Schaltungselementen isoliert ist.
- In der letzten Zeit sind MOSFETs als Schalteinheiten zum Betreiben von Lasten wie Lampen und Solenoidrelais verwendet worden. Es ist kürzlich eine integrierte Schaltungseinrichtung vorgeschlagen worden, in der ein vertikaler MOSFET und eine Vielzahl von peripheren Schaltungselementen auf demselben Chip integriert sind, indem Gebrauch von den Vorteilen gemacht wird, daß das Verfahren für die Herstellung eines vertikalen MOSFETs und eines IC-CMOS auf demselben Chip entwickelt worden ist und daß verschiedene Arten von Schutzschaltungen wie zum Beispiel eine Strombegrenzungsschaltung, eine Schaltung zum Feststellen von Überhitzung, eine Schaltung zum Feststellen von Überspannung in die Praxis umgesetzt werden, wobei diese peripheren Schaltungselemente verwendet werden, den vertikalen MOSFET vor einem großen Strom zu schützen, der aufgrund eines Kurzschlusses seiner Last oder des Anlegens eines Hochspannungsstoßes auftritt.
- In der integrierten Söhaltungseinrichtung, die einen vertikalen MOSFET als Ausgangstransistor hat und bei der andere Schaltungselemente auf demselben Chip ausgebildet sind, muß der vertikale MOSFET von den anderen Schaltungselementen isoliert werden. Eine Übergangsisolierung und eine dielektrische Isolierung sind Beispiele der Isolationsstruktur des Standes der Technik.
- Fig. 5 zeigt eine Übergangsisolationsstruktur, während Fig. 6 eine vorbekannte dielektrische Isolationsstruktur zeigt (siehe japanische Patentoffenlegung Nr. 196576/1986). Diese konventionellen Isolationsstrukturen leiden jedoch unter dem Nachteil, daß das Herstellungsverfahren kompliziert ist und die Herstellungskosten hoch sind.
- Bei der Übergangsisolationsstruktur, die in Fig. 5 gezeigt ist, werden zum Beispiel, nachdem eine vergrabene P&spplus;-Schicht 51 in einem P&spplus;-Substrat 1 vorgesehen ist, eine epitaxiale Schicht 52 vom P-Typ und eine epitaxiale Schicht 3 vom N-Typ darauf nacheinander stapelförmig angeordnet. Es wird dann eine Störstelle vom P-Typ in die epitaxiale Schicht 3 vom N-Typ von der Oberfläche her hineindiffundiert, um eine Diffusionsschicht 53 vom P-Typ für Isolation zu bilden. Diese Struktur erfordert also ein kompliziertes Verfahren.
- Bei der in Fig. 6 gezeigten dielektrischen Isolationsstruktur wird, nachdem die untere Oberfläche eines P&spplus;-Substrats 63 oxidiert worden ist, um einen inneren Oxidfilm 62 für Isolation zu bilden, der innere Oxidfilm 62 in einem Bereich, wo ein vertikaler MOSFET 23 gebildet werden soll, teilweise weggeätzt. Es wird dann eine Polysilicium-P&spplus;-Schicht 61 auf der unteren Oberfläche des P&spplus;-Substrats 63 aufgebracht, gefolgt vom Aufwachsen einer epitaxialen P&spplus;-Schicht 3 auf der oberen Oberfläche des P&spplus;-Substrats 63. Schließlich wird ein Graben 64 vorgesehen, um Isolation zu bewirken, in den Phosphosilicatglas (PSG) 11 eingefüllt wird. Diese Struktur erfordert es, daß Ausrichtung zwischen der Vorderseite und Rückseite des Substrats 63 bewirkt wird und daß der Graben 64 vorgesehen wird, der eine verhältnismäßig große Tiefe hat. Das Herstellungsverfahren weist daher technisch schwierige Schritte auf.
- Wie dies in den Fig. 5 und 6 gezeigt ist, verwendet der vertikale MOSFET das P&spplus;-Substrat 1 oder 63 als seinen Senkenbereich. Wird der Senkenbereich direkt mit einem Ausgangsanschluß verbunden, so wird daher die Last zwischen dem Ausgangsanschluß und der positiven oder negativen Stromquellenleitung verbunden. Die Spannung im Senkenbereich des vertikalen MOSFETs ändert sich entsprechend dem Ausgangszustand. Andererseits müssen das Potential am Substrat 3, 63 des anderen CMOS-Schaltungsbereiches 26 und das Potential an der Mulde 4 fest sein. Daher müssen das Substrat und die Mulde für den anderen Schaltungsbereich 26 vom Senkenbereich des vertikalen MOSFET isoliert werden. Demgemäß ist es notwendig, den vertikalen MOSFET von den anderen Schaltungselementen durch Verwendung einer Isolationsstruktur wie zum Beispiel der oben beschriebenen Übergangsisolation oder der dielektrischen Isolation elektrisch zu isolieren.
- Andererseits wird bei elektrischen Schaltungen für Kraftfahrzeuge die Automobilkarossene selber als Masseelektrode verwendet, um die Anzahl von Verbindungswegen zu verringern. Im Falle, in dem Lasten wie Lampen und Solenoidrelais in Kraftfahrzeugen unter Verwendung des vertikalen MOSFETs betrieben werden, sind die Lasten mit der Kraftfahrzeugkarosserie verbunden, damit sie nicht aufgrund einer Überspannung ausfallen, die in die positive Stromleitung durch Funken im Motor eingeführt werden. Dies führt dazu, daß die vertikalen MOS- FETs, die als Schalteinrichtungen zum Betreiben dieser Lasten arbeiten, zwischen diesen Lasten und der positiven Stromquellenleitung verbunden werden. Dieser Typ von Schalteinrichtungen ist als ein Hochseitenschalter bekannt.
- Der Hochseitenschalter kann gebildet werden, indem ein vertikaler N-Kanal MOSFET verwendet wird. Die Senke des N-Kanal MOSFETs wird mit der positiven Stromversorgungsseite verbunden, und die Quelle wird verwendet, um einen Ausgangsanschluß zu bilden, der mit der Elektrode einer Leistungslast wie zum Beispiel einer Lampe und einem Solenoidrelais für Kraftfahrzeuge verbunden ist.
- Wie dies oben beschrieben wurde, ist beim Hochseitenschalter der Ausgangsanschluß mit der Quellenelektrode verbunden, und das Potential an der Senkenelektrode ist auf eine Stromver sorgungsspannung fixiert, die mit den anderen Schaltungselementen gemeinsam ist. Daher ist es möglich, einen vertikalen MOSFET und die anderen Schaltungselemente auf einem gemeinsamen Substrat anzuordnen. Da der vertikale MOSFET, der als Ausgangstransistor verwendet wird, dazu benutzt wird, eine hohe Spannung und einen großen Strom zu schalten, fließt jedoch ein großer Strom zwischen der Quelle des vertikalen MOS- FETs und dessen Senkenbereich, der mit dem Substrat der anderen Schaltungselemente gemeinsam ist, was zu einer Änderung des Substratpotentials führt. Wenn das Substratpotential nahe den anderen Schaltungselementen niedriger wird, so wird der PN-Übergang zwischen dem Substrat und der Quelle des Senkenbereichs vorwärtsgespannt, was im Bereich der anderen Schaltung zu einem Latch-up-Effekt führt. Demgemäß muß ein Stromweg begrenzt werden, daß es keine negative Wirkung auf die anderen Schaltungselemente gibt, wenn die Struktur der Einrichtung geplant wird. In diesem Fall muß die Struktur der Einrichtung auch so geplant werden, daß die erforderliche Anzahl von Herstellungsschritten verringert wird, damit die Herstellung einfach ist und man niedrige Herstellungskosten erhält.
- JP-A-61-196568 schlägt vor, das Problem des Latch-ups dadurch zu vermeiden, daß eine niedrigere Schicht von Halbleitersubstrat unter einer Schaltung und unter einem Isolationsabschnitt entfernt wird.
- EP-A-0 292 972 ist eine ältere europäische Anmeldung, die die Isolation eines vertikalen Leistungs-MOS durch einen Diffusionsbereich offenbart. Es wird auch auf IEEE 1987 Custom Integrated Circuit Conference, S. 276 verwiesen.
- Die vorliegende Erfindung ist bestrebt, eine Halbleitereinrichtung zu schaffen, in der ein vertikaler MOSFET und andere Schaltungselemente auf einem gemeinsamen Substrat eines Chips mit einfacher Struktur der Einrichtung ausgebildet sind, damit die Einrichtung mit niedrigen Kosten hergestellt werden kann.
- Durch die vorliegende Erfindung wird eine Halbleitereinrichtung geschaffen, wie sie in Anspruch 1 aufgeführt ist.
- Anders als beim Stand der Technik, bei dem der vertikale MOS- FET elektrisch von den anderen Schaltungselementen isoliert ist, verwendet die vorliegende Erfindung eine verhältnismäßig tiefe diffundierte Schicht vom P-Typ, um den Ausgangsstromweg des vertikalen MOSFETs zu begrenzen, wodurch die Wirkung auf die anderen Schaltungselemente verringert wird und wodurch so die Konstruktion der Einrichtung vereinfacht und das Herstellungsverfahren erleichtert wird.
- Die obigen und weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von Ausführungsformen der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher werden. Es zeigen:
- Fig. 1 eine Querschnittsansicht zum Erläutern einer ersten Ausführungsform der vorliegenden Erfindung;
- Fig. 2(a) und 2(b) Querschnittsansichten zum Erläutern einer ersten Ausführungsform der vorliegenden Erfindung, und zwar einer Struktur mit einem verhältnismäßig flachen Diffusionbereich vom P-Typ und einer Struktur, die einen verhältnismäßig tiefen Diffusionsbereich vom P-Typ aufweist;
- Fig. 2(c) bis 2(e) graphische Darstellungen, die Profile der Störstellenverteilung zum Erläutern der vorliegenden Erfindung zeigen;
- Fig. 3 und 4 Querschnittsansichten, die eine zweite bzw. dritte Ausführungsform der vorliegenden Erfindung zeigen;
- Fig. 5 eine Querschnittsansicht, die eine Übergangsisolationsstruktur zeigt;
- Fig. 6 eine Querschnittsansicht, die eine dielektrische Isolationsstruktur des Standes der Technik zeigt.
- Fig. 1 ist eine Querschnittsansicht einer ersten Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird eine epitaxiale Wafer verwendet, die ein P&spplus;-Substrat 1 mit 440 um Dicke und eine epitaxiale Schicht 13 vom N-Typ von um Dicke aufweist, die darauf stapelartig aufgebaut ist. Diese epitaxiale Wafer ist dieselbe wie diejenige, die zum Herstellen von diskreten vertikalen MOSFETs verwendet wird.
- Die Dicke der epitaxialen Schicht 13 vor Durchführung der Störstellendiffusion zum Bilden eines verhältnismäßig tiefen Diffusionsbereiches 12 vom P-Typ wird jedoch so eingestellt, daß sie größer ist als im Falle der Herstellung von diskreten vertikalen MOSFETs, da, wenn der tiefe Diffusionsbereich 12 vom P-Typ anschließend gebildet wird, Diffusion einer Störstelle vom P&spplus;-Substrat 1 stattfindet, um einen erhabenen P&spplus; Bereich 2 zu bilden, was zu einer Verringerung der effektiven Dicke der epitaxialen Schicht 13 führt. Da die Halbleitereinrichtungen für Kraftfahrzeuge normalerweise eine Durchbruchsspannung von ungefähr 60 V haben müssen, wird der spezifische Widerstand der epitaxialen Schicht 13 auf ungefähr 1 Ω cm eingestellt. In diesem Falle ist die Dicke der epitaxialen Schicht 13, die vor der Störstellendiffusion für die Diffusionsschicht 12 vom P-Typ erforderlich ist, ungefähr 20 bis 30
- Bor wird in den Bereich zwischen einem vertikalen MOSFET 23 und einer Steuerschaltung 24 durch lonenimplantation oder ähnliches eingeführt, und es wird eine Störstellendiffusion bei hoher Temperatur durchgeführt, um einen tiefen Diffusionsbereich vom P-Typ für Isolation zu bilden. Als Ergebnis der Störstellendiffusion, die während langer Zeitdauer bei hoher Temperatur durchgeführt wird, findet Diffusion von Störstellen vom P&spplus;-Substrat 1 statt, um einen erhabenen P&spplus;- Bereich 2 zu bilden. Die Dicke der epitaxialen Schicht 13 und die Störstellendiffusionszeit für den Diffusionsbereich 12 vom P-Typ werden so eingestellt, daß der Diffusionsbereich 12 vom P-Typ für die Isolation beinahe den erhabenen N&spplus;-Bereich 2 berührt. Wenn eine epitaxiale Wafer eine epitaxiale Schicht 13 mit spezifischem Widerstand von 1 Ω cm hat und 25 um Schichtdicke vor der Störstellendiffusion verwendet wird, wird ein erhabener N&spplus;-Bereich 2 von ungefähr 13 um Dicke gebildet, wenn Störstellendiffusion bei 1200ºC während 50 Stunden durchgeführt wird. Wenn die Konzentration der implantierten Borionen auf 1,5 x 10¹³ cm&supmin;³ eingestellt wird, beträgt die Tiefe des Diffusionsbereiches 12 vom P-Typ ungefähr 11 um. Danach werden der vertikale MOSFET 23 und die Steuerschaltung 26 gebildet.
- Auf der epitaxialen N&supmin;-Schicht 3 auf der linken Seite des Diffusionsbereiches 12 vom P-Typ werden selektiv eine Gatteroxidschicht 8 und eine Polysilicium-Gatterelektrode 10 gebildet. Diese Polysilicium-Gatterelektrode 10 wird mit einer Phosphosilicatglasschicht (PSG) 11 bedeckt. Unter Verwendung der Polysilicium-Gatterelektrode 10 als Diffusionsmaske werden Störstellen von P-Typ in die epitaxiale N&supmin;-Schicht 3 diffundiert, um einen P-Basisbereich 5 von 3 um Dicke zu bilden, und es werden auch Störstellen vom N-Typ in den P-Basisbereich 5 diffundiert, um einen N&spplus;-Quellenbereich 6 zu bilden. Der N&spplus;-Quellenbereich 6 ist mit einer Quellenelektrode 16 verbunden. Der P-Basisbereich 5 ist auch mit der Quellenelektrode 10 durch einen N&spplus;-Diffusionsbereich 7 verbunden. Der Diffusionsbereich 12 vom P-Typ ist mit der Quellenelektrode 16 durch ein Loch verbunden, das im Feldoxidfilm 9 ausgebildet ist, und indem der N&spplus;-Diffusionsbereich 7 verwendet wird. Eine Senkenelektrode 14 ist an einer unteren Oberfläche des P&spplus;-Substrats 1 ausgebildet.
- In der epitaxialen N-Schicht 3 auf der rechten Seite des Diffusionsbereichs 12 vom P-Typ werden ein seitlicher MOSFET 24 vom P-Kanaltyp und ein seitlicher MOSFET 25 vom N-Kanaltyp ausgebildet, um eine CMOS-Steuerschaltung 26 zu bilden. Ein Polysiliciumgatter 10 wird auf der Gatteroxidschicht 8 ausgebildet, und N&spplus;-Diffusionsbereiche 7 von 1 um Tiefe werden auf beiden Seiten des Polysiliciumgatters 10 gebildet, um den MOSFET 24 vom P-Kanaltyp zu bilden. Die N&spplus;-Diffusionsbereiche 7 auf der rechten Seite und der linken Seite sind mit einer Senkenelektrode 17 bzw. einer Quellenelektrode 19 verbunden. Die epitaxiale N-Schicht ist auch mit der Quellenelektrode 19 durch den N&spplus;-Diffusionsbereich 6 von 1 um Tiefe verbunden.
- Ein Polysiliciumgatter 10 wird auf der Gatteroxidschicht 8 ausgebildet, und N&spplus;-Diffusionsbereiche 6 von 1 um Tiefe werden auf beiden Seiten des Polysiliciumgatters 10 in der P Mulde 4 von 6 um Tiefe gebildet, um den MOSFET 25 vom N- Kanaltyp zu bilden. Die N&spplus;-Diffusionsbereiche 6 auf der linken Seite und der rechten Seite werden mit einer Senkenelektrode 20 bzw. einer Quellenelektrode 22 verbunden. Die P- Mulde ist auch mit der Quellenelektrode 22 durch einen P&spplus;- Diffusionsbereich 7 von 1 um Tiefe verbunden. Der N&spplus;-Diffusionsbereich 6, der im MOSFET 25 vom N-Kanaltyp und dem MOS- FET 24 vom P-Kanaltyp verwendet wird, und der N&spplus;-Diffusionsbereich 6, der im vertikalen MOSFET 23 verwendet wird, werden gleichzeitig gebildet, der N&spplus;-Diffusionsbereich 7, der im MOSFET 24 vom P-Kanaltyp und im MOSFET 25 vom N-Kanaltyp verwendet wird, der N&spplus;-Diffusionsbereich 7 im Diffusionsbereich 12 vom P-Typ und der N&spplus;-Diffusionsbereich 7, der im vertikalen MOSFET 23 verwendet wird, werden dabei ebenfalls gleichzeitig ausgebildet.
- Fig. 2(a) ist eine Querschnittsansicht einer integrierten Schaltungseinrichtung, die einen verhältnismäßig flachen Diffusionsbereich 12 vom P-Typ zwischen einem vertikalen MOSFET 23 und einer Steuerschaltung 26 aufweist. In dieser Figur ist die Darstellung des MOSFETs 25 vom N-Kanaltyp, der in Fig. 1 gezeigt ist, weggelassen. Da die in Fig. 2(a) gezeigte Einrichtung ein Hochseitenschalter ist, sind die Senke 14 des vertikalen MOSFETs 23 und die Quelle 19 des P-Kanal-MOSFETs 24 mit einer Stromversorgung 35 verbunden, während die Quelle 16 des vertikalen MOSFETs 23 mit einem Lastwiderstand 34 verbunden ist. Da der Diffusionsbereich 12 vom P-Typ flach ist, sind die Basis des parasitären bipolaren Transistors 33 und der epitaxiale Widerstand 30 des vertikalen MOSFETs 23 durch einen epitaxialen Widerstand 31 unterhalb des flachen Diffusionsbereichs vom P-Typ miteinander verbunden. Da der Ausgangsstrom des vertikalen MOSFETs 23 anwächst, wächst der Spannungsabfall über dem epitaxialen Widerstand 30 des vertikalen MOSFETs 23 an. Als Ergebnis wird die Basis des parasitären bipolaren Transistors 33 negativ in Bezug auf seinen Emitter vorgespannt, wodurch bewirkt wird, daß der parasitäre Transistor 33 eingeschaltet wird. Ein Strom, der zu dieser Zeit fließt, löst den Latch-up der Steuerschaltung 26 aus. Es ist notwendig, um Latch-up zu vermeiden, die Breite des flachen Diffusionsbereichs 12 vom P-Typ zu vergrößern, um so den epitaxialen Widerstand 31 unterhalb des flachen Diffusionsbereichs 12 vom P-Typ größer als denjenigen des Basiswiderstands 32 des parasitären bipolaren Transistors 33 zu machen. Dies führt jedoch zu einer Vergrößerung der Chipfläche.
- Andererseits hat in der in Fig. 2(b) gezeigten Struktur der Ausgangsstrom des vertikalen MOSFETs 23 keine Wirkung auf die Steuerschaltung 26, da der tiefe Diffusionsbereich 12 vom P- Typ verlängert ist, so daß er fast den erhabenen N&spplus;-Bereich 2 erreicht. Die Basis des parasitären bipolaren Transistors 33 ist mit dem erhabenen N&spplus;-Bereich 2 durch den Basiswiderstand 32 verbunden. Dieser erhabene N&spplus;-Bereich 2, der eine verhältnismäßig hohe Störstellenkonzentration hat, wird dauernd auf die Stromversorgungsspannung VDD vorgespannt Daher gibt es keine Möglichkeit, daß der parasitäre bipolare Transistor 33 eingeschaltet wird. Anders als bei der Struktur von Fig. 2(a), in der der Diffusionsbereich 12 vom P-Typ flach ist, bringt die in Fig. 2(b) keine Vergrößerung der Chipfläche mit sich.
- Im Falle, wo der spezifische Widerstand und die Dicke der epitaxialen Schicht 13 vor der Diffusion der P-Typ-Bereichs 12 1 Ω cm bzw. 25 um betragen, beträgt die Tiefe des Diffusionsbereichs 12 vom P-Typ ungefähr 11 um, wie dies oben beschrieben wurde. In diesem Falle, wenn die Breite des tiefen Diffusionsbereichs 12 vom P-Typ auf 15 um oder mehr eingestellt ist, ist es möglich, Latch-up der Steuerschaltung 26 zu vermeiden. Man sollte bemerken, daß sogar dann, wenn der tiefe Diffusionsbereich 12 vom P-Typ in Berührung mit dem erhabenen N&spplus;-Bereich 2 steht, es unwahrscheinlich ist, daß die Durchbruchspannung verringert wird, da der PN-Übergang ein abgestufter übergang ist. Mit den oben beschriebenen Diffusionsbedingungen wird eine Durchbruchspannung von ungefähr 180 V erhalten, so daß es kein besonderes Problem bei der praktischen Anwendung gibt.
- Fig. 2(c) bis 2(e) sind graphische Darstellungen, die die Störstellenverteilungsprofile unter dem Diffusionsbereich 12 vom P-Typ zeigen und durch eine Computersimulation erhalten wurden. Fig. 2(c), 2(d) und 2(e) zeigen die Störstellenverteilungsprofile vor Bildung des Diffusionsbereiches 12 vom P- Typ, nach Diffusion des Diffusionsbereiches 12 vom P-Typ während 750 Minuten und nach Diffusion des Diffusionsbereiches 12 vom P-Typ während 3000 Minuten. Die Diffusion wird bei 1200ºC und in einer Inertgasatmosphäre durchgeführt.
- Da das P&spplus;-Substrat 1 mit der Senkenelektrode 14 verbunden ist, ist ihr spezifischer Widerstand so ausgewählt, daß er 0,006 bis 0,030 Ω cm für ohmschen Kontakt beträgt. Dieser spezifische Widerstand entspricht der Störstellenkonzentration von 10¹&sup8; bis 10¹&sup9; cm&supmin;³. Antimon (Sb) wird als Störstelle vom N-Typ aufgrund seiner verhältnismäßig kleinen Diffusionskonstante verwendet. Die epitaxiale Schicht 13 mit einem spezifischen Widerstand von 1,0 Ω cm (mit einer Störstellenkonzentration von 5,6 x 10¹&sup5; cm-³) und mit einer Schichtdicke von 25 um wird auf dem P&spplus;-Substrat ausgebildet. Phosphor (P) wird als Dotierung für diese epitaxiale Schicht 13 verwendet. Fig. 2(c) zeigt die Störstellenverteilungsprofile bei diesem Herstellungsschritt.
- Fig 2(d) zeigt das Störstellenverteilungsprofil nach Implantation von Bor (B) bei einer Dosierung von 1,5 x 10¹³ cm&supmin;² und der Diffusion von Bor während 750 Minuten bei 1200ºC und in einer Inertgasatmosphäre, und Fig. 2(e) zeigt das Störstellenprofil nach Diffusion während 3000 Minuten.
- Hier ist die Entfernung eines PN-Übergangs von der Oberfläche der epitaxialen Schicht durch xj bezeichnet. Die Bezeichnung xe einer effektiven Schichtdicke der epitaxialen Schicht 2 bezeichnet die Entfernung von der Oberfläche bis zu dem Bereich, wo die Störstellenkonzentration des N-Bereiches gleich derjenigen der ursprünglichen epitaxialen Schicht 13 ist.
- Wie dies in Fig. 2(d) gezeigt ist, so beträgt, wenn die Diffusion während 750 Minuten durchgeführt wird, xj 7,9 um, wobei xe 15,9 um beträgt und das Verhältnis von xj zu xe so klein ist wie 50 %. Als Ergebnis ist die Konzentration des N&supmin; -Bereiches 3 zwischen dem Diffusionsbereich 12 vom P-Typ und dem erhabenen N&spplus;-Bereich 2 ungefähr gleich derjenigen der ursprünglichen epitaxialen Schicht 13. Als Ergebnis wird der Widerstand 31 unter dem Diffusionsbereich 12 vom P-Typ, der in Fig. 2(a) gezeigt ist, ungefähr gleich dem Widerstand 32 des parasitären bipolaren Transistors 33, um den parasitären Transistor 33 einzuschalten, was zu Latch-up führt.
- Es wird nun auf Fig. 2(e) Bezug genommen. Wenn die Diffusionszeit 3000 Minuten ist, beträgt xj 10,4 um, wobei xe 15,9 um ist und das Verhältnis von xj zu xe ungefähr 80 % beträgt. Wenn das Verhältnis von xj zu xe größer ist als 0,7 (xj/xe > 0,7), so wird die Störstellenkonzentration des N&supmin;-Bereiches 3 zwischen dem Diffusionsbereich 12 vom P-Typ und dem erhabenen N&spplus;-Bereich 2 beträchtlich geringer als diejenige der ursprünglichen epitaxialen Schicht 13. Als Ergebnis wird der Widerstand 31 unterhalb des Diffusionsbereiches 12 vom P-Typ, der in Fig. 2(a) gezeigt ist, sehr groß, und der Basiswiderstand 32 des parasitären bipolaren Transistors 33 kann ignoriert werden. Demgemäß wird der parasitäre bipolare Transistor 33 nicht eingeschaltet, und Latch-up kann verhindert werden
- Die Störstellenkonzentration des P&spplus;-Substrats 1 beträgt vorzugsweise von 10¹&sup7; bis 10²&sup0; cm&supmin;³ für den ohmschen Kontakt mit der Senkenelektrode 14. Die Dicke des P&spplus;-Substrats 1 beträgt vorzugsweise von 200 bis 900 um, damit die Wafer nicht bricht.
- Die Schichtdicke und die Störstellenkonzentration der epitaxialen Schicht 13 vor der Bildung des Diffusionsbereiches 12 vom P&spplus;-Typ beträgt vorzugsweise von 20 bis 30 um bzw. von 10¹&sup5; bis 10¹&sup6; cm&supmin;³, um die große Durchbruchspannung von 50 bis 250V zu erhalten.
- Die Entfernung des Diffusionsbereiches 12 vom P-Typ von der Oberfläche beträgt vorzugsweise 5 bis 20 um, die Breite desselben ist vorzugsweise gleich wie oder größer als 10 um, und die Störstellenkonzentration seiner Oberfläche beträgt vorzugsweise von 10¹&sup5; bis 10¹&sup6;. Die Dicke des erhabenen N&spplus;-Bereichs 2 beträgt vorzugsweise von 5 bis 25 um.
- Wenn die Tiete des Diffusionsbereiches 12 vom P-Typ, die Schichtdicke der epitaxialen Schicht 13 vor Bildung des Diffusionsbereiches 12 vom P-Typ und die Dicke des erhabenen P&spplus;- Bereiches 2 mit xj, xepi bzw. xN bezeichnet werden, so ist die Beziehung zwischen xj, xepi und xN vorzugsweise xj/(xepi - xN) > 0,7, um Latch-up zu verhindern, indem der Widerstand 31 unter dem Diffusionsbereich 12 vom P-Typ vergrößert wird.
- Fig. 3 und 4 sind Querschnittsansichten einer zweiten und dritten Ausführungsform der vorliegenden Erfindung. In diesen Ausführungsformen wird eine P-Mulde 40 für einen N-Kanal MOS- Transistor 25 gleichzeitig mit dem Tiefendiffusionsbereich 12 vom P-Typ für Isolation gebildet. Daher ist es möglich, die Anzahl von Herstellungsschritten zu verringern.
- Da der Diffusionsbereich 12 vom P-Typ verhältnismäßig tief ist (zum Beispiel 10 um), ist es möglich, Hochspannungs-N- Kanal MOSFETs zu bilden, z.B. einen N-Kanal MOSFET vom Offsettyp oder versetzten Typ wie zum Beispiel den in Fig. 3 gezeigten und einen N-Kanal MOSFET vom Typ mit doppelt dotierter Senke (double-doped drain DDD), wie der in Fig. 4 gezeigte, zu bilden. In Fig. 3 ist ein Diffusionsbereich 6 vom N&spplus;-Typ in einem Diffusionsbereich 41 vom N-Typ von 3 um Tiefe und ein flacher N&supmin;-Bereich 42 von 0,5 um Tiefe zwischen dem Diffusionsbereich 41 vom N-Typ und der Gatterelektrode 10 gebildet, um den N-Kanal MOSFET 25 vom Typ mit versetztem Gatter zu bilden. Ein Diffusionsbereich 7 vom P-Typ ist in einem Diffusionsbereich 43 vom P-Typ von 3,0 um Tiefe und ein flacher N&spplus;-Bereich 44 von 0,5 um Tiefe ist zwischen dem Diffusionsbereich 43 vom P-Typ und der Gatterelektrode 10 gebildet, um einen P-Kanal MOSFET 24 vom Typ mit versetztem Gatter zu bilden. In Fig. 4 sind ein Diffusionsbereich 41 vom N-Typ von 3,0 um Tiefe und ein Diffusionsbereich 6 vom N&spplus;-Typ von 1,6 um Tiefe doppelt diffundiert, um einen N-Kanal MOSFET 25 mit doppelt dotierter Senke zu bilden, wobei ein Diffusionsbereich 43 vom P-Typ von 3,0 um Tiefe und ein Diffusionsbereich 7 vom P&spplus;-Typ von 1,0 um Tiefe doppelt diffundiert sind, um einen P-Kanal MOSFET 24 vom Typ mit doppelt dotierter Senke zu bildenc Sogar wenn die Tiefe des Drain-Diffusionsbereiches 41 so erhöht wird, daß sie ungefähr 3 um beträgt, um die Stärke des elektrischen Feldes an der Senke zu verringern und dadurch eine Hochspannungseinrichtung zu erhalten, so tritt kein Durchschlagphenomen zwischen dem Drain-Diffusionsbereich 41 und dem Substrat vom N-Typ auf, da der Diffusionsbereich vom P-Typ zufriedenstellend immerhin 10 um tiefist.
Claims (6)
1. Halbleitereinrichtung, die aufweist:
ein Halbleitersubstrat eines ersten Leitfähigkeitstyps
mit einer ersten Schicht (1) und einer epitaxialen
zweiten Schicht (13), die darauf ausgebildet ist, wobei
die erste Schicht (1) eine Störstellenkonzentration
aufweist, die größer ist als diejenige der zweiten
Schicht (13);
eine erste Elektrode (16), die auf einer Oberfläche der
zweiten Schicht gebildet ist, die eine erste größere
Oberfläche des Substrats begrenzt;
eine zweite Elektrode (14), die auf einer Oberfläche
der ersten Schicht ausgebildet ist, die eine zweite
größere Oberfläche des Substrats gegenüberliegend der
ersten größeren Oberfläche begrenzt;
einen vertikalen MOSFET (23), der in der zweiten
Schicht ausgebildet ist, um einen Strom zu schalten,
der zwischen der ersten Elektrode (16) und der zweiten
Elektrode (14) fließt, wobei der vertikale MOSFET (23)
ein Quelle (6) und eine Basis (5,7) aufweist und die
Quelle und die Basis elektrisch mit der ersten
Elektrode (16) verbunden sind, wobei die zweite Elektrode (14)
eine Senkenelektrode ist;
wenigstens ein Steuerschaltungselement (26), das in der
zweiten Schicht (13) ausgebildet ist, und
einen Diffusionsbereich (12) eines zweiten
Leitfähigkeitstyps, der in der zweiten Schicht (13) ausgebildet
ist, welcher Diffusionsbereich (12) zwischen dem
vertikalen MOSFET (23) und dem Steuerschaltungselement (26)
angeordnet ist;
dadurch gekennzeichnet, daß das Schaltungselement (26)
und der Diffusionsbereich (12) in der zweiten Schicht
(13) oberhalb der ersten Schicht (1) ausgebildet sind
und daß der Diffusionsbereich (12) elektrisch mit der
ersten Elektrode (16) verbunden ist, wobei die
Einrichtung als ein Hochseitenschalter verbunden ist, in dem
die erste Elektrode (16) mit einem Ausgangsanschluß
verbunden ist und die Senkenelektrode mit einer
Stromversorgungsspannung verbunden ist.
2. Halbleitereinrichtung nach Anspruch 1, bei der das
Steuerschaltungselement ein seitlicher MOSFET ist.
3. Halbleitereinrichtung nach Anspruch 2, bei der das
Steuerschaltungselement eine komplementäre MOS-
Schaltung bildet.
4. Halbleitereinrichtung nach Anspruch 2 oder 3, in der
der vertikale MOSFET vom N-Kanaltyp ist, der erste
Leitfähigkeitstyp der N-Typ ist und der zweite
Leitfähigkeitstyp der P-Typ ist.
5. Halbleitereinrichtung nach Anspruch 4, dadurch gekenn
zeichnet, daß der Diffusionsbereich eine Tiefe im
Bereich von 5 bis 20 um hat.
6. Halbleitereinrichtung nach Anspruch 4 oder 5, dadurch
gekennzeichnet, daß eine Tiefe xj von der ersten
größeren
Oberfläche des Substrats eines PN-Übergangs
zwischen dem Diffusionsbereich vom P-Typ und dem
Halbleitersubstrat vom N-Typ und eine effektive Schichtdicke
der zweiten Schicht xe eine Beziehung von xj/xe > 0,7
aufweisen.
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