DE19632077B4 - Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung - Google Patents

Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE19632077B4
DE19632077B4 DE19632077A DE19632077A DE19632077B4 DE 19632077 B4 DE19632077 B4 DE 19632077B4 DE 19632077 A DE19632077 A DE 19632077A DE 19632077 A DE19632077 A DE 19632077A DE 19632077 B4 DE19632077 B4 DE 19632077B4
Authority
DE
Germany
Prior art keywords
layer
region
conductivity type
semiconductor
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19632077A
Other languages
English (en)
Other versions
DE19632077A1 (de
Inventor
Tae-Hoon Buchon Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Korea Semiconductor Ltd
Original Assignee
Fairchild Korea Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Korea Semiconductor Ltd filed Critical Fairchild Korea Semiconductor Ltd
Publication of DE19632077A1 publication Critical patent/DE19632077A1/de
Application granted granted Critical
Publication of DE19632077B4 publication Critical patent/DE19632077B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Leistungshalbleiterbauteil, das aufweist: eine auf einem Halbleitersubstrat ausgebildete Halbleiterschicht (14),
eine in der Halbleiterschicht (14) ausgebildete schwach dotierte Wanne (19),
einen in der Wanne ausgebildeten hochdotierten Source-Übergangsbereich (25),
eine auf der Halbleiterschicht (14) ausgebildete Gate-Polysiliciumschicht (16), wobei zwischen der Halbleiterschicht (14) und der Gate-Polysiliciumschicht (16) eine Gate-Oxidschicht (15) ausgebildet ist, und
einen ohmschen Kontaktbereich (27) mit einem hochdotierten Halbleitermaterial eines ersten Leitfähigkeitstyps, wobei der ohmsche Kontaktbereich in der Wanne (19) und zwischen den Source-Übergangsbereichen (25) ausgebildet ist;
gekennzeichne tdurch
einen diffundierten Bereich (24), der im Wannenbereich (19) sowie zwischen dem Wannenbereich (19) und dem ohmschen Kontaktbereich (27) ausgebildet ist, die Unterseiten der Source-Übergangsbereiche (25) umschließt und sich vom einen zum andern erstreckt, aber nicht bis zu einem Kanal, der unterhalb des Gate-Oxids (15) ausgebildet werden soll.

Description

  • Die Erfindung betrifft ein Leistungshalbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil das einen Durchschalt-Effekt („latch-up"-Effekt) steuern kann, und ein Verfahren um dieses herzustellen.
  • Wie nach dem Stand der Technik gut bekannt ist, wirkt bei einem Gate-gesteuerten Transistor unter den Leistungshalbleiterbauteilen, insbesondere bei einem Gategesteuerten Transistor mit einem n-Kanal, ein Durchschalt-Effekt als ein Hauptfaktor, der den Betriebsstrom beschränkt.
  • Falls bei einem solchen Gate-gesteuerten Transistor mit einem Thyristoraufbau ein Löcherstrom, der unter dem im oberen Teil der p–-Wanne ausgebildeten n+-Source-Übergangsbereich fließt, vergrößert wird, wird aufgrund des Widerstandes der p–-Wanne eine Spannungsdifferenz zwischen der Wanne und dem Source-Übergangsbereich erzeugt. Wenn die Spannungsdifferenz über einen konstanten Wert ansteigt, nimmt beim Gate-gesteuerten Transistor ein parasitärer npnp-Thyristor seinen Betrieb auf.
  • Falls beim Gate-gesteuerten Transistor ein solcher parasitärer npnp-Thyristor seinen Betrieb aufnimmt, bewirkt der Transistor, daß ein Strom an einen pnp-Transistor angelegt wird. Zu diesem Zeitpunkt wird der pnp-Transistor nicht ausgeschaltet, selbst wenn die Gate-Spannung an dem Gate-gesteuerten Transistor abgeschaltet wird. Im Gegenteil, es wird sogar ein durch den pnp-Transistor fließender Strom weiter vergrößert. Durch einen solchen Betrieb steigt die Temperatur im Gate-gesteuerten Transistor an und daher wird sein Normalbetrieb gestört. Die oben beschriebenen, aufeinanderfolgenden Vorgänge werden kurz als Durchschalt-Effekt („latch-up"-Effekt) bezeichnet.
  • Um das obige, durch den Durchschalt-Effekt verursachte Problem zu vermeiden, sollte der durch den Transistor fließende Betriebsstrom erhöht werden. D. h., um den Betriebsstrom des Transistors zu vergrößern, sollte der Widerstand einer p–-Wanne unter dem n+-Source-Übergangsbereich soweit wie möglich minimiert werden. Folglich kann eine Spannungsdifferenz dazwischen wesentlich verringert werden. 1 zeigt den Aufbau eines Gategesteuerten Transistors nach dem Stand der Technik, der als Leistungshalbleiterbauteil in der Technik am häufigsten verwendet wurde, um den Widerstand einer p+-Wanne zu vermindern, die durch Ionenimplantation in einer p–-Wanne ausgebildet wird.
  • Wie aus 1 ersichtlich ist, ist auf einer hochdotierten p–-Halbleiterschicht 12, auf der eine Anodenelektrode (nicht dargestellt) ausgebildet ist, eine hochdotierte n+-Pufferschicht 13 ausgebildet und auf der Pufferschicht 13 ist mittels epitaktischem Wachstum eine schwach dotierte n–-Halbleiterschicht 14 ausgebildet. Ebenso ist eine Gate-Polysiliciumschicht 16 auf der Halbleiterschicht 14 ausgebildet, wobei eine Gate-Oxidschicht 15 dazwischen eingefügt ist, und ein p–-Wannenbereich 19 ist zwischen den Gate-Polysiliciumschichten 16 und der Halbleiterschicht 14 mittels Ionenimplantation und thermischer Behandlung ausgebildet. Um das Auftreten des Durchschalt-Effekts zu unterdrücken, wird durch Ionenimplantation und thermische Behandlung eine p+-Wanne ausgebildet, die durch die Mitte des p–-Wannenbereichs 19 hindurch zu einem Teil der Halbleiterschicht 14 verläuft. Unter Verwendung einer Source-bildenden Maske wird als nächstes ein n+-Source-Übergangsbereich 25 auf dem p–-Wannenbereich 19 und auf der p+-Wanne 30 ausgebildet. Als eine Kathodenelektrode wird auf einem Teil des n+-Source-Übergangsbereichs 25 und der p+-Wanne 30 eine Metallelektrode 29 ausgebildet. Das oben nicht erwähnte Bezugszeichen 28 ist eine PSG-Schicht 28 (Phosphorsilikatglas) zum elektrischen Isolieren der Metallelektrode 29 gegen die Gate-Polysiliciumschicht 16.
  • Beim Gate-gesteuerten Transistor nach dem Stand der Technik mit dem obigen Aufbau kann eine Spannungsdifferenz zwischen dem Source-Übergangsbereich 25 und den Wannen 19 und 30 verringert werden, weil die Stärke eines unter dem Source-Übergangsbereichs 25 fließenden Stroms durch die p+-Wanne 30 gesteuert werden kann, die durch die p–-Wanne 19 hindurchlaufend ausgebildet ist, d. h. durch die p+-Wanne 30 ist der Widerstand klein. Folglich kann der Durchschalt-Effekt beim Gate-gesteuerten Transistor nach dem Stand der Technik besser unterdrückt werden.
  • Da jedoch solche Fenster, die eine Breite von mehr als ungefähr 2-3 μm aufweisen, auf einem Halbleitersubstrat bei jeder Zelle ausgebildet werden müssen, um einen p+-Wannenbereich auszubilden, bestehen bei einem Herstellungsverfahren des oben beschriebenen, Gategesteuerten Transistors darin Probleme, daß die Größe eines Chips ziemlich groß ist und daß unvermeidlicherweise Masken zum Ausbilden der Fenster erzeugt werden müssen. Da außerdem beim Herstellungsverfahren des oben beschriebenen Transistors zusätzliche Prozesse erforderlich sind, um solche fensterausbildende Maske herzustellen, besteht darin ein Problem, dass ein Herstellungsverfahren kompliziert ist.
  • Die DE 41 11 046 C2 offenbart ein herkömmliches Leistungshalbleiterbauteil mit einer auf einem Halbleitersubstrat ausgebildeten Halbleiterschicht, einer in der Halbleiterschicht ausgebildeten, schwach dotierten Wanne, einem in der Wanne ausgebildeten, hochdotierten Source-Übergangsbereich, einer auf der Halbleiterschicht ausgebildeten Gate-Polysiliciumschicht, wobei zwischen der Halbleiterschicht und der Gate-Polysiliciumschicht eine Gate-Oxidschicht ausgebildet ist, und einem ohmschen Kontaktbereich mit einem hochdotierten Halbleitermaterial, wobei der ohmsche Kontaktbereich in der Wanne und zwischen den Source-Übergangsbereichen ausgebildet ist. Es ist angegeben, dass bei hohen Strömen oder schneller Änderung des Drainstroms ein parasitärer npn-Bipolartransistor in den aktiven Zustand übergeht, wodurch das Halbleiterbauteil nicht mehr steuerbar ist und durch einen hohen parasitären Strom zerstört werden kann.
    •
  • Es ist daher Aufgabe der Erfindung, ein Leistungshalbleiterbauteil und ein Verfahren zu dessen Herstellung vorzusehen, bei denen die Aktivierung eines parasitären Bipolartransistors effektiv unterdrückt ist.
  • Die vorstehende Aufgabe wird durch die in den Ansprüchen 1 bzw. 8 angegebenen Merkmale gelöst.
  • Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
    •
  • Die Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Querschnittsansicht, die den Aufbau eines Leistungshalbleiterbauteils nach dem Stand der Technik darstellt;
  • 2 eine Querschnittsansicht, die den Aufbau eines Leistungshalbleiterbauteils gemäß einem bevorzugten Ausführungsbeispiel der Erfindung darstellt;
  • 3A bis 3I Querschnittsansichten, die die Bearbeitungsschritte zum Herstellen des Leistungshalbleiterbauteils von 2 gemäß einem neuen Verfahren der Erfindung darstellt;
  • 4A eine Querschnittsansicht, die einen Teil des Aufbaus des Halbleiterbauteils von 2 darstellt;
  • 4B ein Liniendiagramm, das die Dotierungskonzentration von Fremdatominjektionsbereichen erläutert, die auf der Oberfläche eines Halbleitersubstrats horizontal ausgebildet sind;
  • 5A eine weitere Querschnittsansicht, die einen Teil des Aufbaus des Leistungshalbleiterbauteils von 2 darstellt;
  • 5B ein Liniendiagramm, das die Dotierungskonzentration der Fremdatomsinjektionsbereiche erläutert, die von einem Source-Übergangsbereich bis zu einer Epitaxieschicht vertikal ausgebildet sind;
  • 6A eine weitere Querschnittsansicht, die einen Teil des Aufbaus des Leistungshalbleiterbauteils von 2 darstellt; und
  • 6B ein Liniendiagramm, das die Dotierungskonzentration der Fremdatominjektionsbereiche erläutert, die von einem Kathodenkontaktbereich bis zur Epitaxieschicht vertikal ausgebildet sind.
  • Wie dies in 2 dargestellt ist, weist ein neues Leistungshalbleiterbauteil gemäß der Erfindung n+-Source-Übergangsbereiche 25, die mit einem Fremdatom hoch dotiert sind, einen ohmschen p–-Kathodenkontaktbereich 27, der mit einem Fremdatom hoch dotiert und zwischen den Source-Übergangsbereichen sowie in einer mit einem Fremdatom schwach dotierten p–-Wanne 19 ausgebildet ist, und einen p-Typ diffundierten Bereich 24 auf, der zwischen dem ohmschen Kathodenkontaktbereich 27 und dem unteren Teil der Wanne 19 ausgebildet ist, um einen Durchschalt-Effekt zu steuern, und die gesamten unteren Teile der Source-Übergangsbereiche 25 bedeckt. Beim Bauteil ist der diffundierte Bereich 24 mit Fremdatomen höher dotiert als die Wanne 19 und schwächer als der ohmsche Kathodenkontaktbereich 27. Weil die p–-Wanne 19 mit Fremdatomen schwach dotiert ist und der in der p–-Wanne 19 ausgebildete, diffundierte Bereich 24 hoch dotiert ist, kann gemäß dem Bauteil der Erfindung ein Auftreten des Durchschalt-Effekts darin effektiv unterdrückt werden ohne die Verwendung einer Ionenimplantation zum Ausbilden einer hochdotierten p+-Wanne in einem Halbleitersubstrat.
  • Die 3A bis 3I zeigen die Bearbeitungsschritte zum Herstellen des Leistungshalbleiterbauteils von 2. Bauteilelemente, die ähnliche Funktionen wie das Leistungshalbleiterbauteil (in 2 dargestellt) aufweisen, werden mit den selben Bezugszeichen angegeben.
  • In 3A ist dargestellt, wie mittels epitaktischem Wachstum auf einem p–-Halbleitersubstrat 12 eine dünne n+-Pufferschicht 13 ausgebildet wird, die mit Phosphorionen als Dotierstoff dotiert ist. Mittels epitaktischem Wachstum wird auf der n+-Pufferschicht 13 eine n–-Halbleiterschicht 14 ausgebildet, die mit Phosphorionen als Dotierstoff schwach dotiert ist.
  • Ebenfalls werden nacheinander eine Oxidschicht, eine Polysiliciumschicht und eine Photolackschicht auf der n–-Halbleiterschicht 14 ausgebildet und die Photolackschicht wird durch einen gut bekannten Belichtungsprozeß strukturiert, der eine musterausbildende Maske verwendet, um einen Wannenbereich abzugrenzen. Dann wird unter Verwendung der strukturierten Photolackschicht als eine Gate-ausbildende Maske ein Ätzprozeß ausgeführt, um selektiv zuerst die Polysiliciumschicht und dann die Oxidschicht zu entfernen. Wie dies in 3B dargestellt ist, werden folglich eine Gate-Polysiliciumschicht 16 und eine Gate-Oxidschicht 15 auf der Halbleiterschicht 14 ausgebildet.
  • Die Gate-Polysiliciumschicht 16 muß eine solche Leitfähigkeit aufweisen, daß sie als eine Gate-Elektrode des Bauteils wirkt. Sie kann durch eine in der Technik gut bekannte „in situ"-Technik oder durch Abscheidung einer undotierten Polysiliciumschicht vor der Injektion von Fremdatomen in die undotierte Polysiliciumschicht ausgebildet werden.
  • Wie dies in 3C dargestellt ist, wird nach dem Entfernen der Photolackstruktur 17 unter Verwendung der Gate-Polysiliciumschicht 16 als eine Wannen-ausbildende Maske eine Ioneninjektion in die Halbleiterschicht 14 ausgeführt, um eine p–-fremdatominjizierte Schicht 18 auszubilden. Und ein thermischer Diffusionsprozeß wird ausgeführt, um durch Ionendiffusion der p–-fremdatominjizierten Schicht 18 in die Halbleiterschicht 14 eine p–-Wanne 19 auszubilden, wie dies in 3D dargestellt ist.
  • In 3E ist dargestellt, wie wiederum unter Verwendung der Gate-Polysiliciumschicht 16 als eine Maske ebenfalls eine Ioneninjektion in die Wanne 19 ausgeführt wird, um eine fremdatominjizierte Schicht 20 zum Steuern des Durchschalt-Effekts auszubilden. Folglich wird die p-Typ-fremdatominjizierte Schicht 20 in einer konstanten Tiefe der p–-Wanne 19 ausgebildet.
  • Als nächstes wird auf der offenliegenden Oberfläche der Halbleiterschicht 14, d. h., auf der p–-Wanne 20, eine strukturierte Maske 21 ausgebildet, wie in 3F dargestellt. Nach der Ausbildung der strukturierten Maske wird eine Ioneninjektion in die p–-Wanne 20 ausgeführt, wobei die strukturierte Maske als eine kontaktausbildende Maske verwendet wird, um eine fremdatominjizierte Schicht 22 für ohmsche Kontakte auszubilden. Beim Ausführungsbeispiel wird die strukturierte Maske 21 durch den Schritt des Abscheidens einer Nitridschicht auf die Halbleiterschicht 14 und den Schritt des selektiven Ätzens der Nitridschicht ausgebildet. Ebenfalls werden in der p–-Wanne die fremdatominjizierte Schicht 20, die den Durchschalt-Effekt steuert, und die fremdatominjizierte Schicht 22 erzeugt, die die Kontakte ausbildet. Die Schicht 20 wird in der p–-Wanne 19 tiefer ausgebildet als die Schicht 22. Ebenfalls ist die Schicht 20 mit p-Typ-Fremdatomen schwach dotiert und die Schicht 22 ist mit n-Typ-Fremdatomen hoch dotiert.
  • Nach Entfernen der strukturierten Nitridschicht 21 wird eine thermische Behandlung durchgeführt, um durch Ionendiffusion der fremdatominjizierten Schichten 22 und 20 in die p–-Wanne 19 einen n+-Source-Übergangsbereich 25 und einen fremdatomdiffundierten Bereich 24 zur Steuerung des Durchschalt-Effekts auszubilden, wie dies in 3G dargestellt ist.
  • Durch entsprechendes Steuern der Temperatur und der Zeit für die thermische Behandlung, bedeckt der diffundierte Bereich 24 zum Steuern des Durchschalt-Effekts den unteren Teil des n+-Source-Übergangsbereichs 25 in der Wanne 19, aber erstreckt sich andererseits nicht über den seitlichen Teil des n+-Source-Übergangsbereichs hinaus bis zum Kanal unter der Unterseite der Gate-Oxidschicht 15. Da der diffundierte Bereich 24 mit Fremdatomen höher dotiert ist als die p–-Wanne 19, kann der Durchschalt-Effekt gesteuert werden.
  • Im einzelnen ist der Widerstand unter dem n+-Source-Übergangsbereich 25 klein, weil der diffundierte Bereich 24 zum Steuern des Durchschalt-Effekts unter dem n+-Source-Übergangsbereich 25 ausgebildet wird. Folglich wird eine Spannungsdifferenz zwischen dem diffundierten Bereich 24 und dem n+-Source-Übergangsbereich 25 verringert, so daß ein Betreiben eines parasitären npnp-Thyristors verhindert wird.
  • Zusätzlich wird mittels einer Ioneninjektion unter Verwendung der Gate-Polysiliciumschicht 16 als eine Maske ein p–-Fremdatomsinjektionsbereich 26 zwischen den Source-Übergangsbereichen 25 und auf der Oberfläche des diffundierten Bereichs 24 ausgebildet, wie dies in 3H dargestellt ist, und dann wird eine thermische Behandlung durchgeführt, um einen ohmschen Kathodenkontaktbereich 27 durch Ionendiffusion des Bereichs 26 in den diffundierten Bereich auszubilden.
  • Wie oben beschrieben, kann durch die Ioneninjektion unter Verwendung der Gate-Polysiliciumschicht 16 als eine Maske zur Ausbildung eines ohmschen Kathodenkontaktes der Kontaktbereich 27 auf dem n+-Source-Übergangsbereich 24 ausgebildet werden. Dies folgt daraus, daß die n+-Fremdatomkonzentration des Source-Übergangsbereichs 26 gegenüber dem ohmschen p–-Kathodenkontaktbereich 27 höher ist.
  • Beim Ausführungsbeispiel wird der ohmsche Kathodenkontaktbereich 27 zusätzlich zur Ioneninjektion durch die thermische Behandlung ausgebildet. Der ohmsche Kathodenkontaktbereich 27 kann jedoch durch den folgenden PSG-Abscheideprozeß ausgebildet werden, ohne die Verwendung der thermischen Behandlung nach der Ioneninjektion.
  • Wenn auf dem Halbleitersubstrat eine PSG-Schicht 28 abgeschieden und strukturiert wird, wird ein Durchgangsloch ausgebildet, das einen Teil der Oberfläche des Source-Übergangsbereichs 25 sowie die gesamte Oberfläche des ohmschen Kathodenkontaktbereichs 27 unbedeckt läßt. Ebenfalls wird auf der PSG-Schicht 28 durch Auffüllen des Durchgangslochs eine Metallelektrode 29 ausgebildet, wie dies in 3I dargestellt ist. Die PSG-Schicht 28 wird vorgesehen, um die Gate-Polysiliciumschichten 16 gegen die Metallelektrode 29 elektrisch zu isolieren.
  • 4A ist eine Querschnittsansicht entlang des Kanals beim Leistungshalbleiterbauteil, das gemäß des oben beschriebenen Verfahrens hergestellt wurde, und 4B ist ein Liniendiagramm, das die Dotierstoffkonzentrationsverteilung von der Oberfläche des Halbleitersubstrats horizontal bis zu den Fremdatominjektionsbereichen darstellt.
  • Wie dies anhand 4B ersichtlich ist, wird beim Bauteil die Dotierstoffkonzentration des p-Typs an der Oberfläche des Kanals nicht erhöht. Dies liegt daran, daß der diffundierte Bereich 24 zum Steuern des Durchschalt-Effekts nicht entlang der Grenzfläche des Source-Übergangsbereichs 25 bis zum Kanal ausgebildet ist.
  • 5A ist eine Querschnittsansicht, die an der Oberfläche des Source-Übergangsbereichs beim Leistungshalbleiterbauteil anfangend vertikal verlaufend angefertigt wurde, und 5B ist ein Liniendiagramm, das die Dotierstoffkonzentrationsverteilung der Fremdatominjektionsbereiche erläutert, die vertikal vom Source-Übergangsbereich bis zu einer epitaktischen Schicht ausgebildet sind.
  • Wie dies aus 5B ersichtlich ist, kann der durch den diffundierten Bereich 24 unter dem Source-Übergangsbereich 25 fließende Löcherstrom verringert werden. Dies folgt daraus, daß der diffundierte Bereich 24 mit Fremdatomen höher dotiert ist als die p–-Wanne 19.
  • 6A ist eine vertikal entlang der Oberfläche des ohmschen Kathodenkontaktbereichs 27 des Leistungshalbleiterbauteils angefertigte Querschnittsansicht und 6B ist ein Liniendiagramm, das eine Dotierstoffkonzentrationsverteilung der Fremdatomsinjektionsbereiche erläutert, welche vertikal vom Kathodenkontaktbereich bis zur Epitaxieschicht ausgebildet sind.
  • Beim gemäß dem oben beschriebenen Verfahren hergestellten Leistungshalbleiterbauteil kann wie oben beschrieben, der Kontaktkennwert der Metallelektrode 29 effektiv verbessert werden, weil der ohmsche Kathodenkontaktbereich 27 höher dotiert ist als der diffundierte Bereich 24 zum Steuern des Durchschalt-Effekts, und die Zunahme eines Löcherstroms, der unter den Source-Übergangsbereichen 25 fließt, kann verhindert werden, weil der diffundierte Bereich 24, der zwischen der p–-Wanne 19 und dem ohmschen Kathodenkontaktbereich 27 ausgebildet ist, höher als die Wanne 19 aber schwächer als der ohmsche Kathodenkontaktbereich 27 dotiert ist.
  • Gemäß dem Verfahren der Erfindung ist es möglich einen Durchschalt-Effekt ohne eine Ausbildung einer solchen p+-Wanne zu verhindern, weil kein Bedarf des Herstellens einer p+-Wanne, die durch eine p–-Wanne bis zu einer Halbleiterschicht reicht, vorhanden ist.
  • Außerdem ist es nicht notwendig ein Ionenimplantationsfenster mit einer Breite von ungefähr 2-3 um bei jeder Zelle zu öffnen, weil bei der Erfindung zur Ausbildung einer p+-Wanne keine p+-Wannenimplantation verwendet wird, so daß keine Maske für ein Ionenimplantationsfenster hergestellt werden muß. Aus diesem Grund ist es möglich den Herstellungsprozeß zu vereinfachen und die Größe eines Chips zu minimieren.

Claims (11)

  1. Leistungshalbleiterbauteil, das aufweist: eine auf einem Halbleitersubstrat ausgebildete Halbleiterschicht (14), eine in der Halbleiterschicht (14) ausgebildete schwach dotierte Wanne (19), einen in der Wanne ausgebildeten hochdotierten Source-Übergangsbereich (25), eine auf der Halbleiterschicht (14) ausgebildete Gate-Polysiliciumschicht (16), wobei zwischen der Halbleiterschicht (14) und der Gate-Polysiliciumschicht (16) eine Gate-Oxidschicht (15) ausgebildet ist, und einen ohmschen Kontaktbereich (27) mit einem hochdotierten Halbleitermaterial eines ersten Leitfähigkeitstyps, wobei der ohmsche Kontaktbereich in der Wanne (19) und zwischen den Source-Übergangsbereichen (25) ausgebildet ist; gekennzeichne tdurch einen diffundierten Bereich (24), der im Wannenbereich (19) sowie zwischen dem Wannenbereich (19) und dem ohmschen Kontaktbereich (27) ausgebildet ist, die Unterseiten der Source-Übergangsbereiche (25) umschließt und sich vom einen zum andern erstreckt, aber nicht bis zu einem Kanal, der unterhalb des Gate-Oxids (15) ausgebildet werden soll.
  2. Leistungshalbleiterbauteil nach Anspruch 1, bei dem das Halbleitersubstrat mit einem Halbleitermaterial des ersten Leitfähigkeitstyps hoch dotiert ist.
  3. Leistungshalbleiterbauteil nach Anspruch 1 oder 2, bei dem eine Pufferschicht (13) auf dem Halbleitersubstrat zwischen dem Halbleitersubstrat und der Halbleiterschicht (14) ausgebildet und mit einem Halbleitermaterial eines zweiten Leitfähigkeitstyps schwach dotiert ist.
  4. Leistungshalbleiterbauteil nach einem der vorhergehenden Ansprüche, bei dem die Halbleiterschicht (14) mittels epitaktischem Wachstum auf der Pufferschicht (13) ausgebildet und mit einem Halbleitermaterial des zweiten Leitfähigkeitstyps schwach dotiert ist.
  5. Leistungshalbleiterbauteil nach einem der vorhergehenden Ansprüche, bei dem der Wannenbereich (19) mit einem Halbleitermaterial des ersten Leitfähigkeitstyps schwach dotiert ist.
  6. Leistungshalbleiterbauteil nach einem der vorhergehenden Ansprüche, wobei die Gate-Polysiliciumschicht (16) den Wannenbereich (19) nur teilweise abdeckt.
  7. Leistungshalbleiterbauteil nach einem der vorhergehenden Ansprüche, bei dem der Source-Übergangsbereich (25) zwei Teilbereiche aufweist, die im Wannenbereich (19) ausgebildet, voneinander beabstandet und mit dem Halbleitermaterial des zweiten Leitfähigkeitstyps hoch dotiert sind, wobei diese Bereiche durch eine darauf ausgebildete Metallelektrode (29) elektrisch miteinander verbunden sind.
  8. Verfahren zur Herstellung eines Leistungshalbleiterbauteils, das die Schritte aufweist: a) Ausbilden einer Pufferschicht (13) auf einem Halbleitersubstrat (12), wobei das Halbleitersubstrat (12) ein hochdotiertes Halbleitermaterial eines ersten Leitfähigkeitstyps aufweist und wobei die Pufferschicht (13) ein hochdotiertes Halbleitermaterial eines zweiten Leitfähigkeitstyps aufweist; b) epitaktisches Aufwachsen einer schwach dotierten Halbleiterschicht (14) auf der Pufferschicht (13), wobei die Halbleiterschicht (14) den zweiten Leitfähigkeitstyp aufweist; c) Ausbilden einer Oxidschicht auf der schwach dotierten Halbleiterschicht (14) d) Ausbilden einer Polysiliciumschicht auf der Oxidschicht; e) Ausbilden eines Photolackmusters (17) auf der Polysiliciumschicht, um einen Wannenbereich abzugrenzen; f) nacheinander Entfernen der Polysiliciumschicht und der Oxidschicht mittels Ätzprozessen, um unter Verwendung des Photolackmusters (17) als eine wannenausbildende Maske eine Gate-Polysiliciumschicht (16) auszubilden; g) Entfernen des Photolackmusters (17); h) Injizieren von Fremdatomionen in den Wannenbereich unter Verwendung der Gate-Polysiliciumschicht (16) als eine Maske; i) Ausführen eines thermischen Diffusionsprozesses, um durch Diffusion der Fremdatomionen eine Wanne (19) mit dem ersten Leitfähigkeitstyp in der Halbleiterschicht (14) auszubilden; j) Ausbilden einer ersten fremdatominjizierten Schicht (20) in der Wanne (19) durch Injizieren von Fremdatomionen mit dem ersten Leitfähigkeitstyp unter Verwendung der Gate-Polysiliciumschicht (16) als eine Maske; k) Ausbilden eines Nitridmusters (21) auf der Wanne (19), um einen Source-Übergangsbereich abzugrenzen; l) Injizieren von Fremdatomionen in die Wanne (19) unter Verwendung des Nitridmusters als eine Source-ausbildende Maske, um eine zweite fremdatominjizierte Schicht (22) mit dem zweiten Leitfähigkeitstyp oberhalb der ersten fremdatominjizierten Schicht (20) auszubilden; m) Entfernen des Nitridmusters (21); n) Durchführen einer thermischen Behandlung, um durch Diffusion der ersten und zweiten fremdatominjizierten Schicht (20, 22) gleichzeitig einen diffundierten Bereich (24) und einen Source-Übergangsbereich (25) auszubilden, wobei der diffundierte Bereich (24) höher dotiert ist als die Wanne (19) und eine Unterseite des Source-Übergangsbereichs (25) bedeckt; o) Injizieren von Fremdatomionen des ersten Leitfähigkeitstyps in die Wanne (19) unter Verwendung der Gate-Polysiliciumschicht (16) als eine Maske, p) Durchführen einer thermischen Behandlung, um durch Diffusion der beim Schritt o) injizierten Fremdatome einen ohmschen Kathodenkontaktbereich (27) zwischen den Source-Übergangsbereichen (25) auszubilden, wobei der Kontaktbereich (27) höher dotiert ist als der diffundierte Bereich (24); q) Ausbilden einer strukturierten Isolatorschicht (28) mit einem Kontaktloch zu dem Kontaktbereich (27); und r) Ausbilden einer Metallelektrode (29) auf dem ohmschen Kathodenkontaktbereich (27) und auf der strukturierten Isolatorschicht (28).
  9. Verfahren nach Anspruch 8, bei dem der erste Leitfähigkeitstyp vom p-Typ und der zweite Leitfähigkeitstyp vom n-Typ ist.
  10. Verfahren nach Anspruch 8 oder 9, bei dem die thermische Behandlung beim Schritt p) gleichzeitig mit der Ausbildung der Isolatorschicht (28) beim Schritt q) erfolgt.
  11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die schwach dotierte Halbleiterschicht (14) des Schritt b) ohne die Pufferschicht des Schritt a) auf dem Halbleitersubstrat (12) ausgebildet wird.
DE19632077A 1996-01-26 1996-08-08 Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung Expired - Fee Related DE19632077B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR96-1676 1996-01-26
KR1019960001676A KR0175276B1 (ko) 1996-01-26 1996-01-26 전력반도체장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
DE19632077A1 DE19632077A1 (de) 1997-07-31
DE19632077B4 true DE19632077B4 (de) 2007-02-15

Family

ID=19450119

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19632077A Expired - Fee Related DE19632077B4 (de) 1996-01-26 1996-08-08 Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung

Country Status (5)

Country Link
US (1) US5879967A (de)
JP (1) JP4030139B2 (de)
KR (1) KR0175276B1 (de)
CN (1) CN1152419C (de)
DE (1) DE19632077B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100257517B1 (ko) * 1997-07-01 2000-06-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법
JPH1167786A (ja) * 1997-08-25 1999-03-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
US6355508B1 (en) 1998-09-02 2002-03-12 Micron Technology, Inc. Method for forming electrostatic discharge protection device having a graded junction
GB9921068D0 (en) * 1999-09-08 1999-11-10 Univ Montfort Bipolar mosfet device
TW451423B (en) * 2000-02-01 2001-08-21 Ind Tech Res Inst Latch-up structure for improving CMOS processing using latch-up ion implantation and the manufacturing method thereof
US6781194B2 (en) 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US20030091556A1 (en) * 2000-12-04 2003-05-15 Ruoslahti Erkki I. Methods of inhibiting tumor growth and angiogenesis with anastellin
WO2002084745A2 (en) * 2001-04-11 2002-10-24 Silicon Wireless Corporation Power semiconductor devices and methods of forming same
JP4044446B2 (ja) * 2002-02-19 2008-02-06 セイコーインスツル株式会社 半導体装置およびその製造方法
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
CN102005472B (zh) * 2009-08-31 2013-11-06 比亚迪股份有限公司 一种功率半导体器件的制造方法
WO2012124784A1 (ja) * 2011-03-16 2012-09-20 富士電機株式会社 半導体装置およびその製造方法
CN103165443B (zh) * 2011-12-16 2016-02-10 上海华虹宏力半导体制造有限公司 一种绝缘栅晶体管器件及其制造工艺方法
RU2524145C1 (ru) * 2013-01-09 2014-07-27 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Дагестанский Государственный Технический Университет" (Дгту) Способ изготовления бсит-транзистора с охранными кольцами
EP3011327A4 (de) * 2013-06-20 2017-03-01 K. Eklund Innovation Integrierte sensorvorrichtung zur ladungserkennung
JP6421487B2 (ja) * 2014-07-31 2018-11-14 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106920846A (zh) * 2017-02-21 2017-07-04 深圳深爱半导体股份有限公司 功率晶体管及其制造方法
CN107068743B (zh) * 2017-03-23 2023-09-12 深圳基本半导体有限公司 一种平面型绝缘栅双极晶体管及其制造方法
CN112310207A (zh) * 2019-08-01 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN115954377B (zh) * 2023-03-10 2023-06-16 广东芯聚能半导体有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4111046C2 (de) * 1990-04-06 1996-05-30 Nissan Motor MOS-Einrichtung mit einer als Kanal arbeitenden Anreicherungsschicht

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
JPH0687504B2 (ja) * 1988-04-05 1994-11-02 株式会社東芝 半導体装置
JP2946750B2 (ja) * 1990-08-16 1999-09-06 富士電機株式会社 半導体装置
JPH04322470A (ja) * 1991-04-23 1992-11-12 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
DE4216810C2 (de) * 1991-05-31 1999-09-16 Fuji Electric Co Ltd Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET
US5428228A (en) * 1991-06-10 1995-06-27 Kabushiki Kaisha Toshiba Method of operating thyristor with insulated gates
JP3168763B2 (ja) * 1992-03-30 2001-05-21 株式会社デンソー 半導体装置及びその製造方法
US5349212A (en) * 1992-06-01 1994-09-20 Fuji Electric Co., Ltd. Semiconductor device having thyristor structure
US5396087A (en) * 1992-12-14 1995-03-07 North Carolina State University Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up
JPH06244430A (ja) * 1993-02-16 1994-09-02 Fuji Electric Co Ltd 半導体装置
JP3085037B2 (ja) * 1993-08-18 2000-09-04 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US5595918A (en) * 1995-03-23 1997-01-21 International Rectifier Corporation Process for manufacture of P channel MOS-gated device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4111046C2 (de) * 1990-04-06 1996-05-30 Nissan Motor MOS-Einrichtung mit einer als Kanal arbeitenden Anreicherungsschicht

Also Published As

Publication number Publication date
DE19632077A1 (de) 1997-07-31
CN1156328A (zh) 1997-08-06
JP4030139B2 (ja) 2008-01-09
US5879967A (en) 1999-03-09
JPH09213934A (ja) 1997-08-15
KR970060534A (ko) 1997-08-12
KR0175276B1 (ko) 1999-02-01
CN1152419C (zh) 2004-06-02

Similar Documents

Publication Publication Date Title
DE19632077B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE4111046C2 (de) MOS-Einrichtung mit einer als Kanal arbeitenden Anreicherungsschicht
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE3823270C2 (de) Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung
DE19649686B4 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
DE2214935C2 (de) Integrierte MOS-Schaltung
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE2816795C2 (de)
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE4013643A1 (de) Bipolartransistor mit isolierter steuerelektrode und verfahren zu seiner herstellung
DE3145230A1 (de) "halbleiteranordnung"
EP0239652A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE19711729A1 (de) Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE69533134T2 (de) Leistungsbauteil hoher Dichte in MOS-Technologie
DE3939305A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3030385A1 (de) Mos-halbleitervorrichtung und verfahren zur herstellung derselben
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE19536495A1 (de) Lateraler Feldeffekttransistor und Verfahren zu seiner Herstellung
DE102004024885B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE3905434C2 (de) Bipolare Halbleiterschalteinrichtung und Verfahren zu ihrer Herstellung
DE19710731B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE1564829B2 (de) Verfahren zum Herstellen eines Feldeffekttransistors
DE3427293A1 (de) Vertikale mosfet-einrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: FAIRCHILD KOREA SEMICONDUCTOR LTD.,, PUCHON, KYUNG

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee