DE3145230A1 - "halbleiteranordnung" - Google Patents

"halbleiteranordnung"

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DE3145230A1 DE19813145230 DE3145230A DE3145230A1 DE 3145230 A1 DE3145230 A1 DE 3145230A1 DE 19813145230 DE19813145230 DE 19813145230 DE 3145230 A DE3145230 A DE 3145230A DE 3145230 A1 DE3145230 A1 DE 3145230A1
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Description

Patentanwälte Di pi.-1 η giC iirt Wajlach:
Dipl.-Ing. Günther Koch —1^"" Dipl.-Phys. Dr.Tino Haibach
Dipl.-lng. Rainer Feldkamp
D-8000 München 2 · Kaufingerstraße 8 · Telefon (0 89) 24 02 75 · Telex 5 29 513 wakai d
Datum: 13. November 1981
Unser Zeichen: 17332 H/Pe
Anmelder: International Rectifier Corporation
9220 Sunset Boulevard
Los Angeles3 California
United States of America
Titel: "Halbleiteranordnung" h
DIe Erfindung betrifft allgemein Halbleiterschaltanordnungen und näherhin einen neuartigen Aufbau und ein Herstellungsverfahren für eine Schaltanordnung hoher Schaltgeschwindigkeit , welche zwei miteinander unter Verwendung eines gemeinsamen Gates verschmolzene D-MOS-Transistoren enthält.
Schaltanordnungen für hohe Leistung unter Verwendung Von MOS-Gate-Techniken sind bekannt. Eine derartige Anordnung, welche durch die vorliegende Erfindung verbessert wirdj ist der als TRIMOS-Anordnung bekannte Anordnungstyp (d.h. ein MOS-gesteuerter TRIAC). Eine TRIMOS-Anordnung besteht allgemein aus zwei D-MOS-Transistoren, die miteinander verschmolzen sind und einen gemeinsamen Drain-Bereich und isolierte Metall-Gates besitzen. Die TRIMOS-Anordnung ist in ELECTRONIC DESIGN 4 vom 15. Februar 1978, auf den Sn. 32-3^ in einem Artikel "MOS-CONTROLLED TRIAC COMBINED LOW INPUT POWER, HIGH OUTPUT POWER" beschrieben. Die gleiche Anordnung ist auch in der US-Patentschrift 4 199 774 beschrieben.
Bei der Herstellung dieser Anordnung ist die Anwendung selbstausrichtender Diffusionsverfahren zur Erzeugung der beiden Transistoren üblich. Jedoch wird zwischen den beiden, unter ihren Gate-Elektroden zentrierten Leitungskanälen ein Bereich relativ hoher Leitfähigkeit vom gleichen Leitfähigkeitstyp wie das Substrat erzeugt, um eine Inversion des im übrigen relativ leicht dotierten Materials bei entsprechenden Gate-Spannungen zu vermeiden. Die Inversion dieser Zwischenschicht würde die korrekte Arbeitsweise der TRIMOS-Anordnung beeinträchtigen.
Zur Erzeugung dieses N+-Bereichs war ein gesonderter Diffusions- und ein gesonderter Ausrichtschritt zusätzlich zu den bei der Herstellung der Transistorteile des Gebildes angewandten Diffusions- und Ausrichtschritten erforderlich. Daher ist diese bekannte Anordnung schwierig in der Herstellung und relativ teuer. Außerdem ist das die D-MOS-Transistoren umgebende elektrische Feld innerhalb des Halbleiterkörpers der
Anordnung scharf gekrümmt j wodurch die Sperrspannungsfestigkeit der Anordnung auf verhältnismäßig niedrige Sperrspannungen beschränkt wird. Beispielsweise halten diese bekannten •Anordnungen keine Spannungen von mehr als etwa 200V aus.
Der Anmeldung liegt daher als Aufgabe die Schaffung einer TRIMOS-Halbleiteranordnung der eingangs genannten Art zugrunde j die einfacher und billiger herzustellen ist als die bekannten Anordnungen und eine verbesserte Sperrspannungsfestig-•keit aufweist.
Zu diesem Zweck ist nach dem-Grundgedanken der Erfindung vorgesehen, daß der bei den bisher bekannten TRIMOS-Gebilden vorgesehene, vorstehend erläuterte Bereich zur Vermeidung von Inversion durch einen Bereich von gegenüber dem Substrat entgegengesetztem Leitfähigkeitstyp ersetzt wird, der als auf freiem Potential liegender, schwimmender Schutzbereich wirkt. Die Gate-Elektrode wird in zwei zu beiden Seiten dieses Schutzkörpers angeordnete .Abschnitte unterteilt. Die Anordnung kann nunmehr bei höheren Sperrspannungen betrieben werden, da die elektrische Feldverteilung innerhalb des Halbleiterkörpers weniger stark gekrümmt ist und höhere Sperrspannungen aus-■ halten kann.
Ein weiterer Vorteil der Verwendung eines auf freiem Potential liegenden, schwimmenden Schutzbereichs besteht darin, daß dieser schwimmende Schutzring zwischen den beiden D-MOS-Transistoren nunmehr gleichzeitig mit der Erzeugung der beiden D-MOS-Transistoren eingebracht werden kann, unter Anwen- · dung selbstausrichtender Diffusionsverfahren zur Herstellung sämtlicher übergänge. Somit wird dieser schwimmende Schutzbereich gleichzeitig mit den Transistoren erzeugt und es ist keine gesonderte Diffusion oder Ausrichtung zur Erzeugung der Hilfsbereiche erforderlich. Daher ist die erfindungsger mäße Anordnung einfacher herstellbar und besitzt verbesserte Sperrspannungseigenschäften. " '
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3H5230
Gemäß einem weiteren Merkmal der Erfindung bestehen die Gates der beiden Transistoren aus Polysilizium, über dem eine Oxydschicht liegt, auf welche die Hauptelektroden folgen; auf diese Weise kommt ein Verbund-Feldplattengebilde für das Gater Polysilizium und die Hauptelektrode zustande, wodurch die . Hauptelektrode so abgeschlossen wird, daß die elektrischen Felder unterhalb der Gates, in dem Siliziumsubs.trat weniger stark gekrümmt sind. Infolge dieser allmählicheren, geringeren Krümmung der elektrischen Felder kann die Anordnung höhere Sperrspannungen aushalten als wenn die Hauptelektroden in der aus dem Stand der Technik bekannten Weise einfach scharf abrupt enden. ·
Die zur Herstellung der erfindungsgemäßen Anordnung verwendeten Verfahrensschritte als solche entsprechen im allgemeinen den Verfahrensschritten gemäß der erwähnten älteren Anmeldung P 29 40 699.3, die hiermit für die Zwecke der vorliegenden Anmeldung voll in Bezug genommen wird.
Im Folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben; in dieser zeigen
Fig. 1 eine TRIMOS-Anordnung nach dem Stande
der Technik in Form einer üalbleiterschaltanordnung unter Verwendung von zwei in Abstand voneinander angeordneten MOS-Transistoren mit einem gemeinsamen Drain-Bereich
Fig. 2 in Draufsicht eine TRIMOS-Anordnung
gemäß einer Ausführungsform der Erfindung .
Fig. 3 eine Schnittansicht zu Fig. 2 im
ochnitt längs der Linie '5-5 in Fig. zur Veranschaulichung von in dem
Siloxüberzug vorgesehenen Spalten bzw. Einschnitten mit gegenseitigen Abstand
Fig. 4 in Schnittansicht zu Fig. 2 im Schnitt
längs der Linie 4-4 in Pig. 2 die Spalten bzw. Einschnitte in der Siloxschicht am Außenumfang der Anordnung
zu beiden Seiten des Schutzrings.
3U5230 ·
Die Figuren 1 bis 4 veranschaulichen eine TRIMOS-Anordnung; dies ist eine Halbleiterschaltanordnung unter Verwendung von in Abständen angeordneten MOS-Transistoren mit einem gemeinsamen Drain-Bereich, Die TRIMOS-Anordnung ist in der US-Pa-. tentsehrift 4 199 774 beschrieben.
Die in Fig. 1 dargestellte TRIMOS-Anordnung nach dem Stande · der Technik besteht aus einem Substratbereich 210 aus leicht dotiertem N-Silizium. Das leicht dotierte Substrat 210 enthält zwei D-MOS-Transistoren 212 und 213, welche aus folgenden Teilen bestehen: P+-Bereichen 214 bzw. 215; N+-Bereichen 216 bzw. 217, die vollständig in den P+-Bereichen 214 und 215 eingeschlossen sind; und einem zwischen den beiden Transistoren 212 und 213 angeordneten N+-Bereich 218 hoher Leitfähigkeit. Die Bereiche 214 und 216 bilden einen-ersten Leitungskanal 22O3 entsprechend die Bereiche 215 und 217 einen . zweiten Leitungskanal 221. Die Kanäle 220 und 221 können · durch eine gemeinsame Gate-Elektrode 222 invertiert werden, die einen äußeren Anschluß 223 aufweist und von der Oberseite des Substrats 210 durch eine Silizium-Dioxydschicht 224 in Abstand gehalten ist. Eierfür kann eine beliebige geeignete Isolierschicht verwendet werden.
Sodann wird mit dem P+-Bereich 214 und dem N+-Bereich 216 eine erste Hauptelektrode 225, die einen äußeren Zuleitungsanschluß 226 besitzt, verbunden. Die Elektrode 225 kann entweder als Source- oder Drain-Elektrode des Transistors 212 aufgefaßt werden. Die andere Elektrode besteht aus dem zwischen den Transistoren 212 und 213 gelegenen Körper des Substrats 210.
Der Transistor 213 besitzt eine Hauptelektrode 227 mit einem äußeren Zuleitungsanschluo 22b. Die Elektrode 227 ist mit dem P+-Bereich 215 und dem N+-ßereich 217 verbunden. Die N+-Be-
Ul IJi.
.40-
reiche 216 und 217 definieren beispielsweise die Source-Berei.che des jeweiligen Transistors 212 bzw. 213. Der Drain-Bereich des jeweiligen Transistors 212 bzw. 213 ist der zwischen, den Kanälen 220 und 221 liegende Bereich des Substrats 210.
.Der ^+-Bereich 21Ö ist zwischen den Kanälen 220 und 221 und unterhalb dem Gate 222 angeordnet. Das N-Substrat könnte beim Anlegen geeigneter Spannungen an die Gate-Elektrode 222 invertiert werden. Indem man den Bereich 218 relativ hoch leitfähig macht, wird der Bereich nicht durch das Gate 222 invertiert.
Die Wirkungsweise der Anordnung nach Fig. 1 ist im einzelnen in der oben erwähnten US-Patentschrift 4 199 774 beschrieben. Kurz gesagt bestehen für Gate-Potentiale oberhalb einem Schwellwert drei definierte und unterschiedliche Betriebsund Arbeitsbereiche. In einem Bereich niedriger Pegelwerte und falls der Anschluß 228 weniger als etwa 1,5V über dem Potential des Anschlusses 226 liegt, werden beide Kanäle 220 und 2-21 invertiert und beide Transistoren 212 und 213 arbeiten in ihren linearen Bereichen. Somit wird der gesamte Anoden-Katoden-Strom durch Elektronen an der Oberfläche der Anordnung gebildet und transportiert. Die Anordnung zeigt dann ein Stromspannungsverhalten mit niedrigem Einschaltwiderstand ähnlich dem von zwei in Reihe liegenden D-MOS-Transistoren mit kurzen· Kanälen. Beispielsweise kann die Kanallänge für die Kanäle 20 und 21 etwa je 2,5 ja betragen.
In einem Arbeitsbereich mittlerer Pegelwerte und mit zunehmender Spannung an dem. Anschluß 228 wird der PN-Übergang zwischen dem Bereich 215 und dem Substrat 210 in Durchlaßrichtung vorgespannt und dient als Emitter eines in seitlicher oder Querrichtung angeordneten PNP-Transis.t.ors mit breiter Basis. Die von dem PN-Übergang injizierten Löcher driften und diffundieren zu dem P+-Bereich 214, wo sie aufgesammelt werden und eine zusätzliche Komponente zu dem Strom
β * O
Λ · ti φ *
der Anordnung bilden. Das Ergebnis ist eine Zunahme der Steilheit bzw, des Wirkleitwerts ("transconductance").
Da der PNP-Kollektorstrom mit dem Anoden- oder Gate-Potential zunimmt, bewirkt dieser Stromfluß durch den Widerstandsbereich innerhalb und entlang dem P+-?Bereich 214. einen Potentialanstieg des P+-Bereichs unterhalb dem Gate 222 und der Kanal 220 beginnt den aus den Bereichen 216, 211I und 210 bestehenden vertikalen NPN-Transistor, der einem derartigen D-MOS-Gebilde inhärent ist, in den Durchlaßzustand durchzuschalten.' Diese NPN-Anordnung und die PNP-Anordnung bilden eine Vierschichtdiode, die durch Rückkopplung schaltet, sobald die Alphas des PNP- und des NPN-Transistors sich zum Wert eins addieren. In ihrem EIN-Zustand zeigt die TRIMOS-Anordnung dann einen dynamischen Widerstand von beispielsweise waniger als etwa 10 0hm und kann Ströme von mehreren Ampere führen.
Nachteile der bekannten Anordnung nach Fig. 1 sind unter anderem eine begrenzte Sperrspannungsfestigkeit und die schwierige Herstellung der Anordnung. Die Begrenzung hinsichtlich der Sperrspannungsfestigkeit wird durch das von dem P+-Be-"reich.214 ausgehende elektrische Feld verursacht, das an der Oberfläche des Substrats 210 neben dem Beginn des N+-Bereichs 218 scharf endet. Daher neigt die Anordnung bei Sperrspannungen von etwa 200V zum Durchbruch.
Die Anordnung ist auch schwierig herzustellen, da der N+-Bereich 218 durch einen Diffusions- und einen Maskenausrichtschritt erzeugt werden muß, die unabhängig von den zur Herstellung der Transistoren 21id und 213 angewandten selbstausrichtenden Herstellungstechniken sind.
Der Erfindung, liegt die Erkenntnis zugrunde, daß der in der Mitte angeordnete Nf-Bereich 21b, der zur Vermeidung einer Inversion des N-Substrats 210 für erforderlich gehalten wurde, ein erhöhtes elektx'isches Feld nahe der Oberfläche der
Anordnung verursacht. Außerdem war für die Anordnung ein zusätzlicher Diffusions- und Maskierungsschritt im Herstellungsverfahren erforderlich.
Gemäß der Erfindung wird der N+-Bereich 2lö durch einen auf freiem Potential befindlichen, "schwimmenden" ("floating") P+-Bereich 250 ersetzt, der gleichzeitig mit der Bildung der P+-Bereiche 214 und 215 erzeugt werden kann. Daher sind für die.Herstellung des in Fig. 3 gezeigten zentralen Bereichs 250 keine zusätzlichen Verfahrensschritte erforderlich. Außerdem ist gemäß weiteren Erfindungsaspekten das Konzept ■ eines Einschnitts in dem mit Phosphor dotierten Siliziumoxyd zur weitestmöglichen Herabsetzung der Polarisierung dieser Schicht sowie die Anwendung einer Verbund-Feldplatte in der erfindungsgemäßen Konstruktion der TRIMOS-Anordnung vorgesehen.
In Fig. 2j welche eine TRIMOS-Anördnung in Form einer länglichen ringförmigen Konfiguration veranschaulicht, sind Hauptanschlüsse 225 und 226 deutlich gezeigt; der Bereich 250 erstreckt sich in der Mitte des Abschnitts und der ringförmigen Konfiguration in Fig. 2, wie weiter unten noch im einzelnen beschrieben, wird.
Zur Herstellung der Anordnung kann ein Verfahren ähnlicher Art angewendet werden, wie es beispielsweise in der älteren Anmeldung P 31 31 727.8 beschrieben ist, wonach die Oxydschicht 224 Polysilizium-Gate-Abschnitte 251 und 252 aufnimmt. Die Gates 251 und 252 sind in der gezeigten Weise aus einer gemeinsamen Ebene schräg versetzt angeordnet, derart daß sie einen verhältnismäßig engen Abstand zu den darunter befindlichen Kanälen 220 bzw. 221 und einen größeren Abstand von der Oberfläche in ihren von den Kanälen entfernten Bereichen besitzen. Gleichzeitig mit den Polysilizium-Gates und- 252 werden auch Polysilizium-Feldplatten 253 und 254 erzeugt. Die Polysilizium-Feldplatten 253, 254 sind als abgestufte
43-
Teile dargestellt, zur Erzielung des Vorteils einer weitgehenden Verringerung der Krümmung des elektrischen Feldes inner- ' halb des Chip-Körpers 210 und zur Erhöhung des Abstandes der Äqui-Potentiallinien an der Oberfläche des Chips.
Gemäß Pig. 4, welche eine Schnittansicht des äußeren Umfangsbereichs des Chips darstellt, ist ferner auch ein P+-Schutzring 260 vorgesehen, welcher den Außenumfang des Chips umschließt. Der äußerste Umfangsrand der Oberseite der Oxydschicht 224 nimmt dann eine Polysilizium-Feldplatte 261 auf> welche mit dem N-Substrat 210 verbunden ist.
Bei der'Herstellung der.Anordnung gemäß den.Fig. 2, 3 und 4 ist es erwünscht, die Oberseite der Anordnung mit einer Siloxschicht 270 zu überziehen. Bei der Siloxschicht handelt es sich um eine relativ stark mit Phosphor, dotierte Silizium-Oxydschicht, die über der gesamten Oberfläche der Anordnung vorgesehen ist. Die Siloxschicht 270 ist durch starke seitliche oder in Querrichtung wirkende elektrische Felder polarisierbar, wodurch sich eine störende Beeinflussung der Feldverteilung innerhalb des Körpers der Anordnung 210 ergeben kann, Zu diesem Zweck werden ein erster und ein zweiter ringförmiger Einschnitt 290 bzw. 29I durch die Siloxschicht abwärts bis auf das darunterliegende Oxyd 224 in Fig. 2 und Fig. 3 auf den gegenüberliegenden Seiten des P+-Ringes 250 geführt. Hierdurch wird erreicht, daß eine hohe Spannung, wie sie auf der einen oder der anderen Seite des P+-Ringes 250 auftreten kann, nur eine verringerte Polarisationswirkung auf die Siloxschicht besitzt und damit nur eine relativ geringe Auswirkung auf die elektrische Feldverteilung in diesem Bereich.
In ähnlicher Weise werden in der Siloxschicht am Außenumfang der Anordnung und auf gegenüberliegenden Seiten des Schutzrings 26Ο ein dritter und ein vierter Einschnitt 292 bsw. 293 angebracht. Diese Einschnitte haben die gleiche Auswir-
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-äS-
kung auf die Polarisierung der Siloxschicht wie die vorstehend beschriebenen Einschnitte 290 und 291.
Gemäß Pig, 3 ist ferner eine Überlappung zwischen den Polysilizium-Gates 251 und 252 und den Metallisierungen 225 bzw. 226 vorgesehen. Diese Teile bilden daher eine abgestufte Elektrode, betrachtet mit Bezug auf das elektrische Feld unterhalb der abgestuften Elektrode. Falls erwünscht, könnte die Metallelektrode 226 in Fig. 4 die Siloxschicht 270 und die Feldplatte 252 stärker überlappen, um den Vorteil der Verbundanordnung aus Polysilizium-Feldplatte und Metallisierung voll auszunutzen.
Fig. 2 veranschaulicht eine Anordnung mit einem rechteckförmigen Chip, der beispielsweise Abmessungen von 100 Tausendstel Zoll χ 150 Tausendstel Zoll besitzen kann. Wie ersichtlich besitzt der Hauptanschluß 225 einen vergrößerten Bereich, der als Anschlußbereich dienen kann; entsprechend weist der Anschluß 226 einen vergrößerten Bereich 301 für Anschlußzwecke auf. In gleicher Weise können die Gates 251 und 252, die im Inneren der Anordnung in einer in Fig. 2 nicht dargestellten Weise verbunden sein können, mit Gate-Anschlußkissen 251 bzw. 252 versehen sein, die in Fig." 2 dargestellt sind und in der gezeigten Weise an der Oberflächen des Chips angeordnet sind.
Die Krfindung wurde vorstehend anhand einer bevorzugten Ausfühfungsform beschrieben, die jedoch selbstverständlich in mannigfacher Weise abgewandelt und modifiziert werden kann, ohne daß hierdurch der Rahmen der Erfindung verlassen wird.
L e e r s e i t e

Claims (6)

  1. 3H5230
    Patentansprüche £
    1, Halbleiterschaltanordnung mit einem Substrat aus ein- · ί kristallinem Halbleitermaterial eines ersten Leitfähigkeitstyps; zwei in der Oberfläche des Substrats in Abstand voneinander vorgesehenen parallelen MOS-Kanälen; wobei die beiden MOS-Kanäle einen aus dem Substratkörper zwischen den beiden in Abstand.voneinander befindlichen Kanälen bestehenden Drain-Bereich sowie mit der Substrat-Oberfläche verbundene entsprechende Source-Elektroden'
    '■■ sowie entsprechende Gate-Elektroden aufweisen,
    dadurch gekennzeichnet,
    daß- zwischen den Kanälen (220, 221, Pig. 3) und in Abstand von diesen ein sich in die Substratoberfläche erstreckender erster Bereich (250) von entgegengesetztem ■ Leitfähigkeitstyp vorgesehen ist, der als auf freiem Po- - tential befindlicher, schwimmender Schutzbereich zur Erhöhung der Sperrspannungsfestigkeit der'Anordnung dient.'
  2. 2. Anordnung nach Anspruch 1, · dadurch g1 e k e η η ζ e i c h η e t,
    daß das Substrat (210) aus leicht dotiertem N-Silizium (N-) besteht.
    ι
  3. 3. Anordnung nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, ; daß der erste Bereich (250) entgegengesetzten Leitfähig-
    keitstyps mittels selbst-ausrichtender Diffusion gleich-•ij
    zeitig mit den Verfahrensschritten zur Erzeugung der
    J beiden in Abstand voneinander befindlichen Kanäle .(22O,
    '- . 221) erzeugt ist.
  4. 4. Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    dadurch gekennzeichnet, daß das Substrat (210) eine planare Oberfläche besitzt
    und in Abständen voneinander einen ersten, einen zweiten und einen dritten Bereich (214, 250, 215) vom entgegengesetzten Leitfähigkeitstyp enthält, die an der planaren Oberfläche münden, wobei der zweite Bereich (250) zwi-• sehen dem ersten und dem dritten Bereich (214, 215) entgegengesetzten Leitfähxgkeitstyps angeordnet.ist; daß in dem ersten und in dem dritten Bereich entgegengesetzten Leitfähxgkeitstyps ein vierter (216) und ein fünfter (217) Bereich des ersten Leitfähxgkeitstyps vorgesehen ist, welche sich bis zur planaren Oberfläche erstrecken, wobei der erste und vierte Bereich (214, 216) und der dritte und fünfte Bereich (215, 217) jeweils einen der beiden MOS-Kanäle (220, 221) definieren; daß oberhalb jedem der beiden MOS-Kanäle (220, 221) und gegenüber ihnen isoliert eine erste und eine zweite Gate-Elektrode (241, 252) vorgesehen ist,, mittels welcher die Kanäle zur Steuerung ihrer Leitfähigkeit invertiert werden können; und daß der zweite Bereich (250) entgegengesetzten Leitfähxgkeitstyps den auf freiem Potential liegenden, schwimmenden Schutzbereich bildet.
  5. 5. Anordnung nach Anspruch 4,
    dadurch gekennzeichnet, daß die ersten, zweiten, dritten, vierten und fünften Bereiche (214, 250, 215, 21-6, 217) nach selbst-ausrichtenden Diffusionsverfahrenstechniken hergestellt sind.
  6. 6. Anordnung nach Anspruch 4 oder 53
    dadurch gekennzeichnet, daß mit den ersten und vierten Bereichen (214, 216) eine, erste Hauptelektrode (225)jUnd mit dem dritten und dem fünften Bereich (215, 217) eine zweite Hauptelektrode (226) verbunden ist.
    3 U 52-30
    Anordnung nach einem oder mehreren der vorhergehenden Ansprüche , " ■ dadurch gekennzeichnet, daß die MOS-Kanäle (220, 221) als parallele, längsgestreckte Pfade in Form in sich geschlossener Rechtecke ausgebildet sind.
    Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    ] . dadurch gekennzeichnet,
    daß in der die MOS-Kanäle (220, 221) enthaltenden Substratoberfläche ein den Außenumfang der Anordnung umschließender pn-Schutzring (26O> Fig. 4) vorgesehen ist,
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