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Hochleistungs-Metalloxid-Feldeffekttransistor-Halbleiter-
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bauteil Die Erfindung bezieht sich auf Metall. oxia-Fel de ff ekt
- -transistor-Halbleiterbauteile (MOSFETs) gemäß der im Oberbegriff des Anspruchs
1 genannten Art und insbesondere auf eine neuartige Konfiguration für ein Hochleistungs-MOSFET-Bauteil
und ein neuartiges Verfahren zu seiner Herstellung.
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Hochleistungs-MOSFETs mit einem niedrigen Einschaltwiderstand und
relativ hohen Durchbruchspannungen sind allgemein bekannt und beispielsweise in
den DE-OS 29 40 699, 31 31 727, 31 45 231 und 31 45 230 beschrieben. Das Bauteil
gemäß der DE-OS 31 31 727 stellt beispielsweise ein Hochleistungs-MOSFET-Bauteil
dar, das einen niedrigen I>urchlaßwiderstand und eine hohe Packungsdichte für
einzelne Zellenelemente aufweist, die parallel geschaltet sind, um das Bauteil zu
bilden. Dieses Bauteil kann weiterhin mit Hilfe von D-MOS-Fabrikationstechniken
hergestellt werden und weist eine relativ niedrige Gate-Kapazität auf.
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Die einzelnen Zellen#bekannter MOSFET-Bauteile weisen jeweilige Source-Bereiche
auf, die vieleckig und vorzugsweise hexagonal sind, um einen konstanten Abstand
zwischen den Hauptlängensder benachbarten Source-Bereiche sicherzu#tellen, die über
die Oberfläche des Halbleiterplättchens oder Chips verteilt sind. Jeder der hexagonalen
Bereiche weist eine senkrecht zu zwei geg>enüberliegenden.Seiten des ,Sech3eckes
gemessene Breite von weniger als ungefähr 0,025 mm auf und die hexagonalen Bereiche
weisen einen gegenseitigen Abstand von ungefähr 0,015 mm, gemessen senkrecht zwischen
den benachbarten geraden Seiten benachbarter polygonaler Bereiche, auf. Eine äußerst
große Anzahl von kleinen hexagonalen Source-Elementen kann in der gleichen Oberfläche
des Halbleiterkörpers für ein vorgegebenes Bauteil ausgebildet werden. Beispielsweise
wurden 6600 hexagonale Source-Bereiche in einer Halbleiterplättchenfläche ausgebildet,
die eine Abmessung von ungefähr 2,54 x 3,56 mm aufweisen, um eine wirksame Kanalbreite
von ungefähr 559 mm zu erzielen. Hierdurch ergibt sich ein Halbleiterbauteil mit
einer sehr hohen Stromleistung und einem sehr geringen Durchlaßwiderstand.
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Es kann ein Polysilizium-Gate verwendet werden, das eine hexagonale
gitterförmige Form aufweist und das oberhalb einer entsprechenden Gate-Oxidschicht
angeordnet ist. Jeder Schenkel des Gate-Oxid-Gitters liegt über zwei mit Abstand
angeordneten Kanälen, die durch das Anlegen einer Spannung an das Polysilizium-Gate
invertierbar sind. Die Gate-Struktur wird dann über die obere Oberfläche des Bauteils
mit symmetrischen langgestreckten #ate-Kontaktfingern in Kontakt gebracht, die einen
guten Kontakt über
die gesamte Oberfläche des Gates sicherstellen.
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Jeder der vieleckigen oder polygonalen .Source-Bereiehe steht mit
einer kontinuierlichen leitenden Source-Kontaktschicht oder -bahn in Kontakt, die
mit den einzelnen polygonalen Source-Bereichen über Öffnungen in einer Isolationsschicht
in Eingriff steht, die die Source-Bereiche bedeckt. Diese Öffnungen können durch
übliche phot^1ntXographische D-MOS-Techniken ausgebildet werden. Ein Source-Kissen-Verbindungsbereich
wird dann für den Source-Leiter vorgesehen, während ein Gate-Elisen-erbindungsbereich
für die langgestreckten Gate-Fingbr ausgebildet wird. Ein Drain-Verbindungsbereich
wird mit der hinteren Oberfläche des Halbleiterbauteils hergestellt.
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Während des leitfähigen Zustands fließt der Strom von den einzelnen
Source-Bereichen durch die umgebenden jeweiligen Kanäle in den oberen Steg- und
maschenförmigen Teil des gemeinsamen Bereichs, der sich vertikal durch die Stärke
des Halbleiterplättchens zur unteren Drain-Elektrode erstreckt. Vorzugsweise weist
der obere Teil dieses Steg- und maschenförmigen Teils eine hohe Leitfähigkeit auf,
um den Einschaltwiderstand des Bauteils durch eine Verringerung des Ausbreitungswiderstandes
und des Bahnwiderstandes zu verringern. Die höhere Leitfähigkeit verringert weiterhin
die Wirkung des parasitären bipolaren Transistors, der durch die drei abwechselnde
Leitfähigkeiten aufweisenden Bereiche gebildet ist und der aufgrund der Konstruktion
des Bauteils in diesem ausgebildet ist. Vorzugsweise weist dieser eine hohe Leitfähigkeit
aufweisende gemeinsame Bereich eine konstante Verunreinigungskonzentration lateral
über die volle Breite des
Bauteilsyauf, wie dies in der DE-OS 31
31 727 beschrieben ist.
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Jedes der vorstehend beschriebenen Source-Elemente ist in einem eigenen
jeweiligen Kanal oder Basisbereich ausgebildet. Typischerweise ist bei einem N-Kanal-MOSFET-Bauteil
vom Anreicherungstyp der Kann) oder der Basisbereich ein Bere-#c;h vom P-Leitfähigkeitstyp,
der sich in die Oberfläche des Halbleiterplättchens erstreckt, wobei ein polygonaler
Source-Bereich in diesen Basisbereich eindiffundiert oder auf andere Weise gebildet
ist. Der Basisbereich ist vorzugsweise relativ hochleitend, um ein Einschalten des
parasitären bipolaren Transistors zu verhindern, der durch die drei aufeinanderfolgenden
Bereiche des Bauteils gebildet ist, wodurch ein zerstörender Strom und energiereiche
Elektronen in den Gate-Bereich injiziert würden, wodurch die Robustheit des Bauteils
verringert würde. Unter Robustheit wird die Fähigkeit des Bauteils verstanden, Schäden
oder einer Zerstörung aufgrund von energiereichen Elektronen in dem Gate-Bereich
zu widerstehen, und zwar sowohl im Lawinendurchbruchsbetrieb als auch während des
Durchlaßbetriebs.In der Mitte jeder Zelle befand sich ein tiefer Bereich vom P(+)-Leitfähigkeitstyp
mit einer Tiefe von ungefähr 5 Mikron, verglichen mit einer Tiefe von 3 Mikron für
den Außenumfang der Unterseite der Basisbereiche. Dieser tiefere und stärker leitende
P(+)-Bereich diente zur Vergrößerung des Leitwertes des Basisbereichs und zur Verringerung
des Kontaktwiderstandes zum Basisbereich des parasitären bipolaren Transistors.
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Die Verwendung eines Bereichs mit vergrößerter Tiefe in
dem
Basisbereich führt jedoch zu einem komplizierteren Herste)]ungsverfahren, weil
eine getrennte Maske während des Herstellungsverfahrens und eine ausreichende Fläche
erforderlich ist, um eine Seitendiffusion des tiefen P(+)-Abschnittes zu ermöglichen.
Die zusätzliche Maske stellt eine Beschränkung für die maximale Verringerung der
Zellengröße für einen vorgegebenen Satz von Toleranzen dar, weil die Zellengröße
vergrößert werden muß, um Herstellungstoleranzen für jede zusätzliche Maske zu berücksichtigen,
die bei der Herstellung der Zelle verwendet wird. Wenn daher die zusätzliche Maske
zur Ausbildung des in der Mitte liegenden tieferen Abschnittes des P(+)-Basisbereichs
verwendet wird, so betrug die minimale Zellengröße; die erzielt werden konnte, ungefähr
38 Mikron in der Seitenrichtung.
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Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauteil der
eingangs genannten Art zu schaffen, das einfacher herstellbar ist und eine höhere
Stromleistung und Durchbruchspannung aufweist.
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Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs
1 angegebenen Merkmale gelöst.
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Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben
sich aus den Unteransprüchen.
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Bei dem erfindungsgemäßen Halbleiterbauteil wird der eine vergrößerte
Tiefe aufweisende Abschnitt am unteren Ende jeder der Basiszellen fortgelassen und
der gesamte Basisbereich wird mit einer relativ flachen Geometrie ausgebildet, die
eine Tiefe von vorzugsweise ungefähr 3 Mikron
aufweist, wobei diese
Tiefe im Bereich von 1,0 Mikron bis 6,0 Mikron liegen kann.
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Das Vorhandensein eines tieferen Abschnittes ruft eine Verringerung
der Durchbruchspannung des Halbleiterbauteils hervor. Daher bewirkt der Fortfall
dieses tiefen Abschnittes des Basisbereichs eine Vergrößerung der Durchbruchspannung
für bestimmte Halbleiterbauteile von ungefähr 440 V. auf ungefähr 490 V und ermöglicht
allgemein eine Verbesserung von ungefähr 15 % hinsichtlich aller Nennwerte. Die
neuartige Basiskonfiguration ermöglicht daher die Verwendung einer dünneren Epitaxialschicht
mit einem niedrigeren spezifischen Widerstand zur Erzielung der gleichen Durchbruchspannung.
Dies bedeutet, daß für eine festgelegte Durchbruchspannung der Einschaltwiderstand
unter Verwendung der erfindungsgemäßen Technik erheblich verringert werden kann.
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Die Robustheit des erfindungsgemäßen Halbleiterbauteils kann gegenüber
einem Bauteil mit einem eine vergrößerte Tiefe aufweisenden Abschnitt dadurch verbessert
werden, daß ein kleiner P(+)-Bereich in der Oberfläche des Mittelbereichs der Basis
ausgebildet wird, der sich von der Halbleiterplättchen-Oberfläche bis unter und
geringfügig unterhalb den benachbarten umgebenden Source-Bereich erstreckt. Es wurde
festgestellt, daß diese Geometrie die Robustheit des Bauteils wesentlich vergrößert
und weiter hin den Kontaktwiderstand zwischen der Source-Elektrode und dem Basisbereich
verringert, in manchen Fällen um eine Größenordnung und mehr.
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Der Fortfall eines in der Mitte liegenden, eine
vergrößerte
Tiefe aufweisenden Bereichs der Basis ermöglicht den Fortfall einer Maske während
der Herstellung der Zellen, so daß die Zellengröße verringert werden kann. Damit
kann die Zellengröße von ungefähr 38 Mikron auf ungefähr 26 Mikron verringert werden.
Dies ermöglicht ungefähr doppelt so viele Zellen in einer vorgegebenen Fläche, so
daß die Packungsdichte der Zellen auf einer vorgegebenen Ealbleiterplättchen-Fläche
wesentlich vergrößert wird und gleichzeitig die Kanalbreite wesentlich vergrößert
wird. Beispielsweise wurde die Kanalbreite in einer vorgegebenen Halbleiterplättchen-Fläche
um ungefähr 25 o/o -rergrößert.
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Der Fortfall des in der Mitte liegenden eine vergrößerte Tiefe aufweisenden
Bereichs der Basis ermöglicht weiter hin die Verwendung eines neuartigen Herstellungsverfahrens
zur Ausbildung der Basis- und Source-Bereiche. Erfindungsgemäß wird die Oberfläche
des Halbleiterplättchens oder -chips derart verarbeitet, daß ein dünnes Gate-Oxid
über die gesamte Oberfläche des Plättchens abgeschieden wird. Eine Polysiliziumschicht,
die nachfolgend zur Bildung des Polysilizium-Gates verarbeitet wird, wird dann über
die Oxidschicht aufgebracht. Die Polysiliziumschicht weist darin ausgebildete polygonale
Öffnungen oder Fenster auf, um die obere Oberfläche des darunterliegenden Gate-Oxids
freizulegen. Vorzugsweise weist das Gate-Oxid am Mittelpunkt jedes der Fenster,
das durch das Polysiliziummaterial freiliegt, eine vergrößerte Dicke auf, die entweder
durch einen vorher oder nachher ausgebildeten Oxidpunkt hervorgerufen wird.
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Danach wird die Oberfläche einem Ionenstrahl von Ionen
mit
ausreichender Energie ausgesetzt, damit diese die Oxidschicht über die volle Fensteröffnungsfläche
jeder der Öffnungen in der Polysiliziumschicht durchdringen können, wobei die Ionen
jedoch keine ausreichende Energie aufweisen, um die Polysiliziumschicht zu durchdringen.
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Entsprechend wird ein einen geeigneten Leitfähigkeitstyp aufweisender
Basisbereich durch jedes der Fenster in der Polysiliziumschicht implantiert. Diese
Ionen werden dann eingetrieben, um für jede der Zellen einen Basisbereich mit vorgegebener
Tiefe und vorgegebener Breite zu bilden.
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Danach wird das die Fenster in der Polysiliziumschicht bedeckende
Oxid geätzt, um ein kreisringförmiges Fenster freizulegen. Bei einer Ausführungsform
ist das Oxid am Mittelpunkt jeder Zelle dicker als das umgebende Oxid und die freiliegende
Oxidoberfläche kann geätzt werden, bis das kreisringförmige Fenster die Siliziumoberfläche
erreicht, worauf der Ätzvorgang gestoppt wird und einen in der Mitte liegenden Oxidpunkt
zurückläßt. Bei einer weiteren Ausführungsform wird ein Photoresist-Punkt am Mittelpunkt
der Zelle auf einer gleichförmigen Oxidschicht ausgebildet und die freiliegende
Oxidschicht wird bis zur Silizinmoberfläche geätzt, wobei ehenfalls ein in der Mitte
liegender Oxidpunkt verbleibt. Dieses kreisringförmige Fenster kann dann als Fenster
in einem nachfolgenden Implantations- oder anderen Diffusionsschritt verwendet werden,
in dem ein flacher Source-Bereich in die Oberfläche der Basis eindiffundiert wird.
Der Source-Bereich dringt weniger weit seitlich unter die Polysiliziumschicht vor
als die Basis, so daß ein Kanal des Bauteils ausgebildet wird, der durch ein Gate-Signal
invertiert
werden kann, um das MOSFET-Bauteil zu betreiben. Eine
dielektrische Schicht wird dann abgeschieden und mit einem derartigen Muster versehen,
daß Kont akt fenster für die Source- und Basisbereiche jeder Zelle geöffnet werden.
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Es ist darauf hinzuweisen, daß das vorstehend beschriebe-,.ne Verfahren
lediglich drei Masken zur Ausbildung der Zellenanordnung verwendet. Daher kann eine
Zellengröße mit wesentlich kleineren Abmessungen hergestellt werden.
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Gemäß einem weiteren Merkmal der Erfindung ist es weiterhin möglich,
einen Oxidbereich mit vergrößerter Stärke zu verwenden, der am Mittelpunkt der Länge
des Polysilizium-Gate-Steges angeordnet ist. Dieser Bereich kann an der Stelle,
an der das Polysilizium-Gate den N(-)-Drain-Bereich überlappt, dicker sein als die
Oxidschicht über dem Kanalbereich. Durch dieses Merkmal wird gleichzeitig ein niedriger
Schwellwert und eine hohe Steilheit eines dünnen Gate-Dielektrikums und die niedrigere
Gate-Drain-Streukapazität eines dickeren Dielektrikums erzielt. Weil die Gate-Drain-Kapazität
ein bestimmender Faktor für die Schaltgeschwindigkeit bei vielen Anwendungen ist,
stellt dies einen wesentlichen Vorteil dar. Weiterhin kann dieser dickere Oxidbereich
in dem gleichen Maskenschritt ausgebildet werden, bei dem auch der Oxidpunkt in
der Mitte jeder Zelle ausgebildet wird.
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Die Erfindung wird im folgenden anhand der Zeichnungen noch näher
erläutert.
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In der Zeichnung zeigen:
Fig. 1 eine Draufsicht auf
einen Teil des aktiven Bereichs einer Ausführungsform des MOSFET-Halbleiterbauteils,
wobei der Source-Flächenkontakt und der Polysilizium-Gate-Kontakt teilweise weggebrochen
dargestellt sind, Fig. 2 eine Querschnittsansicht der Zellenstrlitur, wie sie bei
bekannten MOSFET-Bauteilen verwendet wird, Fig. 3 eine Querschnittsansicht nach
Fig. 1 entlang der Linie 3-3 nach Fig 1, aus der die neuartige Geometrie des Basisbereichs
der Zellen der Ausführungsform des Halbleiterbauteils erkennbar ist, Fig. 4 eine
der Fig. 3 ähnliche Querschnittsansicht einer weiteren Ausführungsform des Halbleiterbauteils
unter Verwendung eines Bereichs mit vergrößerter Leitfähigkeit am Mittelpunkt jeder
der Zellen und eines Stegteils mit vergrößerter Leitfähigkeit, der den Außenumfang
jeder der Zellen umgibt, Fig. 5 einen Querschnitt der vollen Breite eines einzelnen
MOSFET-Plättchens in einem ersten Schritt eines Herstellungsverfahrens, Fig. 6 das
Bauteil nach Fig. 5, nachdem das Feld-Oxidmaterial von den aktiven Bereichen entfernt
wurde, um die Ausbildung der einzelnen Zellen vorzubereiten, die das Leistungs-
MOSFET-Bauteil
gemäß der vorliegenden Erfindung bilden sollen, Fig. 7 eine vergrößerte Ansicht
eines kleinen Teils des aktiven Bereichs nach Fig. 6, aus der die Ausbildung von
neuartigen Oxidpunkten erkennbar ist, die sich am Mittelpunkt jedes der Basisbereiche
befinden, die dann ausgebildet werden, Fig. 8 einen Schritt in dem Verfahren, der
dem Schritt nach Fig. 7 folgt, wobei ein Gate-Oxid über der oberen Oberfläche des
Bauteils nach Fig. 7 abgeschieden wird und eine Polysiliziumschicht über der oberen
Oberfläche des Gate-Oxids abgeschieden wird, Fig. 9 den auf den Schritt nach Fig.
8 folgenden Herstellungsschritt, bei dem dem Polysilizium eine derartige Form gegeben
wird, daß es eine Anordnung von hexagonal geformten Öffnungen aufweist, Fig. 10
den auf den Herstellungsschritt nach Fig. 9 folgenden Herstellungsschritt der Diffusion
eines Basisbereichs durch die Fenster in dem Polysilizium-Material hindurch, wobei
das Oxid am Boden des Fensters in einem kreisringförmigen Bereich entfernt wird
und ein kreisringförmiger Source-Bereich innerhalb des Basisbereichs ausgebildet
wird.
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In Fig. 2 ist eine typische Anordnung für den aktiven Bereich eines
Bauteils mit hexagonalen Source-Zellen gezeigt, wie sie beispielsweise der DE-OS
29 40 699 entnehmbar sind. Es sei darauf hingewiesen, daß in der folgenden Beschreibung
das Ausführungsbeispiel in Verbindung mit einer hexagonalen Form beschrieben wird.
Die Grundgedenken der vosliegenden Erfindung sind jedoch auf irgendeine gewünschte
Geometrie für die Form der.Zellen anwendbar.
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In Fig. 2 ist ein kleiner Abschnitt des aktiven Zellenbereichs gezeigt
und in einem Halbleiterplättchen oder Chip 20 ausgebildet (wobei diese Ausdrücke
beliebig verwendbar sind), und dieses Halbleiterplättchen besteht aus einem relativ
hochleitenden Hauptteil vom N(+)-Leitfähigkeitstyp, über dem ein dünner epitaxialer,
eine niedrige Leitfähigkeit aufweisender Bereich 21 vom N(-)-Leitfähigkeitstyp liegt.
Eine Vielzahl von hexagonal geformten Basisbereichen 22, 23 und 24 vom P(+)-Leitfähigkeitstyp
ist in dem Halbleiterplättchen 20 ausgebildet und weist darin angeordnete kreisringförmige
Source-Bereiche 25, 26 und 27 auf, die hexagonale Kanäle 28, 29 bzw. 30 bilden.
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Jeder der Kanäle führt zu einem äußeren gemeinsamen hexagonalen gitterartigen
Bereich, der in der epitaxialen Schicht 21 ausgebildet ist und als gemeinsamer Bereich
31 vom N(+)-Bereich dargestellt ist. Die Leitfähigkeit des Bereichs 31 ist beträchtlich
höher als die des darunterliegenden Hauptteils der Schicht 21. Der Bereich 31 verringert
den Einschaltwiderstand des Bauteils wesentlich dadurch, daß der Ausbreitungswiderstand
und der Bahnwiderstand verringert werden, und er wirkt weiterhin im
Sinne
einer Verhinderung des Einschaltens des parasitären bipolaren Transistors, der beispielsweise
durch die Bereiche 26, 23 und 31 gebildet wird, und der wesentlich einfacher einschalten
würde, wenn der Bereich 31 vom N(+)-Leitfähigkeitstyp einen höheren spezifischen
Widerstand aufweisen würde.
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Wie dies weiterhin in Fig. 2 gezeigt ist, ist eine Gate-Oxidschicht
40 mit einer leitenden Polysilizium-Gate-Schicht 41 versehen, die über dem Gate-Oxid
40 liegt Die leitende Polysilizium-Gate-Elektrode 41 ist ein hexagonales Gitter,
das die Kanalbereiche, wie beispielsweise die Kanäle 28, 29 und 39, überlappt. Das
Gate-Oxid 40 weist eine ausreichende Stärke auf, um die wünschenswertesten Ergebnisse
bei der Umkehrung der Kanalbereiche 28, 29 sind 30 bei dem Anlegen oder Entfernen
einer Spannung an das bzw. von dem gitterförmigen Gate 41 zu erzielen.
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Das Gate 41 ist von einer Isolierschicht 42 bedeckt, die aus Silox-Material
bestehen kann, das ein mit Phosphor dotiertes Siliziumdioxid-Material ist und eine
glasartige Passivierungsdeckschicht über der Gate-Struktur bildet.
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Ein Source-Kontakt 43, der durch eine einzige Bahn oder Schicht aus
Aluminium oder irgendeinem anderen gewünschten Kontaktmetall gebildet ist, bedeckt
dann die Oberfläche des gesamten aktiven Bereichs und stellt einen Kontakt mit niedrigem
Widerstand zu den inneren Oberflächenbereichen der Basen 22, 23 und 24 und zu den
Source-Ringen 25, 26 und 27 her. Eine Drain-Elektrode 44 ist mit der Unterseite
des Halbleiterplättchens 20 verbunden.
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Bei der vorstehend beschriebenen Struktur der Fig. 2 sind
dge
Basisbereiche 22, 23 und 24 stark dotiert und damit relativ hochleitend. Weil sie
hoch dotiert und in dem Herstellungsverfahren zu einem relativ frühen Zeitpunkt
ausgebildet sind, diffundieren sie bis zu einer größeren Tiefe, was zu den Bereichen
55, 56 und 57 mit vergrößerter Tiefe gemäß Fig. 2 führt, die in flachere kreisringförmige
Randbereiche 58, 59 bzw. 60 übergehen. Typischerweise weisen die Bereiche 55, 56
und 57 eine Tiefe von 5 Mikron auf, während die Randbereiche 58, 59 und 60 eine
Tiefe von ungefähr 3 Mikron aufweisen.
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Die Robustheit des Bauteils wurde durch die Verwendung von P(+)-Material
für die Basisbereiche 22, 23 und 24 verbessert. Dieser Widerstand ist vorzugsweise
niedrig, um die Wirkung des parasitären bipolaren Bauteils zu verringern, das von
Natur aus in der Bauteil-Geometrie ausgebildet wird, beispielsweise in den Schichten
22, 31 und 23. Wenn der Widerstand des Bereichs unterhalb der Source-Bereiche 25,
26 und 27 zu hoch ist, so wird ein größerer Spannungsabfall durch injizierte Träger
in dem Basisbereich vom P-Leitfähigkeitstyp hervorgerufen, wodurch sich eine Vorspannung
der ersten Grenzschicht in Durchlaßrichtung ergibt, um eine stärkere Injektion hervorzurufen.
Wenn dieser Widerstand so niedrig wie möglich gemacht wird, so wird die Robustheit
des Bauteils vergrößert, doch werden die eine vergrößerte Tiefe aufweisenden Bereiche
55, 56 und 57 gebildet.
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Zur Erzielung eines minimalen Einschaltwiderstandes und einer maximalen
Steilheit des MOSFET-Bauteils ist es weiterhin vorzuziehen, daß die Kanalbereiche
28, 29, 30 eine möglichst leichte Dotierung aufweisen und so kurz wie
möglich
sind.
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Erfindungsgemäß wurde. festgestellt, daß bei Beseitigung der eine
vergrößerte Tiefe aufweisenden Bereiche 55, 56 und 57 für die einzelnen Basisbereiche
gemäß den Fig. 1 und 3 Vorteile erzielt wurden, die es unnötig machen, ein Material
mit höherer Leitfähigkeit für die Basisbereiche zu verwenden. Beispielsweise ergab
die Beseitigung des eine vergrößerte Tiefe aufweisenden Bereichs den Vorteil, daß
eine Tiefdiffusion und eine Maske im Herstellungsverfahren entfallen können, was
die Verwendung einer wesentlich kleineren Zelle ermöglicht. Es wurde festgestellt,
daß die kleinere Zelle aufgrund der verringerten Länge der Widerstandsbahn einen
genau so kleinen Widerstand in dem Bereich unterhalb der Source-Bereiche aufweist
wie die größere Zelle. Zusätzlich kann dieser Widerstand wesentlich kleiner sein
als der der größeren Zelle, wenn die flache P(+)-Diffusion verwendet wird, wie dies
noch näher erläutert wird.
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Ein weiterer Vorteil des nachfolgend beschriebenen Ausführungsbeispiels
ergibt sich aus der wesentlich höheren Packungsdichte, wodurch der erzielte Wert
des Einschaltwiderstandes pro Flächeneinheit verringert wurde. Zusätzlich ruft der
tiefdiffundierte Bereich der größeren Zelle einen vorzeitigen Grenzschichtdurchbruch
aufgrund der Krümmung hervor, was zu einer Durchbruchspannung führt, die wesentlich
unter dem theoretischen Wert liegt. So wurde für einen vorgegebenen spezifischen
Widerstand und eine vorgegebene Stärke der Epitaxialschicht festgestellt, daß die
kleinere Zelle eine Durchbruchspannung aufweist, die bis zu 50 V höher ist. Umgekehrt
könnte für die
gleiche Durchbruchspannung eine Epitaxialschicht
mit verxßngentem spezifischem Widerstand und verringerter Stärke verwendet werden,
was zu einem niedrigeren Einschalt-.
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widerstand führt.
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Fig. .3 stellt eine Querschnittsansicht der Fig. 1 dar und bildet
eine erste Ausführungsfosm, bei der die eine vergrößerte Tiefe aufweisenden Bereiche
55, 56 und 57 beseitigt sind. In den Fig. 1 bis 3 sind alle Teile der aktiven Bereiche,
die denen der Fig. 2 entsprechen, mit gleichen Bezugsziffern bezeichnet. Die Fig.
1 und 3 zeigen ein Bauteil, das eine Basis vom P-Leitfähigkeitstyp verwendet und
vom N-Kanal-Anreicherungstyp ist. Die vorliegende Erfindung könnte jedoch genauso
auf ein Bauteil mit einem Basisbereich vom N-Leitfähigkeitstyp angewendet werden
und sich auf ein Bauteil vom Verarmungstyp beziehen.
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Der Aufbau nach den Fig. 1 und 3 unterscheidet sich von dem Aufbau
nach Fig. 2 dadurch, daß die Basisbereiche 22, 23 und 24 vom P-Leitfähigkeitstyp
und nicht vom Leitfähigkeitstyp sind und daß die Bereiche 22, 23 und 24 vom P-Leitfähigkeitstyp
relativ flache Bereiche mit kontinuierlichen Bodenflächen ohne tiefe in der Mitte
liegende Bereiche sind. Weiterhin ist der N(+)-Bereich 31 in Fig. 3 nicht gezeigt.
Insbesondere ist in Fig. 3 der Basisbereich vom P-Leitfähigkeitstyp und weist einen
Flächenwiderstand von vorzugsweise ungefähr 300 Ohm pro Quadrat und im Bereich von
100 bis 700 Ohm pro Quadrat auf, verglichen mit dem Flächenwiderstand von ungefähr
150 Ohm pro Quadrat für die P(+)-Bereiche nach Fig. 2.
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Die Tiefe der P-Bereiche 22, 23 und 24 nach Fig. 3 beträgt vorzugsweise
3 Mikron (und liegt im Bereich von 1-bis 6 Mikron), verglichen mit der Tiefe von
5 Mikron für die Bereiche 55, 56 und 57 nach Fig. 2.
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Ein weiterer Unterschied in der Struktur nach Fig. 3 besteht gegenüber
der Fig. # darin, daß ein verdickter Oxidbereich 70 in der Gate-Oxidschicht 40 verwendet
wird. Der Bereich 70 kann in der Mitte eine Dicke Von beispielsweise ungefähr 3000
ß und allgemein eine Dicke im Bereich von 2000 bis 5000 A aufweisen, während die
äußeren Randbereiche der Oxidschicht 40, die über den Ea-0 nälen 28, 29 und 30 liegen,
ungefähr 1000 A dick sein können. Die Dicke der Gate-Oxidschicht nach Fig. 2 beträgt
1000 i. Die Verwendung der dickeren Oxidschicht über den Drain-Bereich ist vorteilhaft,
weil hierdurch die Gate-/Drain-Kapazität des Bauteils verringert wird und damit
ein einfacheres Einschalten des Bauteils aufgrund der geringeren in der kleineren
Gate-Kapazität gespeicherten Energie ermöglicht.
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Ein wesentlicher Vorteil der Verwendung der flachen, eine ebene Unterseite
aufweisenden Basisbereiche 22, 23 ~#d 24 besteht darin, daß hierdurch die Maske
entfällt, die erforderlich war, um die tieferen Bereiche 55, 56 und 57 in Fig. 2
herzustellen. Der Fortfall einer Maske und eines Tiefdiffusionsschrittes bei dem
Herstellungsverfahren ergibt den Vorteil der Verringerung des Aufbaus von Toleranzen,
der durch die Vielzahl von Masken hervorgerufen wird und der die kleinste Zellengröße
begrenzt, die genau hergestellt werden kann. Je kleiner die Zellengröße, desto höher
ist die Packungsdichte der Zellen innerhalb
einer vorgegebenen
Fläche und desto größer ist die wirksame Xanalbreite. Durch den Fortfall der Maske,
die zur Herstellung der eine vergrößerte Tiefe aufweisenden Bereiche 55, 56 und
57 nach Fig. 2 erforderlich ist, konnte die Zellengröße von ungefähr 38 Mikron auf
ungefähr 26 Mikron verringert werden. Diese Verringerung der Größe ermöglicht nahezu
eine Verdoppelung der Zellen, die auf einer vorgegebenen Fläche verwendet werden,
so daß der Packungsfaktor und die K.analbrefte des Bauteils wesentlich verbessert
werden.
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Zusätzlich zur vergrößerten Packungsdichte ruft die Verwendung von
einen ebenen Boden aufweisenden Basisbereichen eine Vergrößerung der Durchbruchspannung
des Bauteils um ungefähr 15 % hervor. Somit wurde für ein bestimmtes Bauteil mit
einer Durchbruchspannung von 440 V bei einer Anderung der Rahmengeometrie gegenüber
der Fig.
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2 die Durchlaßspannung um ungefähr 15 % auf 490 V vergroßert. Damit
wurde es möglich, einen geringeren spezifischen Widerstand und eine dünnere Epitaxialschicht
21 für das grundlegende Halbleiterplättchen zu verwenden, wie dies weiter oben beschrieben
wurde.
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Fig. 4 zeigt eine weitere Ausführungsform, bei der den Elementen nach
den Fig. 1, 2 und 3 ähnliche Elemente die gleichen Bezugsziffern aufweisen. Fig.
4 zeigt einen N(+)-Bereich 31 in dem gemeinsamen Bereich, der zum Drain-Kontakt
44 führt.
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In Fig. 4 ist weiterhin ein neuartiger P(+)-Bereich gezeigt, der auf
den Mittelpunkt jedes der Basisbereiche vom P-Typ aufgebracht ist und sich zur oberen
Oberfläche
des Bauteils hin erstreckt. Gemäß Fig. 4 sind P(+)-Punkte
oder -Bereiche 80, 81 und 82 am Mittelpunkt der Basisbereiche 22, 23 bzw. 24 vom
P-Leitfähigkeitstyp ausgebildet. Diese Bereiche 80, 81 und 82 können durch einen
Implantationsschritt gebildet werden, wie dies noch näher erläutert wird. Vorzugsweise
sind die P(+)-Bereiche 80, 81 und 82 tiefer als die Source-Bereiche 25, 26 bzw.
27 und unter diese aufgespreizt. Die Bereiche 80, 81 und 82 verringern# wesentlich
den Widerstand des Strompfades von der Mitte der Oberseite jedes der P(+)-Rahmen
durch den Basisbereich unterhalb der kreisringförmigen Source-Bereiche und zu dem
N(-)-Bereich 21. Durch die Verringerung des Widerstandes dieses Pfades ist es schwieriger,
den parasitären bipolaren Transistor einzuschalten, der einen destruktiven Strom
und energetische Elektronen in den Gate-Bereich injizieren könnte, die das Bauteil
zerstören könnten. Damit ist das Bauteil wesentlich ttrobustert.
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Wenn die P(+)-Bereiche 80, 81 und 82 durch einen Implantations- und
Eintreibschritt gebildet werden, werden Atome, beispielsweise Bor, mit einer Konzentration
von ungefähr 3 x 1014 bis 1 x 1015 Atomen pro cm2 implantiert. Der N(+)-Bereich
der Source weist jedoch 5 x 1015 bis 3 x 1016 Atome pro cm2 auf, so daß die implantierte
Bor-Dosis die N(+)-Leitfähigkeit dieser Source-Bereiche nicht überwindet.
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Zusätzlich zur erheblichen Verringerung des Widerstandes unterhalb
der Source-Bereiche verringern die P(+)-Punkte 80, 81 und 82 erheblich den Kontaktwiderstand
der Verbindung des Basisbereichs mit dem Aluminium-Flächenkontakt 45. Es wurde festgestellt,
daß der Kontaktwiderstand um
den Faktor Zehn verringert wurde,
wenn die P(+)-Punkte 80, 81 und 82 verwendet wurden. Zusätzlich wurde der Widerstand
des Strompfades durch jede Basis unterhalb jedes jeweiligen Source-Bereichs, wie
beispielsweise unterhalb des Source-Bereichs 26 nach Fig. 4, ungefähr um den Faktor
Zehn verringert, und zwar von ungefähr 1200 Ohm pro Quadrat auf ungefähr 150 Ohm
pro Quadrat. Dieser einen verringerten Widerstand aufweisende Pfad trägt beträchtlich
zur Unterdrückung des Betrieb-s des parasitären bipolaren Transistors bei, der zwischen
benachbarten Basisbereichen gebildet ist. Zusätzlich kann dies ohne Beeinflussung
der Länge oder des spezifischen Leitwertes in dem Kanal erreicht werden.
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Die Fig. 5 bis 10 zeigen die Schritte eines Herstellungsverfahrens,
das zur Herstellung des Bauteils nach Fig. 3 verwendbar ist.
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In Fig. 5 ist ein Abschnitt eines größeren Plättchens gezeigt, das
für die Herstellung einer großen Anzahl von N-Kanal-Bauteilen vom Verarmungstyp
verwendet wird. Eine große Anzahl von Bauteilen wird in dem einzigen Halbleiterplättchen
ausgebildet und wird gleichzeitig auf diesem einzigen Halbleiterplättchen bearbeitet.
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Das zu verwendende Halbleiterplättchen kann ein N(+)-Substrat 20 mit
einer Dicke von ungefähr 0,3556 mm (14 Mil) mit einer darauf abgeschiedenen Epitaxialschicht
21 mit einer Dicke und einem spezifischen Widerstand sein, die bzw. der von der
gewünschten Sperrspannung des Bauteils abhängt. Typischerweise kann die Epitaxialschicht
21 eine Dicke von ungefähr 35 Mikron und einen spezifischen
Widerstand
von ungefähr 12 Ohm/cm aufweisen, um eine Durchbruchspannung von 450 V zu erzielen.
Zum Vergleich hatte die Schicht 21 bei Verwendung des tieferen Rahmens nach Fig.
2 eine Dicke von 40 Mikron und einen spezifischen Widerstand von ungefähr 14 Ohm/cm
für die gleiche Durchbruchspannung. Nach der vollständigen Bearbeitung werden einzelne
Bauteile oder Halbleiterplättchen aus dem Plättchen entlang der gekerbten Bereiche
110 und 111 ausgeschnitten, die die Wände einer Nut mit rechteckigem Querschnitt
sind, wie in den Fig. 5 und 6 schematisch gezeigt ist.
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Die Anfangsschritte des Herstellungsverfahrens schließen die Bildung
von äußeren Schutzringen und dergleichen ein und können die gleichen sein, wie sie
in der DE-OS 31 31 727 beschrieben sind. Wie dies in Fig. 5 gezeigt ist, wird ein
Feld-Oxid 112 als erstes über die gesamte Oberfläche des Plättchens ausgebildet.
Das Feld-Oxid 112 wird dann photolithographisch maskiert und geätzt und P(+)-Schutzringe
113 und 114 von üblicher Art werden in dem Außenumfang des Bauteils ausgebildet.
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Danach wird das Feld-Oxid von dem mittleren aktiven Bereich des Bauteils
entfernt, in dem die große Anzahl von identischen, parallel geschalteten Feldeffekttransistoren
ausgebildet werden soll. Fig. 6 zeigt die Oberfläche 11-5 des Plättchens 20 nach
dem Entfernen des Oxids 112.
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Die Ausbildung der Schutzringe 113 und 114 nach Fig. 5 und die Entfernung
des Feld-Oxids in Fig. 6 erfordert zwei Masken. Diese Masken tragen jedoch nicht
zu den Problemen hinsichtlich des Toleranz aufbaus bei der
ausbildung
der einzelnen Zellen in dem aktiven Bereich bei.
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Wie dies in einer stark vergrößerten Einzelheit in Fig. 7 für den
Fall einer einzigen Zelle gezeigt ist, verwendet der erste Schritt des Verfahrens
zur Bildung des Zellenmusters in dem aktiven Bereich das Aufwachsen einer Schicht
von Siliziumdioxid auf der Oberfläche 115 bis zu einer Stärke von ungefähr 3000
Danach wird die Oxidschicht mit Hilfe eines geeigneten photolithographischen Schrittes
geätzt, um ein symmetrisches Punktmuster übrigzulassen, das Punkte 116, 117 und
118 in Fig. 7 einschließt, die über die Oberfläche des Bauteils verteilt sind. Jeder
dieser Punkte ist in dem Mittelpunkt eines jeweiligen Basisbereiches angeordnet
und als Beispiel sind die Punkte 116, 117 und 118 in exakter Ausrichtung mit den
kreisförmigen Bereichen 50, 51 und 52 vom P-Leitfähigkeitstyp nach den Fig. 1 und
3 ausgerichtet. Die Oxid-Punkte 116, 117 und 118 werden dazu verwendet, es diesen
Bereichen 50, 51 und 52 vom P-lieitfähigkeitstyp zu ermöglichen, die Oberfläche
des Chips oder Halbleiterplättchens zu erreichen, wie dies noch naher erläutert
wird.
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Nach der Ausbildung der Oxid-Punkte 116, 117 und 118 wird eine Gate-Oxidschicht
120 über der gesamten Plättchenoberfläche ausgebildet, wie dies in Fig. 8 gezeigt
ist.
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Die Fig. 8 zeigt den Punkt 117 nach Fig. 7 in einer gedehnten Ansicht
der Oberfläche nach Fig. 7. Die Gate-Oxidschicht 120 liegt über den Punkten, wie
beispielsweise dem Punkt 117, und weist eine Dicke von ungefähr
1000
i aufc Eine Polysiliziumschicht 121 wird dann über die gesamte Oberfläche der Oxidschicht
120 aufgebracht. Die obere Oberfläche der Polysiliziumschicht 121 wird dann photolithographisch
maskiert und eine Vielzahl von vieleckigen, vorzugsweise hexagonalen Öffnungen wird
in der Maske ausgebildet. Diese Öffnungen umgrenzen den Außenumfang jedes der Basisbereiche
vom P-Leitfähigkeitstyp, die nachfolgend ausgebildet werden sollen.
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Danach wird die Polysiliziumschicht mit einem Ätzmittel geätzt, das
das durch die Maskenfenster freiliegende Polysilizium ätzt, nicht jedoch das darunterliegende
Oxid 120 ätzt. Dieser Schritt bildet das in Fig. 9 gezeigte Muster für jede der
Zellen, wobei ein Gate-Oxid 120 durch das Fenster 122 freiliegt, das in der Polysiliziumschicht
121 ausgebildet ist.
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Das Fenster 122 kann eine Breite von ungefähr 14 Mikron zwischen den
parallelen Seiten einer hexagonalen Form aufweisen. Diese Breite kann genau eingehalten
werden, weil lediglich drei Masken in dem Verfahren erforderlich sind, so daß der
Aufbau der Toleranzen einer Vielzahl von Masken und die Tiefdiffusionstoleranz die
genaue Reproduktion der hier erläuterten Zellengrößen nicht stören.
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Es sei bemerkt, daß das Oxid 120 einen eine größere Dicke aufweisenden
Bereich am Mittelpunkt des Fensters 122 aufweist, der durch den darunterliegenden
Oxid-Punkt 117 hervorgerufen ist. Es ist weiterhin festzustellen, daß die Polysiliziumschicht
121 ein Muster eines hexagonalen Gitters aufweist.
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Die Polasiliziumschicht 121 wirkt dann als Maske in dem neuartigen
Schritt der Ausbildung der Basis- und Source-Bereiche. Nach dem Schritt nach Fig.
9 wird ein Ionenimplantationsschritt ausgeführt, bei dem Ionen, die einen P-Leitfähigkeitstyp
hervorrufen, wie beispielsweise Bor, durch das Fenster 122 in der Polysiliziumschicht
121 implattiert werden. Es wird eine Bsschleunigungsspannung gewählt, die es den
Bor-Ionen ermöglicht, das Gate-Oxid 120 unter Einschluß des verdickten Bereichs
117 zu durchdringen, die jedoch nicht ausreicht, daß die Ionen die Polysiliziumschicht
121 durchdringen. Bei den vorstehend angegebenen Dicken der Oxidschicht und der
Polysiliziumschicht können die Bor-Ionen beispielsweise mit einer Beschleunigungsspannung
von ungefähr 80 kV mit einer Dosis von ungefähr 1 x 1014 Ionen/cm2 implantiert werden.
Andere Ionen können mit irgendeiner gewünschten, jedoch geeigneten Beschleunigungsspannung
und Dosis implantiert werden.
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Auf die Bor-Implantierung folgt ein Wårmeeintreibschritt, um die Bor-Verunreinigungsatome
in den Hauptteil des Halbleiterplättchens einzutreiben und um die P-Bereiche 22,
23 und 24 gemäß Fig. 10 zu bilden. Ein typischer Eintreibvorgang besteht in einer
Erwärmung des Plättchens für ungefähr 60 Minuten auf 1200 G, um eine Tiefe der Bereiche
22, 23 und 24 von ungefähr 3 Mikron zu erzeugen.
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Nach dem Implantierungsvorgang wird das gesamte Plättchen einem Oxid-Ätzvorgang
ausgesetzt, bei dem die freiliegende Gate-Oxidschicht 120 weggeätzt wird, wobei
die Polysiliziumschicht 121 als Maske verwendet wird, so daß das
unter
der Polysiliziumschicht 121 liegende Oxid nicht geätzt wird. Das Oxid, das unter
der Polysiliziumschicht 121 liegt, weist vorzugsweise wie in Fig. 3 bei diesem Verfahrensschritt
einevDicke von ungefähr 3000 A über dem Drain-Bereich und eine Dicke von 1000 i
über dem Kanal auf.
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Der Ätzvorgang wird beendet, sobald das freiliegende Oxid 120 vollständig
bis zur Oberfläche 115 des Siliziums weggeätzt ist, wobei die Dicke des Oxidpunktes
117 jedoch nicht vollständig fortgeätzt ist. Zu diesem Zeitpunkt wird der Ätzvorgang
gestoppt und der Oxid-Punkt 117 bleibt an seinem Platz. Irgendein üblicher Ätzvorgang
kann hierbei verwendet werden. Für die beschriebene Oxid Dicke kann beispielsweise
ein gepuffertes Oxid-Ätzmittel in Form von einer 6:1-Fluorwasserstoffsäure verwendet
werden, wobei das Plättchen für 90 Sekunden eingetaucht wird.
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Danach wird ein üblicher Diffusionsvorgang ausgeführt, bei dem die
Polysiliziumschicht 121 als äußere Maske und der Oxid-Punkt 117 als innere Maske
für die Bildung des kreisringförmigen N(+)-Source-Bereichs 26 verwendet wird. Weil
der Oxid-Punkt 117 noch an seinem Platz ist, dringt das Dotierungsmittel vom N-Typ
nicht in den Mittelpunkt der Basis 23 vom P-Typ ein. Daher erstreckt sich der Mittelpunkt
der Basis vom P-Leitfähigkeitstyp bis zur oberen Fläche 115 des Plättchens.
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Der Diffusionsvorgang zur Ausbildung der Source-Bereiche, wie beispielsweise
des Source-Bereichs 26, kann die Vorabscheidung von POCl3 einschließen, das in geeigneter
Weise
eingetrieben wird, bis der Source-Bereich eine Tiefe von ungefähr 1 Mikron aufweist.
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Nach der Ausbildung des Source-Bereichs 26 nach Fig. 10 wird die Oberfläche
115 gereinigt und die Oxid-Punkte unter einschluß des Punktes 117 werden entfernt.
Die Oberfläche 115 nimmt dann eine Silox-Schicht auf, die aus einem Phosphor-dotierten
Siliziumdioxid besteht, das eine glasartige Deckschicht über der gesamten Plättchenoberfläche
bildet. Diese obere Oberfläche wird dann maskiert und geätzt, um die in Fig. 3 gezeigte
Silox-Abdeckung 42 zu bilden, die das Gate 41 und das darunterliegende Gate-Oxid
40 rundherum abdichtet und isoliert.
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Danach wird die obere Oberfläche des Bauteils mit einer Aluminium-Flächenelektrode
43 metallisiert und die untere Oberfläche nimmt die Drain-Elektrode 44 auf. Das
gesamte Bauteil kann dann weiterverarbeitet werden, um die erforderlichen Anschlußbereiche
zur Herstellung einer elektrischen Verbindung an die Source- und Gate-Elektroden
freizulegen und um einen weiteren Schutzüberzug über die gesamte obere Oberfläche
des Bauteils aufzubringen.
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Aufgrund des neuartigen Verfahrens, bei dem eine erste Maske aufgrund
des Fortfalls der Notwendigkeit für die tieferen Bereiche 55, 56 und 57 in den Basisbereichen
entfallen kann, und aufgrund des neuen Verfahrens nach Fig. 9, bei dem ein einziger
Maskenschritt die Herstellung des flachen Basisbereichs 23 und des kreisringförmigen
Source-Bereichs 26 ermöglicht, wobei sich der Basisbereich an seinem Mittelpunkt
zur Oberfläche hin erstreckt, ist es möglich, die Basisbereiche mit sehr
geringer
Größe herzustellen, wodurch der Zellen-Packungsfaktor für ein Bauteil mit vorgegebener
Fläche vergrößert wird.
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Wie dies weiterhin in Fig. 3 gezeigt ist, kann das Gate-Oxid-Gitter
einen eine vergrößerte Dicke aufweisenden Bereich 70 am Mittelpunkt aufweisen. Dieser
Bereich 70 mit vergrößert er Dicke kann während der vorstehend beschriebenen Herstellungsschritte
gebildet werden, wobei zusätzlich zu der Ausbildung der Oxid-Punkte 116, 117 und
118 in dem Maskenschritt nach Fig. 7 ein hexagonales Gitter ausgebildet wird, das
unter der Polysiliziumschicht 121 nach Fig. 9 liegt.
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Hinsichtlich der Fig. 4 wurde weiter oben erläutert,daß es wünschenswert
ist, einen N(+)-Bereich unterhalb des Gate-Oxids und benachbart zu den Kanten der
Kanäle zu verwenden, die um die Außenseite jedes der Basisbereiche herum ausgebildet
sind. Der N(+)-Bereich 31 kann in einem frühzeitigen Verfahrensschritt ausgebildet
werden, wie dies in der DE-OS 31 31 727 beschrieben ist. So kann beispielsweise
eine N(+)-Implantation über die volle Oberfläche des Plättchens in Fig. 5 aufgebracht
werden, bevor irgendein weiterer Verarbeitungsschritt erfolgt.
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Wie dies weiter in Fig. 4 gezeigt ist, ist es wünschenswert, P(+)-Bereiche
80, 81 und 82 am Mittelpunkt jedes Basisbereichs zu verwenden. Diese P(+)-Bereiche
können mit Hilfe einer Implantation und des Eintreibens einer Verunreinigung vom
P-Typ gerade vor dem Metallisierungsschritt hergestellt werden, bei dem das Bauteil
nach Fig.
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10 metallisiert wird, und zwar nach dem Ätzen der
Silox-Schicht
42, die als Maske für den P(+)-Implantations- und -Eintreibschritt dienen kann.
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