CH656255A5 - Halbleiterbauelement fuer hohe spannung. - Google Patents

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CH656255A5
CH656255A5 CH7365/81A CH736581A CH656255A5 CH 656255 A5 CH656255 A5 CH 656255A5 CH 7365/81 A CH7365/81 A CH 7365/81A CH 736581 A CH736581 A CH 736581A CH 656255 A5 CH656255 A5 CH 656255A5
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CH7365/81A
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Thomas Herman
Alexander Lidow
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Description

Die Erfindung betrifft ein Halbleiterbauelement für hohe Spannungen, mit einem Chip aus Halbleitermaterial; wenigstens einem in mindestens einer Oberfläche des Chips gebildeten pn-Übergang; einer mit wenigstens einem ausgewählten Bereich dieser Oberfläche verbundenen Elektrodenanordnung, derart, dass beim Anlegen einer Sperrvorspannung an diese Elektrodenanordnung ein elektrisches Feld in dem Halbleitermaterialchip erzeugt wird; einer glasigen Überzugsschicht aus einem isolierenden Material, welche wenigstens über Teilen der einen Chipoberfläche liegt und diese abschliesst, wobei die glasige Schicht durch elektrische Felder, welche wenigstens eine parallel zu der glasigen
Schicht verlaufende Komponente aufweisen, polarisierbar ist.
Als glasiger Schutzüberzug über der Oberseite von Halbleiterbauelementen ist die Verwendung von stark mit Phos-5 phor dotiertem Siliciumdioxid geläufig. Dieses Material hat einerseits die erwünschten Isoliereigenschaften von undotiertem Siliciumdioxid, lässt sich jedoch gleichzeitig durch Erhitzen auf verhältnismässig niedrige Temperaturen leicht zum Schmelzfluss bringen, unter Bildung einer undurchläs-xo sigen glasigen Deckschicht über der abgedeckten Oberfläche.
Derartiges mit Phosphor dotiertes Siliciumoxid wird nachfolgend als «Silox» bezeichnet. Das Silox kann Phosphor in einer Menge von etwa 2 Gew.% bis etwa 10 Gew.% enthalten. Je höher die Phosphorkonzentration in dem Silox ist, um so is stärker polarisierbar wird das Material.
Bei Anwendung von Silox in einer Umgebung, in welcher hohe seitliche elektrische Felder vorhanden sind, wie beispielsweise im Fall von Halbleiterplanarbauelementen, wird das hochdotierte Siliciumdioxid polarisiert und bewirkt eine 20 Störung und Verzerrung des Feldes an der Oberfläche und im Halbleiterkörper des Bauelements. Daher besteht die Gefahr, dass das Bauelement in Bereichen mit kritisch hohen Feldern unbrauchbar wird, infolge einer zusätzlichen Belastung, bedingt durch die Polarisation des Silox im Bereich einer 25 hohen elektrischen Feldbelastung.
Der Erfindung liegt daher als Aufgabe zugrunde, allgemein die Hochspannungseigenschaften und insbesondere die Sperrspannungsfestigkeit eines Halbleiterbauelements der eingangs genannten Art, welche mit einem glasigen Schutz-30 Überzug versehen ist, zu verbessern.
Zu diesem Zweck ist bei einem Halbleiterbauelement der eingangs genannten Art vorgesehen, dass mindestens ein erster länglicher Spalt in der glasigen Schicht angeordnet ist, um die Polarisationseffekte in der glasigen Schicht und damit 35 die nachteilige Beeinflussung des elektrischen Feldes in dem Halbleiterchip durch die Polarisation im Bereich des Spaltes unter Sperrspannungszuständen zu verringern. In den Bereichen dieser Spalte kann eine Isolierschicht, wie beispielsweise undotiertes Siliciumdioxid oder ein Silicium-40 dioxid mit einem verhältnismässig niedrigen Phosphorgehalt von beispielsweise weniger als etwa 2 Gew.%, freigelegt werden. Die Erfindung eignet sich zur Anwendung bei jedem Halbleiterbauelement, bei welchem im Hauptkörper und an der Oberfläche im Betrieb hohe elektrische Feldbelastungen 45 auftreten.
Gemäss einer bevorzugten Ausführungsform der Erfindung werden in dem oberen Silox-Überzug zwei im Abstand voneinander und unter rechtem Winkel zu den elektrischen Feldlinien in dem Silox verlaufende längliche Spalte bzw. so Einschnitte vorgesehen, wodurch das Silox in Bereichen sehr hoher Feldbelastung entfernt und so die Polarisierbarkeit des Silox durch die Spalte bzw. Einschnitte herabgesetzt wird. Selbstverständlich kann auch nur ein Spalt oder können aber auch mehr als zwei bezüglich des betreffenden elektrischen 55 Feldes in Reihe liegende Spalte Anwendung finden.
Die beanspruchte Lösung eignet sich für praktisch jedes Halbleiterbauelement, welches einen Silox-Überzug über einem Bereich hoher elektrischer Feldbelastung aufweist. Beispielsweise eignet sie sich zur Anwendung bei Dioden mit 60 auf freiem Potential liegenden («floating») Schutzringen, bei welchen die Oberfläche mit einem zum Schmelzfluss gebrachten Silox-Überzug versehen ist, wobei das im Schmelzfluss behandelte Silox unter Bildung von zwei zu beiden Seiten des Schutzringes liegenden Spalten bzw. Ein-65 schnitten entfernt wird. Sie eignet sich in gleicher Weise zur Anwendung in Bereichen beidseitig der genannten Schutzringe in jedem beliebigen Halbleiterbauelement, wie beispielsweise MOSFETs, Leistungstransistoren, TRIMOS-
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Anordnungen und dergleichen.
Schliesslich eignet sie sich auch zur Anwendung an inneren Bereichen der Halbleiterbauelemente, beispielsweise in Fällen, wo zwei Elektroden mit einem verhältnismässig hohen Potentialunterschied auf der Oberseite angeordnet und mit Silox abgedeckt sind. Hierbei können in dieser Silox-Schicht zwischen den beiden Elektroden ein oder mehrere Spalte angebracht werden, um Polarisationseffekte in der Silox-Schicht und die Ausbildung übermässiger elektrischer Feldbelastungen an der Oberfläche zu vermeiden.
Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 in Schnittansicht eine typische Planardiode nach dem Stande der Technik, mit einem sich um den Aussenum-fang erstreckenden Schutzring zur Verbesserung der Sperrspannungsfestigkeit der Anordnung,
Fig.2 eine bekannte Diode nach dem Stande der Technik gemäss Fig. 1, unter Verwendung einer Feldplatte zur Verbesserung der Sperrspannungsfestigkeit der Anordnung,
Fig. 3 ein weiteres Halbleiterbauelement nach dem Stande der Technik, bei welchem das Feldplattenmetall der Anordnung aus Fig. 2 eine Stufe über einer entsprechenden Stufe in einem darunterliegenden Oxid bildet, um die Feldverteilung an der Oberfläche zu verbessern,
Fig. 4 in Draufsicht ein Halbleiterchip, welcher eine mit einer Silox-Schicht bedeckte Planardiode enthält, wobei die Silox-Schicht gemäss der Erfindung mit einem Spalt versehen ist,
Fig. 5 in Schnittansicht den Halbleiterchip aus Fig. 4 in einem Anfangsstadium der Herstellung,
Fig. 6 den Halbleiterchip aus Fig. 5 in einem späteren Stadium des Herstellungsverfahrens, in welchem eine Feldplattenmetallisierung aufgebracht wird,
Fig. 7 den Halbleiterchip aus Fig. 6 nach der Bildung einer zum Schmelzfluss gebrachten Silox-Schicht,
Fig. 8 das Halbleiterplättchen aus Fig. 7 nach dem Herausätzen von zwei in Reihe liegenden Spalten in der Silox-Schicht,
Fig. 9 eine Schnittansicht der Anordnung aus Fig. 8 und aus Fig. 4 im Schnitt längs der Linie 9-9 in Fig. 4, zur Veranschaulichung eines fertigen Halbleiterchips nach der Metallisierung der Elektroden auf dem Chip zur Bildung einer kombinierten Feldplatte mit mehreren Stufen,
Fig. 10 in Draufsicht ein zweites Ausführungsbeispiel der Erfindung in Anwendung bei einem MOSFET-Bauelement,
Fig. 11 eine Schnittansicht durch einen kleinen Teil der Source-Bereiche in Fig. 10 zur Veranschaulichung der Konfiguration der pn-Übergänge in diesen Bereichen,
Fig. 12 in Draufsicht das Bauelement nach den Fig. 10 und 11 zur Veranschaulichung der Kontaktierung des eine Gate-Elektrode bildenden Polysilicium-Gitters durch die Gate-Finger,
Fig. 13 in vergrösserter Darstellung den Randbereich aus Fig. 10 zur Veranschaulichung der Anbringung von Spalten bzw. Einschnitten in den Silox-Überzug,
Fig. 14 eine Schnittansicht im Schnitt längs der Linie 14-14 von Fig. 13 zur weiteren Veranschaulichung der Silox-Spalte bzw. -Einschnitte,
Fig. 15 in vergrösserter Ansicht eine abgewandelte Ausführungsform der Feldplatte aus Fig. 14,
Fig. 16 ein TRIMOS-Bauelement nach dem Stande der Technik, in Gestalt einer Halbleiterschaltanordnung unter Verwendung von in Abständen nebeneinander angeordneten MOS-Transistoren mit einem gemeinsamen Drain-Bereich,
Fig. 17 in Draufsicht ein TRIMOS-Bauelement gemäss einer Ausführungsform der Erfindung,
Fig. 18 eine Schnittansicht im Schnitt längs der Linie 18-18 von Fig. 17 zur Veranschaulichung der in Abständen voneinander angeordneten Spalte bzw. Einschnitte in dem Silox-Überzug,
5 Fig. 19 eine Schnittansicht zu Fig. 17 im Schnitt längs der Linie 19-19 von Fig. 17 zur Veranschaulichung der Einschnitte bzw. Spalten in der Silox-Schicht am Aussenumfang zu beiden Seiten des Schutzrings.
io Die Fig. 1,2 und 3 zeigen bekannte Halbleiterbauelemente nach dem Stande der Technik, die zur Verbesserung des Sperrspannungsverhaltens gegenüber hohen Spannungen («reverse high voltage performance») von Planar-Halbleiter-bauelementen verwendet wurden, in den Fig. 1,2 und 3 am is Beispiel einer Diode. Wie weiter unten noch beschrieben wird, ist gemäss einer in den Fig. 4 und 9 gezeigten bevorzugten Ausführungsform der Erfindung die kombinierte Anwendung der Merkmale aus den Fig. 1,2 und 3 zusammen mit einer Silox-Schicht vorgesehen, welche Spalte zur Verbes-20 serung des Hochspannungsverhaltens der fertigen Anordnung aufweist. Das Halbleiterbauelement nach den Fig. 4 und 9 umfasst ferner eine neuartige Verbund-Feldplattenan-ordnung aus Metall und Polysilicium (polykristallinem Silicium), welche die Vorteile der in Fig. 3 gezeigten doppelt 25 gestuften Feldplatte besitzt, ohne das komplizierte Herstellungsverfahren zu benötigen, wie es für die Anordnung gemäss Fig. 3 erforderlich ist.
Fig. 1 zeigt im Querschnitt ein Chip 30 aus Halbleitermaterial, bei dem es sich um einkristallines Silicium handeln 30 kann. Der Halbleiterchip kann eine Dicke von ca. 35 Tausendstel Zentimetern und eine Rechteckkonfiguration (oder eine beliebige anderweitige geometrische Form) besitzen, wobei im Falle einer Rechteckform die Abmessungen 254 Tausendstel Zentimeter mal 254 Tausendstel Zentimeter 35 betragen können.
Ein Bauelement kann in üblicher Weise gleichzeitig mit der Herstellung einer grossen Anzahl von weiteren Elementen in einem gemeinsamen Plättchen erzeugt werden, wobei die einzelnen Bauelemente später nach herkömmlichen Ätz- oder 40 anderweitigen Unterteilungsverfahren von dem Plättchen abgetrennt werden.
In gleicher Weise können jeweils bei den später beschriebenen Ausführungsformen der Erfindung sämtliche Bauelemente entweder jeweils auf einem einzigen gemeinsamen 45 Halbleiterplättchen hergestellt werden, oder es können mehrere Elemente in einzelnen Chips erzeugt werden, die anschliessend aus dem Plättchen herausgebrochen werden.
Das Halbleiterplättchen 30 in Fig. 1 kann aus monokristallinem Silicium vom N-Leitfähigkeitstyp bestehen und eine so auf der Oberseite des N-Körpers abgeschiedene N-Epitaxial-schicht aufweisen. Sämtliche pn-Übergänge werden in der üblichen Weise in der Epitaxialschicht erzeugt. Es sei jedoch betont, dass die Erfindung auch in einem Halbleiterchip angeordnet werden kann, bei dem keine Epitaxialschicht ver-55 wendet wird.
Beim Bauelement gemäss Fig. 1 wird eine Planardiode durch eine P+-Schicht 31 erzeugt, die in die Oberseite des Chips 30 eindiffundiert werden kann. Gleichzeitig mit der Diffusion der P+-Schicht 31 wird ein P+-Ring 32 um den 60 Aussenumfang der Oberseite der Anordnung herum als herkömmlicher Schutzring gebildet. An dem Halbleiterchip können in üblicher Weise obere und untere Elektroden 33 bzw. 34 aus einem beliebigen gewünschten Material angebracht werden. Auf die Elektroden 33 und 34 können 65 erforderlichenfalls Metallkontakte aufgebracht werden, zur einfachen Montage des Bauelements in einem geeigneten Gehäuse. Während vorstehend als Ausführungsbeispiel Bauelemente mit einem N-Substrat beschrieben wurden, in
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welche P-Dotienxngen eindiffundiert wurden, könnte als Ausgangskörper auch ein P-Material verwendet werden, in den N-Verunreinigungen eindiffundiert werden.
Die Anwendung eines Schutzrings 32 ist bekannt und dient zur Verbesserung des Sperrspannungsvermögens, und zwar dadurch, dass die unterhalb des P+-Bereichs 31 bei Vorspannung in Sperrichtung erzeugten elektrischen Feldlinien einen seitlich auswärts gerichteten Verlauf erhalten und so die Krümmung der Feldlinien in der Hauptmasse der Halbleiterchips verringert wird. Der P+-Schutzring 32 wirkt auch im Sinne einer Auseinanderspreizung der elektrischen Feldlinien, wodurch die örtliche elektrische Feldbeanspruchung längs der Oberseite herabgesetzt wird.
Man hat auch bereits mehrere in Abständen angeordnete Schutzringe nach Art des Schutzringes 32 zur Erzielung einer verbesserten Neuverteilung des elektrischen Feldes in dem Siliciumkörper im Sperrspannungszustand vorgesehen.
Eine Feldplatte wirkt ebenfalls im Sinne einer Herabsetzung des elektrischen Feldes im Siliciumkörper bei Vorspannung in Sperrichtung. Eine typische Diode mit einer Feldplatte ist in Fig. 2 gezeigt. Die Anordnung in Fig. 2 ähnelt grundsätzlich der aus Fig. 1, mit dem Unterschied, dass anstelle des Schutzrings 32 eine obere Metallisierung 40, die aus einem Metall wie beispielsweise Aluminium, einem dotierten Polysilicium oder einem Metallsilicid bestehen kann, einen Siliciumdioxid-Ring 41 oder einen Ring aus einem anderen Isoliermaterial überlappt. Die vergrösserte Fläche des Kontakts 40 bewirkt, dass die elektrischen Feldlinien in dem Körper 30 und unterhalb des P+-Bereichs 31 radial jenseits des Aussenumfangs der Elektrode 40 ausgespreizt bzw. ausgefächert werden, was wiederum eine Herabsetzung der Krümmung der elektrischen Feldlinien in dem Halbleiterkörper der Anordnung und verbesserte Eigenschaften unter Sperrvorspannung bewirkt.
Die Hauptfunktion des Schutzrings 32 in Fig. 1 und der Feldplatte 40 in Fig. 2 besteht darin, den Verarmungsbereich im Zustand während Vorspannung in Sperrichtung so weit wie möglich auswärts zu spreizen bzw. aufzufächern. Es ist ja die Krümmung in diesem Verarmungsbereich, die primär für einen vorzeitigen Durchbruch der Halbleiteranordnung verantwortlich ist. Die Krümmung des elektrischen Feldes lässt sich noch weiter minimieren mittels der in Fig. 3 veranschaulichten Anordnung, die weitgehend der Anordnung aus Fig. 2 gleicht, mit dem Unterschied, dass das Oxid 41 eine Stufe 42 aufweist, welche eine entsprechende zweite Stufe in der Metallisierung 40 bewirkt. Eine Anordnung dieser Art ist von F. Conti und M. Conti auf den Seiten 92 bis 105 in SOLIDSTATE ELECTRONICS, 1972, Volume 15, beschrieben.
Infolge der Abstufung der Feldplatte über den beiden unterschiedlichen Oxidschicht-Dicken gemäss Fig. 3 erhält das Bauelement eine verbesserte Festigkeit gegenüber Durch-bruchspannungen, infolge der weitgehend verringerten Krümmung des elektrischen Feldes durch die abgestufte Feldplatte. Die Herstellung des Bauelements aus Fig. 3 mit einer Stufe in der Oxidschicht ist jedoch verhältnismässig kompliziert und aufwendig. Gemäss einem wesentlichen Aspekt wird der vorteilhafte Effekt einer abgestuften Feldplatte der in Fig. 3 veranschaulichten Art durch eine erfin-dungsgemässe Kombination einer Verbund-Feldplattenanordnung aus Metall und Polysilicium, welche ferner einen Schutzring enthält, erreicht. Das Element wird sodann mit Silox überzogen, wobei dieser Silox-Überzug geschlitzt ist, um eine weitgehende Verringerung von Polarisiereffekten in dem Silox-Überzug, welche die elektrischen Feldlinien in dem Halbleiterkörper unterhalb des Silox weiter verzerren würden, zu erreichen.
Eine erfindungsgemäss ausgebildete Diode ist in den Fig. 4 und 9 dargestellt; die zu der Anordnung nach den Fig. 4 und 9
führenden Herstellungsverfahrensschritte sind in den Fig. 5 bis 8 veranschaulicht.
Zur Herstellung der Anordnung nach den Fig. 4 und 9 werden einzelne Chips eines gemeinsamen Halbleiterplätt-s chens in gleicher Weise behandelt, wobei die Chips Abmessungen von 254 Tausendstel Zentimetern x 254 Tausendstel Zentimetern besitzen können. Der Chip kann ein N-Chip mit einer Dicke von etwa 35 Tausendstel Zentimetern sein.
Gegebenenfalls kann der Chip eine durch Epitaxialab-lo scheidung erzeugte obere Schicht aufweisen, die leicht dotiert ist und sämtliche pn-Übergänge aufnimmt.
Der erste Schritt zur Herstellung der Anordnung besteht darin, dass man die einzelnen Chips mit einem Oxid-Überzug 50 versieht, der eine Dicke von 1,3 Mikron besitzen kann, is Danach werden in dem Oxid-Überzug 50 gemäss Fig. 5 unter Anwendung von Lichtdruckverfahren Fenster 51 und 52 erzeugt, wobei das Fenster 51 eine den Aussenumfang der Anordnung umschliessende Nut darstellt. Sodann wird der Chip in einen geeigneten Diffusionsofen verbracht und eine 20 geeignete Unreinheitsdotierung, wie beispielsweise Phosphor, bei einer geeigneten Temperatur und während einer geeigneten Zeitdauer in die Fenster eindiffundiert, unter Bildung eines von einem P+-Schutzring 54 umgebenen zentralen P+-Bereichs 53. Die jeweilige Temperatur und Zeit-25 dauer der Diffusionsbehandlung werden durch die vom Konstrukteur gewählte Tiefe und Konzentration der P+-Diffusion bestimmt. Es sei nochmals betont, dass bei dieser Ausführungsform und allen nachfolgenden Ausführungsbeispielen der jeweilige Leitfähigkeitstyp für die betreffende 30 Anordnung umgekehrt werden kann, derart, dass in Fig. 5 das Halbleiterplättchen 30 ein P+-Körper und die Diffusionen N-Bor-Diffusionen sein könnten.
Nach der Erzeugung der P+-Bereiche 53 und 54 in Fig. 5 wird das Halbleiterplättchen oder der Halbleiterchip mit 35 Polysilicium (polykristallinem Silicium) überzogen, das degenerativ für sehr hohe Leitfähigkeit dotiert ist. Die Polysi-licium-Schicht 60 wird mit einer Dicke von beispielsweise 0,5 Mikron erzeugt.
Es sei daraufhingewiesen, dass eine Hülle aus Polysilici-40 ummaterial 60 nach Art der Feldplatte in Fig. 2 über dem Oxidring 50 liegt. Danach wird eine zweite Maske auf die Anordnung aufgebracht und unter Verwendung geeigneter Lichtdruckverfahren ein ringförmiges Fenster 61 in die Poly-silicium-Schicht 60 geätzt, wodurch ein mit dem P+-Bereich 45 53 in Kontakt stehender zentraler Bereich und ein den Umfang der Anordnung umschliessender äusserer Schutzringbereich 62 gebildet werden.
Der nächste Verfahrensschritt ist in Fig. 7 veranschaulicht und besteht in der Abscheidung einer Schicht 65 aus mit so Phosphor dotiertem Siliciumdioxid oder Silox, wobei der Phosphorgehalt beispielsweise 8 Gew.% des Siliciumdioxids betragen kann. Die mit Phosphor dotierte Siliciumdioxid-Schicht 65 wird mit einer Dicke von 1,0 Mikron abgeschieden. Danach wird das Plättchen in einen Ofen verbracht 55 und beispielsweise 60 Minuten lang auf eine Temperatur von 900 °C erhitzt, derart, dass das Silox zum Schmelzfluss kommt («reflows») und einen glatten glasigen Überzug über der gesamten Oberseite des Bauelements bildet.
Danach wird gemäss Fig. 8 eine weitere Maske aufge-60 bracht, und unter Verwendung von Lichtdruckverfahren werden zwei Ringspalte bzw. -schlitze 70 und 71 in dem Silox-Überzug 65 erzeugt, und zwar mit einer Tiefe bis zur Freilegung des darunterliegenden Oxids 50.
Danach wird gemäss Fig. 9 eine Kontaktplatte, beispiels-65 weise eine Aluminiumkontaktplatte 73, auf der Polysilicium-Schicht abgeschieden, und zwar so, dass sie den Aussenrand der Polysilicium-Schicht 60 überdeckt. In Fig. 9 erstreckt sich die Elektrode 73 um eine radiale Strecke A über das Polysili-
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cium 60 hinaus. Beispielsweise kann das Polysilicium 60 seitliche Abmessungen von 254 Tausendstel Zentimetern x 254 Tausendstel Zentimetern besitzen und um 5 Tausendstel Zentimeter entsprechend der Abmessung A von der Elektrode 73 überlappt werden.
Das in den Fig. 4 und 9 gezeigte fertige Bauelement kann auch an ihrer Unterseite mit einer Metallisierung 74 (Fig. 9) versehen werden, die als Wärmesenke bei Montage der Anordnung in einem Gehäuse dient.
Das Bauelement nach den Fig. 4 und 9 weist eine Reihe von Vorteilen gegenüber bekannten Anordnungen nach dem Stande der Technik auf und kann höhere Sperrspannungen aushalten als bekannte Vorrichtungen.
Zunächst sei daraufhingewiesen, dass das Bauelement die Anwendung eines auf freiem Potential liegenden, «schwimmenden» («floating») P+-Rings 54 nach Art des Schutzrings aus Fig. 1 mit einer überlappenden Feldplattenanordnung in Gestalt der über der Oxid-Schicht 50 liegenden Polysilicium-Schicht 60 nach Art der Feldplattenanordnung aus Fig. 2 kombiniert. Darüber hinaus ist die Feldplattenanordnung gemäss den Fig. 4 und 9 in elektrischer Hinsicht praktisch gleich wirkend mit der Feldplattenanordnung aus Fig. 3, für welche eine Stufe 42 in dem Oxid erforderlich war, wobei jedoch die Feldplattenanordnung nach einem einfacheren Herstellungsverfahren erhalten wird. Wie im einzelnen aus Fig. 9 ersichtlich, überdeckt die Metallisierung 73 die Randkante des Polysiliciums 60, wodurch eine Verbund-Feldplatte aus Metall und Polysilicium gebildet wird, welche das elektrische Feld in dem Siliciumkörper 70 in gleicher Weise wie die gestufte Elektrode 40 in Fig. 3 beeinflusst. Die beiden Elektroden 60 und 73 sind in den Mittelbereichen der Anordnung elektrisch miteinander verbunden und wirken sich auf die elektrischen Felder im Sinne einer verringerten Krümmung der Felder aus, in gleicher Weise wie die kontinuierliche zusammenhängende, gestufte Metallelektrode 40 aus Fig. 3. Somit stellt die Verbund-Elektrode aus Polysilicium und Metall in Gestalt der Polysilicium-Schicht 60 und der Elektrode 73 einfach geformte Gebilde dar, die unter Anwendung anderer für den Herstellungsprozess erforderlicher Schritte herstellbar sind und die Krümmung der elektrischen Felder unterhalb der Elektrode und in dem Halbleiterkörper weitestmöglich herabsetzen.
Ein weiteres Merkmal von Bedeutung besteht in der Anbringung der Spalte 71 und 70 in der Silox-Schicht 65. Wie eingangs erwähnt, wird, um das Silox leicht zum Schmelzfluss zu bringen und so eine gute glasige Versiegelungsfläche über den freiliegenden Flächen des Bauelements zu erhalten, dem Glas Phosphor zugesetzt. Durch die Zugabe von Phosphor oder anderen äquivalenten Stoffen wird jedoch das Silox polarisierbar. Infolge dieser Polarisierbarkeit bewirkt ein hohes seitliches Feld eine Polarisation in dem Silox, das die Verteilung der elektrischen Felder in dem Hauptkörper des Plättchens 30 und an der Oberfläche des Plättchens oder Chips 30 störend beeinflussen kann. Als Folge hiervon wird die Hochspannungsfestigkeit der Anordnung beeinträchtigt.
Die Spalte 70 und 71, insbesondere im Bereich des Schutzrings 54, bewirken nun eine weitgehende Verringerung von Polarisationseffekten an den relativ hohen Feldbelastungen unterliegenden Bereichen, wie beispielsweise den Bereichen auf gegenüberliegenden Seiten des P+-Bereichs 54.
Das in Verbindung mit den Fig. 4 bis 9 als Diode beschriebene Bauelement einschliesslich der Verbund-Feldplattenanordnung und der Anbringung von Spalten in der Silox-Schicht in den mit hohen Feldern beanspruchten Bereichen eignet sich zur Anwendung in praktisch jedem beliebigen Typ eines Hochspannungs-Planar-Halbleiterbauelements.
Die Fig. 10 bis 15 veranschaulichen die Anwendung der Erfindung auf ein MOSFET-Bauelement des allgemeinen
Typs, wie es in der älteren DE-A-3 131 727.8 beschrieben ist. In dieser älteren DE-A-3 131727.8 wird im einzelnen ein Herstellungsverfahren für eine MOSFET-Anordnung hoher Leistung beschrieben, und diese Einzelheiten der Herstellung s können bei der Herstellung der Anordnung nach den Fig. 11 bis 15 Anwendung finden. Der Inhalt und die Beschreibung der erwähnten älteren DE-A-3 131 727.8 werden hiermit für die Zwecke der vorliegenden Beschreibung in Bezug genommen.
io Fig. 10 zeigt in Draufsicht den das Bauelement bildenden Chip, der beispielsweise Abmessungen von 254 Tausendstel Zentimetern x 254 Tausendstel Zentimetern besitzen kann, bei einer Plättchendicke gemäss den Fig. 11 und 14 von etwa 35 Tausendstel Zentimetern. Als Plättchen zur Herstellung is des Leistungs-MOSFET gemäss den Fig. 10 und 11 dient vorzugsweise ein N-Material mit einer darauf abgeschiedenen N-Epitaxialschicht 80 mit einer Dicke von 35 Mikron.
Wie aus Fig. 10 ersichtlich, besitzt das Bauelement eine obenliegende Source-Elektrode 81, bei der es sich um eine 20 Aluminiumfolie handeln kann; diese Source-Elektrode ist, wie weiter unten noch beschrieben wird, mit einer Vielzahl, beispielsweise 6000, sechseckförmigen MOSFET-Zellen verbunden. Jede der Source-Zellen (von denen einige in den Fig. 10 und 13 in vergrösserter Ansicht dargestellt sind) gestattet 25 eine Stromleitung über entsprechende, nachfolgend noch beschriebene Kanäle zu einer gemeinsamen unteren Drain-Elektrode 82 (Fig. 11 und 14).
Des weiteren ist eine Haupt-Gate-Elektrode 93 vorgesehen, welche mehrere strahlartig ausgehende Finger nach 30 Art der Finger 84 bis 91 (Fig. 10) aufweist, die mit einem Polysilicium-Gate-Gitter 92 (Fig. 12) verbunden sind, das über einem Gate-Oxid liegt, welches seinerseits jeweils Paare von darunterliegenden Kanälen steuert. Die elektrische Anschlussverbindung zu der Gate-Elektrode erfolgt an einem 35 grossflächigen Gate-Kissen 93. Entsprechend erfolgt der Anschluss zu der Source-Elektrode 81 an einem Source-Anschlusskissen 94.
Typische Zellen sind am besten in Fig. 11 sichtbar und bestehen jeweils aus sechseckförmigen P-Diffusionsbe-40 reichen 100 bis 103, die jeweils Durchmesser von etwa 2,5 Tausendstel Zentimetern aufweisen können. Die genaue, spezielle Form der P-Diffusionsbereiche ist im einzelnen in den älteren DE-A-3 131 727.8 und DE-A-2 940 699.3 beschrieben.
Die einzelnen P-Bereiche 100 bis 103 weisen jeweils hexa-45 gonale Konfiguration auf und enthalten entsprechende sechs-eckförmige N+-Kanäle nach Art der Kanäle 104,105,106 bzw. 107, welche die Source-Bereiche für die jeweiligen Zellen bilden. Die einzelnen Zellen 100 bis 103 sind jeweils in einem flachen N+-Bereich 120 eingebettet, der eine Tiefe von so beispielsweise etwa 1 Mikron besitzen kann. Der jeweils zwischen dem Aussenumfang der Source-Bereiche 104 bis 107 und dem umgebenden N+-Bereich 120 befindliche dünne sechseckförmige Bereich bildet entsprechende Kanäle, die durch Anlegen einer geeigneten Gate-Spannung an das über 55 diesen Kanälen liegende Gate-Oxid invertiert werden können.
Wie im einzelnen aus Fig. 11 ersichtlich, liegt somit ein sechseckförmiges Gitter aus Siliciumdioxid mit den Schenkeln 121,122 und 123 in Fig. 11 über den Kanälen, die durch 60 zwei gegenüberliegende Schenkel von benachbarten Sechseckzellen definiert werden. Dem Oxid-Gitter mit den Schenkeln 121,122 und 123 entsprechen dann entsprechende Segmente des über dem Oxid liegenden Polysilicium-Gate-Git-ters 92 aus Fig. 12. Somit liegen, wie aus Fig. 11 ersichtlich, 65 Polysilicium-Schenkel 130,131 und 132 des Gitters 92 aus Fig. 12 über den entsprechenden Oxid-Schenkeln 121,122 und 123.
Der elektrische Kontakt zwischen den Gate-Elektrodenfin
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gern und dem Polysilicium-Gate-Gitter erfolgt in der aus Fig. 12 ersichtlichen Weise, wo die Gate-Kontaktfinger direkt über dem Polysilicium-Gate-Gitter liegen und mit diesem Kontakt haben. Von der benachbarten Source-Elektrode 81 sind die Kontaktfinger der Gate-Elektrode durch geeigneten Abstand und durch Oxid-Isolierung isoliert.
Wie aus Fig. 11 ersichtlich, ist das Polysilicium-Gate-Gitter von einer Oxid-Schicht bedeckt, welche jeweils über den Polysilicium-Gitterabschnitten 130,131 bzw. 132 liegende Oxid-Abschnitte 140,141 bzw. 142umfasst. Diese Oxid-Abschnitte sind ihrerseits von einer Schmelzfluss-Silox-Schicht («reflowed silox layer») bedeckt, welche eine relativ hohe Phosphorkonzentration besitzt und Abschnitte 143,144 und 145 umfasst. Selbstverständlich sind die vorstehend erwähnten Silox- und Oxid-Schichten in Bereichen, wo Kontakt zwischen den Gate-Kontaktfingern und dem Polysilicium-Gate-Gitter hergestellt werden soll, entfernt.
Die Silox-Schicht wird sodann direkt mit der Source-Metallisierung 81 sowie mit einer weiteren Silox-Schicht 150 überzogen, die nicht zum Schmelzfluss gebracht ist und eine relativ niedrige Phosphorkonzentration aufweist.
Fig. 14 veranschaulicht die Struktur des Bauelements an seinem Rand; am linken Ende der Fig. 14 ist das letzte P+-Element 103 aus Fig. 11 dargestellt. Der letzte Zellenbereich in der Kette ist der Halbzellenbereich 159 (vergleiche * Fig. 13), durch welchen der Schnitt gelegt ist. Der Randbereich weist eine Siliciumdioxid-Schicht 160 auf, welche in einer an die Fig. 4 und 9 erinnernden Weise über einem auf freiem Potential liegenden («floating») P+-Schutzring 161 liegt.
Der Aussenumfang des Bauelements weist eine Polysili-cium-Feldplatte 170 auf, welche den Umfang einschliesst und den Abschluss der über der Feldplatte 170 liegenden Source-Metallisierung 81 erleichtert. Des weiteren ist im äusseren Umfangsbereich auch eine äusserste Polysilicium-Feldplatte 171 vorgesehen, welche über der Aussenkante der Siliciumdioxid-Schicht 160 liegt und Kontakt mit dem Substrat 80 hat und so mit der Drain-Elektrode 82 verbunden ist.
Im Baulement wird, wie am besten aus Fig. 14 ersichtlich, am Aussenumfang während Sperrspannungszuständen ein hohes elektrisches Feld erzeugt. Die Krümmung dieses Feldes wird durch den auf freiem Potential liegenden Schutzring 161 und durch die Verwendung der Polysilicium-Feldplatten 170 und 171 weitestmöglich verringert. Das in der hochdotierten Silox-Schicht 142 erzeugte Feld könnte eine Polarisierung der Silox-Schicht und dadurch eine Störung der elektrischen Feldverteilung hervorrufen.
Gemäss einem wesentlichen Merkmal ist die hochdotierte Silox-Schicht 142, die gleichzeitig mit der Schicht 150 abgeschieden werden kann, mit zwei ringförmigen Spalten nach Art der Spalte 180 und 181 versehen, wodurch die Oberfläche der Siliciumdioxid-Schicht 160 freigelegt wird, die keinen Polarisationseffekten unterliegt.
Auch die Verbund-Feldplatte aus Polysilicium und Metall kann bei der MOSFET-Anordnung gemäss den Fig. 11 bis 14 Anwendung finden, wie am besten aus Fig. 15 ersichtlich ist. Fig. 15 veranschaulicht somit eine Abwandlung des in Fig. 15 gezeigten Bauelements für den Abschluss der Source-Metalli-sierung81.
Gemäss Fig. 15, in welcher gleiche bzw. entsprechende Teile mit denselben Bezugsziffern wie in Fig. 14 bezeichnet sind, kann die Polysilicium-Feldplatte 170 in der gezeigten Weise mit einem Fortsatz der Silox-Schicht 142 bedeckt sein. Die Metallisierung 81 kann sich dann in der gezeigten Weise über die Silox-Deckschicht 14 erstrecken, wodurch praktisch eine Feldplattenstufe gebildet wird, durch welche die Krümmung des elektrischen Feldes in dem Silicium-Körper 80 weitgehend verringert wird, ohne dass hierfür eine Stufe nach
Art der Stufe 190 in dem Oxid 160 in Fig. 14zur Erzielung dieser Wirkung erforderlich ist.
In den Fig. 16 bis 19 ist eine weitere Ausführungsform der Erfindung in Anwendung bei einem TRIMOS-Bauelement s veranschaulicht. Unter einem TRIMOS-Bauelement ist eine Halbleiterschaltvorrichtung zu verstehen, bei welcher im Abstand nebeneinander angeordnete MOS-Transistoren mit einem gemeinsamen Drain-Bereich verwendet sind. Eine Anordnung dieser Art ist in der US-Patentschrift 4 199 774 io beschrieben.
Gemäss Fig. 16 besteht ein bekanntes TRIMOS-Element nach dem Stande der Technik aus einem Substratbereich 210 aus leicht dotiertem, epitaxial abgeschiedenem N-Silicium. Das leicht dotierte Substrat 210 enthält zwei D-MOS-Transi-15 stören 212 und 213; diese bestehen ihrerseits aus P+-Bereichen 214bzw. 215; N+-Bereiche 216 und 217, die vollständig in den P+-Bereichen 214bzw. 215 eingeschlossen sind; sowie einen zwischen den beiden Transistoren 212 und 213 angeordneten N+-Bereich 218 hoher Leitfähigkeit. Die 20 Bereiche 214 und 216 definieren einen ersten Leitungskanal 220 und entsprechend die Bereiche 215 und 217 einen zweiten Leitungskanal 221. Die Kanäle 220 und 221 können durch eine gemeinsame Gate-Elektrode 222 mit äusserem Anschluss 223 invertiert werden; die Gate-Elektrode 222 ist 25 von dem oberen Substratbereich 210 durch eine Silicium-dioxid-Schicht 224 getrennt. Hierfür kann eine beliebige geeignete Isolierschicht verwendet werden.
Sodann wird mit dem P+-Bereich 214 und dem N+-Bereich 216 eine erste Hauptelektrode 225 mit äusserem 30 Anschluss 226 verbunden. Die Elektrode 225 kann entweder als Source- oder als Drain-Elektrode des Transistors 212 betrachtet werden. Die andere Elektrode besteht aus dem zwischen den Transistoren 212 und 213 liegenden Körper des Substrats 210.
35 Der Transistor 213 weist eine Hauptelektrode 227 mit äusserem Anschluss 228 auf. Die Elektrode 227 ist mit dem P+-Bereich 215 und dem N+-Bereich 217 verbunden. Die N+-Bereiche 216 und 217 definieren beispielsweise jeweils die Source-Bereiche der beiden Transistoren 212 bzw. 213. 40 Der Drain-Bereich der beiden Transistoren 212 bzw. 213 ist der zwischen den Kanälen 220 und 221 gelegene Bereich des Substrats 210.
Zwischen den Kanälen 220 und 221 und unterhalb des Gates 22 befindet sich der N+-Bereich 218. Das N-Substrat 45 könnte durch Anlegen geeigneter Spannungen an die Gate-Elektrode 222 invertiert werden. Indem man den Bereich 218 relativ hochleitend macht, wird dieser Bereich durch das Gate 222 nicht invertiert.
Die Wirkungsweise des Bauelements gemäss Fig. 16 ist im so einzelnen in der erwähnten US-Patentschrift 4199 774 beschrieben. Kurz gesagt, bestehen für Gate-Potentiale oberhalb des Schwellwerts drei voneinander unterschiedene Arbeitsbereiche. In einem Niedrigpegel-Bereich, und falls der Anschluss 228 auf einem weniger als etwa 1,5 V über dem 55 Potential des Anschlusses 226 liegenden Potential liegt, werden beide Kanäle 220 und 221 invertiert, und beide Transistoren 212 und 213 arbeiten in ihren linearen Bereichen. Daher wird der gesamte Anoden-Kathoden-Strom durch Elektronen an der Oberfläche der Anordnung transportiert. 60 Das Element zeigt dann ein Strom-Spannungs-Verhalten mit niedrigem Einschaltwiderstand ähnlich dem Verhalten von zwei in Reihe liegenden D-MOS-Transistoren mit kurzem Kanal. Beispielsweise kann die Kanallänge für die Kanäle 220 und 221 etwa 2,5 Mikron für jeden Kanal betragen. 65 In einem mittleren Betriebspegelbereich und mit zunehmender Spannung an dem Anschluss 228 wird der pn-Übergang zwischen dem Bereich 215 und dem Substrat 210 in Durchlassrichtung vorgespannt und dient als Emitter eines
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seitlichen pnp-Transistors mit breiter Basis. Die von dem Übergang injizierten Löcher driften und diffundieren zu dem P+-Bereich 214, wo sie gesammelt werden und eine zusätzliche Komponente zum Strom beitragen. Das Ergebnis ist eine Zunahme der Steilheit bzw. des Wirkleitwerts («trans-conductance»).
In dem Masse, wie der pnp-Kollektorstrom mit dem Anoden- oder Gate-Potential zunimmt, bewirkt dieser Stromfluss durch den Widerstandsbereich innerhalb und entlang dem P+-Bereich 214 einen Anstieg des Potentials des P+-Bereichs unterhalb des Gates 222, und der Kanal 220 beginnt den der D-MOS-Struktur inhärenten, aus den Bereichen 216,214 und 210 bestehenden vertikalen npn-Transistor in den leitenden Zustand zu schalten. Diese npn-Anordnung und die pnp-Anordnung bilden eine Vier-Schicht-Diode, welche durch positive Rückkopplung schaltet, sobald die Alpha-Werte der pnp- und npn-Transi-storen den Wert Eins bilden. In diesem ihrem EIN-Zustand weist die TRIMOS-Anordnung dann einen dynamischen 'Widerstand von beispielsweise weniger als etwa 10 Ohm auf und kann Ströme von mehreren Ampère leiten.
Nachteile des Bauelements nach Fig. 16 sind unter anderem eine begrenzte Sperrspannungsfestigkeit und die schwierige Herstellung. Die Begrenzung der Sperrspannungsfestigkeit wird durch das elektrische Feld verursacht, das von dem P+-Bereich 214 ausgeht und abrupt an der Oberfläche des Substrats 210 neben dem Beginn des N+-Bereichs 218 endet. Das Element neigt daher zum Durchbruch bei einer Sperrspannung von etwa 200 V.
Das bekannte Element ist auch schwierig herzustellen, da der N+-Bereich 218 durch einen Diffusionsschritt und einen Maskierungsausrichtschritt gebildet werden muss, die unabhängig von den zur Herstellung der Transistoren 212 und 213 angewandten Selbstausrichtungs-Herstelltechniken sind.
Ein weiterer Nachteil dieser bekannten Anordnung besteht darin, dass bei Verwendung von Silox zur Bildung eines glasigen Überzugs über der Oberseite das Silox in Bereichen hoher seitlicher Feldbeanspruchung polarisiert würde, wodurch die maximale Sperrspannung der Anordnung verringert wird.
Der N+-Bereich 218 kann durch einen auf freiem Potential liegenden («floating») P+-Bereich 250 ersetzt werden, der gleichzeitig mit der Herstellung der P+-Bereiche 214 und 215 erzeugt werden kann. Auf diese Weise werden keine zusätzlichen Verfahrensschritte zur Herstellung des in Fig. 18 gezeigten zentralen Bereichs 250 benötigt. Des weiteren ist gemäss der Erfindung die Einbeziehung der Ausnehmung in dem phosphordotierten Siliciumoxid zur weitgehenden Verringerung der Polarisation dieser Schicht sowie die Anwendung einer Verbund-Feldplatte in dem Aufbau des TRIMOS-Elements vorgesehen.
Die Hauptanschlüsse 226 und 228 sind in Fig. 17 deutlich sichtbar, welche eine TRIMOS-Konfiguration von länglicher Ringform veranschaulicht, wobei sich der Bereich 250 in der Mitte des Abschnitts und der Ringkonfiguration in Fig. 17 erstreckt, wie weiter unten noch im einzelnen beschrieben wird.
Die Herstellung dieses Elements kann nach einem ähnlichen Verfahren erfolgen, wie es beispielsweise in der erwähnten älteren DE-A-3 131 727.8 beschrieben ist; dabei nimmt die Oxid-Schicht 224 auf ihrer Oberseite Polysilicium-Gate-Abschnitte 251 und 252 auf, die in der gezeigten Weise schräg verlaufend angeordnet sind, derart, dass sie einen verhältnismässig geringen Abstand zu den darunterliegenden Kanälen 220 bzw. 221 und einen grösseren Abstand von der Oberfläche in dem Bereich, wo sie von den Kanälen entfernt sind, aufweisen. Gleichzeitig mit den Polysilicium-Gates 251 5 und 252 werden die Polysilicium-Feldplatten 253 und 254 erzeugt. Die Polysilicium-Feldplatten 253 und 254 sind als gestufte Teile dargestellt, um eine weitgehende Verringerung der Krümmung des elektrischen Feldes in dem Körper 210 des Chips und einen vergrösserten Abstand der Äquipoten-10 tiallinien an der Chipoberfläche zu erzielen.
Fig. 19 zeigt einen Querschnitt durch den äusseren Umfangsteil des Chips; wie ersichtlich, ist auch ein P+-Schutzring 260 vorgesehen, welcher den Aussenumfang des Chips in gleicher Weise wie der Schutzring 161 in Fig. 14 is und der Schutzring 54 in Fig. 9 umschliesst. Am äussersten Umfangsrand der Oberseite der Oxid-Schicht 224 ist auf diese dann eine Polysilicium-Feldplatte 261 vorgesehen, welche mit dem N-Substrat 210 verbunden ist.
Bei der Herstellung des Bauelements gemäss den Fig. 17, 20 18 und 19 ist es erwünscht, die Oberseite mit einer Silox-Schicht 270 zu überziehen. Die Silox-Schicht ist eine relativ stark phosphordotierte Siliciumdioxid-Schicht, die über der gesamten Oberseite erzeugt wird. Wie oben erwähnt, ist diese Silox-Schicht jedoch durch hohe seitliche elektrische Felder 25 polarisierbar, was die Feldverteilung in dem Halbleiterkörper des Elements 210 störend beeinflussen kann. Gemäss einem Merkmal der Erfindung werden daher durch die Silox-Schicht 270 zu beiden Seiten des P+-Rings 250 ein erster und ein zweiter ringförmiger Einschnitt 290 und 291 (vergleiche 30 Fig. 17 und 18) bis in das darunterliegende Oxid 224 geführt. Auf diese Weise werden Polarisationswirkungen einer Hochspannung, die auf beiden Seiten des P+-Rings 250 auftreten kann, auf das Silox herabgesetzt und so eine relativ geringe Auswirkung auf die elektrische Feldverteilung in diesem 35 Bereich gewährleistet.
In gleicher Weise werden in dem Silox am Aussenumfang zu beiden Seiten des Schutzrings 260 ein dritter und ein vierter Einschnitt 292 bzw. 293 (Fig. 17 und 19) vorgenommen. Diese Einschnitte haben die gleiche Auswirkung 40 auf die Polarisation der Silox-Schicht wie die zuvor beschriebenen Einschnitte 290,291.
Wie ersichtlich, ist beim Element gemäss Fig. 18 ferner auch der Vorteil einer erfindungsgemässen Verbundplatte in Gestalt der sich überlappenden Struktur zwischen den Polysi-45 licium-Gates 251 und 252 und den Metallisierungen 225 bzw. 227 vorgesehen. Das heisst, diese Teile bilden eine abgestufte Elektrode hinsichtlich des elektrischen Feldes unterhalb dieser abgestuften Elektrode. Falls erwünscht, könnte die Metall-Elektrode 225 in Fig. 19 die Silox-Schicht 270 und die so Feldplatte 252 stärker überlappen, um den oben erläuterten Vorteil einer Verbundanordnung aus Polysilicium-Feldplatten und Metallisierung noch stärker auszunutzen.
Bei dem in Fig. 17 gezeigten Element ist der Chip rechteck-förmig mit Abmessungen von beispielsweise 254 Tausendstel 55 Zentimetern x 380 Tausendstel Zentimetern. Der Hauptan-schluss 226 weist einen vergrösserten Bereich 300 auf, der als Anschlussbereich dienen kann; entsprechend besitzt der Anschluss 228 für Anschlusszwecke einen vergrösserten Bereich 301. Entsprechend können-die Gates 251 und 252, die «o innerhalb der Anordnung intern in einer in Fig. 17 nicht dargestellten Weise verbunden sein können, mit den in Fig. 17 gezeigten Gate-Anschlusskissen 251 bzw. 252 auf der Chip-Oberfläche versehen sein.
B
4 Blatt Zeichnungen

Claims (8)

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    PATENTANSPRÜCHE
    1 - Halbleiterbauelement für hohe Spannungen, mit einem Chip aus Halbleitermaterial; wenigstens einem in mindestens einer Oberfläche des Chips gebildeten pn-Übergang; einer mit wenigstens einem ausgewählten Bereich dieser Oberfläche verbundenen Elektrodenanordnung, derart, dass beim Anlegen einer Sperrvorspannung an diese Elektrodenanordnung ein elektrisches Feld in dem Halbleitermaterialchip erzeugt wird; einer glasigen Überzugschicht aus einem isolierenden Material, welche wenigstens über Teilen der einen Chipoberfläche liegt und diese abschliesst, wobei die glasige Schicht durch elektrische Felder, welche wenigstens eine parallel zu der glasigen Schicht verlaufende Komponente aufweisen, polarisierbar ist, dadurch gekennzeichnet, dass mindestens ein erster länglicher Spalt (70, Fig. 4 bis 9; 180, Fig. 10 bis 15; 290,292, Fig. 16 bis 19) in der glasigen Schicht (65; 142; 270) angeordnet ist, um die Polarisationseffekte in der glasigen Schicht und damit die nachteilige Beieinflussung des elektrischen Feldes in dem Halbleiterchip durch die Polarisation im Bereich des Spaltes unter Sperrspannungszuständen zu verringern.
  2. 2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass in der glasigen Schicht (65; 142; 270) ein zweiter Spalt (71; 181; 291,293) parallel zu dem ersten Spalt und von entsprechender Ausdehnung vorgesehen ist.
  3. 3. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass in der erwähnten Oberfläche des Halbleiterchips eng benachbart zum, jedoch im Abstand vom Aussenumfang des Chips ein Schutzring (54; 161; 260) von einem dem Leitfähigkeitstyp des Chips entgegengesetzten Leitfähigkeitstyp vorgesehen ist und dass der erste und gegebenenfalls der zweite Spalt (70,71; 180,181; 290 bis 293) oberhalb des Schutzrings und sich zu beiden Seiten des Schutzrings entlang diesem erstreckend angeordnet sind.
  4. 4. Halbleiterbauelement nach einem der vorrangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der glasigen Schicht (65; 142; 270) und der genannten Chipoberfläche eine nicht der Polarisation unterliegende Silicium-dioxid-Schicht (50; 140,121; 224) vorgesehen ist.
  5. 5. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die glasige Schicht (65; 142; 270) einen Anteil von 2 Gew.% bis 10 Gew.% Phosphor enthält.
  6. 6. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die Elektrodenanordnung einen Bereich aufweist, welcher sich auf der glasigen Schicht und über dem pn-Übergang an dessen Austrittsstelle an der einen Chip-Oberfläche erstreckt und eine Feldplatte bildet.
  7. 7. Halbleiterbauelement nach einem der vorangehenden Ansprüche, in Ausbildung als Diode (Fig. 4 bis 9).
  8. 8. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, in Ausbildung als Leistungs-MOSFET (Fig. 10 bis 15).
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