JP5534034B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP5534034B2
JP5534034B2 JP2012550262A JP2012550262A JP5534034B2 JP 5534034 B2 JP5534034 B2 JP 5534034B2 JP 2012550262 A JP2012550262 A JP 2012550262A JP 2012550262 A JP2012550262 A JP 2012550262A JP 5534034 B2 JP5534034 B2 JP 5534034B2
Authority
JP
Japan
Prior art keywords
guard ring
polysilicon
field plate
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012550262A
Other languages
English (en)
Other versions
JPWO2013021727A1 (ja
Inventor
和 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012550262A priority Critical patent/JP5534034B2/ja
Application granted granted Critical
Publication of JP5534034B2 publication Critical patent/JP5534034B2/ja
Publication of JPWO2013021727A1 publication Critical patent/JPWO2013021727A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、電力変換装置などに用いられる電力用高耐圧の半導体装置および半導体装置の製造方法に関する。
従来、電力用半導体装置として、主電流の流れる素子活性部と、素子活性部周辺の電界を緩和し耐圧を保持する領域と、を備えた装置が公知である（例えば、下記特許文献２（第１図、第５−１図）参照。）。下記特許文献２に記載された従来の電力用半導体装置について説明する。図６は、従来の半導体装置の構成を示す説明図である。図６（ａ）は、下記特許文献２に記載された従来の半導体装置の平面図である。図６に示す従来の半導体装置は、半導体基板１中央にあって主電流の流れる素子活性部２と、この素子活性部２を取り巻く周辺に配置される耐圧構造部３と、を備える。
図６（ａ）では、耐圧構造部３の直線部を符号３−１で示し、直線部３−１を曲線状に連結するコーナー部を符号３−２で示す。図６（ａ）では、素子活性部２および耐圧構造部３それぞれの内部に形成された実際の構造を示す詳細な平面パターンは図示省略する。図６（ｂ）は、図６（ａ）の耐圧構造部３のＡ−Ａ線における断面図である。図６（ｃ）は、図６（ｂ）の耐圧構造部３内の破線で示す矩形状の枠（以下、破線枠とする）で囲まれる部分の拡大断面図である。
図６に示す従来の半導体装置の耐圧構造部３は、オフ状態では、ｎ型半導体基板１の上部電極と下部電極（上部電極は金属電極９ａ、下部電極は図示せず）との間にかかるオフ電圧を信頼性よく保持するために、ｎ型半導体基板１のおもて面が少なくとも絶縁膜５で覆われる。この絶縁膜５は通常、酸化膜を主体とする膜からなり、絶縁膜５として窒化シリコン（ＳｉＮ）系絶縁膜などが積層されていてもよい。また、この耐圧構造部３は、単に絶縁膜５で覆われるだけでなく、耐圧を向上させる目的で、ガードリング４ｂやフィールドプレート７，９ｂなどの電界緩和構造が設けられることが多い。符号１１は、酸化膜である。
フィールドプレート９ｂは、前述の電界緩和機能による耐圧向上のほかにも、外部環境から耐圧構造部３の絶縁膜５のおもて面近傍に侵入する外部電荷をシールド（遮断）して、長期耐圧信頼性を維持する機能（耐電荷性、誘起電荷遮断機能ともいう）も併せ持っている。外部電荷（図示せず）は、絶縁膜５表面に達して付着した場合、絶縁膜５に誘起された電荷の極性がオフ電圧時に絶縁膜５直下のｎ型半導体基板１おもて面近傍での電界強度分布に影響を及ぼして耐圧信頼性を劣化させることがあるため、好ましくないからである。
また、フィールドプレート９ｂは、製造プロセスの効率上、素子活性部２のおもて面側のｐ型ウエル領域４ａ表面に接触する金属電極９ａと同時形成される。このため、フィールドプレート９ｂは、一般的に、金属電極９ａと同種の金属膜を用いて形成される。前述の耐電荷性については、金属膜からなる厚いフィールドプレート９ｂは、ポリシリコン膜からなる薄いフィールドプレート７よりも外部電荷による影響を遮断する機能が高いという特長を有する。そのような金属電極９ａおよびフィールドプレート９ｂとなる金属膜として、例えばシリコン（Ｓｉ）を微量添加したアルミニウム合金（Ａｌ−Ｓｉ合金）膜がスパッタ等によりｎ型半導体基板１おもて面に被膜形成される。
特に電力用半導体装置では、この金属電極９ａおよびフィールドプレート（以下、金属膜フィールドプレートとする）９ｂとなる金属膜は３μｍ〜５μｍ程度と比較的厚く形成される。このため、金属電極９ａおよび金属膜フィールドプレート９ｂは、ドライエッチングではなく、フォトプロセスを用いたウェットエッチングにより所要の電極パターンやフィールドプレートパターンに加工される。しかしながら、比較的厚いＡｌ−Ｓｉ合金膜などの金属膜をウェットエッチングでパターン形成するため、金属膜のサイドエッチング幅がばらつくなど、エッチング量のばらつきが大きくなり易い。その結果、初期耐圧のばらつきが大きくなる虞がある。
この耐圧ばらつきを低減するには、サイドエッチング幅のばらつきなどのエッチング量のばらつきの大きさを予め見込んで耐圧構造部３の幅（素子活性部２との境界からｎ型半導体基板１の外端へ向かう方向における耐圧構造部３の幅）を広げた設計にしておく必要がある。しかしながら、耐圧構造部３の幅を広げることは、コスト低減の観点からチップサイズの拡大につながるため、好ましくない。
フィールドプレート７の材料としては導電性ポリシリコン膜や、半絶縁性薄膜などが用いられる。このフィールドプレート７は、比較的厚い金属膜フィールドプレート９ｂよりも厚さが薄く、ドライエッチングによるパターン加工が可能である。このため、フィールドプレート７のパターン加工精度は、金属膜フィールドプレート９ｂのパターン加工精度よりも高い。
さらに、高耐圧にするために耐圧構造部３の電界緩和効果を強くするほど、耐圧構造部３の幅を広げる必要がある。しかしながら、この場合においても、前述のように耐圧構造部３の幅を広げることでチップサイズの拡大につながる。また、耐圧構造部３の幅が広くなることで耐圧構造部３の占有面積が大きくなり、素子活性部２の面積が相対的に減少する。このため、耐圧構造部３の幅は狭いことが望ましい。
そこで、図６に示す従来の耐圧構造部３では、金属膜フィールドプレート９ｂのパターン加工精度を向上させるために、フィールドプレートを金属膜とポリシリコン膜との二重構造にしている。この二重構造のフィールドプレートは、下層をポリシリコン膜からなるフィールドプレート（以下、ポリシリコンフィールドプレートとする）７とし、上層を金属膜フィールドプレート９ｂとしている。
そして、下層のポリシリコンフィールドプレート７の幅を上層の金属膜フィールドプレート９ｂの幅とほぼ等しくすることにより、耐圧構造部３の幅の拡大をできるだけ小さくしつつ、電界緩和効果と耐電荷性との双方を向上させている。また、二重構造のフィールドプレートとして下層にポリシリコン膜を使用しているため、初期耐圧のばらつきを金属膜フィールドプレート９ｂのみでフィールドプレートを構成した場合に比べて軽減する効果がある。
前述のような二重構造のフィールドプレートを形成する際には、電界緩和機能を有効にするために各フィールドプレートとガードリングとを同電位にする必要がある。そのためにはガードリング表面の絶縁膜に開口部を設けて、この開口部を介してフィールドプレートをガードリングにコンタクト（接触）させる構造とする。その際、エッチングによる絶縁膜のパターン加工精度とアライメント精度との両方を加味し、かつ抵抗の低いコンタクト部を形成するには、コンタクト部を設けない場合に比してガードリングの幅を広げる必要がある。
この点に関して、下記特許文献２には、絶縁膜５に設けるコンタクト（接触）部を、耐圧構造部３の４隅のコーナー部３−２のｐ型ガードリング４ｂ上のみに配置し、耐圧構造部３の直線部３−１にはコンタクト部を配置せず幅も広げない構造とすることが提案されている。その結果、下記特許文献２では、実質的に耐圧構造部３の幅を変えず、初期耐圧のばらつきが小さい半導体装置が得られる構造となっている。
また、初期耐圧のばらつきに影響する別の要因として、ガードリングとフィールドプレートとの間のアライメントずれがある。通常、ガードリングのｐ型層は、フォトリソグラフィ法により酸化膜に開口部を形成し、この酸化膜をマスクにしてｎ型半導体基板にｐ型不純物（ボロン（Ｂ）など）をイオン注入することにより形成する。一方、フィールドプレートにおいては金属膜フィールドプレートあるいはポリシリコンフィールドプレートをパターニングするため、ガードリングの形成時に用いたマスクとは異なるマスクを使用する。
このようにガードリングとフィールドプレートとで異なるマスクを用いるため、ガードリングのパターンとフィールドプレートのパターンとの間に、各マスクのフォトリソグラフィ工程（特に露光）におけるアライメントずれが生じることは避けられない。このアライメントずれ（アライメント精度）は、ガードリングとフィールドプレートとの間の相対的な位置関係のずれとなり、電界強度分布のばらつきをもたらすため、最終的に耐圧のばらつきとなる。
このアライメントずれに起因する耐圧ばらつきを低減する方法として、フォトリソグラフィによりパターニングされた酸化膜をマスクとして用いずに、ポリシリコンフィールドプレートをマスクにして自己整合的にガードリングを形成してアライメント工程を省くことにより耐圧ばらつきを小さくする方法が提案されている（例えば、下記特許文献３（第３図、第０００７段落、第０００９段落）参照）。下記特許文献３では、ガードリングを形成するためのアライメントが行われないため、アライメント回数が一回少なくなり、アライメントずれが小さくなる。
なお、耐圧構造部のフィールドプレート技術に関して、耐圧構造部の占有面積を増加させることなく、安定した高耐圧特性を得るために、導電性膜からなるフィールドプレートと半絶縁性膜からなるフィールドプレートとを複数のリング状のガードリング上に交互に配置する技術が提案されている（例えば、下記特許文献１（第１図、第００２６段落）参照）。
特許第３５９１３０１号公報 特開２００８−１９３０４３号公報 特開平８−２５０５１２号公報
しかしながら、上記特許文献２では、耐圧構造部の４隅のコーナー部のみにフィールドプレートとガードリング表面とのコンタクト部を設けるための複数回のアライメントに起因してアライメント精度が低下する。このため、アライメント精度の低下に起因して初期耐圧ばらつきが生じるという問題は解消されていない。例えば、図６（ｃ）に示す耐圧構造部３におけるフィールドプレート７，９ｂによる電界緩和効果は、このフィールドプレート７，９ｂの、ガードリング４ｂの端部からのはみ出し距離（ガードリング４ｂの端部の左右方向の距離）によって変動する。
二重構造のフィールドプレートの場合は、特にｎ型半導体基板１おもて面により近いポリシリコンフィールドプレート７のはみ出し距離が重要となる。ポリシリコンフィールドプレート７のはみ出し距離Ｘは、フィールド酸化膜である絶縁膜５の開口部側壁の位置から絶縁膜５上に伸びるポリシリコンフィールドプレート７の端部の位置までの距離となる。絶縁膜５の開口部側壁の位置とポリシリコンフィールドプレート７の端部との位置は、絶縁膜５の開口部の形成時およびポリシリコンフィールドプレート７の形成時のアライメント精度の影響を受けてそれぞれ変動する。
アライメント精度をアライメントずれの大きさであらわし、絶縁膜５の開口部側壁の位置のばらつきを±ａとし、ポリシリコンフィールドプレート７の端部に位置のばらつきを±ｂとした場合、ポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきはＸ±（ａ＋ｂ）であらわされる。このポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきＸ±（ａ＋ｂ）により、電界緩和能力の程度がばらつくことになる。その結果、この電界緩和能力のばらつきを原因とする初期耐圧のばらつきが生じる。例えば車載用パワー半導体装置の市場では、通常より特に小さい初期耐圧ばらつきが求められるため、この耐圧ばらつきの影響が大きい。耐圧ばらつきが大きい装置を選別すればよいが、コストに大きく反映する。
また、上記特許文献３では、ポリシリコンフィールドプレートの開口部からのイオン注入による自己整合によりガードリングを形成する場合、ガードリング表面とポリシリコンフィールドプレートとのコンタクト（導電接触）を容易に形成することができない。さらに、ポリシリコンフィールドプレートの上部に層間絶縁膜を介して例えばアルミニウム（Ａｌ）からなる金属膜フィールドプレートを形成する場合も、コンタクト部内に埋め込まれた層間絶縁膜の除去が困難となる。このため、両方のフィールドプレートとガードリング表面とのコンタクトが困難であるという問題がある。
さらに、上記特許文献２に記載された耐圧構造部３の場合、ポリシリコンフィールドプレート７とガードリング４ｂとは、耐圧構造部３の４隅のコーナー部３−２のうち１、２点のみでそれぞれ金属膜フィールドプレート９ｂと導電接続されることで同電位になっている。また、ポリシリコンフィールドプレート７のシート抵抗は十分低抵抗化した場合でも数１０Ω／□程度であり、金属膜フィールドプレート９ｂのシート抵抗よりも大きい。そのため、例えば素子の大電流化を図るためにチップサイズが大きくなり、それに応じて耐圧構造部３の直線部３−１の長さが長くなった場合、外部電荷の飛来による悪影響を大きく受けてしまう。
具体的には、外部電荷の飛来により、同じガードリング４ｂ上において、耐圧構造部３のコーナー部３−２のコンタクト部と、耐圧構造部３の直線部３−１のガードリング４ｂまたは当該ガードリング４ｂ上に配置されたポリシリコンフィールドプレート７の中間付近との間で電位差が生じ、電界強度分布のバランスが崩れて耐圧が低下する虞がある。すなわち、素子活性部２のｐ型ウエル領域４ａの外周端および耐圧構造部３の複数のガードリング４ｂ端部の電界強度の各ピーク値のうち、外部電荷の飛来による電位差の発生によりある一つのガードリング４ｂの電界強度だけが異常に増加する。これにより、低い動作電圧でもその１点のみで局所的なアバランシェ降伏が発生して降伏電流が集中することで、耐圧が低下する虞がある。すなわち、局所的なアバランシェ降伏による降伏電流の分担がアンバランスであるという問題がある。
例えば、強い外部電荷が耐圧構造部３上に飛来した場合であっても、二重構造のフィールドプレートにより、外部電荷をフィールドプレートと同電位に固定する効果を、ある程度期待することができる。しかしながら、この二重構造のフィールドプレートとガードリングとの電気的な接触は、前述のように耐圧構造部３の４隅のコーナー部３−２に設けられたコンタクト部のうち１，２点のみで行われる。また、ポリシリコンフィールドプレート７およびガードリング４ｂは、金属膜フィールドプレート９ｂに比べるとシート抵抗が大きい。
そのため、同じガードリング４ｂ上において、耐圧構造部３の４隅のコーナー部３−２のコンタクト部と、耐圧構造部３の直線部３−１のガードリング４ｂまたはこのガードリング４ｂ上に配置されたポリシリコンフィールドプレート７の中で特に中間付近との間では、電位が十分に固定されず、この２点間に電位差が生じ、電界強度分布のバランスが崩れてくる虞がある。このようなポリシリコンフィールドプレート７およびガードリング４ｂの抵抗成分に起因する電位差の発生を抑制することが望ましい。
本発明は、上述した従来技術による問題点を解消するため、初期耐圧のばらつきを小さくすることができ、また外部電荷の悪影響を受け難く、かつ長期耐圧信頼性にも優れる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。矩形状の第１導電型半導体基板に、主電流の流れる素子活性部が設けられている。直線部と当該直線部を曲線状に連結するコーナー部とを有し、前記素子活性部を囲む耐圧構造部が設けられている。前記第１導電型半導体基板の表面層に、前記耐圧構造部の前記直線部から前記コーナー部に亘って第２導電型のガードリングが設けられている。前記ガードリングの表面に絶縁膜を介して環状のポリシリコンフィールドプレートが設けられている。環状の前記ポリシリコンフィールドプレートは、当該ガードリングの内周側と外周側とに分離して配置される。内周側の前記ポリシリコンフィールドプレートと外周側の前記ポリシリコンフィールドプレートとの間の前記絶縁膜上に、前記ポリシリコンフィールドプレートどうしを相互に所定の間隔で連結する複数のポリシリコンブリッジが設けられている。前記絶縁膜、前記ポリシリコンフィールドプレート、前記ポリシリコンブリッジおよび前記ガードリングの表面に、層間絶縁膜が設けられている。前記層間絶縁膜には、前記ポリシリコンブリッジおよび前記ガードリングを選択的に露出するコンタクトホールが設けられている。前記コンタクトホールを介して前記ポリシリコンブリッジおよび前記ガードリングに接し、前記ポリシリコンブリッジと前記ガードリング表面とを相互に導電接続する金属膜フィールドプレートが設けられている。前記金属膜フィールドプレートは、前記耐圧構造部の前記コーナー部の前記ガードリングの上と、前記耐圧構造部の前記直線部の少なくとも一つの前記ガードリング上とに設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記ガードリングは環状に配置され、前記金属膜フィールドプレートが、少なくとも一つの前記ガードリングの全周に亘って設けられていることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコンブリッジの幅が前記ガードリングの拡散深さの２倍よりも狭いことが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコンブリッジの幅が前記ガードリングの拡散深さの０．８倍よりも狭いことがより好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記耐圧構造部の前記コーナー部および前記直線部に配置された部分上に前記金属膜フィールドプレートを有する前記ガードリングと、前記コーナー部に配置された部分上のみに前記金属膜フィールドプレートを有する前記ガードリングとが、前記素子活性部側から前記第１導電型半導体基板の外周部側へ向かう方向に交互に配置されていることが望ましい。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、矩形状の第１導電型半導体基板に設けられた、主電流の流れる素子活性部と、直線部と当該直線部を曲線状に連結するコーナー部とを有し、前記素子活性部を囲む耐圧構造部と、前記第１導電型半導体基板の表面層に、前記耐圧構造部の前記直線部から前記コーナー部に亘って設けられた第２導電型のガードリングと、前記ガードリングの表面に絶縁膜を介して設けられ、当該ガードリングの内周側と外周側とに分離して配置される環状のポリシリコンフィールドプレートと、内周側の前記ポリシリコンフィールドプレートと外周側の前記ポリシリコンフィールドプレートとの間の前記絶縁膜上に設けられ、前記ポリシリコンフィールドプレートどうしを相互に所定の間隔で連結する複数のポリシリコンブリッジと、前記絶縁膜、前記ポリシリコンフィールドプレート、前記ポリシリコンブリッジおよび前記ガードリングの表面に設けられた層間絶縁膜と、前記層間絶縁膜に設けられ、前記ポリシリコンブリッジおよび前記ガードリングを選択的に露出するコンタクトホールと、前記コンタクトホールを介して前記ポリシリコンブリッジおよび前記ガードリングに接し、前記ポリシリコンブリッジと前記ガードリング表面とを相互に導電接続する金属膜フィールドプレートと、を備え、前記金属膜フィールドプレートは、前記耐圧構造部の前記コーナー部の前記ガードリング上と、前記耐圧構造部の前記直線部の少なくとも一つの前記ガードリング上とに設けられている半導体装置の製造方法であって、次の特徴を有する。先ず、前記第１導電型半導体基板の表面に、前記素子活性部を囲む環状の複数の前記ポリシリコンフィールドプレートを形成する。次に、前記ポリシリコンフィールドプレートをマスクとして、前記ポリシリコンフィールドプレートに挟まれた部分に露出する前記第１導電型半導体基板に第２導電型不純物をイオン注入することで前記ガードリングを形成することが好ましい。
上述した発明によれば、ポリシリコンフィールドプレートをマスクとして自己整合的にガードリングを形成するためのイオン注入を行うことで、ガードリングを形成するためのアライメント工程を省略することができる。このため、ポリシリコンフィールドプレートのはみ出し距離のばらつきを、ポリシリコンフィールドプレートのパターン形成時のエッチングばらつきのみとすることができる。これにより、アライメントずれを低減し、ガードリングとフィールドプレートとの間の相対的な位置関係のずれを抑制することができる。
また、上述した発明によれば、金属膜フィールドプレートおよびポリシリコンブリッジを介して、ポリシリコンフィールドプレートとガードリングとの電位が十分に固定され同電位となる。これにより、同じガードリング上において、耐圧構造部のコーナー部のコンタクト部と、耐圧構造部の直線部のガードリングまたは当該ガードリング上に配置されたポリシリコンフィールドプレートの中間付近との間の電位が固定され、電位差が殆ど生じない。従って、安定した電界緩和能力を得ることができる。
また、上述した発明によれば、ポリシリコンフィールドプレートとガードリングとの電位が十分に固定され同電位となることにより、耐圧構造部上に外部電荷が飛来した場合であっても、同じガードリング上における、耐圧構造部のコーナー部のコンタクト部と、耐圧構造部の直線部のガードリングまたは当該ガードリング上に配置されたポリシリコンフィールドプレートの中間付近との間に電位差が生じることを抑制することができる。これにより、局所的なアバランシェ降伏が発生することを防止し、耐圧が低下することを抑制することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、初期耐圧のばらつきを小さくすることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、外部電荷の悪影響を受け難く、長期耐圧信頼性にも優れる半導体装置を提供することができるという効果を奏する。
図１は、本発明の実施の形態にかかる半導体装置の構成を示す平面図である。 図２は、図１の半導体装置の要部を詳細に示す説明図である。 図３は、図１の半導体装置の要部を詳細に示す断面図である。 図４は、図１の半導体装置の要部を詳細に示す断面図である。 図５は、本発明の実施の形態にかかる半導体装置および従来の半導体装置の製造途中の状態を示す要部断面図である。 図６は、従来の半導体装置の構成を示す説明図である。 図７は、本発明の実施の形態にかかる半導体装置の耐圧について示す特性図である。
以下、本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態について、添付図面を参照して詳細に説明する。本発明は、以下説明する実施の形態の記載のみに限定されるものではない。以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、ｎ型とｐ型とを逆にすることもできる。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明の実施の形態にかかる半導体装置について、図１〜４を参照して説明する。図１は、本発明の実施の形態にかかる半導体装置の構成を示す平面図である。図２は、図１の半導体装置の要部を詳細に示す説明図である。図３，４は、図１の半導体装置の要部を詳細に示す断面図である。図１（ｂ）の平面図に示すように、本発明の実施の形態１にかかる半導体装置は、矩形状の平面形状を有する半導体基板１の中央部に設けられた主電流が流れる素子活性部２と、この素子活性部２の外周を取り巻く耐圧構造部３と、を備える。図１（ｂ）においては、素子活性部２と耐圧構造部３との相互の配置を明確に示すために、それぞれの内部の詳細な構造および平面パターンを図示省略する。
耐圧構造部３は、ｎ型の半導体基板１の４辺に沿った４つの直線部３−１と、これらの直線部３−１を半導体基板１の４隅で曲線状に連結するコーナー部３−２とを有する。また、本発明の半導体装置は主として耐圧構造部３の構成にかかるため、素子活性部２についての詳細な説明を省略する。素子活性部２には、例えば、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）型半導体装置や、ダイオードなどの周知の素子構造が形成されていてもよい。耐圧構造部３については、破線円Ｚで示すコーナー部３−２近傍の詳細な平面パターンの拡大平面図を図１（ａ）に示す。図１（ａ）では耐圧構造部３の平面パターンを明確に示すために、金属膜フィールドプレート９ｂを図示省略する。
図１（ａ）に示すように、耐圧構造部３には図示のパターンの下の半導体基板１の表面層に６重のｐ型のガードリング４ｂを有する。図１（ａ）において太線で示す平面パターンは、ガードリング４ｂ表面と図１には示されない金属膜フィールドプレート９ｂとのコンタクト部１０である。各ガードリング４ｂ上には、絶縁膜（酸化膜）５を介して、それぞれのガードリング４ｂの内周側と外周側とに分離して配置される環状のポリシリコンフィールドプレート７が形成されている。そして、耐圧構造部３のコーナー部３−２には各ガードリング４ｂ上にてポリシリコンフィールドプレート７をはしご段状に連結するポリシリコンブリッジ８が形成されている。
このポリシリコンフィールドプレート７には、コンタクト部１０にて、ポリシリコンブリッジ８を介して金属膜フィールドプレート９ｂが接する。ガードリング４ｂには、コンタクト部１０において金属膜フィールドプレート９ｂが接する。そのため、金属膜フィールドプレート９ｂを介して、ポリシリコンフィールドプレート７とガードリング４ｂとは相互に電気的に導電接続され、同電位となっている。図１（ａ）ではコンタクト部１０を示す太線は連続線として描かれている。このコンタクト部１０を示す太線は、ポリシリコンブリッジ８を切断するものではなく、ポリシリコンフィールドプレート７と金属膜フィールドプレート９ｂとの間に形成される層間絶縁膜６および絶縁膜５の開口部を示している。コンタクト部１０には、ガードリング４ｂの表面とポリシリコンブリッジ８とが露出される。
ガードリング４ｂと金属膜フィールドプレート９ｂとの接触箇所、および、ポリシリコンブリッジ８と金属膜フィールドプレート９ｂとの接触箇所の断面構造について説明する。図２（ａ）は、図１（ａ）の破線枠Ｇの拡大平面図である。図２（ｂ）は、図２（ａ）のＢ−Ｂ線断面図である。図３（ａ）は、図２（ａ）のＤ−Ｄ線断面図である。図３（ｂ）は図２（ａ）のＣ−Ｃ線断面図である。図２（ａ）ではポリシリコンフィールドプレート７およびポリシリコンブリッジ８の平面パターンを明確に示すために、金属膜フィールドプレート９ｂを図示省略する。
金属膜フィールドプレート９ｂは、コンタクト部１０でガードリング４ｂ表面に接触する（図２（ｂ））とともに、ポリシリコンブリッジ８の表面とも接触する（図３（ａ），３（ｂ））。また、ガードリング４ｂを挟んで内周側と外周側とに分離して配置されたポリシリコンフィールドプレート７どうしは、ポリシリコンフィールドプレート７と同材料でできたポリシリコンブリッジ８により連結されている。このため、ガードリング４ｂは、ポリシリコンフィールドプレート７および金属膜フィールドプレート９ｂと同電位となる。
図２（ｂ）に示すように、ガードリング４ｂは、素子活性部２内に形成された例えばＭＯＳ型半導体装置の図示しないｐベース領域と同時に、ポリシリコンフィールドプレート７をマスクにしてポリシリコンフィールドプレート７の開口部からイオン注入により形成される。図２（ｂ）に、ポリシリコンフィールドプレート７の開口部の位置を一点鎖線１２で示す。このポリシリコンフィールドプレート７およびポリシリコンブリッジ８は、ガードリング４ｂを形成するためのイオン注入工程よりも前に、例えば素子活性部２内の図示しないゲート酸化膜およびポリシリコンゲート電極の形成と同時に、端部の位置が一点鎖線１２，１３となるように形成される。
また、前述のように、このポリシリコンフィールドプレート７をマスクにしてガードリング４ｂを形成した後、ポリシリコンフィールドプレート７の上に、層間絶縁膜６を介してＡｌ−Ｓｉ合金などの金属膜フィールドプレート９ｂが形成される。その後、層間絶縁膜６に予め設けられていた開口部（コンタクト部１０）を介してガードリング４ｂと金属膜フィールドプレート９ｂとが接触される。
このガードリング４ｂ、ポリシリコンフィールドプレート７および金属膜フィールドプレート９ｂを形成するときに従来問題にされていたアライメントずれは、ポリシリコンフィールドプレート７のパターン形成時のエッチングばらつきを±ｂとした場合、一点鎖線１２と一点鎖線１３との間のポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきはＸ±ｂだけとなる。このポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきＸ±ｂは、前述の図６（ｃ）の従来のポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきＸ±（ａ＋ｂ）と比較して、アライメント回数が従来よりも一回少なく、アライメントずれが±ｂのみにとどまるため、小さくなる。さらに、一般的に、ポリシリコンフィールドプレート７の厚さはフィールド酸化膜である絶縁膜５の厚さより薄くすることができる。ポリシリコンフィールドプレート７の厚さが薄いことで、エッチングばらつきも小さくなるため、本発明の実施の形態にかかるポリシリコンフィールドプレート７のはみ出し距離ＸのばらつきＸ±ｂは、従来のはみ出し距離ＸのばらつきＸ±（ａ＋ｂ）に比べるとさらに小さいずれとなる。
図２（ａ）に示すように、Ｄ−Ｄ線断面において、本発明にかかるガードリング４ｂはポリシリコンブリッジ８を２箇所で横切っている。図３（ａ）にはその２箇所のポリシリコンブリッジ８の断面構成が図示されている。前述のように、本発明にかかる耐圧構造部３では、ガードリング４ｂはポリシリコンフィールドプレート７をマスクとして形成される。このため、ポリシリコンブリッジ８の直下には、ガードリング４ｂを形成するためのｐ型不純物はイオン注入されない。このイオン注入とともに熱拡散が行われることで、ポリシリコンブリッジ８の直下においてガードリング４ｂが繋がり環状となる。
ガードリング４ｂがポリシリコンブリッジ８の直下に形成されずに不連続になる場合、耐圧が低下する虞がある。このため、ポリシリコンブリッジ８の幅（Ｄ−Ｄ線方向の幅）Ｌは、熱拡散によりポリシリコンブリッジ８の直下でガードリング４ｂが繋がる程度に狭いことが好ましい。ガードリング４ｂを形成する際にイオン注入とともに行われる熱拡散は、半導体基板１のおもて面から深さ方向に拡散深さＸｊで拡散するだけでなく、半導体基板１の主面に平行な方向にも進行する。このため、ガードリング４ｂを形成するために注入されたｐ型不純物の、半導体基板１の主面に平行な方向への拡散幅よりもポリシリコンブリッジ８の幅Ｌが狭ければ、ポリシリコンブリッジ８の両側方からの熱拡散によりガードリング４ｂを繋げることができる。
図７に示すようにポリシリコンブリッジ８の幅Ｌに対するガードリング４ｂの拡散深さＸｊの比（以下、ポリシリコンブリッジ８の幅Ｌ／ガードリング４ｂの拡散深さＸｊとする）と耐圧との関係について検証した。図７は、本発明の実施の形態にかかる半導体装置の耐圧について示す特性図である。図７において、横軸は、ポリシリコンブリッジ８の幅Ｌ／ガードリング４ｂの拡散深さＸｊである。縦軸は、ポリシリコンブリッジ８がないときの耐圧（ガードリングが完全に連続しているときの耐圧）を基準耐圧（１００％）として、測定耐圧ＢＶｄｓｓを百分率で表したものである。
図７に示す結果から、ポリシリコンブリッジ８の幅Ｌ／ガードリング４ｂの拡散深さＸｊが０．８より大きい場合に耐圧が低下することが確認された。従って、ポリシリコンブリッジ８の幅はガードリング４ｂの拡散深さの０．８倍未満であることが好ましい。例えば、ガードリング４ｂの拡散深さを３μｍとした場合、ポリシリコンブリッジ８の幅は２．４μｍ未満であることが好ましい。ただし、ポリシリコンブリッジ８の幅をガードリング４ｂの拡散深さの２倍の６μｍにした場合であっても、基準耐圧の９７％以上の耐圧が得られるため、ポリシリコンブリッジ８の幅Ｌ／ガードリング４ｂの拡散深さＸｊを０．８よりも大きくしたとしても直ちに耐圧不良になるわけではない。
図３（ｂ）のＣ−Ｃ線断面図に示すように、ガードリング４ｂの上方に絶縁膜５を介してポリシリコンブリッジ８が設けられている。ポリシリコンブリッジ８は、ガードリング４ｂの両端部側の上方にそれぞれ設けられたポリシリコンフィールドプレート７どうしを連結する。また、ポリシリコンブリッジ８は、コンタクト部１０内に露出されている。金属膜フィールドプレート９ｂは、コンタクト部１０内においてポリシリコンブリッジ８の表面と接触し、ポリシリコンフィールドプレート７に電気的に接続されている。金属膜フィールドプレート９ｂは、ガードリング４ｂの表面と接触し電気的に接続されているため、ガードリング４ｂおよびポリシリコンフィールドプレート７の両方と電気的に接続され、同電位にされている。
耐圧構造部３には、ポリシリコンブリッジ８が耐圧構造部３のコーナー部３−２および直線部３−１に複数形成されている。ポリシリコンブリッジ８を複数形成することにより、内周側および外周側のポリシリコンフィールドプレート７どうしが電気的に安定して接続される。このポリシリコンブリッジ８は１個よりも多く、複数個形成されればよく、例えば、コンタクト部１０に金属膜フィールドプレート９ｂを密着性よく形成することができる面積を確保可能な個数で形成されればよい。例えば、ポリシリコンブリッジ８が２個以上形成される場合、ポリシリコンブリッジ８の配置間隔は１０μｍ以上あることが好ましい。
ポリシリコンブリッジ８とガードリング４ｂ表面とを相互に導電接続する金属膜フィールドプレート９ｂは、耐圧構造部のコーナー部３−２のガードリング４ｂと、耐圧構造部の直線部３−１の少なくとも１本のガードリング４ｂとに形成されていれば、前述の効果を奏することができる。より強く効果を奏するには、少なくとも１本のガードリング４ｂの全周にわたり金属膜フィールドプレート９ｂが形成されると好ましい。
ガードリング４ｂの配置について、図４を参照して説明する。図４（ａ），４（ｂ）では、図面の左側が耐圧構造部３の内周側であり、図面右側が、耐圧構造部３の外周側である。図４（ａ）は図１（ａ）のＥ−Ｅ線断面図であり、耐圧構造部３のコーナー部３−２の断面図である。図４（ｂ）は図１（ａ）のＦ−Ｆ線断面図であり、耐圧構造部３の直線部３−１の断面図である。図４（ａ）に示す耐圧構造部３のコーナー部３−２における金属膜フィールドプレート９ｂの配置と、図４（ｂ）の耐圧構造部３の直線部３−１における金属膜フィールドプレート９ｂの配置とを比較する。
図４（ａ）に示すように、耐圧構造部３のコーナー部３−２において、金属膜フィールドプレート９ｂは、すべてのガードリング４ｂ上に形成され、それぞれガードリング４ｂに接触している。一方、図４（ｂ）に示すように、耐圧構造部３の直線部３−１において、金属膜フィールドプレート９ｂは、ガードリング４ｂに対して一本おき（交互）に形成され、金属膜フィールドプレート９ｂに接していないガードリング４ｂの幅（Ｆ−Ｆ線方向の幅）が、金属膜フィールドプレート９ｂに接しているガードリング４ｂの幅より狭くなっている。その結果、耐圧構造部３全体の幅も、耐圧構造部３のコーナー部３−２の幅よりも耐圧構造部３の直線部３−１の幅を狭くすることができる。
また、本発明の特徴は、耐圧構造部３のコーナー部３−２のガードリング４ｂ上だけでなく、耐圧構造部３の直線部３−１のガードリング４ｂ上にもポリシリコンブリッジ８を複数設けている点である。これにより、金属膜フィールドプレート９ｂを介して、耐圧構造部３の直線部３−１のガードリング４ｂとポリシリコンフィールドプレート７とが相互に同電位となるように接続される。この特徴により、同じガードリング４ｂ上において、耐圧構造部３のコーナー部３−２のコンタクト部１０と、耐圧構造部３の直線部３−１のガードリング４ｂまたはこのガードリング４ｂ上に配置されたポリシリコンフィールドプレート７の中間付近との間で電位差が生じることは殆どない。
仮に外部電荷が耐圧構造部３の表面に存在したとしても、上記のような電位差の発生が抑えられ、電界強度分布のバランスも良好に維持することができる。このため、局所的なアバランシェ降伏の発生を抑えることができる。従って、耐圧の低下が抑えられ、長期信頼性に優れるという効果を奏することができる。特に、素子の大電流化を図るためにチップサイズが大きくなり、それに応じて耐圧構造部３の直線部３−１の長さが長くなる場合や、定格電圧の高耐圧化（６００Ｖ〜１７００Ｖ、または３３００Ｖ、４５００Ｖ、６５００Ｖなど）により耐圧構造部３の面積が大きくなる場合に、この効果はより顕著にあらわれる。
次に、本発明の実施の形態にかかる半導体装置の製造方法について、従来の製造方法と比較しながら説明する。図５は、本発明の実施の形態にかかる半導体装置および従来の半導体装置の製造途中の状態を示す要部断面図である。図５（ａ）〜５（ｃ）は従来の半導体装置の製造方法について、ガードリング近傍の要部断面図で示す。図５（ｄ）〜５（ｆ）は本発明の実施の形態にかかる半導体装置について、従来の製造方法との違いが明確になるように、ガードリング４ｂ近傍の要部断面図で示したものである。従って、以降の半導体装置の製造方法についても主として耐圧構造部３を中心に説明する。また、素子活性部２には、ＭＯＳ半導体装置を形成する場合を例に説明する。
先ず、ｎ型の半導体基板１のおもて面に熱酸化によって酸化膜からなる絶縁膜５を形成する。次に、従来の半導体装置の製造方法では、パターニングおよびエッチングによって耐圧構造部３に厚い絶縁膜５を残すとともに、周知のフォトリソグラフィ工程によりｐ型のガードリング４ｂとなる領域上の絶縁膜５に開口部を形成し、イオン注入により絶縁膜５の開口部にガードリング４ｂを形成する（図５（ａ））。一方、本発明の実施の形態にかかる半導体装置の製造方法では、絶縁膜５とその開口部のみを形成し、この段階では、まだガードリング４ｂは形成しない（図５（ｄ））。
続いて、従来の半導体装置の製造方法では、素子活性部２のゲート酸化膜の形成とゲートポリシリコン層の成長を行う。次に、ゲートポリシリコン層のパターニングおよびドライエッチングにより、素子活性部２のゲート電極（図示せず）と、図５（ｂ）に示すように同時に耐圧構造部３のポリシリコンフィールドプレート７を形成する。一方、本発明の実施の形態にかかる半導体装置の製造方法では、図５（ｅ）に示すように、ポリシリコンフィールドプレート７のために堆積したポリシリコン層にガードリング４ｂ形成用の開口部を形成し、このポリシリコン層をマスクとしてボロンなどのｐ型不純物を半導体基板１にイオン注入することでガードリング４ｂを形成する。図示省略するが、ポリシリコンブリッジ８は、ポリシリコンフィールドプレート７と同材料で、ポリシリコンフィールドプレート７と同時に形成されてもよい。
次に、従来の半導体装置の製造方法では、図５（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により層間絶縁膜６を形成する。次に、層間絶縁膜６上にＡｌ−Ｓｉ合金などの金属膜をスパッタ法などで堆積被着させ、金属膜フィールドプレート９ｂを形成する。その後、素子活性部２の裏面構造（不図示）などを形成することにより、図６（ｃ）に示すように従来の半導体装置が完成する。一方、本発明の実施の形態にかかる半導体装置の製造方法では、図５（ｆ）に示すように、層間絶縁膜６をＣＶＤ法で形成した後に、この層間絶縁膜６に、金属膜フィールドプレート９ｂをガードリング４ｂ表面に接触させるためのコンタクト部１０を形成する。次に、コンタクト部１０内に埋め込むように、Ａｌ−Ｓｉ合金などの金属膜をスパッタ法などで被着させる。次に、コンタクト部１０内に金属膜が残るように金属膜をパターニングし、金属膜フィールドプレート９ｂを形成する。その後、素子活性部２の裏面構造（不図示）などを形成することにより、図２（ｂ）や図４の（ａ）に示す半導体装置が完成する。
以上、説明したように、金属膜フィールドプレートとポリシリコンフィールドプレートとからなる二重構造のフィールドプレートとすることにより、金属膜フィールドプレートのみでフィールドプレートを構成した場合に比べて金属膜フィールドプレートの厚さを薄くすることができる。これにより、金属膜フィールドプレートの加工精度を向上させることができる。このため、サイドエッチング幅のばらつきなどのエッチング量のばらつきを小さくすることができる。従って、初期耐圧のばらつきを低減することができる。
また、実施の形態によれば、ポリシリコンフィールドプレートをマスクとして自己整合的にガードリングを形成するためのイオン注入を行うことで、ガードリングを形成するためのアライメント工程を省略することができる。このため、ポリシリコンフィールドプレートのはみ出し距離のばらつきを、ポリシリコンフィールドプレートのパターン形成時のエッチングばらつきのみとすることができる。これにより、アライメントずれを低減し、ガードリングとフィールドプレートとの間の相対的な位置関係のずれを抑制することができる。従って、初期耐圧のばらつきを低減することができる。
また、実施の形態によれば、金属膜フィールドプレートおよびポリシリコンブリッジを介して、ポリシリコンフィールドプレートとガードリングとの電位が十分に固定され同電位となる。これにより、同じガードリング上において、耐圧構造部のコーナー部のコンタクト部と、耐圧構造部の直線部のガードリングまたは当該ガードリング上に配置されたポリシリコンフィールドプレートの中間付近との間の電位が固定され、電位差が殆ど生じない。従って、安定した電界緩和能力を得ることができ、初期耐圧のばらつきを小さくすることができる。
また、実施の形態によれば、ポリシリコンフィールドプレートとガードリングとの電位が十分に固定され同電位となることにより、耐圧構造部上に外部電荷が飛来した場合であっても、同じガードリング上における、耐圧構造部のコーナー部のコンタクト部と、耐圧構造部の直線部のガードリングまたは当該ガードリング上に配置されたポリシリコンフィールドプレートの中間付近との間に電位差が生じることを抑制することができる。これにより、局所的なアバランシェ降伏が発生することを防止し、耐圧が低下することを抑制することができる。従って、長期信頼性に優れた半導体装置を提供することができる。
以上説明した本発明は、上述した実施の形態に限らず、素子活性部を囲む耐圧構造部を備えた様々な半導体装置に適用可能である。具体的には、上述した実施の形態では、主として耐圧構造部について説明し、素子活性部については詳細な説明を省いたが、素子活性部に形成される素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ダイオードなどを適用することができる。この場合、これらの素子のよく知られた素子活性部を囲む耐圧構造部に、前述の実施の形態で説明した本発明にかかる半導体装置の耐圧構造部の構成を適用すればよい。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置などに使用される高耐圧なパワー半導体装置に有用である。
１ 半導体基板
２ 素子活性部
３ 耐圧構造部
３−１ 耐圧構造部の直線部
３−２ 耐圧構造部のコーナー部
４ｂ ガードリング
５ 絶縁膜
６ 層間絶縁膜
７ ポリシリコンフィールドプレート
８ ポリシリコンブリッジ
９ａ 金属電極
９ｂ 金属膜フィールドプレート
１０ コンタクト部
１１ 酸化膜
１２、１３ 一点鎖線

Claims (6)

  1. 矩形状の第１導電型半導体基板に設けられた、主電流の流れる素子活性部と、
    直線部と当該直線部を曲線状に連結するコーナー部とを有し、前記素子活性部を囲む耐圧構造部と、
    前記第１導電型半導体基板の表面層に、前記耐圧構造部の前記直線部から前記コーナー部に亘って設けられた第２導電型のガードリングと、
    前記ガードリングの表面に絶縁膜を介して設けられ、当該ガードリングの内周側と外周側とに分離して配置される環状のポリシリコンフィールドプレートと、
    内周側の前記ポリシリコンフィールドプレートと外周側の前記ポリシリコンフィールドプレートとの間の前記絶縁膜上に設けられ、前記ポリシリコンフィールドプレートどうしを相互に所定の間隔で連結する複数のポリシリコンブリッジと、
    前記絶縁膜、前記ポリシリコンフィールドプレート、前記ポリシリコンブリッジおよび前記ガードリングの表面に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられ、前記ポリシリコンブリッジおよび前記ガードリングを選択的に露出するコンタクトホールと、
    前記コンタクトホールを介して前記ポリシリコンブリッジおよび前記ガードリングに接し、前記ポリシリコンブリッジと前記ガードリング表面とを相互に導電接続する金属膜フィールドプレートと、
    を備え、
    前記金属膜フィールドプレートは、前記耐圧構造部の前記コーナー部の前記ガードリング上と、前記耐圧構造部の前記直線部の少なくとも一つの前記ガードリング上とに設けられていることを特徴とする半導体装置。
  2. 前記ガードリングは環状に配置され、
    前記金属膜フィールドプレートが、少なくとも一つの前記ガードリングの全周に亘って設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ポリシリコンブリッジの幅が前記ガードリングの拡散深さの２倍よりも狭いことを特徴とする請求項１に記載の半導体装置。
  4. 前記ポリシリコンブリッジの幅が前記ガードリングの拡散深さの０．８倍よりも狭いことを特徴とする請求項３に記載の半導体装置。
  5. 前記耐圧構造部の前記コーナー部および前記直線部に配置された部分上に前記金属膜フィールドプレートを有する前記ガードリングと、前記コーナー部に配置された部分上のみに前記金属膜フィールドプレートを有する前記ガードリングとが、前記素子活性部側から前記第１導電型半導体基板の外周部側へ向かう方向に交互に配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 矩形状の第１導電型半導体基板に設けられた、主電流の流れる素子活性部と、直線部と当該直線部を曲線状に連結するコーナー部とを有し、前記素子活性部を囲む耐圧構造部と、前記第１導電型半導体基板の表面層に、前記耐圧構造部の前記直線部から前記コーナー部に亘って設けられた第２導電型のガードリングと、前記ガードリングの表面に絶縁膜を介して設けられ、当該ガードリングの内周側と外周側とに分離して配置される環状のポリシリコンフィールドプレートと、内周側の前記ポリシリコンフィールドプレートと外周側の前記ポリシリコンフィールドプレートとの間の前記絶縁膜上に設けられ、前記ポリシリコンフィールドプレートどうしを相互に所定の間隔で連結する複数のポリシリコンブリッジと、前記絶縁膜、前記ポリシリコンフィールドプレート、前記ポリシリコンブリッジおよび前記ガードリングの表面に設けられた層間絶縁膜と、前記層間絶縁膜に設けられ、前記ポリシリコンブリッジおよび前記ガードリングを選択的に露出するコンタクトホールと、前記コンタクトホールを介して前記ポリシリコンブリッジおよび前記ガードリングに接し、前記ポリシリコンブリッジと前記ガードリング表面とを相互に導電接続する金属膜フィールドプレートと、を備え、前記金属膜フィールドプレートは、前記耐圧構造部の前記コーナー部の前記ガードリング上と、前記耐圧構造部の前記直線部の少なくとも一つの前記ガードリング上とに設けられている半導体装置の製造方法であって、
    前記第１導電型半導体基板の表面に、前記素子活性部を囲む環状の複数の前記ポリシリコンフィールドプレートを形成する工程と、
    前記ポリシリコンフィールドプレートをマスクとして、前記ポリシリコンフィールドプレートに挟まれた部分に露出する前記第１導電型半導体基板に第２導電型不純物をイオン注入することで前記ガードリングを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2012550262A 2011-08-05 2012-06-14 半導体装置および半導体装置の製造方法 Active JP5534034B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012550262A JP5534034B2 (ja) 2011-08-05 2012-06-14 半導体装置および半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011171521 2011-08-05
JP2011171521 2011-08-05
PCT/JP2012/065293 WO2013021727A1 (ja) 2011-08-05 2012-06-14 半導体装置および半導体装置の製造方法
JP2012550262A JP5534034B2 (ja) 2011-08-05 2012-06-14 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP5534034B2 true JP5534034B2 (ja) 2014-06-25
JPWO2013021727A1 JPWO2013021727A1 (ja) 2015-03-05

Family

ID=47668248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012550262A Active JP5534034B2 (ja) 2011-08-05 2012-06-14 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9129819B2 (ja)
EP (1) EP2698822B1 (ja)
JP (1) JP5534034B2 (ja)
CN (1) CN103534809B (ja)
WO (1) WO2013021727A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5949941B2 (ja) * 2012-11-29 2016-07-13 富士電機株式会社 半導体装置
DE112014002993T5 (de) * 2013-06-27 2016-03-03 Mitsubishi Electric Corp. Halbleitervorrichtung und Verfahren zum Herstellen derselben
CN104944354B (zh) * 2014-03-31 2017-11-14 中芯国际集成电路制造(上海)有限公司 芯片结构、其制作方法及包括其的mems器件
CN104319287A (zh) * 2014-10-31 2015-01-28 无锡同方微电子有限公司 一种沟槽栅型半导体器件结构及其制作方法
CN104332491B (zh) * 2014-11-05 2018-05-22 中国东方电气集团有限公司 采用金属延伸、多晶截止场板的终端单元结构及制造方法
CN104409479A (zh) * 2014-11-05 2015-03-11 中国东方电气集团有限公司 一种电力电子半导体芯片的终端单元结构及其制造方法
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
JP6649102B2 (ja) * 2016-02-05 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6504313B2 (ja) * 2016-03-14 2019-04-24 富士電機株式会社 半導体装置および製造方法
US10074685B1 (en) * 2017-05-17 2018-09-11 Prismatic Sensors Ab X-ray sensor, x-ray detector system and x-ray imaging system
DE102018116332B4 (de) * 2018-07-05 2022-02-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
JP7201288B2 (ja) * 2018-07-26 2023-01-10 ラピスセミコンダクタ株式会社 半導体装置
CN110518032B (zh) * 2019-09-02 2022-12-23 电子科技大学 多晶硅soi基板型光电耦合器、其集成电路及制备方法
CN111326588A (zh) * 2020-03-11 2020-06-23 四川美阔电子科技有限公司 平面型场效晶体管及其制作方法
JP7094611B2 (ja) * 2020-09-18 2022-07-04 サンケン電気株式会社 半導体装置
CN112768506B (zh) * 2021-01-08 2023-12-12 滁州华瑞微电子科技有限公司 一种沟槽终端结构及其制备方法
WO2023166827A1 (ja) * 2022-03-04 2023-09-07 ローム株式会社 半導体装置および半導体モジュール
CN117116974A (zh) * 2023-08-31 2023-11-24 海信家电集团股份有限公司 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115192A (ja) * 1993-01-14 1995-05-02 Siemens Ag 垂直形ｍｏｓトランジスタの製造方法
JP2003031791A (ja) * 2001-05-07 2003-01-31 Sanken Electric Co Ltd 半導体装置
JP2008193043A (ja) * 2007-01-11 2008-08-21 Fuji Electric Device Technology Co Ltd 電力用半導体素子
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
GB2131603B (en) * 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
JPH01225164A (ja) 1988-03-03 1989-09-08 Fuji Electric Co Ltd 絶縁ゲートｍｏｓｆｅｔの製造方法
EP0661753A1 (en) * 1994-01-04 1995-07-05 Motorola, Inc. Semiconductor structure with field limiting ring and method for making
US5723890A (en) * 1994-01-07 1998-03-03 Fuji Electric Co., Ltd. MOS type semiconductor device
US5474946A (en) 1995-02-17 1995-12-12 International Rectifier Corporation Reduced mask process for manufacture of MOS gated devices
JP3591301B2 (ja) 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
JP2004214512A (ja) 2003-01-07 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US7026204B2 (en) * 2004-03-24 2006-04-11 Freescale Semiconductor, Inc. Transistor with reduced gate-to-source capacitance and method therefor
JP2008543031A (ja) * 2005-05-24 2008-11-27 アーベーベー・シュバイツ・アーゲー カソードセル設計
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP2011508793A (ja) * 2007-06-26 2011-03-17 マサチューセッツ インスティテュート オブ テクノロジー 半導体ナノクリスタルの制御された修飾
JP2009117715A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP5358963B2 (ja) 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115192A (ja) * 1993-01-14 1995-05-02 Siemens Ag 垂直形ｍｏｓトランジスタの製造方法
JP2003031791A (ja) * 2001-05-07 2003-01-31 Sanken Electric Co Ltd 半導体装置
JP2008193043A (ja) * 2007-01-11 2008-08-21 Fuji Electric Device Technology Co Ltd 電力用半導体素子
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2013021727A1 (ja) 2013-02-14
US20140077329A1 (en) 2014-03-20
EP2698822A1 (en) 2014-02-19
US9129819B2 (en) 2015-09-08
EP2698822A4 (en) 2014-12-24
CN103534809B (zh) 2016-08-17
JPWO2013021727A1 (ja) 2015-03-05
CN103534809A (zh) 2014-01-22
EP2698822B1 (en) 2019-11-27

Similar Documents

Publication Publication Date Title
JP5534034B2 (ja) 半導体装置および半導体装置の製造方法
JP5205856B2 (ja) 電力用半導体素子
JP6801324B2 (ja) 半導体装置
US20070138551A1 (en) High voltage semiconductor device and method for fabricating the same
US9548294B2 (en) Semiconductor device with temperature-detecting diode
US9153677B2 (en) Insulated gate bipolar transistor with high emitter gate capacitance
JP6566835B2 (ja) 半導体装置およびその製造方法
JP5397289B2 (ja) 電界効果トランジスタ
US20200168714A1 (en) Semiconductor device and method for manufacturing the same
WO2010058524A1 (ja) 半導体装置および半導体装置の製造方法
US10340147B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
JP2017041547A (ja) 半導体装置およびその製造方法
JP5155600B2 (ja) 静電誘導サイリスタ
JP5943846B2 (ja) 炭化珪素半導体装置及びその製造方法
JP7443673B2 (ja) 炭化珪素半導体装置
JP2017108074A (ja) 半導体装置および半導体装置の製造方法
JP2012004466A (ja) 半導体装置
JP2014204067A (ja) 半導体装置およびその製造方法
JP2019012803A (ja) 半導体装置
JP4287419B2 (ja) 半導体装置
JP2024013345A (ja) 半導体装置およびその製造方法
JPH09331071A (ja) プレーナ型半導体素子
JP2021153155A (ja) 半導体装置及び半導体装置の製造方法
JP2015216240A (ja) Ｍｏｓｆｅｔ型半導体装置
JP2008147268A (ja) メサ型半導体素子とその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140401

R150 Certificate of patent or registration of utility model

Ref document number: 5534034

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140414

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250