CN111326588A - 平面型场效晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了平面型场效晶体管及其制造方法，平面型场效晶体管包括外延层EPI，所述外延层EPI分为终端区和主动区，其特征在于，终端区内设置有横向掺杂结构VLD、多晶硅场板Polv、金属场板Metal；横向掺杂结构VLD从外延层EPI的表面朝向外延层EPI的内部生长形成；多晶硅场板Polv Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成；金属场板Metal Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成。
Description
技术领域
本发明涉及晶体管制造技术，主要涉及平面型场效晶体管及其制作方法。
背景技术
由于Power MOSFET作为一个用在电源控制转换的核心组件，组件必须满足电路上的耐压与通过的电流，此系统电流对于组件而言在考虑功率消耗的前提下即组件在导通时的等效电阻值。由于Power MOSFET组件的面积分为主动区和终端区两块，对于耐压而言，主动区是一个单纯的PN崩溃电压，耐压的重点在于磊芯片的选择，困难的在于终端区的设计方式。终端区有非常多种的设计方式，各有其好处与专利，最常见的是独立利用保护环(guard ring或另称浮接场环,floating field ring)和独立利用场板(field plate)来延伸终端区的空乏区藉以降低该区表面电场迫使组件崩溃点发生在主动区的设计。基本上只要保护环设计得宜够好，理论上组件可以达到任何想要的崩溃电压值。
发明内容
本发明提供一种平面型场效晶体管及其制作方法。
平面型场效晶体管，包括外延层EPI，所述外延层EPI分为终端区和主动区，其特征在于，终端区内设置有横向掺杂结构VLD、多晶硅场板Polv、金属场板Metal；
横向掺杂结构VLD从外延层EPI的表面朝向外延层EPI的内部生长形成；
多晶硅场板Polv Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成；
金属场板Metal Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成。
本发明所述的平面型场效晶体管中，所述多晶硅场板Polv Field Plate具有多个多晶硅环Polv，相邻多晶硅环Polv之间存在间隙；所述金属场板Metal Field Plate具有多个金属环Metal，相邻金属环Metal之间存在间隙；金属环Metal由相邻多晶硅环Polv之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅环Polv。
本发明所述的平面型场效晶体管中，所述横向掺杂结构VLD包括多个保护环层GR，多个保护环层GR在外延层EPI中由内向外形成多圈布置，沿外延层EPI由内向外方向、保护环层GR的宽度逐渐变小，相邻保护环层GR之间具有间隙。
本发明所述的平面型场效晶体管中，所述保护环层GR的数量有8个。
本发明所述的平面型场效晶体管中，所述主动区内设置有P阱层、主动区多晶硅场板、源极Source metal；
本发明所述的平面型场效晶体管中，所述P阱从外延层EPI的表面朝向外延层EPI的内部生长形成；
本发明所述的平面型场效晶体管中，主动区多晶硅场板从外延层EPI的表面朝向外延层EPI的外部生长形成；
本发明所述的平面型场效晶体管中，源极Source metal从外延层EPI的表面朝向外延层EPI的外部生长形成。
本发明所述的平面型场效晶体管中，所述P阱层为环形P阱P-well，环形P阱P-well位于源极Source metal正下方，环形P阱P-well的外围为横向掺杂结构VLD。
本发明所述的平面型场效晶体管中，所述主动区多晶硅场板为多晶硅环Polv-I，多晶硅环Polv-I外围为多晶硅场板Polv Field Plate，所述源极Source metal由多晶硅环Polv-I与多晶硅场板Polv Field Plate之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅场板Polv Field Plate，源极Source metal完全覆盖多晶硅环Polv-I。
另一方面，平面型场效晶体管的制造方法，包括以下步骤：
步骤1：在基板上成长所需耐压厚度的外延层EPI；
步骤2：再氧化成长场氧化层，并蚀刻氧化成长场氧化层定义出主动区及终端区的位置；
步骤3：在主动区进行掺杂离子趋入及活化处理形成P阱层，在终端区进行掺杂离子趋入及活化处理形成保护环层GR；
步骤4：在主动区沉积多晶硅形成多晶硅环Polv-I，在终端区沉积多晶硅形成多晶硅环Polv；
步骤5：使用源极光罩定义并制作源极区域，沉积硼磷硅玻璃，使用接触区光罩并蚀刻硼磷硅玻璃，定义出源极Source metal；
步骤6：在终端区沉积金属形成金属环Metal；
步骤7：沉积氮化硅(Si3N4)做为钝化层保护，并以钝化层光罩定义钝化层范围。
优选的，在基板上成长所需耐压厚度的外延层EPI的具体过程为：
对晶体基板进行一次或多次离子植入处理，使得离子掺杂深度达到第一预定深度；
对离子植入处理后的晶体基板进行高温化扩散处理，使得离子掺杂深度达到第二预定深度并稳定，以此得到离子掺杂深度达到第二预定深度的晶体管外延层。
优选的，所述高温化扩散处理具体为方式1或方式2，
方式1：对离子植入处理后的晶体基板进行渐变升温处理至预定温度、并在预定温度处进行预定时间的保温处理、再由第一预定温度进行渐变降温处理。
方式2：对离子植入处理后的晶体基板放置与预定温度进行保温预定时间后取出自然冷却。
本发明是利用结终端扩展(JTE)、变化的横向掺杂结构(VLD)和多晶硅场板、金属场板混合搭配来延伸终端区的空乏区藉以降低该区表面电场、表面电荷敏感状态，从而延伸终端区的空乏区藉以降低该区表面电场迫使组件崩溃点发生在主动区的设计，并且增进器件的可靠性。本发明透过器件边端设计，改善击穿电压降低20V和器件可靠性。在芯片边端，并降低了击穿电压和产品良率。通过将锑(Sb)掺杂的衬底用于高压器件，可以增加芯片击穿电压20V以及晶圆测试良率增加8％，并保持最大导通电阻不增加。技术参数达到：击穿电压不小于700V、晶圆测试良率不小于88％、最大导通电阻不大于0.5Ω。本发明易于设计、制造和潜在的高理想击穿电压。本发明能有效降低终端长度和有效利用硅面积，可用以增加器件数量并可扩展到许多电压范围。本发明不需要钝化层来维持击穿电压可靠性，并且降低制造成本。本发明可将单区JTE结构变化，使用多区终端技术(Multiple ZoneJTEtermination)或变异横向掺杂(VLD)适当地设计每个掩模之间的距离可以有利于扩散重迭。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为环形P阱P-well和横向掺杂结构VLD的俯视图。
图2为图1中A向剖视图。
图3为外延层EPI的制造流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图1所示，在图1中，为了好表示结构关系，仅表达了环形P阱P-well和横向掺杂结构VLD，其中外延层EPI上表面的部分未示意出。
结合图2所示：
平面型场效晶体管，包括外延层EPI，所述外延层EPI分为终端区和主动区，其特征在于，终端区内设置有横向掺杂结构VLD、多晶硅场板Polv、金属场板Metal；
横向掺杂结构VLD从外延层EPI的表面朝向外延层EPI的内部生长形成；
多晶硅场板Polv Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成；
金属场板Metal Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成。
进一步的实施细节为：所述多晶硅场板Polv Field Plate具有多个多晶硅环Polv，相邻多晶硅环Polv之间存在间隙；
进一步的实施细节为：所述金属场板Metal Field Plate具有多个金属环Metal，相邻金属环Metal之间存在间隙；
进一步的实施细节为：金属环Metal由相邻多晶硅环Polv之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅环Polv。
进一步的实施细节为：所述横向掺杂结构VLD包括多个保护环层GR，多个保护环层GR在外延层EPI中由内向外形成多圈布置，沿外延层EPI由内向外方向、保护环层GR的宽度逐渐变小，相邻保护环层GR之间具有间隙。
进一步的实施细节为：所述保护环层GR的数量有8个。
进一步的实施细节为：所述主动区内设置有P阱层、主动区多晶硅场板、源极Sourcemetal；
进一步的实施细节为：所述P阱从外延层EPI的表面朝向外延层EPI的内部生长形成；
进一步的实施细节为：主动区多晶硅场板从外延层EPI的表面朝向外延层EPI的外部生长形成；
进一步的实施细节为：源极Source metal从外延层EPI的表面朝向外延层EPI的外部生长形成。
进一步的实施细节为：所述P阱层为环形P阱P-well，环形P阱P-well位于源极Sourcemetal正下方，环形P阱P-well的外围为横向掺杂结构VLD。
进一步的实施细节为：所述主动区多晶硅场板为多晶硅环Polv-I，多晶硅环Polv-I外围为多晶硅场板Polv Field Plate，所述源极Source metal由多晶硅环Polv-I与多晶硅场板Polv Field Plate之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅场板Polv Field Plate，源极Source metal完全覆盖多晶硅环Polv-I。
在上述实施例中，由于构造了多个保护环层GR，且多个保护环层GR的宽度逐渐变小，从而构造了一个变异横向掺杂VLD，在配合多晶硅场板和金属场板的混合场板的搭配，进而扩展芯片的短路安全工作区，可有效避免产生大电流冲击，使芯片具有一定的过电保护功能，工作寿命长。
本发明是利用结终端扩展(JTE)、变化的横向掺杂结构(VLD)和多晶硅场板、金属场板混合搭配来延伸终端区的空乏区藉以降低该区表面电场、表面电荷敏感状态，从而延伸终端区的空乏区藉以降低该区表面电场迫使组件崩溃点发生在主动区的设计，并且增进器件的可靠性。本发明透过器件边端设计，改善击穿电压降低20V和器件可靠性。在芯片边端，并降低了击穿电压和产品良率。通过将锑(Sb)掺杂的衬底用于高压器件，可以增加芯片击穿电压20V以及晶圆测试良率增加8％，并保持最大导通电阻不增加。技术参数达到：击穿电压不小于700V、晶圆测试良率不小于88％、最大导通电阻不大于0.5Ω。本发明易于设计、制造和潜在的高理想击穿电压。本发明能有效降低终端长度和有效利用硅面积，可用以增加器件数量并可扩展到许多电压范围。本发明不需要钝化层来维持击穿电压可靠性，并且降低制造成本。本发明可将单区JTE结构变化，使用多区终端技术(Multiple ZoneJTEtermination)或变异横向掺杂(VLD)适当地设计每个掩模之间的距离可以有利于扩散重迭。
实施例2
如图1、图2、图3所示，
平面型场效晶体管的制造方法，包括以下步骤：
步骤1：在基板上成长所需耐压厚度的外延层EPI；(如图3所示)
步骤2：再氧化成长场氧化层，并蚀刻氧化成长场氧化层定义出主动区及终端区的位置；
步骤3：在主动区进行掺杂离子趋入及活化处理形成P阱层，在终端区进行掺杂离子趋入及活化处理形成保护环层GR；(如图1、2所示)
步骤4：在主动区沉积多晶硅形成多晶硅环Polv-I，在终端区沉积多晶硅形成多晶硅环Polv；(如图1、2所示)
步骤5：使用源极光罩定义并制作源极区域，沉积硼磷硅玻璃，使用接触区光罩并蚀刻硼磷硅玻璃，定义出源极Source metal；(如图1、2所示)
步骤6：在终端区沉积金属形成金属环Metal；(如图1、2所示)
步骤7：沉积氮化硅(Si3N4)做为钝化层保护，并以钝化层光罩定义钝化层范围。(如图1、2所示)
如图3所示，在基板上成长所需耐压厚度的外延层EPI的具体过程为：
对晶体基板进行一次或多次离子植入处理，使得离子掺杂深度达到第一预定深度；
对离子植入处理后的晶体基板进行高温化扩散处理，使得离子掺杂深度达到第二预定深度并稳定，以此得到离子掺杂深度达到第二预定深度的晶体管外延层。
所述高温化扩散处理具体为方式1或方式2，
方式1：对离子植入处理后的晶体基板进行渐变升温处理至预定温度、并在预定温度处进行预定时间的保温处理、再由第一预定温度进行渐变降温处理。
方式2：对离子植入处理后的晶体基板放置与预定温度进行保温预定时间后取出自然冷却。
本实施例为了实现较深的掺杂层，其采用多级构造掺杂深度的设计理念，即先采用离子植入处理获得第一预定深度的离子掺杂层，再配合高温处理在第一预定深度的离子掺杂层的基础上使得第一预定深度的离子掺杂层继续扩散，使掺杂物继续向基板深处扩散，从而获得更高深度的第二预定深度的离子掺杂层。从而提高外延层质量，该技术构思的成本较低，操作简单。基于上述构思，所能提供一种晶体管外延层制作方法，所述晶体管外延层制作方法包括至少以下过程：对晶体基板进行一次或多次离子植入处理，使得离子掺杂深度达到第一预定深度；再对离子植入处理后的晶体基板进行高温化扩散处理，使得离子掺杂深度达到第二预定深度并稳定，以此得到离子掺杂深度达到第二预定深度的晶体管外延层。该实施例利用离子植入机使用高能量植入技术，将高能量离子剂量植入硅基板内。配合使用高温扩散的方式，将植入的离子推向硅基板深处，最后形成外延基板，取代目前外延制作方法。藉此方式可以生产高质量、低成本的外延基板。
参考图3所示，先选择一预定厚度的晶体基板，晶体基板选择硅基板，将预定量的掺杂物装载于高能量离子植入机(High Energy Lon lmplant)中，启动高能量离子植入机对硅基板(si substrate)进行离子植入作业，在其硅基板的上表面向内方向形成以第一预定深度的掺杂层，再然后将其整体放置于高温处理进程中，进行热扩散，迫使掺杂的离子进一步的向硅基板的深度方向扩散到第二预定深度，其所形成的扩散区即为EPl laye。
本实施例可以提供一种更加具体的高温处理进程，即所述高温化扩散处理具体为：对离子植入处理后的晶体基板进行渐变升温处理至预定温度、并在预定温度处进行预定时间的保温处理、再由第一预定温度进行渐变降温处理。本实施例采用渐变升温处理，可以使得离子扩散由高浓度缓慢扩展逐渐过渡到低浓度快速扩散，从而致使扩散均匀，获得均匀的外延层。本实施例可以提供另外一种更加具体的高温处理进程，即所述高温化扩散处理具体为：对离子植入处理后的晶体基板放置与预定温度进行保温预定时间后取出自然冷却。
另外，在上述实施例2和实施例3中，优选的，所述预定温度为T，1000摄氏度≤T＜1414摄氏度。其中还可以设定最佳参数为：预定温度为T，1100摄氏度≤T≤1200摄氏度。所述1414摄氏度为硅融化温度。
另外，在上述实施例中，优选的，所述离子植入处理采用高能量离子植布机进行离子植入处理。
所述离子植入处理采用百万级电子伏特的离子植布机进行离子植入处理。
所述离子为磷离子、砷离子、锑离子中的至少1种。
在离子植入处理之前，还包括调节离子植入剂量，所述离子植入剂量大小依据所需电阻率的大小进行调节。
第一预定深度与离子植入处理次数呈正比。
本发明采用多次、多种形式的物理渗透的方式，可以以低成本、高质量的构造出大深度的掺杂层。其先采用高能量离子植入技术，可以解决离子由外界进入基板内部的突变问题，再配合低成本的高温扩散渗透，使其离子自由扩散渗透形成更加深的掺杂层。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.平面型场效晶体管，包括外延层EPI，所述外延层EPI分为终端区和主动区，其特征在于，终端区内设置有横向掺杂结构VLD、多晶硅场板Polv、金属场板Metal；
横向掺杂结构VLD从外延层EPI的表面朝向外延层EPI的内部生长形成；
多晶硅场板Polv Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成；
金属场板Metal Field Plate从外延层EPI的表面朝向外延层EPI的外部生长形成。
2.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述多晶硅场板Polv Field Plate具有多个多晶硅环Polv，相邻多晶硅环Polv之间存在间隙；
所述金属场板Metal Field Plate具有多个金属环Metal，相邻金属环Metal之间存在间隙；
金属环Metal由相邻多晶硅环Polv之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅环Polv。
3.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述横向掺杂结构VLD包括多个保护环层GR，多个保护环层GR在外延层EPI中由内向外形成多圈布置，沿外延层EPI由内向外方向、保护环层GR的宽度逐渐变小，相邻保护环层GR之间具有间隙。
4.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述保护环层GR的数量有8个。
5.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述主动区内设置有P阱层、主动区多晶硅场板、源极Source metal；
所述P阱从外延层EPI的表面朝向外延层EPI的内部生长形成；
主动区多晶硅场板从外延层EPI的表面朝向外延层EPI的外部生长形成；
源极Source metal从外延层EPI的表面朝向外延层EPI的外部生长形成。
6.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述P阱层为环形P阱P-well，环形P阱P-well位于源极Source metal正下方，环形P阱P-well的外围为横向掺杂结构VLD。
7.根据权利要求1所述的平面型场效晶体管，其特征在于，
所述主动区多晶硅场板为多晶硅环Polv-I，多晶硅环Polv-I外围为多晶硅场板PolvField Plate，所述源极Source metal由多晶硅环Polv-I与多晶硅场板Polv Field Plate之间的间隙处从外延层EPI的表面向外生长、并部分覆盖与之相邻的多晶硅场板PolvField Plate，源极Source metal完全覆盖多晶硅环Polv-I。
8.平面型场效晶体管的制造方法，其特征在于，包括以下步骤：
步骤1：在基板上成长所需耐压厚度的外延层EPI；
步骤2：再氧化成长场氧化层，并蚀刻氧化成长场氧化层定义出主动区及终端区的位置；
步骤3：在主动区进行掺杂离子趋入及活化处理形成P阱层，在终端区进行掺杂离子趋入及活化处理形成保护环层GR；
步骤4：在主动区沉积多晶硅形成多晶硅环Polv-I，在终端区沉积多晶硅形成多晶硅环Polv；
步骤5：使用源极光罩定义并制作源极区域，沉积硼磷硅玻璃，使用接触区光罩并蚀刻硼磷硅玻璃，定义出源极Source metal；
步骤6：在终端区沉积金属形成金属环Metal；
步骤7：沉积氮化硅(Si3N4)做为钝化层保护，并以钝化层光罩定义钝化层范围。
9.根据权利要求1所述的平面型场效晶体管的制造方法，其特征在于，
在基板上成长所需耐压厚度的外延层EPI的具体过程为：
对晶体基板进行一次或多次离子植入处理，使得离子掺杂深度达到第一预定深度；
对离子植入处理后的晶体基板进行高温化扩散处理，使得离子掺杂深度达到第二预定深度并稳定，以此得到离子掺杂深度达到第二预定深度的晶体管外延层。
10.根据权利要求9所述的平面型场效晶体管的制造方法，其特征在于，
所述高温化扩散处理具体为方式1或方式2，
方式1：对离子植入处理后的晶体基板进行渐变升温处理至预定温度、并在预定温度处进行预定时间的保温处理、再由第一预定温度进行渐变降温处理。
方式2：对离子植入处理后的晶体基板放置与预定温度进行保温预定时间后取出自然冷却。
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Cited By (1)
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|---|---|---|---|---|
| CN112382653A (zh) * | 2020-07-13 | 2021-02-19 | 电子科技大学 | 横向变掺杂终端结构及设计方法和制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117715A (ja) * | 2007-11-08 | 2009-05-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20130214394A1 (en) * | 2012-02-22 | 2013-08-22 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| US20140077329A1 (en) * | 2011-08-05 | 2014-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN104393028A (zh) * | 2014-11-05 | 2015-03-04 | 中国东方电气集团有限公司 | 采用多晶截止场板的半导体器件终端单元结构及制造方法 |
-
2020
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117715A (ja) * | 2007-11-08 | 2009-05-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20140077329A1 (en) * | 2011-08-05 | 2014-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US20130214394A1 (en) * | 2012-02-22 | 2013-08-22 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN104393028A (zh) * | 2014-11-05 | 2015-03-04 | 中国东方电气集团有限公司 | 采用多晶截止场板的半导体器件终端单元结构及制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112382653A (zh) * | 2020-07-13 | 2021-02-19 | 电子科技大学 | 横向变掺杂终端结构及设计方法和制备方法 |
| CN112382653B (zh) * | 2020-07-13 | 2024-02-23 | 电子科技大学 | 横向变掺杂终端结构及设计方法和制备方法 |
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