KR101595587B1 - 실리콘 카바이드 디바이스를 위한 이중 가드 링 에지 종단 및 이를 포함하는 실리콘 카바이드 디바이스를 제조하는 방법 - Google Patents

실리콘 카바이드 디바이스를 위한 이중 가드 링 에지 종단 및 이를 포함하는 실리콘 카바이드 디바이스를 제조하는 방법 Download PDF

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Abstract

반도체 접합을 적어도 부분적으로 둘러싸는 반도체 층 내에 복수의 이격된 동심의 플로팅 가드 링들을 포함하는 반도체 디바이스를 위한 에지 종단 구조물이 제공된다. 이격된 동심의 플로팅 가드 링들은 고도핑된 부분 및 가볍게 도핑된 부분을 갖는다. 디바이스들을 제조하는 관련 방법들이 또한 본 명세서에 제공된다.

Description

실리콘 카바이드 디바이스를 위한 이중 가드 링 에지 종단 및 이를 포함하는 실리콘 카바이드 디바이스를 제조하는 방법{DOUBLE GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME}
본 출원은 마이크로일렉트로닉스 디바이스들 및 보다 구체적으로 실리콘 카바이드 디바이스들을 위한 엣지 종단에 관한 것이다.
예를 들면, 약 600V와 약 2.5kV 사이의 전압들을 취급할 수 있는 고전압 실리콘 카바이드(SiC) 쇼트키(Schottky) 다이오드들은 유사한 전압 등급으로 제조되는 실리콘 PIN 다이오드들과 경쟁하는 것으로 예상된다. 그러한 다이오드들은 그들의 동작 영역에 따라, 약 100 암페어(amps) 이상의 전류만큼 취급할 수 있다. 고전압 쇼트키 다이오드들은 특히 전력 조절, 분배 및 제어의 분야에서 다수의 중요한 애플리케이션들을 갖는다.
그러한 애플리케이션들에서 SiC 쇼트키 다이오드의 중요한 특징은 그것의 스위칭 속도에 있다. 실리콘 기반 PIN 디바이스들은 비교적 불충분한 스위칭 속도들을 통상적으로 보여준다. 실리콘 PIN 다이오드는 그것의 정격 전압에 따라 약 20㎑의 최대 스위칭 속도를 갖는다. 대조적으로, 실리콘 카바이드 기반 디바이스들은 이론적으로 더욱 높은 스위칭 속도, 예를 들면 실리콘보다 약 100배 이상으로 빠르게 하는 것이 가능하다. 또한, 실리콘 카바이드 디바이스들은 실리콘 디바이스들보다 더 높은 전류밀도를 취급하는 것이 가능할 수 있다.
종래의 SiC 쇼트키 다이오드 구조는, 드리프트 영역으로 기능하는 n- 에피택셜층이 위에 형성되어 있는 n형 SiC 기판을 갖는다. 디바이스는 통상적으로 n-층 바로 위에 형성된 쇼트키 컨택트를 포함한다. 쇼트키 컨택트를 둘러싸는 것은 이온 주입(implantation)에 의해 전형적으로 형성된 p형 JTE(junction termination extension) 영역이다. 임플란트들은 알루미늄, 붕소, 또는 임의의 그외의 적절한 p형 도펀트일 수 있다. JTE 영역의 목적은 엣지들에서 전계가 밀집되는 것을 감소시키거나 또는 방지하는 것이고, 공핍 영역(depletion region)이 디바이스의 표면과 상호작용하는 것을 감소시키거나 또는 방지하는 것이다. 표면 효과들은 공핍 영역들이 불균일하게 퍼지는 것을 야기시킬 수 있으며, 이것은 디바이스의 항복 전압(breakdown voltage)에 불리하게 작용할 수 있다. 그외의 종단 기술들은 표면 효과들에 의해 더욱 강하게 영향을 받을 수도 있는 플로팅 필드 링들 및 가드 링(guard ring)들을 포함할 수 있다. 채널 스톱 영역은 또한 공핍 영역이 디바이스의 엣지로 확산되는 것을 방지하기 위하여 질소 또는 인 등의 n형 도펀트들의 이온주입에 의해 형성될 수 있다.
SiC 쇼트키 다이오드들의 추가적인 종래의 종단은 Singh 등에 의한 "낮은 누설 및 높은 수율을 갖는 4H-SiC 쇼트키 다이오드들에서의 평면형 종단(Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields)" ( ISPSD '97, pp. 157-160)에 기술되어 있다. SiC 쇼트키 배리어 다이오드들을 위한 p형 에피택시 가드 링 종단은 Ueno 등에 의한 "고전압 SiC 쇼트키 배리어 다이오드들을 위한 가드 링 종단(The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes)"(IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, pp. 331-332)에 기술되어 있다. 또한, 그외의 종단 기술들이 발명의 명칭이 "전압 흡수 엣지를 갖는 PN 접합을 포함하는 SiC 반도체 디바이스(SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge)"인 공개된 PCT 출원 제 WO 97/08754호에 기술되어 있다.
위에서 간략히 설명된 바와 같이, 접합 종단 확장(JTE), 다중 플로팅 가드 링(multiple floating guard rings)(MFGR) 및 필드 플레이트(FP)는 고전압 실리콘 카바이드 디바이스들에서 일반적으로 이용되는 종단 방식들이다. JTE는 매우 효과적인 엣지 종단법이지만, JTE는 또한 활성 도핑 농도 및 접합 깊이의 프로덕트에 대한 타이트한 제어를 필요로 할 수 있다. 또한, 추가된 포토리소그래피 및 이온주입 단계들의 결과로서 추가의 제조 비용들이 발생될 수 있다.
FP는 또한 디바이스의 에지 종단을 위한 종래의 기술이며 비용 효율이 높을 수 있다. 종래의 FP 디바이스들에서, 금속 필드 플레이트 아래의 산화물층에 의해 높은 필드들이 지원된다. 이 기술은, 반도체 내의 최고 필드가 비교적 낮은 실리콘 디바이스들에서 잘 수행된다. 그러나, SiC 디바이스들에서, 블로킹 상태의 전계는 산화물-반도체 계면에서 팩터 2.5가 곱해져 매우 높을(~2 MV/㎝) 수 있다. 이것은 산화물 필드가 매우 높게 되게 하며, 장기간의 신뢰성 문제점들을 야기시킬 수 있다. 따라서, FP는 SiC 디바이스들에서 이용하기에 비적절하다.
JTE 외에 다중 플로팅 가드 링이 임플란트 주입량 변동에 대한 JTE의 민감도를 감소시키기 위한 기술로서 제안되어 왔다. Kinoshita 등의 "Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices," (Tech. Digest of ISPSD '02, pp. 253-256)을 참조한다. Kinoshita 등은 그 기술들이 임플란트 주입량 변동에 대한 민감도를 감소시켰다고 보고했다. 그러나, JTE의 내부 엣지와 JTE의 외부 양쪽 모두에 가드 링들이 부가되었기 때문에, 종단에 활용되는 영역은 JTE 단독으로 했을 때의 영역보다 거의 3배 증가되었다.
MFGR은 또한 그것이 JTE보다 더 적은 제조 단계들을 이용할 수 있기 때문에 엣지 종단의 비용 효율적인 방법일 수 있다. 그러나, MFGR은 산화물-반도체 계면에서 표면 전하들에 매우 민감할 수 있다. 이상적인 다중 플로팅 가드 링(MFGR) 종단의 이상적인 전계 프로파일은 도 1a 내지 도 1d에 도시되어 있다. 도 1a는 간단함을 위해 p형 SiC 가드 링들 사이의 간격이 일정한 것으로 도시되어 있는 종래의 MFGR 디바이스를 도시한다. 블로킹 상태에서, 공핍 영역은 메인 접합에서 시작하여 횡측으로 및 수직으로 확장한다. 일단 공핍 영역이 제1 가드 링을 펀치 스루(punch through)하면, 첫번째 가드 링의 전위는 메인 접합의 전위로 고정시키게 된다. 이 점에서, 가드 링의 펀치 스루 측은 n-영역으로 소량의 홀들을 주입한다. 이 분실된 전하는 가드 링의 외부 엣지로부터 n-전하의 공핍에 의해 대체된다. 이 펀치 스루 및 전하 주입은 공핍 영역이 최종 가드 링에 도달할 때까지 계속된다. 가드 링들 사이에서 공핍된 n-전하의 양들이 동일(MFGR의 간격에서는 일정)하기 때문에, 각각의 가드 링이 보는 피크 x-필드는 도 1b에 도시된 바와 같이 모든 가드 링들에 대해 동일하다. 그러나, 도 1c에 도시된 바와 같이, n-전하 공핍의 양이 모든 가드 링들에 대해 상이하기 때문에, 피크 y-필드는 모든 가드 링들에 대해 상이하다. 최고의 y-필드 값은 메인 접합에 존재하고 연속하는 가드 링들은 y-필드의 레벨들을 감소하였다. x 및 y 필드들의 벡터 합은 도 1d에 도시되어 있으며, 메인 접합의 바닥 코너(도 1a에서 원 부분)에서 가장 높은 전계를 보여준다. 따라서, 동일하게 이격된 MFGR 종단이 이용되면, 메인 접합의 동그라미친 바닥부 엣지에서 항복(breakdown)이 발생할 것으로 예상된다. 각각의 플로팅 가드 링이 동일한 전계를 지원하는 것이 소망되는 경우, 가드 링들 사이의 간격은 변경될 수 있다. 메인 접합과 최내부측 가드 링 사이의 간격은 최소일 수 있으며, 최외측 가드 링에서의 간격은 최대일 수 있다.
MFGR 종단 방식에 의한 한가지 잠재적으로 중요한 문제점은 이것이 산화물-반도체 계면에서 전하에 매우 민감하다는 것이다. MOS 트랜지스터들의 금속-산화물-반도체(MOS) 게이트 영역들에서의 순수 전하는 매우 낮을 수 있다. 그러나, 필드 산화물들은 종종 열적으로 성장된 게이트 산화물들과 비교할 때 종종 일반적으로 낮은 품질을 가지며, 플라즈마 처리 단계들은 보다 높은 산화물 전하들을 발생시킬 수 있다. 대량의 포지티브 전하가 산화물-반도체 계면에 존재하는 경우, 가볍게 도핑된 n-층의 표면은 n+ 영역들로 변하고, 이것은 등전위 라인들을 압축한다. 이것은 산화물-반도체 계면에서 매우 높은 필드를 발생시키고, 따라서, 디바이스들에 대한 블로킹 전압을 감소시킬 수 있는 플로팅 가드 링들의 효율성을 감소시킨다. 또한, 대부분이 포지티브인 이 전하는 산화물-반도체 계면을 향하여 또는 산화물-반도체 계면으로부터 이동할 수 있어, 시간 의존적인 항복 전압 또는 항복 워크아웃(breakdown walk-out)을 일으킬 수 있다. 항복 워크아웃은 항복 전압이 제1 값에서 시작하여 시간과 바이어스에 따라 증가하는 현상을 지칭한다. 이 문제점은 필드 산화물들이 일반적으로 성막되기 때문에 실리콘 카바이드 디바이스들에서 더욱 클 수 있다. 성막 산화물은 통상적으로 열적으로 성장된 층들의 특성들보다도 열등한 특성들을 가지며, 실리콘 카바이드 디바이스에서 산화물-반도체 계면은 실리콘 디바이스의 전하 밀도와 비교하여 더욱 큰 전하 밀도를 갖는다.
각각의 가드 링 상에 오프셋 필드 플레이트들(Offset Field Plates)을 놓는 것이 Yilmaz에 의해, "Optimization and Surface Charge Sensitivity of High Voltage Blocking Structures with Shallow Junctions"(IEEE Transactions on Electron Devices, Vol. 38, No. 3, July 1991, pp. 1666-1675)에서 제안되었다. 그러한 구조는 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, n형 반도체층(10)은 메인 접합(12) 및 그 안에 형성된 일련의 플로팅 가드 링들(14)을 갖는다. 반도체 층(10) 상에 산화물층(16)이 제공되고 산화물 층(16)에 개구부들이 제공된다. 개구부들에 오프셋 필드 플레이트들(18)이 제공되어 플로팅 가드 링(14)에 접촉하고 산화물 층(16)으로 확장한다.
Yilmaz는 각각의 가드 링이 지원하는 전압은 균일하게 분포될 수 있으며, 기생 전하들에 대한 민감도는 계면 근처의 등전위 라인들을 확산시킴으로써 감소될 수 있다고 설명하였다. 실리콘 디바이스들 내의 드리프트 층의 도핑 밀도들이 일반적으로 낮기 때문에 이 기술은 비교적 용이하게 실리콘 디바이스들에서 구현될 수 있으며, 가드 링들은 그들 사이에 비교적 큰 간격을 가질 수 있다. 그러나, 실리콘 카바이드 디바이스들에서, 드리프트 층의 도핑 밀도들은 동일한 블로킹 성능을 갖는 실리콘 디바이스의 도핑 밀도보다 100배 이상까지 일 수 있으며, 각각의 가드 링이 지원하는 전계는 실리콘 디바이스의 전계보다 10배 이상까지 더 클 수 있다. 따라서, 가드 링들은 실리콘 디바이스와 비교하여 서로에게 더욱 가깝게 배치될 필요가 있을 수 있으며, 요구될 수 있는 필드 산화물 두께는 실리콘 디바이스들에서 이용되는 두께들보다 더욱 두꺼울 수 있다. 오프셋 필드 플레이트-플로팅 가드 링 구조는 각각의 필드 플레이트가 각각의 가드 링과 개별적으로 접촉하고 가드 링의 에지가 다음 가드 링의 에지와 중첩하지 않아야 하기 때문에, 그러한 요구조건들은 실리콘 카바이드 디바이스들에 대해, 포토리소그래피 등의 종래의 제조 기술들로는 달성하기 어려울 수 있다. 이러한 요구조건들을 만족하기 위해, 각각의 가드 링은 확대될 필요가 있을 수 있으며, 가드 링의 정렬 허용범위는 0.25㎛보다 작아야만 한다. 이러한 정렬 요구조건들은 SiC에 대한 종래의 컨택트 정렬기들로는 달성하기가 거의 불가능할 정도로 어려울 수 있다. 필요로 될 수 있는 산화물의 두께때문에, 스텝 커버리지 또한 오프셋 필드 플레이트-플로팅 가드 링 구조에서는 또다른 문제점이다. 또한, 필드 플레이트 설계시에, 만족스러운 결과들을 달성하는데 있어서 산화물의 품질은, 그것이 필드 또는 전압들을 지원하는 산화물이기 때문에, 중요할 수 있다. 실리콘 카바이드 디바이스들내의 산화물들은 일반적으로 실리콘 디바이스들에서 이용가능한 것보다 더 낮은 품질을 갖는다. 따라서, 오프셋 필드 플레이트-플로팅 가드 링 구조는 실리콘 카바이드 디바이스들에 대해 실용적이 아닐 수 있다.
실리콘 카바이드 디바이스들에서 이용하기에 적절한 가드 링 엣지 종단 구조들은 그 개시가 전체로서 참고로 본 명세서에 포함되어 있는, 2006년 4월 11일자로 Ryu 등에게 허여되었으며 발명의 명칭이 실리콘 카바이드 디바이스들을 위한 다중 플로팅 가드 링 엣지 종단인 공통으로 양도된 미국특허 제7,026,650호에 설명되어 있다. 그 속에 논의되어 있는 바와 같이, 얇은 p형 층과 같은 표면 전하 보상 층이 다중 플로팅 가드 링들에 추가하여 제공된다. 표면 전하 보상 층은 실리콘 카바이드 디바이스들의 산화물-반도체 계면들에서 전하들의 효과들을 적어도 부분적으로 중성화하기 위하여 이용될 수 있다.
본 발명의 일부 실시예들은 적어도 부분적으로 반도체 접합을 둘러싸는 반도체 층 내에 복수의 이격된 동심의 플로팅 가드 링들을 포함하는, 반도체 디바이스를 위한 엣지 종단 구조들을 제공한다. 이격된 동심의 플로팅 가드 링들은 고도핑된 부분 및 적게 도핑된 부분을 갖는다. 특정한 실시예들에 있어서, 반도체 디바이스는 실리콘 카바이드 반도체 디바이스일 수 있으며, 반도체 층은 실리콘 카바이드 층일 수 있으며, 반도체 접합은 실리콘 카바이드 기반의 반도체 접합일 수 있다.
본 발명의 추가의 실시예들에 있어서, 플로팅 가드 링들의 고도핑된(highly doped) 부분은 실리콘 카바이드 층내로 제1 거리를 확장하고, 플로팅 가드 링들의 가볍게 도핑된(lightly doped) 부분은 실리콘 카바이드층 내로 제2 거리를 확장한다.
본 발명의 또 다른 추가의 실시예들에 있어서, 제1 및 제2 거리들은 동일할 수 있다.
본 발명의 일부 실시예들에 있어서, 제1 거리는 제2 거리보다 작을 수 있다. 제1 거리는 약 0.5㎛ 일 수 있으며, 제2 거리는 약 0.8㎛ 일 수 있다. 플로팅 가드 링들의 가볍게 도핑된 부분은 플로팅 가드 링들의 고도핑된 부분에 인접한 부분에서 제1 도핑 농도를, 그리고 플로팅 가드 링들의 고도핑된 부분 아래쪽에서 제1 도핑 농도보다 큰 제2 도핑 농도를 가질 수 있다. 제1 도핑 농도는 약 1.0×1017 일 수 있으며, 제2 도핑 농도는 약 1.4×1017 일 수 있다. 제2 도핑 농도는 SiO2/SiC 계면을 향하여 퇴행되는 프로파일을 가질 수 있다.
본 발명의 추가의 실시예들에 있어서, 플로팅 가드 링들의 고도핑된 부분은 약 5.0×1018 ㎝-3 내지 약 1.0×1020 ㎝-3의 도펀트 농도를 가질 수 있으며, 플로팅 가드 링들의 가볍게 도핑된 부분은 약 5.0×1016 ㎝-3 내지 약 5.0×1017 ㎝-3의 도펀트 농도를 가질 수 있다.
본 발명의 또 다른 실시예들에 있어서, 도펀트 농도들은 디바이스의 메인 접합으로부터 디바이스의 주변으로 감소될 수 있다. 특정 실시예에서들, 플로팅 가드 링들의 가볍게 도핑된 부분의 도핑 농도는 가드 링들의 가볍게 도핑된 부분에서 경사를 제공하는 조건으로, 디바이스의 메인 접합으로부터 디바이스의 주변으로 감소될 수 있다.
본 발명의 일부 실시예들에 있어서, 고도핑된 부분 및 가볍게 도핑된 부분들은 실리콘 카바이드 층내로 약 0.3㎛ 내지 약 0.8㎛의 거리를 확장한다.
본 발명의 추가의 실시예들에 있어서, 플로팅 가드 링들은 균일하게 이격되거나, 불균일하게 이격되거나 및/또는 균일한 이격과 불균일한 이격의 조합일 수 있다.
본 발명의 또 다른 실시예들에 있어서, 복수의 플로팅 가드 링들은 약 2 내지 약 100개의 가드 링들을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 실리콘 카바이드 층은 n형 실리콘 카바이드 층일 수 있으며, 복수의 이격된 가드 링들은 p형 실리콘 카바이드일 수 있다.
본 발명의 추가의 실시예들에 있어서, 실리콘 카바이드 층은 p형 실리콘 카바이드 층일 수 있으며, 복수의 이격된 가드 링들은 n형 실리콘 카바이드일 수 있다.
도 1은 종래의 MFGR 구조 및 그 구조의 이상적인 필드 프로파일의 도면이다.
도 2는 오프셋 필드 플레이트들을 갖는 종래의 MFGR 구조의 도면이다.
도 3은 본 발명의 일부 실시예들에 따른 엣지 종단 구조의 단면도이다.
도 4a 내지 4d는 본 발명의 일부 실시예들에 따른 엣지 종단 구조들의 제조 시의 처리 단계들을 도시하는 단면도들이다.
도 5는 본 발명의 일부 실시예들에 따른 이온 주입을 위한 이중 가드 링 마스크의 평면도이다.
도 6은 본 발명의 일부 실시예들에 따른 로버스트 가드 링 종단("robust GR termination") 및 이중 가드 링 종단("double GR termination")을 갖는 다이오드들의 블럭 히스토그램이다.
도 7은 본 발명의 일부 실시예들에 따른 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 다이오드들을 위한 대표적인 역 Ⅳ 곡선들을 도시하는 그래프이다.
도 8은 본 발명의 일부 실시예들에 따른 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 다이오드들을 위한 SiC JBS 다이오드 블로킹 특성들의 시뮬레이션들을 도시하는 그래프이다.
도 9 및 10은 본 발명의 일부 실시예들에 따라, 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 JBS의 680V에서의 전위 분포를 도시하는 그래프들이다.
도 11 및 12는 본 발명의 일부 실시예들에 따라, 종단 접합들의 밑으로, 그리고 SiO2/SiC 계면에서 전계 분포들의 비교들을 도시하는 그래프들이다.
도 13은 본 발명의 일부 실시예들에 따른 엣지 종단 구조를 도시하는 단면도이다.
도 14는 도 13에 도시된 본 발명의 일부 실시예들에 따른 전계 특성들을 도시하는 그래프이다.
도 15는 도 13에 도시된 본 발명의 일부 실시예들에 따른 전계 특성들을 도시하는 그래프이다.
본 발명은 첨부하는 도면들을 참조하여 이하에서 더욱 완전히 기술되어질 것이며, 이 도면들에는 본 발명의 예시적인 실시예들이 도시되어 있다. 그러나, 본 발명은 매우 다양한 형태들로 구현될 수 있으며, 본 명세서에 기술되는 예시적인 실시예들로 한정되는 것으로서 해석되지는 말아야 한다. 오히려, 개시된 실시예들은 본 개시가 완전하고 전부 갖추어지게 되고, 발명의 범위를 당업자들에게 충분하게 전달하게 되도록 제공된다. 도면에서, 층들 및 영역들의 크기 및 상대적 크기들은 명료함을 위해 과장될 수 있다. 더욱이, 본 명세서에 기술되고 예시된 각각의 실시예는 그것의 상보성의 도전성 타입의 실시예도 마찬가지로 포함한다. 유사한 참조번호들은 모든 부분에서 유사한 구성요소들을 지칭한다.
엘리먼트 또는 층이 다른 엘리먼트 "위에 있는", "연결된", "결합된" 또는 "그에 반응하는" (및/또는 그들의 변형들인) 것으로서 지칭되는 경우에는, 그것이 다른 엘리먼트 바로 위에 있거나, 직접 연결되거나, 결합되거나 또는 반응하는 것일 수 있으며, 또는 중간 엘리먼트들이 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트 "바로 위에 있는", "직접 연결된", "직접 결합된" 또는 "그에 직접 반응하는" (및/또는 그들의 변형들인) 것으로서 지칭되는 경우에는, 중간 엘리먼트들이 존재하지 않는 것이다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 하나 이상의 연관되어 나열된 항목들의 임의의 조합들 및 모든 조합들을 포함하며, "/"으로서 단축될 수 있다
비록, 제1, 제2, 제3 등의 용어들이 본 명세서에서 다양한 엘리먼트들, 컴포넌트들, 영역들, 층들 및/또는 섹션들을 기술하는데 이용될 수 있다고 하여도, 이들 엘리먼트들, 컴포넌트들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 한정되지 않아야 한다는 것이 이해될 것이다. 이 용어들은 하나의 엘리먼트, 컴포넌트, 영역, 층 또는 섹션을 다른 영역, 층 또는 섹션과 구별하기 위해 이용될 뿐이다. 따라서, 이하에서 기술되는 제1 엘리먼트, 컴포넌트, 영역, 층 또는 섹션은 본 발명의 가르침으로부터 벗어나지 않는 제2 엘리먼트, 컴포넌트, 영역, 층 또는 섹션이라고 칭해질 수 있다.
본 명세서에서 사용되는 용어는 특정한 실시예들을 기술하기 위한 목적만을 위한 것이며, 발명을 제한하고자 의도하는 것은 아니다. 본 명세서에서 사용되는 바와 같이, 단일의 형태들 "a", "an" 및 "the"는, 문맥이 명백하게 다른 경우를 지시하지 않는다면, 복수의 형태들도 마찬가지로 포함하는 것으로 의도된다. 용어들 "포함하다" 및/또는 "포함하는"은 (및/또는 그들의 변형들은) 본 명세서에서 사용되는 경우, 명시되는 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 상술하는 것이지만, 하나 이상의 그외의 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 추가를 배제하는 것은 아니다. 대조적으로, 용어 "구성되는"은 (및/또는 그의 변형들은) 본 명세서에서 사용되는 경우, 명시되는 수의 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들을 상술하며, 추가의 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들을 배제한다.
또한, "아래쪽의(lower)" 또는 "하부의(bottom)" 및 "위쪽(upper)" 또는 "상부의(top)" 등의 비교 용어들은 본 명세서에서 도면들에 도시된 바와 같이 한 엘리먼트의 다른 엘리먼트에 대한 관계를 기술하기 위해 이용될 수 있다. 비교 용어들은 도면들에 묘사된 배치외에도 디바이스의 상이한 배치들을 포함하는 것을 의도한다는 것을 이해해야 할 것이다. 예를 들면, 도면들 중 한 도면에서 디바이스가 방향을 바꾸면, 다른 엘리먼트들의 "아래쪽" 측 상에 있는 것으로서 설명된 엘리먼트들은 다른 엘리먼트들의 "위쪽" 측들 상에 배치되게 된다. 따라서, 예시적인 용어 "아래쪽"은 도면의 특정한 배치에 따라, "아래쪽" 및 "위쪽"의 배치 모두를 내포할 수 있다. 마찬가지로, 도면들 중 한 도면에서 디바이스가 방향을 바꾸면, 다른 엘리먼트들의 "아래(below)" 또는 "밑(beneath)"에 있는 것으로서 설명된 엘리먼트들은 다른 엘리먼트들의 "위"에 배치되게 된다. 따라서, 예시적인 용어들 "아래" 또는 "밑"은 상부와 하부의 배치 모두를 내포할 수 있다.
본 발명의 예시적인 실시예들은 본 명세서에서 발명의 이상적인 실시예들(및 중간 구조들)의 개략도인 횡단면의 도면들을 참조하여 기술된다. 그러한 것으로서, 예를 들면, 제조 기술들 및/또는 허용범위의 결과로서 도면의 형상들로부터의 변형들이 예상될 수 있다. 따라서, 본 발명의 개시된 예시적인 실시예들은 본 명세서에서 명시적으로 그렇게 정의되지 않는 한, 본 명세서에서 예시되는 영역들의 특정한 형상에 제한되는 것으로서 해석되지 않아야 하며, 예를 들면, 제조로부터 기인하는 형상들에서의 편차를 포함한다. 예를 들면, 사각형으로서 도시된 임플란트 영역은 통상적으로는 라운드된(rounded) 또는 굽은(curved) 피쳐들 및/또는 임플란트 농도가 임플란트 영역으로부터 임플란트되지 않은 영역으로의 이원적 변화라기 보다는 오히려 그 엣지들에서 경사를 갖는 것일 것이다. 마찬가지로, 이온주입에 의해 형성된 매립 영역은 매립 영역과, 이온주입이 발생하는 표면과의 사이의 영역에서의 얼마간의 이온주입을 야기시킬 수 있다. 따라서, 도면들에 도시된 영역들은 사실상 개략적이며, 그들의 형상들은 디바이스의 영역의 실제적인 형상을 도시하는 것으로 의도되지 않으며, 본 명세서에서 명시적으로 그렇게 정의되지 않는 한 발명의 범위를 제한하는 것으로 의도되지는 않는다.
다르게 정의되지 않는다면, 본 명세서에서 이용된 (기술적 및 과학적 용어들을 포함하는) 모든 용어들은 본 발명이 속하는 기술 분야에서의 당업자들이 일반적으로 이해할 수 있는 것과 동일한 의미를 가진다. 또한, 일반적으로 이용되는 사전들에서 정의된 것 같은 용어들은 관련 기술 및 본 출원의 맥락에서의 그들의 의미와 일치하는 의미를 갖는 것으로서 해석되어야 하며, 본 명세서에서 명시적으로 그렇게 정의되지 않는 한, 이상적이거나 또는 과도하게 형식적인 의미로 해석되지 않아야 할 것이다.
이하에서 더욱 상세하세 설명될 바와 같이, 본 발명의 실시예들은 P-N, 쇼트키, PiN 또는 다른 그러한 반도체 디바이스들과 같은 반도체 디바이스들의 개선된 엣지 종단을 제공할 수 있다. 본 발명의 특정한 실시예들은 실리콘 카바이드(SiC) 디바이스들을 위한 엣지 종단을 제공한다. 예를 들면, 본 발명의 실시예들은 SiC 쇼트키 다이오드들, 접합 장벽 쇼트키(JBS) 다이오드들, PiN 다이오드들, 쓰라이스터들(thyristors), 트랜지스터들 또는 본 발명의 범위로부터 벗어나지 않는 그러한 그외의 SiC 디바이스들을 위한 엣지 종단으로서 활용될 수 있다.
특히, 본 발명의 일부 실시예들은 도 3 내지 15에 대해 이하에서 더욱 상세하게 설명될 바와 같이, 이중 가드 링 종단("double GR termination")을 이용하는 고전압 실리콘 카바이드 디바이스들을 위한 개선된 엣지 종단을 제공한다. 위에서 참조로서 본 명세서에 포함되어 있는, Rye 등에게 공통으로 허여된 미국특허 제7,026,650호(이하에서는, '650 특허로 지칭함)은 SiC 전력 디바이스들과 함께 이용되는 로버스트 가드 링 종단("robust GR termination")을 설명한다. 그 속에 설명된 바와 같이, 얇은 p형 층과 같은 표면 전하 보상 층은 다중 플로팅 가드 링들에 추가하여 제공된다. '650 특허에서 설명되는 가드 링 종단 구조는 접합 종단 확장(JTE)을 포함하는 종래의 가드 링 종단보다 높은 블로킹 성능들을 보여주었다. 그러나, 최대 항복 전압은 여전히 이론적으로 예측된 값보다 낮을 수 있다.
따라서, 본 발명의 일부 실시예들은 고도핑된 그리고 가볍게 도핑된 주입들 각각을 위한 이중 가드 링(double guard ring: DGR) 구조물들을 제공한다. 특히, 가드 링의 고도핑된 부분은 알루미늄(Al) 주입들에 의해 달성될 수 있는 반면, 가드 링의 가볍게 도핑된 부분은 보론(B) 주입에 의해 달성될 수 있다. 본 발명의 일부 실시예들에 따라 고도핑된 그리고 가볍게 도핑된 주입들 양쪽을 제공함으로써, 본 발명의 일부 실시예들에 따른 디바이스들 내에서 전기장이 더 감소될 수 있도록, 메인 접합으로부터 종단으로의 도핑 경사(doping gradient)가 제공된다. 다시 말해, 가드 링의 평균 도핑 농도는 디바이스의 메인 접합에서 크고 디바이스의 주변부를 향해 가면서 감소한다. 본 발명의 일부 실시예들에 따른 도핑 경사는 SiC 내의 보론에서 특히 유용한데, 이것은 고온의 활성화 처리 중에 확산될 수 있다. 본 발명의 일부 실시예들에 관한 상세한 사항들은 도 3 내지 도 15와 관련하여 본 명세서에서 더 상세하게 논의될 것이다.
이제 도 3을 참조하여, 본 발명의 일부 실시예들을 도시하는 실리콘 카바이드 반도체 디바이스(20)의 단면이 설명될 것이다. 도 3에 도시된 바와 같이,가볍게 도핑된 n형 실리콘 카바이드층과 같은 실리콘 카바이드층(30)은, 본 발명의 일부 실시예들에 따라, 그 안에 형성된 메인 접합(32), 예를 들어, p형 실리콘 카바이드 및 p형 실리콘 카바이드 플로팅 가드 링과 같은 복수의 이중 가드 링 DGR1, DGR2, DGR3 및 DGR4를 갖는다. 4개의 이중 가드 링 DGR1, DGR2, DGR3 및 DGR4가 도 3에 예시되었지만, 본 발명의 실시예들은 이러한 구성으로 한정되지 않는다. 임의의 수의 이중 가드 링이 본 발명의 범주로부터 벗어나지 않고 포함될 수 있다.
도 3에 더 예시된 바와 같이, 산화물층과 같은 절연층(26)이 실리콘 카바이드층(30) 상에 제공된다. 절연층(26)은 퇴적되거나 성장된 산화물일 수 있거나 또는 본 기술분야의 통상의 기술자에게 공지된 기법들을 이용하여 제조될 수 있다. 본 발명의 특정 실시예들에서, 절연층(26)은 SiO2와 같은 산화물, Si3N4와 같은 질화물, 산화물-질화물-산화물 구조 및/또는 옥시나이트라이드 또는 유기 필름, 예컨대 폴리이미드층일 수 있다.
도 3에 더 예시된 바와 같이, 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4 각각은 제1 및 제2 부분들(34, 36)을 각각 포함한다. 본 발명의 일부 실시예들에서, 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 제1 및 제2 부분들(34 및 36)은 p형 실리콘 카바이드일 수 있다. 제1 및 제2 가드 링들 DGR1 및 DGR2는 그들 사이에 0과 동일한 거리 D1을 갖는 것으로 도시되지만, 본 발명의 실시예들은 이러한 구성으로 한정되지 않는다. 제1 및 제2 가드 링들 DGR1 및 DGR2 사이의 거리는 본 출원서의 범주를 벗어나지 않고 0보다 클 수 있다. 각각 제2 DGR2 및 제3 가드 DGR3 링들 사이의 거리와 제3 DGR3 및 제4 DGR4 가드 링들 사이의 거리들인 D2 및 D3가 더 예시되어 있다. 거리 D1, D2, 및 D3은 본 발명의 범주로부터 벗어나지 않고 모두 다른 거리일 수 있다.
p형 실리콘 카바이드 이중 가드 링들이 n형 실리콘 카바이드층에 제공된 도 3에 예시된 구조에 대하여, 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 고도핑된 부분(p+)(34)의 도즈 전하(dose charge)(농도 × 깊이 = 도즈)는 약 5.0×1018 내지 약 1.0×1020cm-3일 수 있다. 가볍게 도핑된 부분(p-)(36)은 약 5.0×1016 내지 5.0×1017cm-3일 수 있다. 본 명세서에 사용된 바와 같이, "n+" 또는 "p+"는 동일한 또는 다른 층 또는 기판의 인접한 또는 다른 영역들에 존재하는 것보다 더 높은 캐리어 농도에 의해 정의되는 영역들을 지칭한다. 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 고도핑된 부분들(34) 및 가볍게 도핑된 부분들(36)은 약 0.3 내지 약 0.8 ㎛의 거리 D4만큼 실리콘 카바이드층(30) 내로 연장할 수 있다. 도 1에서는 고도핑된 부분(34) 및 가볍게 도핑된 부분(36)이 기판 내로 동일한 거리 D4만큼 연장하는 것으로 도시되지만, 본 발명의 실시예들은 이러한 구성으로 한정되지 않는다. 대안적인 실시예들이 도 13을 참조하여 이하에서 더 논의될 것이다.
이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 고도핑된 부분들(34) 및/또는 가볍게 도핑된 부분들(36)은 디바이스(20)의 메인 접합(32)에 가까울수록 더 높은 도핑 농도를 갖고 디바이스(20)의 주변부에서 더 낮은 도핑 농도를 갖는다. 본 발명의 일부 실시예들에서, 알루미늄 이온들이 주입되어 고도핑된 부분들(34)을 달성하고, 보론 이온들이 주입되어 가볍게 도핑된 부분들(36)을 달성한다. 고도핑된 가드 링에 인접한 제2 가드 링에 가볍게 도핑된 부분들(36)을 제공함으로써 메인 접합(32)으로부터 종단 에지에까지 도핑 경사가 제공되도록 할 수 있고, 특히, 고온 활성화 처리 중에 확산될 수 있는 SiC 내의 보론에 대하여 그러한다. 따라서, 전기장은 본 발명의 일부 실시예들에 따라 더욱 감소될 수 있다.
산화물-반도체 계면은 약 1.0×1012 내지 약 2.0×1012cm-3의 양전하를 가질 것으로 기대된다. 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 낮은 도즈 부분들(36)의 표면은 통상적으로 공핍 영역의 포지티브 표면 전하들, 및 네거티브 전하들에 의해 공핍될 것이고, 이중 가드 링들 DGR1, DGR2, DGR3 및 DGR4의 낮은 도즈 부분들(36)은 산화물 계면 전하들로부터 발생하는 전기장 선들을 감소시킬 것이고, 아마도 양의 계면 전하들의 부정적인 효과들을 상쇄할 것이다.
위에서 논의된 바와 같이, 본 발명의 일부 실시예들에서, 이중 가드 링들(34/36)은 균일하게 이격되거나, 비균일하게 이격되거나, 또는 균일한 이격 및 비균일한 이격의 조합일 수 있다. 다시 말해, D1, D2, D3 등의 길이는 변동할 수 있고 일정하지 않을 수 있다. 추가로, 본 발명의 소정 실시예들에서, 약 1개 내지 약 100개의 가드 링들(34/36)이 제공될 수 있다. 가드 링들(34/36)은 디바이스의 메인 접합으로부터 약 10㎛ 내지 약 1000㎛의 거리만큼 연장될 수 있다.
본 발명의 소정 실시예들에 따른 디바이스들을 제조함에 있어서, 가볍게 도핑된 부분들(36)은 고도핑된 부분들(34)의 형성 전에 또는 후에 형성될 수 있다. 고도핑된 부분(34) 및 가볍게 도핑된 부분(36)의 양쪽은, 예를 들어, 이온 주입, 또는 본 기술분야의 통상의 기술자에게 알려진 다른 기법들에 의해 제공될 수 있다. 대안적으로, 가볍게 도핑된 부분(34) 또는 고도핑된 부분(36)은 에피택셜하게 성장된 SiC층이거나 또는 층(30) 위에 형성된 SiC의 퇴적층일 수 있고, 영역들의 경우에는, 원하는 표면 전하 보상 영역들 및/또는 층들을 제공하기 위하여 패터닝될 수 있다. 이러한 경우에, 가드 링들은 SiC층의 형성 전에 또는 SiC층의 형성 후에 형성될 수 있다.
본 발명의 실시예들은 P-N 메인 접합에 관하여 예시되었지만, 본 발명의 본 발명에 비추어 본 기술분야의 통상의 기술자가 이해할 바와 같이, 본 발명의 실시예들에 따른 에지 종단 기법들은 다른 디바이스들 및/또는 쇼트키 접합과 같은 접합 타입들과 함께 이용될 수 있다.
도 3과 관련하여 위에서 논의된 바와 같이, 본 발명의 일부 실시예들은 전기장을 더 감소시키기 위해 높은 주입 도즈 및 낮은 주입 도즈에 대한 이중 가드 링들을 포함하는 신규한 에지 종단 구조를 제공한다. 특히, 위에서 논의된 바와 같이, 본 발명의 일부 실시예들은 가드 링의 가볍게 도핑된 부분(34)의 경사를 제공하고, 이것은 전력 디바이스들의 차단 능력을 더욱 향상시킨다. 또한, 본 발명의 일부 실시예들에 따라, 가볍게 도핑된 부분(34)은 오정렬, 개구 정의(opening definition) 등과 같은 처리에 있어서의 넓은 범위의 허용오차를 가질 수 있다. 본 발명의 일부 실시예들에 따른 이중 가드 링 종단 구조들은 기존의 프로세스들을 이용하여 처리될 수 있고, 따라서 처리 단계들 및 이러한 디바이스들을 처리하는 난이도를 증가시키지 않을 수 있다. 본 발명의 일부 실시예들에 따른 디바이스들에 의한 더 높은 차단 능력으로 인해, 더 얇은 드리프트층에 의한 온-저항(on-resistance)을 감소시키는 것과 같은, 전력 디바이스들의 다른 파라미터들을 향상시킬 수 있다. 더 얇은 드리프트층은 전력 디바이스 다이 크기를 더 감소시켜 더 높은 다이 수율을 달성할 수 있다.
이제, 본 발명의 일부 실시예들에 따른 이중 가드 링 에지 종단 구조들을 제조하는 방법들이 도 4a 내지 도 4d와 관련하여 논의될 것이다. 도 4a에서 보듯이, 실리콘 카바이드층(30)은 그 안에 접합(32)을 형성하였고 이중 가드 링 구조의 고도핑된 부분들(34)과 이격되어 있다. 이러한 영역들은 예를 들어 실리콘 카바이드 기판 및/또는 에피택셜층 내로의 이온 주입에 의해 형성될 수 있다. 예를 들어, 약 5.0×1018 내지 약 1.0×1020cm-3의 도핑 농도를 갖는 알루미늄 이온들이 실리콘 카바이드층(30) 내로 주입되어 도 4a에 예시된 고도핑된 부분들(34)을 제공할 수 있다.
이제 도 4b를 참조하면, 마스크층(100)이 실리콘 카바이드층(30) 상에 형성되어 패터닝될 수 있고, 접합(32) 및 가드 링의 고도핑된 부분들(34)에 대응할 수 있다. 마스크층(100)은 종래의 마스크 재료들로 이루어질 수 있고, 예를 들어, 본 기술분야의 통상의 기술자에게 공지된 종래의 포토리소그래피 또는 기타의 그러한 기법들을 이용하여 패터닝될 수 있다. 마스크층(100)은 접합(32) 및 가드 링들의 고도핑된 부분들(34)에 인접한 창(window)들을 연다.
도 4c에 예시된 바와 같이, 가드 링들의 가볍게 도핑된 부분들(36)은 마스크층(100)을 이온 주입 마스크로서 이용하여 이온 주입을 통해 형성될 수 있다. 예를 들어, 약 5.0×1016 내지 약 5.0×1017cm-3의 도핑 농도를 갖는 보론 이온들이 실리콘 카바이드층(30) 내로 주입되어 도 4c에 예시된 가볍게 도핑된 부분들(34)을 제공할 수 있다. 마스크층(100)은 그후 제거될 수 있고, 도 4d에 도시된 바와 같이 결과적인 구조물 상에 절연층(26)이 형성될 수 있다. 절연층(26)은 예를 들어 열적 산화에 의해 및/또는 결과적인 구조물 상에 산화물을 퇴적하는 것에 의해 형성될 수 있다.
본 발명의 실시예들은 제조 시의 특정 동작들, 특정 마스크 패턴 등을 참조하여 설명되었지만, 본 발명에 비추어 본 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 그외의 동작들, 동작들의 시퀀스들, 마스크 패턴 등이 본 발명의 교시로부터 여전히 이익을 얻으면서 이용될 수 있다. 예를 들어. 상이한 시퀀스의 가드 링들의 주입 시퀀스 및 표면 전하 보상 영역들이 제공될 수 있다. 또한, 디바이스의 제조 시의 특정 동작들은 제조되는 디바이스에 의존할 수 있다. 따라서, 예를 들어, 트랜지스터의 제조는 다이오드의 제조에 비해 상이한 제조 단계들을 가질 수 있다. 따라서, 본 발명의 실시예들은 제조 시의 특정 동작들로 한정되는 것으로서 고려되어서는 안 되고 본 명세서에 설명된 바와 같은 에지 종단 구조들을 제공하는 제조 동작들을 포함할 수 있다.
이제 도 5를 참조하여, 본 발명의 일부 실시예들에 따른 이중 가드 링 종단 구조들을 형성하기 위한 마스크가 논의될 것이다. 도 5에 예시된 바와 같이, 마스크(500)는 패터닝되어, 이중 가드 링들의 가볍게 도핑된 부분(34), 예를 들어, 보론, 및 이중 가드 링들의 고도핑된 부분(36), 예를 들어, 알루미늄을 형성한다. 고도핑된 부분들(36)을 주입하기 위해 사용되는 마스크(500)의 부분들이 도 5에서 설명된다. 또한, 가볍게 도핑된 부분들(34)을 주입하기 위해 사용되는 마스크(500)의 부분들이 도 5에 설명된다. 따라서, 본 발명의 일부 실시예들에 따른 이중 가드 링 종단은, 일회의 주입을 이용하여, 가볍게 도핑된 가드 링(B)의 도즈가 디바이스의 메인 접합으로부터 주변부로 갈수록 점차 감소하도록 허용할 수 있다.
이제 도 6을 참조하여, 본 발명의 일부 실시예들에 따른 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 다이오드들에 대한 차단 히스토그램이 논의될 것이다. 히스토그램에 의해 예시된 바와 같이, 본 발명의 일부 실시예들에 따른 이중 가드 링 종단 구조를 이용하여 약 130V 이상의 차단 전압이 달성되었다.
도 7은 본 발명의 일부 실시예들에 따른 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 다이오들에 대한 전형적인 역 IV 곡선(representative reverse IV curve)들을 예시하는 그래프이다. 도 8은 본 발명의 일부 실시예들에 따른 로버스트 링 종단 및 이중 가드 링 종단을 갖는 다이오드들에 대한 SiC JBS 다이오드 차단 특성들의 시뮬레이션들을 예시하는 그래프이다. 디바이스들은 동일한 웨이퍼를 이용하여 제조되었다.
도 9 및 도 10은 본 발명의 일부 실시예들에 따른 680V에서의 로버스트 가드 링 종단 및 이중 가드 링 종단을 갖는 JBS의 전위 분포를 각각 예시하는 그래프들이다. 도 11 및 도 12는 본 발명의 일부 실시예들에 따른 종단 접합들 아래, 그리고 SiO2/SiC 계면에서의 전기장 분포 비교들을 각각 예시하는 그래프들이다. 더 낮은 전기장은 더 낮은 누설 전류를 야기한다는 것이 이해될 것이다.
이제 도 13을 참조하여, 본 발명의 일부 실시예에 따른 에지 종단 구조물(20')을 예시하는 단면이 설명될 것이다. 유사한 참조 번호는 전체에 걸쳐 유사한 요소들을 지칭하고, 따라서 도 3과 관련하여 상기에서 논의된 유사한 번호를 갖는 요소들에 관한 상세는 간략함을 위하여 여기에서 반복되지 않을 것이다. 도 13에서 예시된 바와 같이, 이중 가드 링 구조의 가볍게 도핑된 부분은 제1 및 제2 부분들(46 및 47)을 갖는다. 도 13에서 예시된 바와 같이, 가볍게 도핑된 부분의 제1 부분(46)은 p-층일 수 있고, 약 1.0×1017cm-3의 도핑 농도를 가질 수 있다. 가볍게 도핑된 부분의 제1 부분은 반도체층(30) 내로 약 0.5㎛의 거리만큼 연장될 수 있다. 또한, 가볍게 도핑된 부분의 제2 부분(47)은 p-층일 수 있고 약 1.4×1017cm-3의 도핑 농도를 가질 수 있다. 가볍게 도핑된 부분의 제2 부분(47)은 반도체층(30) 내로 약 0.8㎛의 거리만큼 연장될 수 있고 고도핑된 부분(36)의 아래로 연장될 수 있다. 도 13에 예시된 본 발명의 실시예들은 이하에서 논의되는 도 14 및 도 15에서 예시되는 바와 같이 전기장 특성에서 향상을 나타낸다.
도 14는 도 13에 예시된 본 발명의 일부 실시예들에 따른 전기장 특성을 예시하는 그래프이다. 도 15는 도 13에 예시된 본 발명의 일부 실시예들에 따른 전기장 특성을 예시하는 그래프이다. 특히, 도 15는 제2 도핑 농도의 역행 프로파일(retrograde profile)을 갖는 로버스트 GR 종단 및 이중 가드 링 종단을 예시하는 그래프이다.
본 발명의 실시예들은 주로 실리콘 카바이드 반도체 디바이스들과 관련하여 상기에서 논의되었지만, 본 발명의 실시예들은 실리콘 카바이드 디바이스들에 한정되지 않는다. 예를 들어, 본 발명의 일부 실시예들에 따른 디바이스들은, 본 발명의 범주로부터 벗어나지 않으면서, 실리콘(Si), 갈륨 질화물(GaN) 또는 갈륨 비소(GaAs)일 수 있다.
도면들 및 명세서에서, 본 발명의 통상의 바람직한 실시예들이 개시되었고, 비록 특정 용어들이 사용되더라도, 일반적이고 설명적인 의미로서만 사용된 것이고, 제한의 목적으로 사용된 것은 아니며, 본 발명의 범주는 이하의 특허청구범위에서 설명된다.

Claims (33)

  1. 반도체 디바이스를 위한 에지 종단 구조물(edge termination structure)로서,
    상기 디바이스의 센터에서 메인 반도체 접합부를 적어도 부분적으로 둘러싸는 반도체층 내에 복수의 이격된 동심의 플로팅 가드 링(concentric floating guard ring)들을 포함하고 - 상기 복수의 이격된 동심의 플로팅 가드 링들 각각은 고도핑된 부분 및 가볍게 도핑된 부분을 가짐 -,
    상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 고도핑된 부분 및 상기 가볍게 도핑된 부분은 연관된 도펀트 농도를 가지고,
    상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분의 도펀트 농도는 상기 메인 반도체 접합부에 인접한 상기 가드 링들의 가볍게 도핑된 부분이 상기 반도체 디바이스의 주변부에 인접한 상기 가드 링들의 가볍게 도핑된 부분보다 더 높은 도펀트 농도를 가져서 상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분에 경사(gradient)를 제공하도록 상기 반도체 디바이스의 메인 반도체 접합부로부터 상기 반도체 디바이스의 주변부로 가면서 감소하며,
    상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분은 상기 플로팅 가드 링들의 상기 고도핑된 부분에 인접한 부분에서 제1 도핑 농도를 갖고, 상기 플로팅 가드 링들의 상기 고도핑된 부분 아래에서 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는 에지 종단 구조물.
  2. 제1항에 있어서,
    상기 반도체 디바이스는 실리콘 카바이드 반도체 디바이스를 포함하고, 상기 반도체층은 실리콘 카바이드층을 포함하고, 상기 반도체 접합부는 실리콘 카바이드 기반 반도체 접합부를 포함하는 에지 종단 구조물.
  3. 제2항에 있어서,
    상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 고도핑된 부분은 상기 실리콘 카바이드층 내로 제1 거리만큼 연장되고, 상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분은 상기 실리콘 카바이드층 내로 제2 거리만큼 연장되는 에지 종단 구조물.
  4. 제3항에 있어서,
    상기 제1 거리 및 제2 거리는 동일한 에지 종단 구조물.
  5. 제3항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 작은 에지 종단 구조물.
  6. 제5항에 있어서,
    상기 제1 거리는 0.5㎛이고 상기 제2 거리는 0.8㎛인 에지 종단 구조물.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 도핑 농도는 1.0×1017cm-3이고 상기 제2 도핑 농도는 1.4×1017cm-3인 에지 종단 구조물.
  9. 제2항에 있어서,
    상기 복수의 이격된 동심의 플로팅 가드 링들의 상기 고도핑된 부분들 각각은 5.0×1018cm-3 내지 1.0×1020cm-3의 도펀트 농도를 갖고, 상기 복수의 이격된 동심의 플로팅 가드 링들의 상기 가볍게 도핑된 부분들 각각은 5.0×1016cm-3 내지 5.0×1017cm-3의 도펀트 농도를 갖는 에지 종단 구조물.
  10. 삭제
  11. 삭제
  12. 제2항에 있어서,
    상기 복수의 이격된 동심의 플로팅 가드 링들의 상기 고도핑된 부분 및 상기 가볍게 도핑된 부분은 상기 실리콘 카바이드층 내로 0.3㎛ 내지 0.8㎛의 거리만큼 연장하는 에지 종단 구조물.
  13. 제1항에 있어서,
    상기 플로팅 가드 링들은 균일하게 이격되는 것, 비균일하게 이격되는 것, 및 균일하게 이격되는 것과 비균일하게 이격되는 것의 조합 중 하나인 에지 종단 구조물.
  14. 제1항에 있어서,
    상기 복수의 이격된 동심의 플로팅 가드 링들은 2 내지 100개의 가드 링들을 포함하는 에지 종단 구조물.
  15. 제2항에 있어서,
    상기 실리콘 카바이드층은 n형 실리콘 카바이드층이고 상기 복수의 이격된 동심의 플로팅 가드 링들은 p형 실리콘 카바이드인 에지 종단 구조물.
  16. 제2항에 있어서,
    상기 실리콘 카바이드층은 p형 실리콘 카바이드층이고 상기 복수의 이격된 동심의 플로팅 가드 링들은 n형 실리콘 카바이드인 에지 종단 구조물.
  17. 반도체 디바이스를 위한 에지 종단 구조물을 제조하는 방법으로서,
    반도체 접합부를 적어도 부분적으로 둘러싸는 반도체층 내에 복수의 이격된 동심의 플로팅 가드 링들을 형성하는 단계를 포함하고 - 상기 이격된 동심의 플로팅 가드 링들은 고도핑된 부분 및 가볍게 도핑된 부분을 가지고, 상기 복수의 이격된 동심의 플로팅 가드 링들 사이의 간격은 비균일함 -,
    상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 고도핑된 부분 및 상기 가볍게 도핑된 부분은 연관된 도펀트 농도를 가지고,
    상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분의 도펀트 농도는 메인 반도체 접합부에 인접한 상기 가드 링들의 가볍게 도핑된 부분이 상기 반도체 디바이스의 주변부에 인접한 상기 가드 링들의 가볍게 도핑된 부분보다 더 높은 도펀트 농도를 가져서 상기 복수의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분에 경사를 제공하도록 상기 반도체 디바이스의 메인 반도체 접합부로부터 상기 반도체 디바이스의 주변부로 가면서 감소하며,
    상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분은 상기 플로팅 가드 링들의 상기 고도핑된 부분에 인접한 부분에서 제1 도핑 농도를 갖고, 상기 플로팅 가드 링들의 상기 고도핑된 부분의 아래에서 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는 에지 종단 구조물 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 디바이스는 실리콘 카바이드 반도체 디바이스를 포함하고, 상기 반도체층은 실리콘 카바이드층을 포함하고, 상기 반도체 접합부는 실리콘 카바이드기반 반도체 접합부를 포함하는 에지 종단 구조물 제조 방법.
  19. 제18항에 있어서,
    상기 플로팅 가드 링들의 상기 고도핑된 부분을 형성하는 단계는 상기 플로팅 가드 링들의 상기 고도핑된 부분을 상기 실리콘 카바이드층 내로 제1 거리만큼 연장되도록 형성하는 단계를 포함하고,
    상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분을 형성하는 단계는 상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분을 상기 실리콘 카바이드층 내로 제2 거리만큼 연장되도록 형성하는 단계를 포함하는 에지 종단 구조물 제조 방법.
  20. 제19항에 있어서,
    상기 제1 거리 및 제2 거리는 동일한 에지 종단 구조물 제조 방법.
  21. 제19항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 작은 에지 종단 구조물 제조 방법.
  22. 제21항에 있어서,
    상기 제1 거리는 0.5㎛이고 상기 제2 거리는 0.8㎛인 에지 종단 구조물 제조 방법.
  23. 삭제
  24. 제17항에 있어서,
    상기 제1 도핑 농도는 1.0×1017cm-3이고 상기 제2 도핑 농도는 1.4×1017cm-3인 에지 종단 구조물 제조 방법.
  25. 제18항에 있어서,
    상기 플로팅 가드 링들의 상기 고도핑된 부분을 알루미늄을 주입함으로써 5.0×1018cm-3 내지 1.0×1020cm-3의 도펀트 농도를 갖도록 형성하는 단계; 및
    상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분을 보론을 주입함으로써 5.0×1016cm-3 내지 5.0×1017cm-3의 도펀트 농도를 갖도록 형성하는 단계
    를 더 포함하는 에지 종단 구조물 제조 방법.
  26. 삭제
  27. 삭제
  28. 제18항에 있어서,
    상기 고도핑된 부분들 및 상기 가볍게 도핑된 부분들은 상기 실리콘 카바이드층 내로 0.3㎛ 내지 0.8㎛의 거리만큼 연장되는 에지 종단 구조물 제조 방법.
  29. 제18항에 있어서,
    상기 플로팅 가드 링들을 형성하는 단계는, 상기 플로팅 가드 링들이 균일하게 이격되거나, 비균일하게 이격되거나 또는 균일하게 이격되는 것과 비균일하게 이격되는 것이 조합되도록 상기 플로팅 가드 링들을 형성하는 단계를 포함하는 에지 종단 구조물 제조 방법.
  30. 제18항에 있어서,
    상기 복수의 플로팅 가드 링들은 2 내지 100개의 가드 링들을 포함하는 에지 종단 구조물 제조 방법.
  31. 제18항에 있어서,
    상기 실리콘 카바이드층은 n형 실리콘 카바이드층이고 상기 복수의 이격된 가드 링들은 p형 실리콘 카바이드인 에지 종단 구조물 제조 방법.
  32. 제28항에 있어서,
    상기 실리콘 카바이드층은 p형 실리콘 카바이드층이고 상기 복수의 이격된 가드 링들은 n형 실리콘 카바이드인 에지 종단 구조물 제조 방법.
  33. 반도체 디바이스를 위한 에지 종단 구조물로서,
    상기 디바이스의 전기장 파괴(electric field breakdown)를 감소시키도록 구성된, 반도체층 내의 적어도 2개의 이격된 동심의 플로팅 가드 링들을 포함하고 - 상기 적어도 2개의 이격된 동심의 플로팅 가드 링들 각각은 고도핑된 부분 및 가볍게 도핑된 부분을 가짐 -,
    상기 적어도 2개의 이격된 동심의 플로팅 가드 링들 각각의 상기 고도핑된 부분 및 상기 가볍게 도핑된 부분은 연관된 도펀트 농도를 가지고,
    상기 적어도 2개의 이격된 동심의 플로팅 가드 링들 각각의 상기 가볍게 도핑된 부분의 도펀트 농도는 메인 반도체 접합부에 인접한 상기 가드 링들의 가볍게 도핑된 부분이 상기 반도체 디바이스의 주변부에 인접한 상기 가드 링들의 가볍게 도핑된 부분보다 더 높은 도펀트 농도를 가져서 상기 가드 링들의 상기 가볍게 도핑된 부분들에 경사를 제공하도록 상기 디바이스의 센터에서 상기 반도체 디바이스의 메인 반도체 접합부로부터 상기 반도체 디바이스의 주변부로 가면서 감소하며,
    상기 플로팅 가드 링들의 상기 가볍게 도핑된 부분은 상기 플로팅 가드 링들의 상기 고도핑된 부분에 인접한 부분에서 제1 도핑 농도를 갖고, 상기 플로팅 가드 링들의 상기 고도핑된 부분 아래에서 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는 에지 종단 구조물.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
WO2008020911A2 (en) 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8999245B2 (en) 2009-07-07 2015-04-07 Tricorn Tech Corporation Cascaded gas chromatographs (CGCs) with individual temperature control and gas analysis systems using same
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8707760B2 (en) 2009-07-31 2014-04-29 Tricorntech Corporation Gas collection and analysis system with front-end and back-end pre-concentrators and moisture removal
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
EP2341528A1 (en) * 2010-01-05 2011-07-06 ABB Technology AG Power Semiconductor Device and its manufacturing method
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8978444B2 (en) 2010-04-23 2015-03-17 Tricorn Tech Corporation Gas analyte spectrum sharpening and separation with multi-dimensional micro-GC for gas chromatography analysis
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
JP5558393B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9673283B2 (en) 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
CN102263139A (zh) * 2011-05-24 2011-11-30 哈尔滨工程大学 一种改进的混合整流二极管结构
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP6132478B2 (ja) * 2012-05-09 2017-05-24 三菱電機株式会社 半導体装置
US8901639B2 (en) 2012-07-26 2014-12-02 Cree, Inc. Monolithic bidirectional silicon carbide switching devices
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP6029411B2 (ja) 2012-10-02 2016-11-24 三菱電機株式会社 半導体装置
JP6090988B2 (ja) 2013-03-05 2017-03-08 株式会社 日立パワーデバイス 半導体装置
JP6079456B2 (ja) * 2013-06-07 2017-02-15 三菱電機株式会社 半導体装置の検査方法
US9064738B2 (en) 2013-07-19 2015-06-23 Cree, Inc. Methods of forming junction termination extension edge terminations for high power semiconductor devices and related semiconductor devices
JP6183234B2 (ja) * 2014-01-30 2017-08-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016043247A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
JP2015079987A (ja) * 2014-12-17 2015-04-23 株式会社日立製作所 半導体装置
WO2016198388A1 (en) 2015-06-09 2016-12-15 Abb Schweiz Ag Method for manufacturing an edge termination for a silicon carbide power semiconductor device
CN108369963B (zh) * 2015-12-15 2022-01-25 通用电气公司 碳化硅超结功率器件的边缘终端设计
JP6649198B2 (ja) * 2016-07-14 2020-02-19 トヨタ自動車株式会社 半導体装置とその製造方法
JP6673174B2 (ja) * 2016-12-12 2020-03-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US10312710B1 (en) 2017-01-31 2019-06-04 The United States Of America, As Represented By The Secretary Of The Navy Energy recovery pulse forming network
JP6233537B2 (ja) * 2017-02-27 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6336165B2 (ja) * 2017-03-14 2018-06-06 三菱電機株式会社 半導体装置
DE102017127848A1 (de) * 2017-11-24 2019-05-29 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur
US10418402B2 (en) * 2017-11-30 2019-09-17 Stmicroelectronics (Research & Development) Limited Near ultraviolet photocell
JP7132719B2 (ja) * 2018-01-19 2022-09-07 ローム株式会社 半導体装置
CN109087940A (zh) * 2018-09-11 2018-12-25 无锡新洁能股份有限公司 一种SiC功率器件终端及其制作方法
US20220157951A1 (en) 2020-11-17 2022-05-19 Hamza Yilmaz High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof
KR102372131B1 (ko) * 2020-11-27 2022-03-08 재단법인 부산테크노파크 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196604A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 半導体装置
US20060065899A1 (en) 2004-09-29 2006-03-30 Tetsuo Hatakeyama Semiconductor device
JP2006516815A (ja) * 2003-01-15 2006-07-06 クリー　インコーポレイテッド 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4242690A (en) 1978-06-06 1980-12-30 General Electric Company High breakdown voltage semiconductor device
EP0176778B1 (de) 1984-09-28 1991-01-16 Siemens Aktiengesellschaft Verfahren zum Herstellen eines pn-Übergangs mit hoher Durchbruchsspannung
US4742377A (en) * 1985-02-21 1988-05-03 General Instrument Corporation Schottky barrier device with doped composite guard ring
DE59010606D1 (de) 1989-03-29 1997-01-30 Siemens Ag Verfahren zur Herstellung eines planaren pn-Übergangs hoher Spannungsfestigkeit
US4927772A (en) 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
GB8913198D0 (en) * 1989-06-08 1989-07-26 British Telecomm Guard ring structure
JPH0362422A (ja) 1989-07-31 1991-03-18 Showa Electric Wire & Cable Co Ltd 水密型撚線導体の製造方法
JPH03225870A (ja) 1990-01-31 1991-10-04 Toshiba Corp ヘテロ接合バイポーラトランジスタの製造方法
JPH0492434A (ja) 1990-08-08 1992-03-25 Sumitomo Electric Ind Ltd ヘテロ接合バイポーラトランジスタの製造方法
CN1040814C (zh) 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
TW286435B (ko) 1994-07-27 1996-09-21 Siemens Ag
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP3997551B2 (ja) * 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
SE9602745D0 (sv) * 1996-07-11 1996-07-11 Abb Research Ltd A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
SE9700156D0 (sv) * 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
SE9802909L (sv) * 1998-08-31 1999-10-13 Abb Research Ltd Metod för framställning av en pn-övergång för en halvledaranordning av SiC samt en halvledaranordning av SiC med pn-övergång
JP2002535840A (ja) * 1999-01-12 2002-10-22 オイペツク オイロペーイツシエ ゲゼルシヤフト フユール ライスツングスハルプライター エムベーハー ウント コンパニイ コマンデイートゲゼルシヤフト メサ形縁端部を備えるパワー半導体素子
JP2001035857A (ja) 1999-07-21 2001-02-09 Nec Corp 化合物ヘテロバイポーラトランジスタおよびその製造方法
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
CN100483733C (zh) 2003-01-15 2009-04-29 克里公司 碳化硅器件的边缘环形端接
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
DE102004045768B4 (de) 2004-09-21 2007-01-04 Infineon Technologies Ag Verfahren zur Herstellung eines Randabschlusses eines Halbleiterbauelements
US7144797B2 (en) * 2004-09-24 2006-12-05 Rensselaer Polytechnic Institute Semiconductor device having multiple-zone junction termination extension, and method for fabricating the same
CN101405871A (zh) * 2004-11-24 2009-04-08 美高森美公司 用于宽禁带功率器件的结终端结构
US7304363B1 (en) * 2004-11-26 2007-12-04 United States Of America As Represented By The Secretary Of The Army Interacting current spreader and junction extender to increase the voltage blocked in the off state of a high power semiconductor device
JP2006196652A (ja) 2005-01-13 2006-07-27 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体素子
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
JP4755854B2 (ja) * 2005-06-02 2011-08-24 富士通株式会社 半導体受光装置及びその製造方法
JP4777699B2 (ja) 2005-06-13 2011-09-21 本田技研工業株式会社 バイポーラ型半導体装置およびその製造方法
US8084815B2 (en) * 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
US7304334B2 (en) 2005-09-16 2007-12-04 Cree, Inc. Silicon carbide bipolar junction transistors having epitaxial base regions and multilayer emitters and methods of fabricating the same
CN100461408C (zh) 2005-09-28 2009-02-11 中芯国际集成电路制造(上海)有限公司 带有密封环拐角结构的集成电路器件
JP2007096006A (ja) 2005-09-29 2007-04-12 Nippon Inter Electronics Corp ガードリングの製造方法および半導体装置
JP2007103784A (ja) * 2005-10-06 2007-04-19 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ
JP2007115875A (ja) 2005-10-20 2007-05-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP5044117B2 (ja) 2005-12-14 2012-10-10 関西電力株式会社 炭化珪素バイポーラ型半導体装置
US7345310B2 (en) 2005-12-22 2008-03-18 Cree, Inc. Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof
JP2007287782A (ja) * 2006-04-13 2007-11-01 Hitachi Ltd メサ型バイポーラトランジスタ
US7372087B2 (en) * 2006-06-01 2008-05-13 Northrop Grumman Corporation Semiconductor structure for use in a static induction transistor having improved gate-to-drain breakdown voltage
EP2674966B1 (en) * 2006-06-29 2019-10-23 Cree, Inc. Silicon carbide switching devices including P-type channels
WO2008020911A2 (en) * 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
CN101855726B (zh) * 2007-11-09 2015-09-16 克里公司 具有台面结构及包含台面台阶的缓冲层的功率半导体器件
JP2009164486A (ja) 2008-01-09 2009-07-23 Toyota Motor Corp 縦型ダイオードとその製造方法
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196604A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 半導体装置
JP2006516815A (ja) * 2003-01-15 2006-07-06 クリー　インコーポレイテッド 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法
US20060065899A1 (en) 2004-09-29 2006-03-30 Tetsuo Hatakeyama Semiconductor device

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