JPH0492434A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細なヘテロ接合バイポーラトランジスタの製
造方法に関するもので、特に、エミッタ電流流入部と外
部界面、及びエミッタメサとベース電極部を離して形成
する場合に用いられる。

〔従来の技術〕

■−ｖ族化合物半導体の分野では、　°８０年代に入り
エピタキシャル成長技術が格段に進歩したことに伴い、
高品質、かつ異種の材料を成長させることが可能となっ
た。そのため、以前では難しかったへテロ接合を有する
微細化された超高速半導体素子が作製されるに至ってい
る。

その中でもヘテロ接合バイポーラトランジスタ（ＨＢＴ
）は、電流駆動能力が大きいというバイポーラトランジ
スタの特徴を持ち、かつエミッタ部に禁制帯幅の大きな
材料系を成長させることで素子のベース抵抗を低減させ
ることができ、従来にない高速性を持った回路が実現さ
れている。この様な高速化実現の一例が、Ｍ、Ｐ、ＣＡ
ＨＮＧらによる文献（ＥＬＥＣＴＲＯＮＩＣ３ＬＥＴＴ
ＥＲ８２３ｒｄ　０ｃｔｏｂｅｒ　１９８８Ｖｏ１．２
２　Ｎｏ、２２）において報告されている。

一般にＨＢＴ回路の高速化には、（１）デバイス、（２
）回路、（３）結晶構造の３点における工夫か必要であ
り、特にデバイス上の工夫の指針としては、そのデバイ
スの有する真性の性能を向上させることが重要である。

〔発明が解決しようとする課題〕

従来よりＨＢＴにおいては、その素子サイズを微細化す
るにつれ、回路の高速性等の特性が向上してきたが、一
方では電流増幅率βが小さくなるという問題かあった。

その主な原因としては、エミッタ・ベース間てのキャリ
アの再結合が考えられている。

この再結合の生ずる原因の一つに、エミッタ層のエツチ
ングで生成される表面準位が挙げられる。

通常、ＨＢＴの製造プロセスにおいては、エミッタ層を
エツチングすることによって、真性エミッタ部分と他部
分との分離を行っている。そこで再結合過程としては、
表面での再結合、及びバルク中での再結合が考えられる
。バルク中ての再結合についてはデバイス上の問題では
無いため、ここでは前者について考える。ここで、単に
メサエンチングを行うのみである場合、エミッタメサ構
造の表面部分に多数の表面準位が形成されてＨＢＴ動作
中に再結合がおこる。これにより、動作が阻害され電流
増幅率が低下するといった問題が生ずる。この現象は、
メサ形状が小さいほど、即ち微細なＨＢＴはど顕著とな
る。

再結合の生するもう一〇の原因として、エミッタメサ構
造とベース電極との間の距離の問題が考えられる。この
距離は近いほどベース抵抗の低減が図れ、素子特性が向
上する。しかし、あまりにエミッタメサ構造とベース電
極とを近づけると、真性ベース領域から少数キャリアの
拡散長以内にベース電極が形成されることになる。この
ため、真性ベース領域に最も近いベース電極端で再結合
が起こり、素子の電流増幅率の低下を招く。この問題は
、パシベーション技術があまり洗練されていない場合に
は、その表面準位の多い領域で再結合か起こり、電流増
幅率が初めから低下しているため問題とはならない。し
かしながら、例えば硫黄（Ｓ）によるパシベーション処
理やＣａ　Ｆ　２による絶縁物形成法などにより、将来
的に表面準位の低減化が達成された場合には大きな問題
となる。

本発明は、上記の問題点を解決し、電流増幅率が向上し
たＨＢＴの製造方法を提供するものである。

〔課題を解決するための手段〕

本発明は、基板上に、コレクタ層となるべき第１の導電
型の第１結晶層と、ベース層となるべき第２の導電型の
第２結晶層と、エミッタ層となるべき第１の導電型の第
３結晶層と、エミッタキャップ層となるべき第１の導電
型の第４結晶層とを順次積層する第１の工程と、前述の
第４結晶層上のエミッタ形成部に、エミッタ電極となる
べき金属層構造、または金属層／絶縁層が順次積層され
た二層構造を形成する第２の工程と、前述の層構造をマ
スクとして、第４結晶層より深く、がっ第２結晶層が露
出しない程度に前述の第３および第４結晶層の除去を行
い、エミッタメサ構造を形成する第３の工程と、前述の
エミッタメサ構造、及びその周辺部の第３結晶層を覆う
様にフォトレジストパターンを設け、第２結晶層が露出
するまで第３結晶層の除去を行う第４の工程と、前述の
第２結晶層上にに、ベース電極を形成する第５の工程と
を備えることを特徴とする。

〔作用〕

本発明によればヘテロ接合バイポーラトランジスタを製
造する際に、最初に設けたエミッタ電極用の金属層構造
、または金属層／絶縁層の二層構造をマスクとしてエミ
ッタメサ構造を形成し、そのエミッタメサ構造、及びそ
の周辺部を覆うフォトレジストパターンを用いることで
、ベース層となるべき第２結晶層の露出を行う。従って
、エミッタ電極とエミッタキャップ層の積層構造の端部
を、エミッタメサ構造の端部から離すことができる。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は、このＨＢＴの実際の製造プロセスを示す工程
別の断面図であり、同図（ｈ）は完成されたＨＢＴを示
している。−例として、金属／絶縁膜の二層構造をマス
クとしてエミッタコンタクトをエツチングする例を示す
。まず、第１図（ｈ）に示されるｎ＋サブコレクタ層２
、ｎコレクタ層３、ｐ＋ベース層４、ｎエミッタ層５、
及びｎ＋エミッタキャップ層６となるべきそれぞれの結
晶層２８〜６ａか、第１図（ａ）のように半絶縁性Ｇａ
Ａｓ基板１上に順次形成される。その後、ｎ　エミッタ
キャップ層６となるべき結晶層層６ａ上に、エミッタ電
極形成部分と反転した形でフォトレジストパターン８１
を形成し、次いでエミッタ電極７３となるべき金属層７
３ａ１及び絶縁層９ａを形成する（第１図（ａ）図示）
。ここでは、単層のリフトオフ法により電極を形成する
方法を採用したが、特に電極／絶縁物の形成方法は、ス
ペーサリフトオフ法などによっても適用か可能である。

次に、フォトレジストパターン８１と、不要の金属層７
３ａ、及び絶縁層９ａを除去し、第１図（ｂ）に示す様
にエミッタ電極７３と絶縁膜９を作製する。その後、絶
縁膜９をマスクとしてｎ＋エミッタキャップ層６となる
べき結晶層６ａ、及びｎエミッタ層５となるべき結晶層
５ａの一部に対し、ｐ　ベース層４となるべき結晶層４
ａに達しない程度にエツチングを行う（第１図（Ｃ）図
示）。その後絶縁物９を除去し、そして、エミッタ電極
７３、及びその周辺部の結晶層５ａを覆う形で、新たに
フォトレジスト８２を第１図（ｄ）に示す様に設ける。

このフォトレジスト８２をマスクとして、ｎエミッタ層
５となるべき結晶層５ａのエツチングを行い、ベース層
４となるべき結晶層４ａを露出させる（同図（ｅ）図示
）。このエツチングは、ウェットエツチングを行うこと
で簡便に行うことが可能であるか、例えばドライエツチ
ング法とウェットエツチング法との併用、または角度Ｒ
ＩＢＨによっても、次のベース電極工程にさしされりな
い形状の形成が行える。また、将来的には、例えば第１
図（ｅ）の工程の後にパシベーション、及び表面処理を
行うことて、この発明の特徴を更に生かす事が可能とな
る。

その後、フォトレジスト８２を設けたままで金属層７２
ａを被着し、ベース電極７２の形成を行う（第１図（ｆ
）図示）。ここでは、エミッタメサ構造とベース電極７
２の形成が自己整合的に行われる場合を示したが、電流
増幅率向上の観点からは、特に自己整合的に行う必要は
ない。さらに、フォトレジスト８２を除去することでエ
ミッタメサ５、及びベース電極となるべき金属層７２ａ
が完成する。（同図（ｇ）図示）　これ以降のＨＢＴ製
造工程は、通常の工程と何等変わりなく作製可能である
。すなわち、結晶層４ａおよびコレクタ層３となるべき
結晶層３ａをエツチングして結晶層２ａを露出させ、こ
れにより形成されたｎ＋サブコレクタ層２にコレクタ電
極７１を形成することで、同図（ｈ）に示される様なバ
イポーラトランジスタが作製される。

次に第２図を基に、この発明によって製造されたＨＢＴ
による効果を説明する。

同図は、前述の方法で製造されたＨＢＴのエミッタ及び
ベースの断面構造を示した図である。同図中ａは、（エ
ミッタ電極）−（エミッタメサ端）間距離、ｂは（エミ
ッタメサ端）−（ベース電極端）間距離、Ｃはエミッタ
幅を示す。また、図中Ａを外部エミッタ領域、Ｂを外部
ベース領域と呼ぶことにする。従来のＨＢＴ製造方法で
は、図中ａの領域の上部にもｎ＋エミッタキャップ層６
が存在することになり、Ａの領域が存在しないこととな
る。従って、ｎ＋エミッタキャップ層６の端部をエミッ
タメサ端（ここではａとｂの境界）より離すことが重要
となる。例えば、この発明ではエミッタ電極７３に位置
を合わせてｎ　エミッタキャップ層となるべき結晶層６
ａをエツチングしているが、エミッタ電極７３より大き
く、かつエミッタメサ端より小さくなる様にエミッタキ
ャップとなるべき結晶層６ａをエツチングしたときにも
同様の効果か発揮できることになる。

動作状態においては、電子はエミッタ電極７３とｎエミ
ッタキャップ層６を通り、さらにｎエミッタメサ５へ注
入され、図中下方に向かって進む。

ここで、外部エミッタＡでは界面準位の存在によりビン
止め（ピンニング）され、そこよりある程度の距離まで
空乏層が拡がる。ここでは、距離ａの分だけ半導体内部
方向に電子の流入部が離されているため、再結合を低減
できる。一方、Ｂの領域においては、電子はエミッタ及
びベース間の空乏層を抜けてベース領域に入る。図中、
縦方向に流れる電子は、ベース層４中を通り抜はコレク
タ層３方向へ進んでいく。特に電界等の無い均一べ一ス
の場合は、一部の電子が電子の拡散長性の横方向の層で
再結合され、消滅することとなる。例えば図中（ａ＋ｂ
）の距離が長い場合は問題ないが、その距離が電子の拡
散長よりも著しく短い場合は、再結合はより激しく行わ
れ、その結果電流増幅率が低下することになる。例えば
、電流増幅率の問題のみを考えるならば、（ａ＋ｂ）の
距離は０．５μａ程度、あるいはそれ以上とするのか望
ましい。

この構造では、特にＡの領域がＢの領域のキャップ的役
割を果たしていることにも特徴がある。

即ち、Ａの領域が存在することで、界面準位の多い半導
体表面との距離は、ある程以上になることになる。作製
方法としては、ドライエツチング法とウェットエツチン
グ法の併用、または角度ＲＩＢＨの採用も例として先に
挙げたが、それに限らず順メサ形状が作製可能なウェッ
トエツチング法が、Ａ領域の形成、言い換えれば電流増
幅率の点から言っても良好となることが推測される。

〔発明の効果〕

以上詳細に説明した通り本発明では、エミッタ電流流入
部と外部界面との距離を適度に離すことができるため、
エミッタメサでの表面再結合の影響を小さくすることが
できる。

また、この距離間隔のため真性ベースとベース電極との
間隔が、エミッタメサとベース電極間隔に足される形と
なり、真性ベース部に対し再結合の原因となるベース電
極を少数キャリアの拡散長の影響が小さくなるまで離す
ことができる。

上記のことから、微細なヘテロ接合バイポーラトランジ
スタを製造した際に、電流増幅率の低下を抑えることが
可能となる。

【図面の簡単な説明】

第１図は本発明の係るＨＢＴの製造工程図、第２図は本
発明に係るＨＢＴのエミッタ及びベースの断面拡大図で
ある。 １・・・ＧａＡｓ基板、２・・・ｎ　サブコレクタ層、
３・・・０層コレクタ、４・・・ｐ＋ベース層、５・・
・ｎエミッタメサ、６・・・ｎ　エミッタキャップ層、
７１・・コレクタ電極、７２・・・ベース電極、７３・
・・エミッタ電極、８１及び８２・・・フォトレジスト
パターン、９・・・絶縁膜、Ａ・・・外部エミッタ領域
、Ｂ・・・外部ベース領域、ａ・・・（エミッタ電極）
（エミッタメサ端）間距離、ｂ・・・（エミッタメサ端
）−（ベース電極端）間距離、Ｃ・・・エミッタ幅。

Claims (1)

1. 【特許請求の範囲】 　基板上に、コレクタ層となるべき第１の導電型の第１
   結晶層と、ベース層となるべき第２の導電型の第２結晶
   層と、エミッタ層となるべき第１の導電型の第３結晶層
   と、エミッタキャップ層となるべき第１の導電型の第４
   結晶層を順次積層する第１の工程と、 前記第４結晶層におけるエミッタ形成部に、エミッタ電
   極となるべき金属層構造、または金属層／絶縁層が順次
   積層された二層構造を形成する第２の工程と、 前記層構造をマスクとして、前記第４結晶層より深く、
   かつ前記第２結晶層が露出しない程度に、前記第３およ
   び第４結晶層の除去を行い、エミッタメサ構造を形成す
   る第３の工程と、 前記エミッタメサ構造、及びその周辺部の第３結晶層を
   覆う様にフォトレジストパターンを設け、前記第２結晶
   層が露出するまで前記第３結晶層の除去を行う第４の工
   程と、 前記第２結晶層上に、ベース電極を形成する第５の工程
   とを備えることを特徴とする、ヘテロ接合バイポーラト
   ランジスタの製造方法。