JPH0529354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0529354A JPH0529354A JP18282991A JP18282991A JPH0529354A JP H0529354 A JPH0529354 A JP H0529354A JP 18282991 A JP18282991 A JP 18282991A JP 18282991 A JP18282991 A JP 18282991A JP H0529354 A JPH0529354 A JP H0529354A
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- Japan
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- insulating film
- photoresist
- layer
- mask
- undoped
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Abstract
(57)【要約】
【目的】ＩｎＰあるいはＩｎＧａＡｓを動作層とする半
導体デバイスにおいて、メサによる素子間分離を行なっ
た場合に生じる段差部でのリーク電流およびパッド間の
リーク電流を低減する。 【構成】フォトレジスト６および絶縁膜５をマスクとし
て、ボロン（11Ｂ+ ）をイオン注入してチャネル領域の
外周に絶縁化領域７を形成したのち、フォトレジスト６
を除去してから絶縁膜５をマスクとしてアンドープＡｌ
ＧａＡｓ層８を成長する。このあとソース−ドレイン
（図示せず）およびゲート９を形成する。メサ段部およ
びボンディングパッドで生じていたリーク電流を、イオ
ン注入絶縁化領域７およびアンドープＡｌＧａＡｓ層８
を形成することより激減することができた。
導体デバイスにおいて、メサによる素子間分離を行なっ
た場合に生じる段差部でのリーク電流およびパッド間の
リーク電流を低減する。 【構成】フォトレジスト６および絶縁膜５をマスクとし
て、ボロン（11Ｂ+ ）をイオン注入してチャネル領域の
外周に絶縁化領域７を形成したのち、フォトレジスト６
を除去してから絶縁膜５をマスクとしてアンドープＡｌ
ＧａＡｓ層８を成長する。このあとソース−ドレイン
（図示せず）およびゲート９を形成する。メサ段部およ
びボンディングパッドで生じていたリーク電流を、イオ
ン注入絶縁化領域７およびアンドープＡｌＧａＡｓ層８
を形成することより激減することができた。
Description
【０００１】
【産業上の利用分野】本発明はＩｎＰ、ＩｎＧａＡｓな
どのＩｎ系化合物半導体を動作層とする超高速、超高周
波帯用の電界効果トランジスタおよびヘテロ接合バイポ
ーラトランジスタに関するものである。
どのＩｎ系化合物半導体を動作層とする超高速、超高周
波帯用の電界効果トランジスタおよびヘテロ接合バイポ
ーラトランジスタに関するものである。
【０００２】
【従来の技術】化合物半導体結晶は電子飽和速度および
電子移動度が大きいので、ＩｎＰやＩｎＧａＡｓなどが
超高周波素子材料として注目されている。これを用いた
電界効果トランジスタなどの開発が進められている。シ
ョットキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
や変調ドープ型電界効果トランジスタでは良好な特性が
得られている。
電子移動度が大きいので、ＩｎＰやＩｎＧａＡｓなどが
超高周波素子材料として注目されている。これを用いた
電界効果トランジスタなどの開発が進められている。シ
ョットキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
や変調ドープ型電界効果トランジスタでは良好な特性が
得られている。
【０００３】従来技術によるＭＥＳＦＥＴについて、図
２を参照して説明する。
２を参照して説明する。
【０００４】素子間分離のためＮ+ 型ＩｎＧａＡｓ動作
層（チャネル層）３がメサエッチングされている。その
上のアンドープＡｌＩｎＡｓ層８にオーミック接続する
ソース電極１０およびドレイン電極１１が形成されてい
る。
層（チャネル層）３がメサエッチングされている。その
上のアンドープＡｌＩｎＡｓ層８にオーミック接続する
ソース電極１０およびドレイン電極１１が形成されてい
る。
【０００５】アンドープＡｌＩｎＡｓ層８にショットキ
接触するゲート電極９がＮ+ 型ＩｎＧａＡｓ動作層（チ
ャネル層）３のメサ段を横切っている。
接触するゲート電極９がＮ+ 型ＩｎＧａＡｓ動作層（チ
ャネル層）３のメサ段を横切っている。
【０００６】ゲート電極９の引き出し部ががメサ段のＮ
+ 型ＩｎＧａＡｓ動作層３と接触して、その領域でショ
ットキバリアが低くなる。
+ 型ＩｎＧａＡｓ動作層３と接触して、その領域でショ
ットキバリアが低くなる。
【０００７】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタでは、図２に示すようにゲート電極の引き出し部
がメサ段のＮ+ 型ＩｎＧａＡｓ動作層４と接触している
ところでショットキバリアが低くなる。
ジスタでは、図２に示すようにゲート電極の引き出し部
がメサ段のＮ+ 型ＩｎＧａＡｓ動作層４と接触している
ところでショットキバリアが低くなる。
【０００８】そのため図３（ｂ）のゲート−ソース間電
流電圧特性に示すように、順方向特性、逆方向特性とも
に耐圧が低い。ゲートリーク電流が生じ、素子特性を劣
化させている。また、図２に示すＩｎＰバッファ層２表
面に直接パッド金属を接触させることでもリーク電流が
生じるおそれがある。
流電圧特性に示すように、順方向特性、逆方向特性とも
に耐圧が低い。ゲートリーク電流が生じ、素子特性を劣
化させている。また、図２に示すＩｎＰバッファ層２表
面に直接パッド金属を接触させることでもリーク電流が
生じるおそれがある。
【０００９】本発明の目的は、ゲート−ソース間リーク
電流を解消し、優れた特性をもつＩｎ系化合物半導体デ
バイスを提供することにある。
電流を解消し、優れた特性をもつＩｎ系化合物半導体デ
バイスを提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上にＩｎＰ系およびＩｎ
ＧａＡｓ系のうち１つ以上からなる化合物半導体層を形
成する工程と、前記化合物半導体層の上に絶縁膜を堆積
してから素子予定領域を覆うフォトレジストをマスクと
して前記絶縁膜を選択エッチングする工程と、前記フォ
トレジストおよび前記絶縁膜をマスクとしてボロンおよ
び酸素のうち１つをイオン注入して前記素子予定領域の
周囲を絶縁化する工程と、前記フォトレジストを除去し
てから前記絶縁膜をマスクとしてアンドープＡｌＧａＡ
ｓおよびアンドープＧａＡｓのうち１つを前記素子予定
領域の周囲の前記半導体層の上に選択成長する工程と、
前記絶縁膜を除去する工程とを含む半導体装置の製造方
法。
造方法は、半導体基板の一主面上にＩｎＰ系およびＩｎ
ＧａＡｓ系のうち１つ以上からなる化合物半導体層を形
成する工程と、前記化合物半導体層の上に絶縁膜を堆積
してから素子予定領域を覆うフォトレジストをマスクと
して前記絶縁膜を選択エッチングする工程と、前記フォ
トレジストおよび前記絶縁膜をマスクとしてボロンおよ
び酸素のうち１つをイオン注入して前記素子予定領域の
周囲を絶縁化する工程と、前記フォトレジストを除去し
てから前記絶縁膜をマスクとしてアンドープＡｌＧａＡ
ｓおよびアンドープＧａＡｓのうち１つを前記素子予定
領域の周囲の前記半導体層の上に選択成長する工程と、
前記絶縁膜を除去する工程とを含む半導体装置の製造方
法。
【００１１】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
【００１２】はじめに図１（ａ）に示すように、半絶縁
性ＩｎＰ基板１上に厚さ１μｍのアンドープＡｌＩｎＡ
ｓバッファー層２、厚さ２０ｎｍのＳｉドープＮ+ 型Ｉ
ｎＧａＡｓ動作層（チャネル層）３、厚さ２０ｎｍのア
ンドープＡｌＩｎＡｓスペーサ層４、厚さ５０ｎｍのＳ
ｉドープＮ型ＩｎＧａＡｓキャップ層（図示せず）が順
次エピタキシャル成長されている。その上にＳｉＯ2 ま
たはＳｉ3 Ｎ4 からなる絶縁膜５を堆積する。つぎにフ
ォトレジスト６をマスクとして絶縁膜５を選択エッチン
グする。
性ＩｎＰ基板１上に厚さ１μｍのアンドープＡｌＩｎＡ
ｓバッファー層２、厚さ２０ｎｍのＳｉドープＮ+ 型Ｉ
ｎＧａＡｓ動作層（チャネル層）３、厚さ２０ｎｍのア
ンドープＡｌＩｎＡｓスペーサ層４、厚さ５０ｎｍのＳ
ｉドープＮ型ＩｎＧａＡｓキャップ層（図示せず）が順
次エピタキシャル成長されている。その上にＳｉＯ2 ま
たはＳｉ3 Ｎ4 からなる絶縁膜５を堆積する。つぎにフ
ォトレジスト６をマスクとして絶縁膜５を選択エッチン
グする。
【００１３】つぎに図１（ｂ）に示すように、フォトレ
ジスト６および絶縁膜５をマスクとして、ボロン（11Ｂ
+ ）を加速エネルギー５０ＫｅＶ、注入量（ドース）３
×１０13ｃｍ-2イオン注入して、チャネル領域（素子領
域）の周囲を絶縁化させる。
ジスト６および絶縁膜５をマスクとして、ボロン（11Ｂ
+ ）を加速エネルギー５０ＫｅＶ、注入量（ドース）３
×１０13ｃｍ-2イオン注入して、チャネル領域（素子領
域）の周囲を絶縁化させる。
【００１４】つぎに図１（ｃ）に示すように、フォトレ
ジストを除去したのち絶縁膜５をマスクとする選択ＣＶ
Ｄ法により絶縁化領域７の表面にアンドープＡｌＧａＡ
ｓ層８を成長する。
ジストを除去したのち絶縁膜５をマスクとする選択ＣＶ
Ｄ法により絶縁化領域７の表面にアンドープＡｌＧａＡ
ｓ層８を成長する。
【００１５】つぎに図１（ｄ）に示すように、絶縁膜５
を除去したのちソース−ドレイン領域にオーミック金属
（図示せず）を蒸着し、熱処理してソース電極およびド
レイン電極（図示せず）を形成する。つぎにＮ+ 型Ｉｎ
ＧａＡｓ動作層４とショットキ接触をなすゲート電極９
を形成して電界効果トランジスタが完成する。
を除去したのちソース−ドレイン領域にオーミック金属
（図示せず）を蒸着し、熱処理してソース電極およびド
レイン電極（図示せず）を形成する。つぎにＮ+ 型Ｉｎ
ＧａＡｓ動作層４とショットキ接触をなすゲート電極９
を形成して電界効果トランジスタが完成する。
【００１６】本実施例ではチャネル領域の周囲を絶縁化
するのにボロンをイオン注入したが、ボロンの代りに酸
素またはプロトンを用いることもできる。また絶縁加療
域７の上に成長するアンドープＡｌＧａＡｓ層８の代り
に、アンドープＧａＡｓ層を用いても同様の効果を得る
ことができる。
するのにボロンをイオン注入したが、ボロンの代りに酸
素またはプロトンを用いることもできる。また絶縁加療
域７の上に成長するアンドープＡｌＧａＡｓ層８の代り
に、アンドープＧａＡｓ層を用いても同様の効果を得る
ことができる。
【００１７】本実施例の電界効果トランジスタはメサ段
部分がアンドープＡｌＧａＡｓあるいはＧａＡｓで覆わ
れているので、良好なヘテロ接合特性が得られる。ソー
ス−ゲート間電流電圧特性は図３（ａ）に示すように、
従来に比べてゲートリーク電流が激減し、耐圧が向上し
た。
部分がアンドープＡｌＧａＡｓあるいはＧａＡｓで覆わ
れているので、良好なヘテロ接合特性が得られる。ソー
ス−ゲート間電流電圧特性は図３（ａ）に示すように、
従来に比べてゲートリーク電流が激減し、耐圧が向上し
た。
【００１８】また本発明をヘテロ接合バイポーラトラン
ジスタに適用することによって、各電極がメサ段を覆う
部分で生じていたリーク電流を解消することができる。
ジスタに適用することによって、各電極がメサ段を覆う
部分で生じていたリーク電流を解消することができる。
【発明の効果】メサ段の代りにイオン注入による絶縁化
領域を形成したうえ、さらにアンドープＡｌＧａＡｓ層
を形成した。その結果、ゲートリーク電流が低減され耐
圧の高いＩｎＰあるいはＩｎＧａＡｓ系電界効果トラン
ジスタが実現した。
領域を形成したうえ、さらにアンドープＡｌＧａＡｓ層
を形成した。その結果、ゲートリーク電流が低減され耐
圧の高いＩｎＰあるいはＩｎＧａＡｓ系電界効果トラン
ジスタが実現した。
【図面の簡単な説明】
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来技術による電界効果トランジスタの斜視図
である。
である。
【図３】電界効果トランジスタのソース−ゲート間電流
電圧特性を示すグラフである。
電圧特性を示すグラフである。
１ 半絶縁性ＩｎＰ基板 ２ アンドープＡｌＩｎＡｓバッファ層 ３ Ｎ+ 型ＩｎＧａＡｓ動作層（チャネル層） ４ アンドープＡｌＩｎＡｓスペーサ層 ５ 絶縁膜 ６ フォトレジスト ７ 絶縁化領域 ８ アンドープＡｌＧａＡｓ層 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板の一主面上にＩｎＰ系および
ＩｎＧａＡｓ系のうち１つ以上からなる化合物半導体層
を形成する工程と、前記化合物半導体層の上に絶縁膜を
堆積してから素子予定領域を覆うフォトレジストをマス
クとして前記絶縁膜を選択エッチングする工程と、前記
フォトレジストおよび前記絶縁膜をマスクとしてボロン
および酸素のうち１つをイオン注入して前記素子予定領
域の周囲を絶縁化する工程と、前記フォトレジストを除
去してから前記絶縁膜をマスクとしてアンドープＡｌＧ
ａＡｓおよびアンドープＧａＡｓのうち１つを前記素子
予定領域の周囲の前記半導体層の上に選択成長する工程
と、前記絶縁膜を除去する工程とを含む半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18282991A JPH0529354A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18282991A JPH0529354A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529354A true JPH0529354A (ja) | 1993-02-05 |
Family
ID=16125197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18282991A Pending JPH0529354A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620592B2 (en) | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Doped zinc oxide and n-doping to reduce junction leakage |
| US9653570B2 (en) | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
-
1991
- 1991-07-24 JP JP18282991A patent/JPH0529354A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620592B2 (en) | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Doped zinc oxide and n-doping to reduce junction leakage |
| US9653570B2 (en) | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
| US10038057B2 (en) | 2015-02-12 | 2018-07-31 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
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