JPH0661431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0661431A JPH0661431A JP20782792A JP20782792A JPH0661431A JP H0661431 A JPH0661431 A JP H0661431A JP 20782792 A JP20782792 A JP 20782792A JP 20782792 A JP20782792 A JP 20782792A JP H0661431 A JPH0661431 A JP H0661431A
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- emitter
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Abstract
(57)【要約】
【目的】ＧａＡｓ系ＨＢＴとＭＩＳＦＥＴからなるモノ
リシック集積回路を形成する。 【構成】半絶縁性ＧａＡｓ基板１００上にｐ型ＧａＡｓ
層１０１とＨＢＴ用の結晶構造を積層した後、エミッタ
メサ，ベースメサ及びアイソレーション用メサを形成し
てｐ型ＧａＡｓ層１０１を露出させる。ｐ型ＧａＡｓ層
１０１内にイオン注入によりソースドレインコンタクト
領域１０７を形成する。次にｐ型ＧaＡs層１０１及びエ
ミッタメサ表面を含む領域にＳ保護膜１０８を形成す
る。次いで、Ｓ保護膜１０８上に緻密な絶縁膜１０９を
被覆する。絶縁膜１０９上にゲート電極１１０を形成
し、ＨＢＴ及びＭＩＳＦＥＴのオーミック電極を各々所
定の箇所に形成した。 【効果】高速，高駆動能力を特徴とするＨＢＴと高速，
低消費電力を特徴とするＭＩＳＦＥＴを用いた集積回路
が同一基板上に作成できる。
リシック集積回路を形成する。 【構成】半絶縁性ＧａＡｓ基板１００上にｐ型ＧａＡｓ
層１０１とＨＢＴ用の結晶構造を積層した後、エミッタ
メサ，ベースメサ及びアイソレーション用メサを形成し
てｐ型ＧａＡｓ層１０１を露出させる。ｐ型ＧａＡｓ層
１０１内にイオン注入によりソースドレインコンタクト
領域１０７を形成する。次にｐ型ＧaＡs層１０１及びエ
ミッタメサ表面を含む領域にＳ保護膜１０８を形成す
る。次いで、Ｓ保護膜１０８上に緻密な絶縁膜１０９を
被覆する。絶縁膜１０９上にゲート電極１１０を形成
し、ＨＢＴ及びＭＩＳＦＥＴのオーミック電極を各々所
定の箇所に形成した。 【効果】高速，高駆動能力を特徴とするＨＢＴと高速，
低消費電力を特徴とするＭＩＳＦＥＴを用いた集積回路
が同一基板上に作成できる。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタ集積回路を
形成する半導体装置及びその製造方法に係り、特に化合
物半導体を用いた超高速電界効果型トランジスタ及び超
高速ヘテロ接合バイポーラトランジスタからなる集積回
路を同一基板上に形成した半導体装置及びその製造方法
に関する。
形成する半導体装置及びその製造方法に係り、特に化合
物半導体を用いた超高速電界効果型トランジスタ及び超
高速ヘテロ接合バイポーラトランジスタからなる集積回
路を同一基板上に形成した半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】情報技術の高度化に伴い、電子回路の超
高速化に対する要求がますます強くなっている。回路の
動作周波数が数十ＧＨｚ以上になるとこれまでのＳｉデ
バイスによる集積回路では対応できず、ＧａＡｓデバイ
スを主とする化合物半導体の電子回路に頼らざるをえな
い。現在、実用化が進められている超高速ＧａＡｓデバ
イスは、ゲート電圧でチャネル電流を制御する電界効果
型トランジスタ（以下ＦＥＴ）とベース電流でコレクタ
電流を制御するヘテロ接合バイポーラトランジスタ（以
下ＨＢＴ）に大きく分類できる。各デバイスの特徴とし
て、ＦＥＴは消費電力が小さく高集積化に適している
が、負荷駆動能力が小さい。一方、ＨＢＴは負荷駆動能
力は大きいが、消費電力が大きく集積化には適さない。
従って、回路の品種に応じて使い分けるか、ＳｉのＢｉ
−ＣＭＯＳ技術のように双方の長所を活かした混成論理
ゲートを用いて同一基板上に集積回路を形成することが
必要である。
高速化に対する要求がますます強くなっている。回路の
動作周波数が数十ＧＨｚ以上になるとこれまでのＳｉデ
バイスによる集積回路では対応できず、ＧａＡｓデバイ
スを主とする化合物半導体の電子回路に頼らざるをえな
い。現在、実用化が進められている超高速ＧａＡｓデバ
イスは、ゲート電圧でチャネル電流を制御する電界効果
型トランジスタ（以下ＦＥＴ）とベース電流でコレクタ
電流を制御するヘテロ接合バイポーラトランジスタ（以
下ＨＢＴ）に大きく分類できる。各デバイスの特徴とし
て、ＦＥＴは消費電力が小さく高集積化に適している
が、負荷駆動能力が小さい。一方、ＨＢＴは負荷駆動能
力は大きいが、消費電力が大きく集積化には適さない。
従って、回路の品種に応じて使い分けるか、ＳｉのＢｉ
−ＣＭＯＳ技術のように双方の長所を活かした混成論理
ゲートを用いて同一基板上に集積回路を形成することが
必要である。
【０００３】化合物半導体の超高速ＦＥＴとＨＢＴのモ
ノシリック集積化技術は、例えば、電子通信学会研究会
資料ＥＤ８９−７６，ｐｐ．８３〜８７において報告さ
れている。この報告では、超高速ＦＥＴとしてＡｌＧａ
Ａｓ／ＧａＡｓヘテロ接合界面に蓄積する２次元電子ガ
スをチャネルとした高電子移動度トランジスタ（以下Ｈ
ＥＭＴ：High Electron Mobility Transistor)を用いて
いる。ＨＥＭＴの寄生ソース抵抗を低減するためには、
高濃度キャップ型コンタクト層の採用が極めて有効であ
ることが知られている。この公知例では、高濃度ｎ型Ｇ
ａＡｓキャップ型コンタクト層とＨＢＴのサブコレクタ
層を兼用させて同一基板上にＨＥＭＴとＨＢＴをモノリ
シックに集積化している。
ノシリック集積化技術は、例えば、電子通信学会研究会
資料ＥＤ８９−７６，ｐｐ．８３〜８７において報告さ
れている。この報告では、超高速ＦＥＴとしてＡｌＧａ
Ａｓ／ＧａＡｓヘテロ接合界面に蓄積する２次元電子ガ
スをチャネルとした高電子移動度トランジスタ（以下Ｈ
ＥＭＴ：High Electron Mobility Transistor)を用いて
いる。ＨＥＭＴの寄生ソース抵抗を低減するためには、
高濃度キャップ型コンタクト層の採用が極めて有効であ
ることが知られている。この公知例では、高濃度ｎ型Ｇ
ａＡｓキャップ型コンタクト層とＨＢＴのサブコレクタ
層を兼用させて同一基板上にＨＥＭＴとＨＢＴをモノリ
シックに集積化している。
【０００４】以下、モノリシック集積化技術の概要を述
べる。基板上にＨＥＭＴ用の結晶構造である低濃度Ｇａ
Ａｓチャネル層，ｎ型ＡｌＧａＡｓキャリア供給層、及
びＨＥＭＴのキャップ層とＨＢＴのサブコレクタ層を兼
ねた高濃度ｎ型ＧａＡｓ層を積層し、次いで、ＨＢＴの
コレクタ層，ベース層，エミッタ層、及びサブエミッタ
層を形成する。その後、エッチングと電極形成により結
晶構造の該当する上層部にＨＢＴを、また結晶構造の該
当する下層部にＨＥＭＴを各々作製し、メサエッチング
により両者を電気的に分離している。
べる。基板上にＨＥＭＴ用の結晶構造である低濃度Ｇａ
Ａｓチャネル層，ｎ型ＡｌＧａＡｓキャリア供給層、及
びＨＥＭＴのキャップ層とＨＢＴのサブコレクタ層を兼
ねた高濃度ｎ型ＧａＡｓ層を積層し、次いで、ＨＢＴの
コレクタ層，ベース層，エミッタ層、及びサブエミッタ
層を形成する。その後、エッチングと電極形成により結
晶構造の該当する上層部にＨＢＴを、また結晶構造の該
当する下層部にＨＥＭＴを各々作製し、メサエッチング
により両者を電気的に分離している。
【０００５】
【発明が解決しようとする課題】上述した公知例では、
以下に述べる三つの課題がある。まず、基板上にHEMT用
の結晶構造とＨＢＴ用の結晶構造を積層するためには、
ＨＥＭＴのキャリア供給層であるＡｌＧａＡｓの上層に
高品質のＨＢＴ用結晶を成長しなければならない。しか
し、一般にＡｌＧａＡｓ層上に成長したエピタキシャル
層はＧａＡｓ上のエピタキシャル層に比べて品質が劣
る。従って、ＡｌＧａＡｓ層上に形成したＨＢＴは少数
キャリアの寿命が短く、良好な素子特性が得られない。
以下に述べる三つの課題がある。まず、基板上にHEMT用
の結晶構造とＨＢＴ用の結晶構造を積層するためには、
ＨＥＭＴのキャリア供給層であるＡｌＧａＡｓの上層に
高品質のＨＢＴ用結晶を成長しなければならない。しか
し、一般にＡｌＧａＡｓ層上に成長したエピタキシャル
層はＧａＡｓ上のエピタキシャル層に比べて品質が劣
る。従って、ＡｌＧａＡｓ層上に形成したＨＢＴは少数
キャリアの寿命が短く、良好な素子特性が得られない。
【０００６】第２の課題は、ＨＢＴとＦＥＴをモノリシ
ックに集積化する場合、Ｓｉモノリシック集積回路でみ
られるようにバイポーラトランジスタで高速性，高負荷
駆動能力を活かした回路を構成し、ＦＥＴ（特にＣ−Ｍ
ＯＳ）を用いて高集積，低消費電力の回路を構成すると
いった使い分けが重要になる。上述した公知例におい
て、ＨＢＴにより高速性，高負荷駆動能力を有する回路
を構成できる。しかし、ＨＥＭＴのゲート電極はショッ
トキ接合なのでリーク電流をＳｉのＭＯＳＦＥＴのよう
に低減できない。そのため消費電力の充分小さい回路を
形成することが困難である。
ックに集積化する場合、Ｓｉモノリシック集積回路でみ
られるようにバイポーラトランジスタで高速性，高負荷
駆動能力を活かした回路を構成し、ＦＥＴ（特にＣ−Ｍ
ＯＳ）を用いて高集積，低消費電力の回路を構成すると
いった使い分けが重要になる。上述した公知例におい
て、ＨＢＴにより高速性，高負荷駆動能力を有する回路
を構成できる。しかし、ＨＥＭＴのゲート電極はショッ
トキ接合なのでリーク電流をＳｉのＭＯＳＦＥＴのよう
に低減できない。そのため消費電力の充分小さい回路を
形成することが困難である。
【０００７】第３の課題は、ＨＢＴは高速性，高負荷駆
動能力の点で優れたデバイスであるが、エミッタ寸法が
小さくなるとエミッタメサ周辺での再結合の影響が現
れ、電流利得が低下する（エミッタサイズ効果と呼ばれ
る）ことが知られている。このことは、ＨＢＴの微細化
を進める上で障害となる。
動能力の点で優れたデバイスであるが、エミッタ寸法が
小さくなるとエミッタメサ周辺での再結合の影響が現
れ、電流利得が低下する（エミッタサイズ効果と呼ばれ
る）ことが知られている。このことは、ＨＢＴの微細化
を進める上で障害となる。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、ＧａＡｓ系のＨＢＴとMISFETか
らなる集積回路を以下の手順で同一基板上に形成する。
基板上にＡｌＧａＡｓを含まないＭＩＳＦＥＴ用のＧａ
Ａｓ結晶構造を堆積し、続いてＨＢＴ用の結晶構造を堆
積する。次にエッチングによりＨＢＴのエミッタメサ，
ベースメサを形成し、ＭＩＳＦＥＴのチャネル層を露出
させる。その後、前記エミッタ周辺，チャネル層の化合
物半導体層表面をＳ或いはＳｅにより終端する。次に前
記表面を緻密な絶縁膜で被覆する。次にＭＩＳＦＥＴの
ゲート電極を前記絶縁膜上の所定の個所に、またＭＩＳ
ＦＥＴのソース，ドレイン電極及びＨＢＴのエミッタ，
ベース，コレクタ電極を前記絶縁膜に形成した開孔部を
介して該当する半導体層上に形成する。上述した手順で
製作したＭＩＳＦＥＴ及びＨＢＴを目的とする回路に応
じて電気的に接続或いは絶縁することにより集積回路を
形成する。
に、本発明においては、ＧａＡｓ系のＨＢＴとMISFETか
らなる集積回路を以下の手順で同一基板上に形成する。
基板上にＡｌＧａＡｓを含まないＭＩＳＦＥＴ用のＧａ
Ａｓ結晶構造を堆積し、続いてＨＢＴ用の結晶構造を堆
積する。次にエッチングによりＨＢＴのエミッタメサ，
ベースメサを形成し、ＭＩＳＦＥＴのチャネル層を露出
させる。その後、前記エミッタ周辺，チャネル層の化合
物半導体層表面をＳ或いはＳｅにより終端する。次に前
記表面を緻密な絶縁膜で被覆する。次にＭＩＳＦＥＴの
ゲート電極を前記絶縁膜上の所定の個所に、またＭＩＳ
ＦＥＴのソース，ドレイン電極及びＨＢＴのエミッタ，
ベース，コレクタ電極を前記絶縁膜に形成した開孔部を
介して該当する半導体層上に形成する。上述した手順で
製作したＭＩＳＦＥＴ及びＨＢＴを目的とする回路に応
じて電気的に接続或いは絶縁することにより集積回路を
形成する。
【０００９】
【作用】本発明ではＡｌ組成を含まないＭＩＳＦＥＴ用
結晶上にＨＢＴ用結晶を積層しているため、ＡｌＧａＡ
ｓを含むＨＥＭＴ用結晶上に積層したＨＢＴ用結晶に比
べ高品質のエピタキシャル層が得られる。従って、本発
明のＭＩＳＦＥＴ／HBT集積回路のＨＢＴ特性は上述し
たＨＥＭＴ／ＨＢＴ集積回路のＨＢＴより優れた高速性
があり、上述した従来例の第１の課題は改善される。
結晶上にＨＢＴ用結晶を積層しているため、ＡｌＧａＡ
ｓを含むＨＥＭＴ用結晶上に積層したＨＢＴ用結晶に比
べ高品質のエピタキシャル層が得られる。従って、本発
明のＭＩＳＦＥＴ／HBT集積回路のＨＢＴ特性は上述し
たＨＥＭＴ／ＨＢＴ集積回路のＨＢＴより優れた高速性
があり、上述した従来例の第１の課題は改善される。
【００１０】従来例の第２の課題であるゲートリーク電
流による消費電力は、本発明ではＭＩＳＦＥＴを用いて
いるため、ゲートリーク電流はショットキ電極を用いる
ＨＥＭＴに比べて桁違いに小さくできる。従って、低消
費電力の集積回路の形成が可能である。
流による消費電力は、本発明ではＭＩＳＦＥＴを用いて
いるため、ゲートリーク電流はショットキ電極を用いる
ＨＥＭＴに比べて桁違いに小さくできる。従って、低消
費電力の集積回路の形成が可能である。
【００１１】従来例の第３の課題であるＨＢＴを微細化
したときの「エミッタサイズ効果」は、エミッタメサの
表面準位を介した再結合電流に起因すると考えられてい
る。本発明では、エミッタメサ周辺の化合物半導体表面
がＳ或いはＳｅにより終端されているため表面準位の影
響は小さく、ＨＢＴを微細化しても電流利得は低下しな
い。
したときの「エミッタサイズ効果」は、エミッタメサの
表面準位を介した再結合電流に起因すると考えられてい
る。本発明では、エミッタメサ周辺の化合物半導体表面
がＳ或いはＳｅにより終端されているため表面準位の影
響は小さく、ＨＢＴを微細化しても電流利得は低下しな
い。
【００１２】また、上述のＳ或いはＳｅによる化合物半
導体表面の終端処理の適用により化合物半導体と絶縁膜
の界面準位密度を大幅に低減できるので、従来は困難で
あったＭＩＳＦＥＴの作製が可能になる。
導体表面の終端処理の適用により化合物半導体と絶縁膜
の界面準位密度を大幅に低減できるので、従来は困難で
あったＭＩＳＦＥＴの作製が可能になる。
【００１３】
【実施例】〈実施例１〉本発明の一実施例を図１に示す
工程図を用いて説明する。半絶縁性ＧａＡｓ基板１００
上に、分子線エピタキシー法(ＭＢＥ法)を用いてｐ型Ｇ
ａＡｓ層１０１，高濃度ｎ型ＧａＡｓサブコレクタ層１
０２，低濃度ｎ型ＧａＡｓコレクタ層１０３，高濃度ｐ
型ＧａＡｓベース層１０４，ｎ型ＡｌＧａＡｓエミッタ
層105及び高濃度ｎ型ＧａＡｓサブエミッタ層１０６を
積層成長した（図１（ａ））。次に通常のリソグラフィ
技術とエッチング技術を用いて、エミッタメサ，ベース
メサ及びアイソレーションメサを形成した（図１
（ｂ））。次いで、所望領域にＳｉをイオン注入するこ
とにより、ｐ型ＧａＡｓ層１０１に高濃度ｎ型ＧａＡｓ
よりなるソース，ドレインコンタクト領域１０７を形成
する（図１（ｃ））。次に、試料を約５０℃に加熱した
過飽和の硫化アンモニウム溶液に浸漬した後、水洗、乾
燥を行った。引き続き、Ｈ2 雰囲気中で３００℃前後の
アニールを行った。これにより、ＨＢＴのエミッタメサ
周辺及びアイソレーションメサにより露出したｐ型Ｇａ
Ａｓ層１０１を含む化合物半導体表面にＳ保護膜１０８
を形成した（図２（ａ））。
工程図を用いて説明する。半絶縁性ＧａＡｓ基板１００
上に、分子線エピタキシー法(ＭＢＥ法)を用いてｐ型Ｇ
ａＡｓ層１０１，高濃度ｎ型ＧａＡｓサブコレクタ層１
０２，低濃度ｎ型ＧａＡｓコレクタ層１０３，高濃度ｐ
型ＧａＡｓベース層１０４，ｎ型ＡｌＧａＡｓエミッタ
層105及び高濃度ｎ型ＧａＡｓサブエミッタ層１０６を
積層成長した（図１（ａ））。次に通常のリソグラフィ
技術とエッチング技術を用いて、エミッタメサ，ベース
メサ及びアイソレーションメサを形成した（図１
（ｂ））。次いで、所望領域にＳｉをイオン注入するこ
とにより、ｐ型ＧａＡｓ層１０１に高濃度ｎ型ＧａＡｓ
よりなるソース，ドレインコンタクト領域１０７を形成
する（図１（ｃ））。次に、試料を約５０℃に加熱した
過飽和の硫化アンモニウム溶液に浸漬した後、水洗、乾
燥を行った。引き続き、Ｈ2 雰囲気中で３００℃前後の
アニールを行った。これにより、ＨＢＴのエミッタメサ
周辺及びアイソレーションメサにより露出したｐ型Ｇａ
Ａｓ層１０１を含む化合物半導体表面にＳ保護膜１０８
を形成した（図２（ａ））。
【００１４】次に、光ＣＶＤ法或いはＥＣＲ−ＣＶＤ法
を用いて絶縁膜１０９を形成した（図２（ｂ））。次い
で、該絶縁膜１０９上にＭＩＳＦＥＴのゲート電極１１
０を形成した（図２（ｃ））。その後、ＡｕＧｅ系オー
ミック金属のリフトオフ法によりを用いてＨＢＴのエミ
ッタ電極１１１，コレクタ電極１１２及びMISFETのソー
ス，ドレイン電極１１３を、ＡｕＺｎ系オーミック金属
のリフトオフ法によりＨＢＴのベース電極１１４を各
々、形成した（図３）。上述した工程により、同一基板
上に高速性，高負荷駆動能力を特徴とするＨＢＴと高速
性，低消費電力を特徴とするＭＩＳＦＥＴを作製した。
本実施例では、硫化アンモニウム溶液処理によりＨＢＴ
のメサ表面及びＭＩＳＦＥＴのゲート酸化膜界面にＳ保
護膜108を形成している。これにより、ＨＢＴにおいて
は「エミッタサイズ効果」の低減が図れ、ＭＩＳＦＥＴ
では界面準位の少ない良好なＭＩＳ特性が実現できる。
また、本実施例で用いた硫化アンモニウム溶液処理の代
わりに、高真空中でのＳｅ分子線照射及びアニールによ
りＨＢＴのメサ表面及びＭＩＳＦＥＴのチャネルとなる
ｐ型ＧａＡｓ層表面にＳｅ保護膜を形成することで本実
施例と同様の効果が得られる。
を用いて絶縁膜１０９を形成した（図２（ｂ））。次い
で、該絶縁膜１０９上にＭＩＳＦＥＴのゲート電極１１
０を形成した（図２（ｃ））。その後、ＡｕＧｅ系オー
ミック金属のリフトオフ法によりを用いてＨＢＴのエミ
ッタ電極１１１，コレクタ電極１１２及びMISFETのソー
ス，ドレイン電極１１３を、ＡｕＺｎ系オーミック金属
のリフトオフ法によりＨＢＴのベース電極１１４を各
々、形成した（図３）。上述した工程により、同一基板
上に高速性，高負荷駆動能力を特徴とするＨＢＴと高速
性，低消費電力を特徴とするＭＩＳＦＥＴを作製した。
本実施例では、硫化アンモニウム溶液処理によりＨＢＴ
のメサ表面及びＭＩＳＦＥＴのゲート酸化膜界面にＳ保
護膜108を形成している。これにより、ＨＢＴにおいて
は「エミッタサイズ効果」の低減が図れ、ＭＩＳＦＥＴ
では界面準位の少ない良好なＭＩＳ特性が実現できる。
また、本実施例で用いた硫化アンモニウム溶液処理の代
わりに、高真空中でのＳｅ分子線照射及びアニールによ
りＨＢＴのメサ表面及びＭＩＳＦＥＴのチャネルとなる
ｐ型ＧａＡｓ層表面にＳｅ保護膜を形成することで本実
施例と同様の効果が得られる。
【００１５】また、同一基板上に作られたＨＢＴ及びＭ
ＩＳＦＥＴは所望の回路に応じて、ＨＢＴを用いた回路
とＭＩＳＦＥＴを用いた回路をチップ内に別々に構成す
るか、或いはＳｉ集積回路のＢｉ−ＣＭＯＳ集積回路の
ようにＨＢＴとＭＩＳＦＥＴの混成回路を形成すること
により両方のデバイスの特徴を活かした回路を形成する
ことが可能である。
ＩＳＦＥＴは所望の回路に応じて、ＨＢＴを用いた回路
とＭＩＳＦＥＴを用いた回路をチップ内に別々に構成す
るか、或いはＳｉ集積回路のＢｉ−ＣＭＯＳ集積回路の
ようにＨＢＴとＭＩＳＦＥＴの混成回路を形成すること
により両方のデバイスの特徴を活かした回路を形成する
ことが可能である。
【００１６】〈実施例２〉本発明の一実施例を図２に示
す工程図を用いて説明する。半絶縁性ＧａＡｓ基板２０
０上に、分子線エピタキシー法（ＭＢＥ法）を用いてｐ
型ＧａＡｓ層201,高濃度ｎ型ＧａＡｓサブコレクタ層２
０２，低濃度ｎ型ＧａＡｓコレクタ層203,高濃度ｐ型Ｇ
ａＡｓベース層２０４，ｎ型ＡｌＧａＡｓエミッタ層２
０５及び高濃度ｎ型ＧａＡｓサブエミッタ層２０６を積
層成長した（図４（ａ））。次に通常のリソグラフィ技
術とエッチング技術を用いて、ＨＢＴのエミッタメサ，
ベースメサを形成して高濃度ｎ型ＧａＡｓサブコレクタ
層２０２を露出させた（図４（ｂ））。
す工程図を用いて説明する。半絶縁性ＧａＡｓ基板２０
０上に、分子線エピタキシー法（ＭＢＥ法）を用いてｐ
型ＧａＡｓ層201,高濃度ｎ型ＧａＡｓサブコレクタ層２
０２，低濃度ｎ型ＧａＡｓコレクタ層203,高濃度ｐ型Ｇ
ａＡｓベース層２０４，ｎ型ＡｌＧａＡｓエミッタ層２
０５及び高濃度ｎ型ＧａＡｓサブエミッタ層２０６を積
層成長した（図４（ａ））。次に通常のリソグラフィ技
術とエッチング技術を用いて、ＨＢＴのエミッタメサ，
ベースメサを形成して高濃度ｎ型ＧａＡｓサブコレクタ
層２０２を露出させた（図４（ｂ））。
【００１７】次いで、アイソレーションメサを形成する
と同時に、高濃度ｎ型ＧａＡｓサブコレクタ層２０２か
らなるＭＩＳＦＥＴのソース，ドレインコンタクト層２
０７を形成した（図４（ｃ））。次に、試料を約５０℃
に加熱した過飽和の硫化アンモニウム溶液に浸漬した
後、水洗，乾燥を行った。引き続き、Ｈ2 雰囲気中で３
００℃前後のアニールを行った。これにより、ＨＢＴの
エミッタメサ周辺及びソース，ドレインコンタクト層２
０７の間から露出したｐ型ＧａＡｓ層２０１を含む化合
物半導体表面にＳ保護膜２０８を形成した（図５
（ａ））。次に、光ＣＶＤ法或いはＥＣＲ−ＣＶＤ法を
用いて絶縁膜２０９を形成した(図５(ｂ))。次いで、絶
縁膜２０９上にＭＩＳＦＥＴのゲート電極２１０を形成
した（図５（ｃ））。その後、ＡｕＧｅ系オーミック金
属のリフトオフ法によりを用いてＨＢＴのエミッタ電極
２１１，コレクタ電極２１２及びＭＩＳＦＥＴのソー
ス，ドレイン電極２１３を、ＡｕＺｎ系オーミック金属
のリフトオフ法によりＨＢＴのベース電極２１４を各
々、形成した（図６）。
と同時に、高濃度ｎ型ＧａＡｓサブコレクタ層２０２か
らなるＭＩＳＦＥＴのソース，ドレインコンタクト層２
０７を形成した（図４（ｃ））。次に、試料を約５０℃
に加熱した過飽和の硫化アンモニウム溶液に浸漬した
後、水洗，乾燥を行った。引き続き、Ｈ2 雰囲気中で３
００℃前後のアニールを行った。これにより、ＨＢＴの
エミッタメサ周辺及びソース，ドレインコンタクト層２
０７の間から露出したｐ型ＧａＡｓ層２０１を含む化合
物半導体表面にＳ保護膜２０８を形成した（図５
（ａ））。次に、光ＣＶＤ法或いはＥＣＲ−ＣＶＤ法を
用いて絶縁膜２０９を形成した(図５(ｂ))。次いで、絶
縁膜２０９上にＭＩＳＦＥＴのゲート電極２１０を形成
した（図５（ｃ））。その後、ＡｕＧｅ系オーミック金
属のリフトオフ法によりを用いてＨＢＴのエミッタ電極
２１１，コレクタ電極２１２及びＭＩＳＦＥＴのソー
ス，ドレイン電極２１３を、ＡｕＺｎ系オーミック金属
のリフトオフ法によりＨＢＴのベース電極２１４を各
々、形成した（図６）。
【００１８】上述した工程により、同一基板上に高速
性，高負荷駆動能力を特徴とするHBTと高速性，低消費
電力を特徴とするＭＩＳＦＥＴを作製した。本実施例で
は、硫化アンモニウム溶液処理によりＨＢＴのメサ表面
及びＭＩＳＦＥＴのゲート酸化膜界面にＳ保護膜１０８
を形成している。これにより、ＨＢＴでは「エミッタサ
イズ効果」の低減が図れ、ＭＩＳＦＥＴにおいては界面
準位の少ない良好なMIS特性が実現できる。また、本実
施例で用いた硫化アンモニウム溶液処理の代わりに、高
真空中でのＳｅ分子線照射及びアニールによりＨＢＴの
メサ表面及びMISＦＥＴのチャネルとなるｐ型ＧａＡｓ
層表面にＳｅ保護膜を形成することで本実施例と同様の
効果が得られる。
性，高負荷駆動能力を特徴とするHBTと高速性，低消費
電力を特徴とするＭＩＳＦＥＴを作製した。本実施例で
は、硫化アンモニウム溶液処理によりＨＢＴのメサ表面
及びＭＩＳＦＥＴのゲート酸化膜界面にＳ保護膜１０８
を形成している。これにより、ＨＢＴでは「エミッタサ
イズ効果」の低減が図れ、ＭＩＳＦＥＴにおいては界面
準位の少ない良好なMIS特性が実現できる。また、本実
施例で用いた硫化アンモニウム溶液処理の代わりに、高
真空中でのＳｅ分子線照射及びアニールによりＨＢＴの
メサ表面及びMISＦＥＴのチャネルとなるｐ型ＧａＡｓ
層表面にＳｅ保護膜を形成することで本実施例と同様の
効果が得られる。
【００１９】本実施例では、ソース，ドレインコンタク
ト層２０７がＭＩＳＦＥＴのチャネルが形成されるｐ型
ＧａＡｓ層２０１上に形成されているため、ゲート長の
微細化が進むと問題となる短チャネル効果を低減でき
る。
ト層２０７がＭＩＳＦＥＴのチャネルが形成されるｐ型
ＧａＡｓ層２０１上に形成されているため、ゲート長の
微細化が進むと問題となる短チャネル効果を低減でき
る。
【００２０】また、ＭＩＳＦＥＴのソース，ドレインコ
ンタクト層２０７は高濃度ｎ型ＧａＡｓサブコレクタ層
２０２と同一エピタキシャル層を用いており、実施例１
のようにイオン注入により別工程で形成する必要がな
い。
ンタクト層２０７は高濃度ｎ型ＧａＡｓサブコレクタ層
２０２と同一エピタキシャル層を用いており、実施例１
のようにイオン注入により別工程で形成する必要がな
い。
【００２１】また、同一基板上に作られたＨＢＴ及びＭ
ＩＳＦＥＴは所望の回路に応じて、ＨＢＴを用いた回路
とＭＩＳＦＥＴを用いた回路をチップ内に別々に構成す
るか、或いはＳｉ集積回路のＢｉ−ＣＭＯＳ集積回路の
ようにＨＢＴとＭＩＳＦＥＴの混成回路を形成すること
により両方のデバイスの特徴を活かした回路を形成する
ことが可能である。
ＩＳＦＥＴは所望の回路に応じて、ＨＢＴを用いた回路
とＭＩＳＦＥＴを用いた回路をチップ内に別々に構成す
るか、或いはＳｉ集積回路のＢｉ−ＣＭＯＳ集積回路の
ようにＨＢＴとＭＩＳＦＥＴの混成回路を形成すること
により両方のデバイスの特徴を活かした回路を形成する
ことが可能である。
【００２２】
【発明の効果】本発明にれば、高速性，高負荷駆動能力
を特徴とするＨＢＴと高速性，低消費電力動作を特徴と
するＭＩＳＦＥＴを同一基板上に形成することが可能に
なる。また、本発明では「エミッタサイズ効果」のない
微細化に適したＨＢＴと界面準位が少なく高周波応答の
良好なＭＩＳＦＥＴを作成することができる。
を特徴とするＨＢＴと高速性，低消費電力動作を特徴と
するＭＩＳＦＥＴを同一基板上に形成することが可能に
なる。また、本発明では「エミッタサイズ効果」のない
微細化に適したＨＢＴと界面準位が少なく高周波応答の
良好なＭＩＳＦＥＴを作成することができる。
【図１】本発明の実施例１の第一工程図。
【図２】本発明の実施例１の第二工程図。
【図３】本発明の実施例１の第三工程図。
【図４】本発明の実施例２の第一工程図。
【図５】本発明の実施例２の第二工程図。
【図６】本発明の実施例２の第三工程図。
１００…半絶縁性ＧａＡｓ基板、１０１…ｐ型ＧａＡｓ
層、１０２…サブコレクタ層、１０３…コレクタ層、１
０４…ベース層、１０５…エミッタ層、１０６…サブエ
ミッタ層、１０７…ソース，ドレインコンタクト領域、
１０８…Ｓ保護膜、１０９…絶縁膜、１１０…ゲート電
極。
層、１０２…サブコレクタ層、１０３…コレクタ層、１
０４…ベース層、１０５…エミッタ層、１０６…サブエ
ミッタ層、１０７…ソース，ドレインコンタクト領域、
１０８…Ｓ保護膜、１０９…絶縁膜、１１０…ゲート電
極。
Claims (5)
- 【請求項１】半絶縁性化合物半導体基板上のｐ型化合物
半導体層上に形成されたワイドエミッタ構造のヘテロ接
合バイポーラトランジスタと前記ｐ型化合物半導体層を
チャネル層とする金属／絶縁体／半導体電界効果型トラ
ンジスタからなる集積回路が同一基板上に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】請求項１において、前記ヘテロ接合バイポ
ーラトランジスタのエミッタ・ベース接合のメサ表面及
び前記金属／絶縁体／半導体電界効果型トランジスタの
チャネル層表面がＳ或いはＳｅで終端されている前記ヘ
テロ接合バイポーラトランジスタ及び前記金属／絶縁体
／半導体電界効果型トランジスタからなる集積回路が同
一基板上に形成されている半導体装置。 - 【請求項３】請求項１において、前記ヘテロ接合バイポ
ーラトランジスタがｎｐｎ型トランジスタであり、前記
ｐ型化合物半導体層上に形成された前記ヘテロ接合バイ
ポーラトランジスタの高濃度ｎ型コンタクト層と前記金
属／絶縁体／半導体電界効果型トランジスタの高濃度ｎ
型コンタクト層が同一エピタキシャル層で形成されてい
る前記ヘテロ接合バイポーラトランジスタ及び前記金属
／絶縁体／半導体電界効果型トランジスタからなる集積
回路が同一基板上に形成されている半導体装置。 - 【請求項４】請求項２において、半絶縁性化合物半導体
基板上のｐ型の第１の化合物半導体層上に、高濃度ｎ型
第１の化合物半導体よりなるサブコレクタ層，低濃度第
１の化合物半導体よりなるコレクタ層，高濃度ｐ型の第
１の化合物半導体よりなるベース層，第１の化合物半導
体層よりバンドギャップの大きいｎ型の第２の化合物半
導体よりなるエミッタ層及び高濃度ｎ型の第１の化合物
半導体よりなるサブエミッタ層を、順次、積層する工
程，エミッタ・ベース接合部を限定するエミッタメサを
形成する工程，ベース・コレクタ接合部を限定するベー
スメサを形成する工程，サブコレクタ領域を限定するア
イソレーション用メサを形成して前記ｐ型の第１の化合
物半導体層を露出させる工程，前記ｐ型の第１の化合物
半導体層に選択的にイオン注入を行い前記金属／絶縁体
／半導体電界効果型トランジスタのソース，ドレインコ
ンタクト領域を形成する工程、その後、前記エミッタメ
サ周辺及びアイソレーション用メサの形成により露出し
た前記ｐ型の第１の化合物半導体層の表面をＳ或いはＳ
ｅにより終端させる工程，前記Ｓ或いはＳｅにより終端
した化合物半導体層表面に緻密な絶縁膜を形成する工
程，前記ヘテロ接合バイポーラトランジスタのサブエミ
ッタ層上にエミッタ電極，ベース層上にベース電極，サ
ブコレクタ層上にコレクタ電極を形成する工程，前記金
属／絶縁体／半導体電界効果型トランジスタのコンタク
ト領域にソース，ドレイン電極を形成し、前記ｐ型の第
１の化合物半導体層上の緻密な絶縁膜上にゲート電極を
形成する工程を含む半導体装置の製造方法。 - 【請求項５】請求項３において、半絶縁性化合物半導体
基板上のｐ型の第１の化合物半導体層上に、高濃度ｎ型
第１の化合物半導体よりなるサブコレクタ層，低濃度第
１の化合物半導体よりなるコレクタ層，高濃度ｐ型の第
１の化合物半導体よりなるベース層，第１の化合物半導
体層よりバンドギャップの大きいｎ型の第２の化合物半
導体よりなるエミッタ層及び高濃度ｎ型の第１の化合物
半導体よりなるサブエミッタ層を、順次、積層する工
程，エミッタ・ベース接合部を限定するエミッタメサを
形成する工程，ベース・コレクタ接合部を限定するベー
スメサを形成する工程，サブコレクタ領域を限定するア
イソレーション用メサを形成すると同時に前記金属／絶
縁体／半導体電界効果型トランジスタ用のソース，ドレ
インコンタクト層を形成して前記ｐ型の第１の化合物半
導体層を露出させる工程、その後、前記エミッタメサ周
辺及びアイソレーション用メサの形成により露出した前
記ｐ型の第１の化合物半導体層の表面をＳ或いはＳｅに
より終端させる工程，前記Ｓ或いはＳｅにより終端した
化合物半導体層表面に緻密な絶縁膜を形成する工程、前
記ヘテロ接合バイポーラトランジスタのサブエミッタ層
上にエミッタ電極，ベース層上にベース電極，サブコレ
クタ層上にコレクタ電極を形成する工程，前記のコンタ
クト層上にソース，ドレイン電極を形成し、前記ｐ型の
第１の化合物半導体層上の緻密な絶縁膜上にゲート電極
を形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20782792A JPH0661431A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20782792A JPH0661431A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661431A true JPH0661431A (ja) | 1994-03-04 |
Family
ID=16546176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20782792A Pending JPH0661431A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
| US6527954B1 (en) | 1998-02-05 | 2003-03-04 | Susumu Furuhashi | Layered bag filter elements |
| JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | Ｐ型電界効果トランジスタ及びその製造方法 |
-
1992
- 1992-08-04 JP JP20782792A patent/JPH0661431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
| US6527954B1 (en) | 1998-02-05 | 2003-03-04 | Susumu Furuhashi | Layered bag filter elements |
| JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | Ｐ型電界効果トランジスタ及びその製造方法 |
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