JPH07169976A - 半導体装置、その製造方法及び電界効果トランジスタを用いた回路 - Google Patents
半導体装置、その製造方法及び電界効果トランジスタを用いた回路Info
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- JPH07169976A JPH07169976A JP31294193A JP31294193A JPH07169976A JP H07169976 A JPH07169976 A JP H07169976A JP 31294193 A JP31294193 A JP 31294193A JP 31294193 A JP31294193 A JP 31294193A JP H07169976 A JPH07169976 A JP H07169976A
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- gate
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Abstract
(57)【要約】
【目的】デュアルゲート電界効果トランジスタの第二ゲ
ート電極近傍の寄生抵抗を低減し、相互コンダクタンス
を向上させること。 【構成】ＳｉドープＩｎＧａＡｓチャネル層３’の上部
に設けられた第一及び第二ゲート電極のうち、第二ゲー
ト電極５４のしきい電圧を第一ゲート電極５３のしきい
電圧よりも大きな負の値を持つようにしたデュアルゲー
ト電界効果トランジスタを有する半導体装置。第一ゲー
ト電極５３の底部からチャネル領域までの距離を、第二
ゲート電極５４の底部からチャネル領域までの距離より
も短くする等の構造を採る。
ート電極近傍の寄生抵抗を低減し、相互コンダクタンス
を向上させること。 【構成】ＳｉドープＩｎＧａＡｓチャネル層３’の上部
に設けられた第一及び第二ゲート電極のうち、第二ゲー
ト電極５４のしきい電圧を第一ゲート電極５３のしきい
電圧よりも大きな負の値を持つようにしたデュアルゲー
ト電界効果トランジスタを有する半導体装置。第一ゲー
ト電極５３の底部からチャネル領域までの距離を、第二
ゲート電極５４の底部からチャネル領域までの距離より
も短くする等の構造を採る。
Description
【０００１】
【産業上の利用分野】本発明は、特性の向上した電界効
果トランジスタを有する半導体装置、その製造方法並び
にそのような電界効果トランジスタを用いた低雑音増幅
回路及びミキサ回路に関する。
果トランジスタを有する半導体装置、その製造方法並び
にそのような電界効果トランジスタを用いた低雑音増幅
回路及びミキサ回路に関する。
【０００２】
【従来の技術】従来のデュアルゲートＦＥＴ（Field Ef
fect Transister；電界効果トランジスタ）は、例えば
アイ・イー・イー・イー・トランスアクション・オン・
エレクトロン・デバイスＥＤ−２５巻（１９７８年）５
８０頁（IEEE Trans．ElectronDevices ED−25（197
8）pp580）に記載されている。デュアルゲートＦＥＴ
は、回路特性の向上のために、通常のシングルゲートＦ
ＥＴの代わりに用いられる。
fect Transister；電界効果トランジスタ）は、例えば
アイ・イー・イー・イー・トランスアクション・オン・
エレクトロン・デバイスＥＤ−２５巻（１９７８年）５
８０頁（IEEE Trans．ElectronDevices ED−25（197
8）pp580）に記載されている。デュアルゲートＦＥＴ
は、回路特性の向上のために、通常のシングルゲートＦ
ＥＴの代わりに用いられる。
【０００３】このデュアルゲートＦＥＴは、図２に示す
ように、半絶縁性ＧａＡｓ基板１上に、アンドープＧａ
Ａｓバッファ層２、アンドープＩｎＧａＡｓチャネル層
３、アンドープバリア層４、アンドープＧａＡｓカバー
層５が積層され、さらに、アンドープＧａＡｓカバー層
５上に、ソース電極５１とドレイン電極５２が設けら
れ、ソース電極５１の近くに第一ゲート電極５３、ドレ
イン電極５２の近くに第二ゲート電極５４が形成されて
いる。この第一ゲート電極５３と第二ゲート電極５４
は、通常は同じ工程で同時に形成される。
ように、半絶縁性ＧａＡｓ基板１上に、アンドープＧａ
Ａｓバッファ層２、アンドープＩｎＧａＡｓチャネル層
３、アンドープバリア層４、アンドープＧａＡｓカバー
層５が積層され、さらに、アンドープＧａＡｓカバー層
５上に、ソース電極５１とドレイン電極５２が設けら
れ、ソース電極５１の近くに第一ゲート電極５３、ドレ
イン電極５２の近くに第二ゲート電極５４が形成されて
いる。この第一ゲート電極５３と第二ゲート電極５４
は、通常は同じ工程で同時に形成される。
【０００４】
【発明が解決しようとする課題】上記従来のデュアルゲ
ートＦＥＴは、第一ゲート電極と第二ゲート電極が同じ
工程により作製され、同じしきい電圧を持っていた。こ
の時、第一ゲート電極に関する相互コンダクタンスが良
好になるようにしきい電圧は設定されていた。このた
め、第二ゲート電極近傍における抵抗が大きくなり、ド
レイン電圧に対するドレイン電流の立上りを示すオン抵
抗が大きくなり、低電圧動作時の特性劣化が激しく、ま
た、この飽和電流が抑えられたり、相互コンダクタンス
が低下するといった弊害が起こるという問題があった。
ートＦＥＴは、第一ゲート電極と第二ゲート電極が同じ
工程により作製され、同じしきい電圧を持っていた。こ
の時、第一ゲート電極に関する相互コンダクタンスが良
好になるようにしきい電圧は設定されていた。このた
め、第二ゲート電極近傍における抵抗が大きくなり、ド
レイン電圧に対するドレイン電流の立上りを示すオン抵
抗が大きくなり、低電圧動作時の特性劣化が激しく、ま
た、この飽和電流が抑えられたり、相互コンダクタンス
が低下するといった弊害が起こるという問題があった。
【０００５】また、従来のデュアルゲートＦＥＴを用い
るときは、一般に二つのゲート電極に異なる電位を与え
る必要があり、電源回路が複雑になる。これらを集積化
するときにはチップ面積の増大や、周辺回路が原因とな
る雑音の増大といった問題があった。また、携帯電話等
に適用するときには電池数の増大といった問題があっ
た。
るときは、一般に二つのゲート電極に異なる電位を与え
る必要があり、電源回路が複雑になる。これらを集積化
するときにはチップ面積の増大や、周辺回路が原因とな
る雑音の増大といった問題があった。また、携帯電話等
に適用するときには電池数の増大といった問題があっ
た。
【０００６】本発明の第１の目的は、第二ゲート電極近
傍の抵抗を低減し、特性が向上したデュアルゲートＦＥ
Ｔを有する半導体装置を提供することにある。本発明の
第２の目的は、そのようなデュアルゲートＦＥＴを有す
る半導体装置の製造方法を提供することにある。本発明
の第３の目的は、そのようなデュアルゲートＦＥＴを用
いた高性能な低雑音増幅回路及びミキサ回路を提供する
ことにある。本発明の第４の目的は、そのようなデュア
ルゲートＦＥＴを用い、かつ、電源回路を単純化した低
雑音増幅回路及びミキサ回路を提供することにある。
傍の抵抗を低減し、特性が向上したデュアルゲートＦＥ
Ｔを有する半導体装置を提供することにある。本発明の
第２の目的は、そのようなデュアルゲートＦＥＴを有す
る半導体装置の製造方法を提供することにある。本発明
の第３の目的は、そのようなデュアルゲートＦＥＴを用
いた高性能な低雑音増幅回路及びミキサ回路を提供する
ことにある。本発明の第４の目的は、そのようなデュア
ルゲートＦＥＴを用い、かつ、電源回路を単純化した低
雑音増幅回路及びミキサ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、半導体基板に設けら
れたソース、ドレイン領域と、これらの領域間に設けら
れたチャネル領域と、チャネル領域に流れる電流を制御
するために、チャネル領域の上部に設けられた第一及び
第二のゲート電極とを持つデュアルゲート電界効果トラ
ンジスタを有し、第二のゲート電極のしきい電圧を第一
のゲート電極のしきい電圧よりも大きな負の値を持つよ
うにしたものである。ここで第一及び第二の２つのゲー
ト電極のうち、ソース領域に近い方を第一のゲート電
極、ドレイン領域に近い方を第二のゲート電極とする。
このことは、以下も同じである。
るために、本発明の半導体装置は、半導体基板に設けら
れたソース、ドレイン領域と、これらの領域間に設けら
れたチャネル領域と、チャネル領域に流れる電流を制御
するために、チャネル領域の上部に設けられた第一及び
第二のゲート電極とを持つデュアルゲート電界効果トラ
ンジスタを有し、第二のゲート電極のしきい電圧を第一
のゲート電極のしきい電圧よりも大きな負の値を持つよ
うにしたものである。ここで第一及び第二の２つのゲー
ト電極のうち、ソース領域に近い方を第一のゲート電
極、ドレイン領域に近い方を第二のゲート電極とする。
このことは、以下も同じである。
【０００８】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、半導体基板に設けられたソ
ース、ドレイン領域と、これらの領域間に設けられたチ
ャネル領域と、チャネル領域に流れる電流を制御するた
めに、チャネル領域の上部に設けられた第一及び第二の
ゲート電極とを持つデュアルゲート電界効果トランジス
タを有し、第一のゲート電極の底部からチャネル領域ま
での距離を第二のゲート電極の底部からチャネル領域ま
での距離よりも短いようにしたものである。
に、本発明の半導体装置は、半導体基板に設けられたソ
ース、ドレイン領域と、これらの領域間に設けられたチ
ャネル領域と、チャネル領域に流れる電流を制御するた
めに、チャネル領域の上部に設けられた第一及び第二の
ゲート電極とを持つデュアルゲート電界効果トランジス
タを有し、第一のゲート電極の底部からチャネル領域ま
での距離を第二のゲート電極の底部からチャネル領域ま
での距離よりも短いようにしたものである。
【０００９】これらの半導体装置については、第一のゲ
ート電極の底部を第二のゲート電極が接触している半導
体層表面と同じ半導体層に設けられた凹部内でこの半導
体層と接触させる構造を採ることができる。また、チャ
ネル領域は、アンドープ層とし、キャリアを供給するた
めの半導体層をチャネル領域の上又は下に、チャネル領
域と空間的に分離して配置するような構造を採ることが
できる。或いは、第一のゲート電極、ソース領域間に電
圧を加えたときにチャネル領域を流れるキャリアの極性
と同型のイオン化不純物をチャネル領域に加えるような
構造を採ることができる。
ート電極の底部を第二のゲート電極が接触している半導
体層表面と同じ半導体層に設けられた凹部内でこの半導
体層と接触させる構造を採ることができる。また、チャ
ネル領域は、アンドープ層とし、キャリアを供給するた
めの半導体層をチャネル領域の上又は下に、チャネル領
域と空間的に分離して配置するような構造を採ることが
できる。或いは、第一のゲート電極、ソース領域間に電
圧を加えたときにチャネル領域を流れるキャリアの極性
と同型のイオン化不純物をチャネル領域に加えるような
構造を採ることができる。
【００１０】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、半導体基板に設けられたソ
ース、ドレイン領域と、これらの領域間に設けられたチ
ャネル領域と、チャネル領域に流れる電流を制御するた
めに、チャネル領域の上部に設けられた第一及び第二の
ゲート電極とを持つデュアルゲート電界効果トランジス
タを有し、第一のゲート電極の直下のチャネル領域のチ
ャネル導電型のイオン化不純物濃度を第二のゲート電極
の直下のチャネル領域のそれよりも小さいようにしたも
のである。
に、本発明の半導体装置は、半導体基板に設けられたソ
ース、ドレイン領域と、これらの領域間に設けられたチ
ャネル領域と、チャネル領域に流れる電流を制御するた
めに、チャネル領域の上部に設けられた第一及び第二の
ゲート電極とを持つデュアルゲート電界効果トランジス
タを有し、第一のゲート電極の直下のチャネル領域のチ
ャネル導電型のイオン化不純物濃度を第二のゲート電極
の直下のチャネル領域のそれよりも小さいようにしたも
のである。
【００１１】また、上記第２の目的を達成するために、
本発明の半導体装置の製造方法は、第１の工程として、
半導体基板上に、チャネル領域を構成する第１の半導体
層を形成し、第２の工程として、第１の半導体層上に、
少なくとも第２の半導体層と、その上に第３の半導体層
を形成し、第３の工程として、第３の半導体層の所望の
部分をエッチングし、第２の半導体層上に第一のゲート
電極を形成する手順と、第３の半導体層の所望の部分の
上に第二のゲート電極を形成する手順とを所望の順に行
ない、デュアルゲート電界効果トランジスタを製造する
ようにしたものである。
本発明の半導体装置の製造方法は、第１の工程として、
半導体基板上に、チャネル領域を構成する第１の半導体
層を形成し、第２の工程として、第１の半導体層上に、
少なくとも第２の半導体層と、その上に第３の半導体層
を形成し、第３の工程として、第３の半導体層の所望の
部分をエッチングし、第２の半導体層上に第一のゲート
電極を形成する手順と、第３の半導体層の所望の部分の
上に第二のゲート電極を形成する手順とを所望の順に行
ない、デュアルゲート電界効果トランジスタを製造する
ようにしたものである。
【００１２】さらに、上記第２の目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板の所
望の位置に、第１のチャネル領域を形成するためにイオ
ン化不純物を導入し、第１のチャネル領域の上に、第一
のゲート電極を形成する工程と、第１のチャネル領域の
イオン化不純物濃度より大きいイオン化不純物濃度を持
つ第２のチャネル領域を、第１のチャネル領域に隣接し
て形成するためにイオン化不純物を導入し、第２のチャ
ネル領域の上に、第二のゲート電極を形成する工程とを
所望の順に行ない、デュアルゲート電界効果トランジス
タを製造するようにしたものである。
に、本発明の半導体装置の製造方法は、半導体基板の所
望の位置に、第１のチャネル領域を形成するためにイオ
ン化不純物を導入し、第１のチャネル領域の上に、第一
のゲート電極を形成する工程と、第１のチャネル領域の
イオン化不純物濃度より大きいイオン化不純物濃度を持
つ第２のチャネル領域を、第１のチャネル領域に隣接し
て形成するためにイオン化不純物を導入し、第２のチャ
ネル領域の上に、第二のゲート電極を形成する工程とを
所望の順に行ない、デュアルゲート電界効果トランジス
タを製造するようにしたものである。
【００１３】さらに、上記第２の目的を達成するため
に、本発明の半導体装置の製造方法は、第１の工程とし
て、半導体基板の所望の位置に、チャネル領域を形成す
るためにイオン化不純物を導入し、第２の工程として、
チャネル領域の上の所望の位置に、第二のゲート電極を
形成する手順と、チャネル領域の上の上記と異なる所望
の位置に凹部を設け、凹部に、第一のゲート電極を形成
する手順とを所望の順に行ない、デュアルゲート電界効
果トランジスタを製造するようにしたものである。
に、本発明の半導体装置の製造方法は、第１の工程とし
て、半導体基板の所望の位置に、チャネル領域を形成す
るためにイオン化不純物を導入し、第２の工程として、
チャネル領域の上の所望の位置に、第二のゲート電極を
形成する手順と、チャネル領域の上の上記と異なる所望
の位置に凹部を設け、凹部に、第一のゲート電極を形成
する手順とを所望の順に行ない、デュアルゲート電界効
果トランジスタを製造するようにしたものである。
【００１４】また、上記第３の目的を達成するために、
本発明の低雑音増幅回路は、上記の半導体装置のいずれ
か一と、この半導体装置のデュアルゲート電界効果トラ
ンジスタの第一のゲート電極に信号を入力するための手
段と、第二のゲート電極に直流電圧を与えるための手段
と、ソース領域を接地するための手段とを有し、ドレイ
ン領域から出力するように構成したものである。
本発明の低雑音増幅回路は、上記の半導体装置のいずれ
か一と、この半導体装置のデュアルゲート電界効果トラ
ンジスタの第一のゲート電極に信号を入力するための手
段と、第二のゲート電極に直流電圧を与えるための手段
と、ソース領域を接地するための手段とを有し、ドレイ
ン領域から出力するように構成したものである。
【００１５】さらにまた、上記第３の目的を達成するた
めに、本発明のミキサ回路は、上記の半導体装置のいず
れか一と、この半導体装置のデュアルゲート電界効果ト
ランジスタの第一のゲート電極に高周波信号を入力する
ための手段と、第二のゲート電極に直流電圧を与えるた
めの手段と、第二のゲート電極にローカル信号を入力す
るための手段と、ソース領域を接地するための手段とを
有し、ドレイン領域から出力するように構成したもので
ある。
めに、本発明のミキサ回路は、上記の半導体装置のいず
れか一と、この半導体装置のデュアルゲート電界効果ト
ランジスタの第一のゲート電極に高周波信号を入力する
ための手段と、第二のゲート電極に直流電圧を与えるた
めの手段と、第二のゲート電極にローカル信号を入力す
るための手段と、ソース領域を接地するための手段とを
有し、ドレイン領域から出力するように構成したもので
ある。
【００１６】また、上記第４の目的を達成するために、
本発明の低雑音増幅回路は、上記の低雑音増幅回路の第
一及び第二のゲート電極に、同一の電位を与える手段を
さらに設けるようにするか又は第二のゲート電極を接地
するための手段をさらに設けるようにしたものである。
本発明の低雑音増幅回路は、上記の低雑音増幅回路の第
一及び第二のゲート電極に、同一の電位を与える手段を
さらに設けるようにするか又は第二のゲート電極を接地
するための手段をさらに設けるようにしたものである。
【００１７】さらにまた、上記第４の目的を達成するた
めに、本発明のミキサ回路は、上記のミキサ回路の第一
及び第二のゲート電極に、同一の電位を与える手段をさ
らに設けるようにするか又は第二のゲート電極を接地す
るための手段をさらに設けるかしたものである。
めに、本発明のミキサ回路は、上記のミキサ回路の第一
及び第二のゲート電極に、同一の電位を与える手段をさ
らに設けるようにするか又は第二のゲート電極を接地す
るための手段をさらに設けるかしたものである。
【００１８】
【作用】ＦＥＴは、通常図３のような等価回路に置き換
えて考えることができる。このような等価回路定数のう
ち、相互コンダクタンス（ｇｍ）、ゲート−ドレイン間
容量（Ｃｇｄ）、ゲート−ドレイン抵抗（Ｒｇｄ）及び
ドレイン抵抗（Ｒｄ）は、第二ゲートの電位によって変
化する量である。ここで、素子の高周波での動作と利得
の目安となる、電力利得遮断周波数ｆmaxは次のように
表される。なお、図において、Ｇはゲート電極、Ｄはド
レイン電極、Ｓはソース電極、Ｒｇはゲート抵抗、Ｒｉ
は真性抵抗、Ｒｓはソース抵抗、Ｃｇｓはゲート−ソー
ス間容量、Ｃｓｄはソース−ドレイン間容量、Ｌｓはソ
ースインダクタンスである。
えて考えることができる。このような等価回路定数のう
ち、相互コンダクタンス（ｇｍ）、ゲート−ドレイン間
容量（Ｃｇｄ）、ゲート−ドレイン抵抗（Ｒｇｄ）及び
ドレイン抵抗（Ｒｄ）は、第二ゲートの電位によって変
化する量である。ここで、素子の高周波での動作と利得
の目安となる、電力利得遮断周波数ｆmaxは次のように
表される。なお、図において、Ｇはゲート電極、Ｄはド
レイン電極、Ｓはソース電極、Ｒｇはゲート抵抗、Ｒｉ
は真性抵抗、Ｒｓはソース抵抗、Ｃｇｓはゲート−ソー
ス間容量、Ｃｓｄはソース−ドレイン間容量、Ｌｓはソ
ースインダクタンスである。
【００１９】
【数１】
【００２０】これから分かるように、電力利得遮断周波
数ｆmaxを大きくするためには、分母に係っているＣｇ
ｄを小さくし、Ｒｇｄを大きくするが肝要となることが
判る。Ｃｇｄは、ゲート電極とドレイン電極との距離の
増大に従い低下し、Ｒｇｄは、ゲート電極とドレイン電
極との距離の増大に従い増加するため、デュアルゲート
ＦＥＴにすることにより特性はより向上する。
数ｆmaxを大きくするためには、分母に係っているＣｇ
ｄを小さくし、Ｒｇｄを大きくするが肝要となることが
判る。Ｃｇｄは、ゲート電極とドレイン電極との距離の
増大に従い低下し、Ｒｇｄは、ゲート電極とドレイン電
極との距離の増大に従い増加するため、デュアルゲート
ＦＥＴにすることにより特性はより向上する。
【００２１】しかしながら、素子作製のプロセス上の制
約により、２つのゲート電極の間の距離はあまり狭める
ことができないため、ドレイン抵抗が著しく増大する。
低雑音増幅器等にＦＥＴを用いるとき、Ｎ型ＦＥＴで
は、しきい電圧は負の小さな値、通常−０．２Ｖ程度の
とき、特性は極大となる。しかし、第二ゲート電極のし
きい電圧が同程度の時、大きな相互コンダクタンスを得
るために、第二ゲート電極に正の大きな電圧を印加する
必要がある。このことは、場合によっては第二ゲート電
極に別系統の電源を用意する必要が生じ、回路を構成す
るとき自由度が小さくなるのみならず、第二ゲート電極
近傍で高抵抗となるため、ドレイン抵抗が著しく増大
し、特にドレイン電圧が小さな領域で相互コンダクタン
スの劣化が著しい。また、回路構成の単純化のために、
２つのゲート電極に同電位を与えることが有効である。
ところが、第一ゲート電極にとって最適なしきい電圧で
は、第二ゲート電極が空乏化してしまい、相互コンダク
タンスが劣化する。これらのことからも、２つのゲート
電極のしきい電圧は異なる方が好ましい。
約により、２つのゲート電極の間の距離はあまり狭める
ことができないため、ドレイン抵抗が著しく増大する。
低雑音増幅器等にＦＥＴを用いるとき、Ｎ型ＦＥＴで
は、しきい電圧は負の小さな値、通常−０．２Ｖ程度の
とき、特性は極大となる。しかし、第二ゲート電極のし
きい電圧が同程度の時、大きな相互コンダクタンスを得
るために、第二ゲート電極に正の大きな電圧を印加する
必要がある。このことは、場合によっては第二ゲート電
極に別系統の電源を用意する必要が生じ、回路を構成す
るとき自由度が小さくなるのみならず、第二ゲート電極
近傍で高抵抗となるため、ドレイン抵抗が著しく増大
し、特にドレイン電圧が小さな領域で相互コンダクタン
スの劣化が著しい。また、回路構成の単純化のために、
２つのゲート電極に同電位を与えることが有効である。
ところが、第一ゲート電極にとって最適なしきい電圧で
は、第二ゲート電極が空乏化してしまい、相互コンダク
タンスが劣化する。これらのことからも、２つのゲート
電極のしきい電圧は異なる方が好ましい。
【００２２】従って、回路構成上、第一ゲート電極のし
きい電圧は負の小さな値に、第二ゲート電極のしきい電
圧は負の大きな値にすることが好ましいといえる。こう
することにより、ドレイン抵抗の増大を抑制しながら、
デュアルゲートＦＥＴの利点を享受することが出来る。
きい電圧は負の小さな値に、第二ゲート電極のしきい電
圧は負の大きな値にすることが好ましいといえる。こう
することにより、ドレイン抵抗の増大を抑制しながら、
デュアルゲートＦＥＴの利点を享受することが出来る。
【００２３】しきい電圧は、ゲート電極と半導体との接
触界面からチャネルまでの距離と、チャネル導電型のイ
オン化不純物濃度の積の増加に伴って負の大きな値をと
る。従って、第一ゲート電極と第二ゲート電極のしきい
電圧とを変えるためには、ゲート電極と半導体との接触
界面からチャネルまでの距離か、チャネル導電型のイオ
ン化不純物濃度を変えるようにすればよい。
触界面からチャネルまでの距離と、チャネル導電型のイ
オン化不純物濃度の積の増加に伴って負の大きな値をと
る。従って、第一ゲート電極と第二ゲート電極のしきい
電圧とを変えるためには、ゲート電極と半導体との接触
界面からチャネルまでの距離か、チャネル導電型のイオ
ン化不純物濃度を変えるようにすればよい。
【００２４】
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。以降、材料の記述として、ＡｌＧａＡｓ
は、ＧａＡｓ中のＧａ原子のうちの一部をＡｌで置換し
たもの、ＩｎＧａＡｓは、ＧａＡｓ中のＧａ原子のうち
の一部をＩｎで置換したもの、ＩｎＡｌＡｓは、ＡｌＡ
ｓ中のＡｌ原子のうちの一部をＩｎで置換したものを意
味する。
に説明する。以降、材料の記述として、ＡｌＧａＡｓ
は、ＧａＡｓ中のＧａ原子のうちの一部をＡｌで置換し
たもの、ＩｎＧａＡｓは、ＧａＡｓ中のＧａ原子のうち
の一部をＩｎで置換したもの、ＩｎＡｌＡｓは、ＡｌＡ
ｓ中のＡｌ原子のうちの一部をＩｎで置換したものを意
味する。
【００２５】〈実施例１〉図４に、本発明の第１の実施
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、ＭＢＥ（分子線エピタキシー）法により、ア
ンドープＧａＡｓバッフア層（厚さ：５００ｎｍ）２、
アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成：０．２
５、厚さ：８ｎｍ）３、アンドープＡｌＧａＡｓスペー
サ層（Ａｌ組成：０．２５、厚さ：２ｎｍ）７、ｎ−Ａ
ｌＧａＡｓキャリア供給層（Ａｌ組成：０．２５、厚
さ：１５ｎｍ、Ｓｉ濃度：５×１０18／ｃｍ3）８、ア
ンドープＡｌＧａＡｓバリア層（Ａｌ組成：０．２５、
厚さ：１０ｎｍ）９、アンドープＧａＡｓカバー層（厚
さ：２０ｎｍ）５、アンドープＡｌＧａＡｓ層（Ａｌ組
成：０．２５、厚さ：３ｎｍ）１０を成長させ、最後に
ｎ−ＧａＡｓキャップ層（Ｓｉ濃度：７×１０18／ｃｍ
3、厚さ：１６０ｎｍ）６を堆積する。
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、ＭＢＥ（分子線エピタキシー）法により、ア
ンドープＧａＡｓバッフア層（厚さ：５００ｎｍ）２、
アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成：０．２
５、厚さ：８ｎｍ）３、アンドープＡｌＧａＡｓスペー
サ層（Ａｌ組成：０．２５、厚さ：２ｎｍ）７、ｎ−Ａ
ｌＧａＡｓキャリア供給層（Ａｌ組成：０．２５、厚
さ：１５ｎｍ、Ｓｉ濃度：５×１０18／ｃｍ3）８、ア
ンドープＡｌＧａＡｓバリア層（Ａｌ組成：０．２５、
厚さ：１０ｎｍ）９、アンドープＧａＡｓカバー層（厚
さ：２０ｎｍ）５、アンドープＡｌＧａＡｓ層（Ａｌ組
成：０．２５、厚さ：３ｎｍ）１０を成長させ、最後に
ｎ−ＧａＡｓキャップ層（Ｓｉ濃度：７×１０18／ｃｍ
3、厚さ：１６０ｎｍ）６を堆積する。
【００２６】ｎ−ＧａＡｓキャップ層６をメサ型にエッ
チングして素子間分離を行なったあと（エッチングされ
た部分は図示されていない）、ＳｉＯ2からなる絶縁膜
５０を蒸着する。ソース電極５１及びドレイン電極５２
を以下に記載するリフトオフ法により形成する。まず、
通常のホトリソグラフィープロセスにより、絶縁膜５０
に開口を形成し、リフトオフのマスクとする。また、絶
縁膜の開口はウエットエッチングによりサイドエッチン
グして、リフトオフしやすい形状にしておく。さらに、
ｎ−ＧａＡｓキャップ層６を４０ｎｍ程度ウエットエッ
チングにより削り込んでおく。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なう。
チングして素子間分離を行なったあと（エッチングされ
た部分は図示されていない）、ＳｉＯ2からなる絶縁膜
５０を蒸着する。ソース電極５１及びドレイン電極５２
を以下に記載するリフトオフ法により形成する。まず、
通常のホトリソグラフィープロセスにより、絶縁膜５０
に開口を形成し、リフトオフのマスクとする。また、絶
縁膜の開口はウエットエッチングによりサイドエッチン
グして、リフトオフしやすい形状にしておく。さらに、
ｎ−ＧａＡｓキャップ層６を４０ｎｍ程度ウエットエッ
チングにより削り込んでおく。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なう。
【００２７】次に、同様のホトリソグラフィープロセス
により、第二ゲート電極のために、開口を有するホトレ
ジストパターンを形成し、ドライエッチングにより絶縁
膜５０に開口を設ける。次にドライエッチングによりｎ
−ＧａＡｓキャップ層６を除去する。このとき、等方性
のエッチングによりサイドエッチングし、開口部よりも
大きな領域をエッチング除去する。次に、ゲート長０．
５μｍ、ゲート幅２００μｍの第二ゲート電極５４を、
アンドープＧａＡｓカバー層５上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。
により、第二ゲート電極のために、開口を有するホトレ
ジストパターンを形成し、ドライエッチングにより絶縁
膜５０に開口を設ける。次にドライエッチングによりｎ
−ＧａＡｓキャップ層６を除去する。このとき、等方性
のエッチングによりサイドエッチングし、開口部よりも
大きな領域をエッチング除去する。次に、ゲート長０．
５μｍ、ゲート幅２００μｍの第二ゲート電極５４を、
アンドープＧａＡｓカバー層５上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。
【００２８】次に、新たにレジストを塗布し、第一ゲー
ト電極のために、レジストの所望の位置にＥＢリソグラ
フィーにより開口し、絶縁膜５０とｎ−ＧａＡｓキャッ
プ層６をエッチング除去し、ウエットエッチングと指向
性ドライエッチングにより、アンドープＡｌＧａＡｓ層
１０に開口を設ける。次に、ゲート長０．１μｍ、ゲー
ト幅２００μｍの第一ゲート電極５３を、アンドープＡ
ｌＧａＡｓバリア層９の上に、リフトオフにより形成す
る。ゲート電極材料にはＡｌを用いる。このようにし
て、図４に示した構造のＦＥＴを有する半導体装置を実
現した。
ト電極のために、レジストの所望の位置にＥＢリソグラ
フィーにより開口し、絶縁膜５０とｎ−ＧａＡｓキャッ
プ層６をエッチング除去し、ウエットエッチングと指向
性ドライエッチングにより、アンドープＡｌＧａＡｓ層
１０に開口を設ける。次に、ゲート長０．１μｍ、ゲー
ト幅２００μｍの第一ゲート電極５３を、アンドープＡ
ｌＧａＡｓバリア層９の上に、リフトオフにより形成す
る。ゲート電極材料にはＡｌを用いる。このようにし
て、図４に示した構造のＦＥＴを有する半導体装置を実
現した。
【００２９】本実施例による装置は、ソース抵抗：０．
４Ω・ｍｍ、ゲート間抵抗：０．３Ω・ｍｍ、ドレイン
電流１０ｍＡのときの相互コンダクタンス：３４０ｍＳ
／ｍｍ、ドレインコンダクタンス５ｍＳ／ｍｍ、電力利
得遮断周波数の最大値１８５ＧＨｚ、１２ＧＨｚにおけ
る雑音指数ＮＦ＝０．３ｄＢ、と高性能を示した。
４Ω・ｍｍ、ゲート間抵抗：０．３Ω・ｍｍ、ドレイン
電流１０ｍＡのときの相互コンダクタンス：３４０ｍＳ
／ｍｍ、ドレインコンダクタンス５ｍＳ／ｍｍ、電力利
得遮断周波数の最大値１８５ＧＨｚ、１２ＧＨｚにおけ
る雑音指数ＮＦ＝０．３ｄＢ、と高性能を示した。
【００３０】本実施例では、アンドープＡｌＧａＡｓス
ペーサ層７の厚さは２ｎｍとしたが、１〜４ｎｍの範囲
で良好な結果が得られた。また、ｎ−ＡｌＧａＡｓキャ
リア供給層８のイオン化不純物濃度は上記に限らず、１
〜６×１０18／ｃｍ3の範囲であれば、良好な結果が得
られる。
ペーサ層７の厚さは２ｎｍとしたが、１〜４ｎｍの範囲
で良好な結果が得られた。また、ｎ−ＡｌＧａＡｓキャ
リア供給層８のイオン化不純物濃度は上記に限らず、１
〜６×１０18／ｃｍ3の範囲であれば、良好な結果が得
られる。
【００３１】また、本実施例における条件を以下のよう
に変更してもよい。製造工程におけるエピタキシャル結
晶成長法は、ＭＢＥ法の代わりに原子層単位で成長を制
御できる方法、例えばＭＯＣＶＤ（有機金属化学気相成
長）法等を用いても同様の結果が得られる。また、ｎ−
ＧａＡｓキャップ層６は、ＧａＡｓに限らず、オーミッ
ク接触のとりやすい物質、例えばＩｎＧａＡｓ等を用い
てもよい。またゲート直下のアンドープＡｌＧａＡｓ層
９及びアンドープＧａＡｓカバー層５は、耐圧を小さく
しない程度に、１×１０18／ｃｍ3以下のｎ−ＡｌＧａ
Ａｓを用いてもよい。アンドープＡｌＧａＡｓスペーサ
層７、ｎ−ＡｌＧａＡｓキャリア供給層８、アンドープ
ＡｌＧａＡｓバリア層９のＡｌ組成は０．２５を用いた
が、０．１５から０．４程度の値を用いても同様な結果
が得られる。
に変更してもよい。製造工程におけるエピタキシャル結
晶成長法は、ＭＢＥ法の代わりに原子層単位で成長を制
御できる方法、例えばＭＯＣＶＤ（有機金属化学気相成
長）法等を用いても同様の結果が得られる。また、ｎ−
ＧａＡｓキャップ層６は、ＧａＡｓに限らず、オーミッ
ク接触のとりやすい物質、例えばＩｎＧａＡｓ等を用い
てもよい。またゲート直下のアンドープＡｌＧａＡｓ層
９及びアンドープＧａＡｓカバー層５は、耐圧を小さく
しない程度に、１×１０18／ｃｍ3以下のｎ−ＡｌＧａ
Ａｓを用いてもよい。アンドープＡｌＧａＡｓスペーサ
層７、ｎ−ＡｌＧａＡｓキャリア供給層８、アンドープ
ＡｌＧａＡｓバリア層９のＡｌ組成は０．２５を用いた
が、０．１５から０．４程度の値を用いても同様な結果
が得られる。
【００３２】また、アンドープＩｎＧａＡｓチャネル層
３に、Ｉｎ組成０．２５のＩｎＧａＡｓを用いたが、
０．１から０．４程度のＩｎ組成で、転位が入らない程
度の厚さにしてもよく、材料もＩｎＧａＡｓに限らず、
ＧａＡｓＳｂを用いてもよい。またチャネル層／キャリ
ア供給層構造も、ＩｎＧａＡｓ／ＡｌＧａＡｓに限ら
ず、例えば、ＧａＡｓ／ＡｌＧａＡｓ、ＩｎＧａＡｓ／
ＩｎＡｌＡｓやＩｎＡｓ／（Ａｌ，Ｇａ）（Ｓｂ，Ａ
ｓ）のような材料の組み合わせのときも同様な結果が得
られる。また、基板材料もＧａＡｓに限らず、ＩｎＰ等
を用いてもよい。ＩｎＰ基板を用いた場合は、上記のＡ
ｌＧａＡｓ層の代わりにＩｎ組成０．３〜０．６のＩｎ
ＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０．４〜
０．７のＩｎＧａＡｓを用いると良好な結果が得られ
る。
３に、Ｉｎ組成０．２５のＩｎＧａＡｓを用いたが、
０．１から０．４程度のＩｎ組成で、転位が入らない程
度の厚さにしてもよく、材料もＩｎＧａＡｓに限らず、
ＧａＡｓＳｂを用いてもよい。またチャネル層／キャリ
ア供給層構造も、ＩｎＧａＡｓ／ＡｌＧａＡｓに限ら
ず、例えば、ＧａＡｓ／ＡｌＧａＡｓ、ＩｎＧａＡｓ／
ＩｎＡｌＡｓやＩｎＡｓ／（Ａｌ，Ｇａ）（Ｓｂ，Ａ
ｓ）のような材料の組み合わせのときも同様な結果が得
られる。また、基板材料もＧａＡｓに限らず、ＩｎＰ等
を用いてもよい。ＩｎＰ基板を用いた場合は、上記のＡ
ｌＧａＡｓ層の代わりにＩｎ組成０．３〜０．６のＩｎ
ＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０．４〜
０．７のＩｎＧａＡｓを用いると良好な結果が得られ
る。
【００３３】また、ＮチャネルＦＥＴの例を示したが、
Ｐチャネルでも良好な結果が得られる。この場合、Ｎド
ープ層をＰドープ層にすればよい。また、上記ＦＥＴ
は、ＨＥＭＴ（高電子移動度トランジスタ）について述
べたが、他のヘテロ接合素子に適用しても良好な結果が
得られる。例えば、図１に示した、ＳｉドープＩｎＧａ
Ａｓチャネル層３’を用いたＭＥＳＦＥＴ（金属半導体
ＦＥＴ）或いは上記実施例のチャネル層とキャリア供給
層の位置を逆にした、いわゆる逆ＨＥＭＴ或いはキャリ
ア供給層付きドープチャネル型ＦＥＴ等に適用しても良
好な結果が得られる。
Ｐチャネルでも良好な結果が得られる。この場合、Ｎド
ープ層をＰドープ層にすればよい。また、上記ＦＥＴ
は、ＨＥＭＴ（高電子移動度トランジスタ）について述
べたが、他のヘテロ接合素子に適用しても良好な結果が
得られる。例えば、図１に示した、ＳｉドープＩｎＧａ
Ａｓチャネル層３’を用いたＭＥＳＦＥＴ（金属半導体
ＦＥＴ）或いは上記実施例のチャネル層とキャリア供給
層の位置を逆にした、いわゆる逆ＨＥＭＴ或いはキャリ
ア供給層付きドープチャネル型ＦＥＴ等に適用しても良
好な結果が得られる。
【００３４】〈実施例２〉図５に、本発明の第２の実施
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、絶縁膜（図示せず）を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン電極領域のための開口部を設ける。次にＳｉイオ
ン打ち込み（照射量：３×１０13／ｃｍ2、加速電圧：
１２５ｋＶ）を行ない、ｎ−オーミック領域１１を形成
する。次にホトリソグラフィープロセスにより所望の位
置にチャネル領域形成のための開口部を設け、Ｓｉイオ
ン打ち込み（照射量：１×１０13／ｃｍ2、加速電圧：
４０ｋＶ）を行ない、ｎ−チャネル領域１２を形成す
る。さらにホトリソグラフィープロセスにより所望の位
置に第二ゲート電極領域形成のための開口部を設け、Ｓ
ｉイオン打ち込み（照射量：２×１０13／ｃｍ2、加速
電圧：６０ｋＶ）を行ない、ｎ−第二チャネル領域１３
を形成する。さらにアルシン雰囲気中で熱処理（８５０
℃、２０分）を行なう。
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、絶縁膜（図示せず）を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン電極領域のための開口部を設ける。次にＳｉイオ
ン打ち込み（照射量：３×１０13／ｃｍ2、加速電圧：
１２５ｋＶ）を行ない、ｎ−オーミック領域１１を形成
する。次にホトリソグラフィープロセスにより所望の位
置にチャネル領域形成のための開口部を設け、Ｓｉイオ
ン打ち込み（照射量：１×１０13／ｃｍ2、加速電圧：
４０ｋＶ）を行ない、ｎ−チャネル領域１２を形成す
る。さらにホトリソグラフィープロセスにより所望の位
置に第二ゲート電極領域形成のための開口部を設け、Ｓ
ｉイオン打ち込み（照射量：２×１０13／ｃｍ2、加速
電圧：６０ｋＶ）を行ない、ｎ−第二チャネル領域１３
を形成する。さらにアルシン雰囲気中で熱処理（８５０
℃、２０分）を行なう。
【００３５】次にソース電極５１及びドレイン電極５２
をリフトオフ法により形成する。すなわち、表面にさら
に絶縁膜を設け、通常のホトリソグラフィープロセスに
より、絶縁膜に開口を形成してリフトオフのマスクとす
る。また、絶縁膜の開口はウエットエッチングによりサ
イドエッチングして、リフトオフしやすい形状にしてお
き、上記リフトオフを行なう。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なう。
をリフトオフ法により形成する。すなわち、表面にさら
に絶縁膜を設け、通常のホトリソグラフィープロセスに
より、絶縁膜に開口を形成してリフトオフのマスクとす
る。また、絶縁膜の開口はウエットエッチングによりサ
イドエッチングして、リフトオフしやすい形状にしてお
き、上記リフトオフを行なう。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なう。
【００３６】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより絶
縁膜をエッチング除去する。次に、ゲート長０．５μ
ｍ、ゲート幅２００μｍの第一ゲート電極５３と第二ゲ
ート電極５４を、リフトオフにより形成する。ゲート電
極材料にはＡｌを用いる。このようにして、図５に示し
た構造のＦＥＴを有する半導体装置を製造した。
により所望の部分を開口し、ドライエッチングにより絶
縁膜をエッチング除去する。次に、ゲート長０．５μ
ｍ、ゲート幅２００μｍの第一ゲート電極５３と第二ゲ
ート電極５４を、リフトオフにより形成する。ゲート電
極材料にはＡｌを用いる。このようにして、図５に示し
た構造のＦＥＴを有する半導体装置を製造した。
【００３７】本実施例による装置は、ゲート耐圧：５
Ｖ、ドレイン耐圧：１３Ｖ、ソース抵抗：０．３Ω・ｍ
ｍ、ゲート間抵抗：０．２５Ω・ｍｍ、ドレイン電流１
０ｍＡのときの相互コンダクタンス：２５０ｍＳ／ｍ
ｍ、ドレインコンダクタンス４ｍＳ／ｍｍ、電力利得遮
断周波数の最大値９５ＧＨｚ、１２ＧＨｚにおける雑音
指数ＮＦ＝０．４５ｄＢ、と高性能を示した。
Ｖ、ドレイン耐圧：１３Ｖ、ソース抵抗：０．３Ω・ｍ
ｍ、ゲート間抵抗：０．２５Ω・ｍｍ、ドレイン電流１
０ｍＡのときの相互コンダクタンス：２５０ｍＳ／ｍ
ｍ、ドレインコンダクタンス４ｍＳ／ｍｍ、電力利得遮
断周波数の最大値９５ＧＨｚ、１２ＧＨｚにおける雑音
指数ＮＦ＝０．４５ｄＢ、と高性能を示した。
【００３８】〈実施例３〉図６に、本発明の第３の実施
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、絶縁膜（図示せず）を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン電極領域のための開口部を設ける。次にＳｉイオ
ン打ち込み（照射量：３×１０13／ｃｍ2、加速電圧：
１２５ｋＶ）を行ない、ｎ−オーミック領域１１を形成
する。次にホトリソグラフィープロセスにより所望の位
置にチャネル領域形成のための開口部を設け、Ｓｉイオ
ン打ち込み（照射量：１．５×１０13／ｃｍ2、加速電
圧：５０ｋＶ）を行ない、ｎ−チャネル領域１２を形成
し、水素雰囲気中で熱処理（８００℃、２０分）を行な
う。
例のＦＥＴの断面図を示す。まず、半絶縁性ＧａＡｓ基
板１上に、絶縁膜（図示せず）を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン電極領域のための開口部を設ける。次にＳｉイオ
ン打ち込み（照射量：３×１０13／ｃｍ2、加速電圧：
１２５ｋＶ）を行ない、ｎ−オーミック領域１１を形成
する。次にホトリソグラフィープロセスにより所望の位
置にチャネル領域形成のための開口部を設け、Ｓｉイオ
ン打ち込み（照射量：１．５×１０13／ｃｍ2、加速電
圧：５０ｋＶ）を行ない、ｎ−チャネル領域１２を形成
し、水素雰囲気中で熱処理（８００℃、２０分）を行な
う。
【００３９】次に、さらに絶縁膜を設け、実施例２と同
様にして、ソース電極５１及びドレイン電極５２をリフ
トオフ法により形成する。ソース・ドレイン電極材料に
ＡｕＧｅ／Ｍｏ／Ａｕを用いること、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なうことも実
施例２と同様である。
様にして、ソース電極５１及びドレイン電極５２をリフ
トオフ法により形成する。ソース・ドレイン電極材料に
ＡｕＧｅ／Ｍｏ／Ａｕを用いること、材料蒸着後に窒素
雰囲気中で熱処理（４００℃、５分）を行なうことも実
施例２と同様である。
【００４０】次に、ホトリソグラフィープロセスにより
第二ゲート電極部分を開口し、ドライエッチングにより
絶縁膜をエッチング除去する。次に、ゲート長０．５μ
ｍ、ゲート幅２００μｍの第二ゲート電極５４を、リフ
トオフ法により形成する。次に、ホトリソグラフィープ
ロセスにより第一ゲート電極部分を開口し、ドライエッ
チングにより絶縁膜をエッチング除去する。次に、ウエ
ットエッチングにより表面のＧａＡｓ層のうち一部をエ
ッチング除去した後、ゲート長０．５μｍ、ゲート幅２
００μｍの第一ゲート電極５３を、リフトオフにより形
成する。ゲート電極材料にはＡｌを用いる。このように
して、図６に示した構造のＦＥＴを有する半導体装置を
製造した。
第二ゲート電極部分を開口し、ドライエッチングにより
絶縁膜をエッチング除去する。次に、ゲート長０．５μ
ｍ、ゲート幅２００μｍの第二ゲート電極５４を、リフ
トオフ法により形成する。次に、ホトリソグラフィープ
ロセスにより第一ゲート電極部分を開口し、ドライエッ
チングにより絶縁膜をエッチング除去する。次に、ウエ
ットエッチングにより表面のＧａＡｓ層のうち一部をエ
ッチング除去した後、ゲート長０．５μｍ、ゲート幅２
００μｍの第一ゲート電極５３を、リフトオフにより形
成する。ゲート電極材料にはＡｌを用いる。このように
して、図６に示した構造のＦＥＴを有する半導体装置を
製造した。
【００４１】本実施例による装置は、ゲート耐圧：５
Ｖ、ドレイン耐圧：１５Ｖ、ソース抵抗：０．３Ω・ｍ
ｍ、ゲート間抵抗：０．２８Ω・ｍｍ、ドレイン電流１
０ｍＡのときの相互コンダクタンス：２７０ｍＳ／ｍ
ｍ、ドレインコンダクタンス４ｍＳ／ｍｍ、電力利得遮
断周波数の最大値１０３ＧＨｚ、１２ＧＨｚにおける雑
音指数ＮＦ＝０．４２ｄＢ、と高性能を示した。
Ｖ、ドレイン耐圧：１５Ｖ、ソース抵抗：０．３Ω・ｍ
ｍ、ゲート間抵抗：０．２８Ω・ｍｍ、ドレイン電流１
０ｍＡのときの相互コンダクタンス：２７０ｍＳ／ｍ
ｍ、ドレインコンダクタンス４ｍＳ／ｍｍ、電力利得遮
断周波数の最大値１０３ＧＨｚ、１２ＧＨｚにおける雑
音指数ＮＦ＝０．４２ｄＢ、と高性能を示した。
【００４２】なお、実施例２及び３におけるＳｉ及びＭ
ｇイオン打ち込み条件及びアニール条件、各電極材料等
は上記に限らず、所望のＦＥＴ特性に応じた適当な条件
に変えても良い。また、例えばＭｇイオンやＢｅイオン
のようなＰ形となるイオンをチャネル形成よりも高エネ
ルギーで打ち込むことによりｐ型のバッファ領域を設け
ても良い。また、これらの実施例ではＮチャネル電界効
果トランジスタの例を示したが、Ｐチャネルでも良好な
結果が得られる。この場合、Ｎドープ層をＰドープ層に
すればよい。
ｇイオン打ち込み条件及びアニール条件、各電極材料等
は上記に限らず、所望のＦＥＴ特性に応じた適当な条件
に変えても良い。また、例えばＭｇイオンやＢｅイオン
のようなＰ形となるイオンをチャネル形成よりも高エネ
ルギーで打ち込むことによりｐ型のバッファ領域を設け
ても良い。また、これらの実施例ではＮチャネル電界効
果トランジスタの例を示したが、Ｐチャネルでも良好な
結果が得られる。この場合、Ｎドープ層をＰドープ層に
すればよい。
【００４３】〈実施例４〉図７に、本発明の第４の実施
例の低雑音増幅回路の回路図を示す。実施例１のデュア
ルゲートＦＥＴ１００をマイクロストリップ線路１０７
やコンデンサ１０８を用いたマッチング回路と共に半導
体基板上に形成する。信号が第一ゲート電極に入力し、
直流電圧が第二ゲート電極に与えられる。また、ソース
電極は接地され、ドレイン電極から出力される。なお、
１０１はアース、１０２は入力端子、１０３は出力端
子、１０４は第一ゲート電圧端子、１０５は第二ゲート
電圧端子、１０６はドレイン電圧端子である。
例の低雑音増幅回路の回路図を示す。実施例１のデュア
ルゲートＦＥＴ１００をマイクロストリップ線路１０７
やコンデンサ１０８を用いたマッチング回路と共に半導
体基板上に形成する。信号が第一ゲート電極に入力し、
直流電圧が第二ゲート電極に与えられる。また、ソース
電極は接地され、ドレイン電極から出力される。なお、
１０１はアース、１０２は入力端子、１０３は出力端
子、１０４は第一ゲート電圧端子、１０５は第二ゲート
電圧端子、１０６はドレイン電圧端子である。
【００４４】こうして得られた低雑音増幅回路は、デュ
アルゲートＦＥＴ１００のドレイン電圧及びドレイン電
流が各々３Ｖ及び１０ｍＡ、第二ゲート電極の電圧０．
２Ｖという条件下で、１２ＧＨｚにおいて最小雑音指数
０．７ｄＢ、利得２４ｄＢという良好な性能が得られ
た。
アルゲートＦＥＴ１００のドレイン電圧及びドレイン電
流が各々３Ｖ及び１０ｍＡ、第二ゲート電極の電圧０．
２Ｖという条件下で、１２ＧＨｚにおいて最小雑音指数
０．７ｄＢ、利得２４ｄＢという良好な性能が得られ
た。
【００４５】〈実施例５〉図８に、本発明の第５の実施
例のミキサ回路の回路図を示す。実施例１のデュアルゲ
ートＦＥＴ１００をマイクロストリップ線路１０７やコ
ンデンサ１０８を用いたマッチング回路と共に半導体基
板上に形成する。信号が第一ゲート電極に入力し、ロー
カル信号が第二ゲート電極に入力し、直流電圧が第二ゲ
ート電極に与えられる。また、ソース電極は接地され、
ドレイン電極から出力される。なお、１０１はアース、
１０２は入力端子、１０３は出力端子、１０４は第一ゲ
ート電圧端子、１０５は第二ゲート電圧端子、１０６は
ドレイン電圧端子、１０９はローカル信号入力端子であ
る。
例のミキサ回路の回路図を示す。実施例１のデュアルゲ
ートＦＥＴ１００をマイクロストリップ線路１０７やコ
ンデンサ１０８を用いたマッチング回路と共に半導体基
板上に形成する。信号が第一ゲート電極に入力し、ロー
カル信号が第二ゲート電極に入力し、直流電圧が第二ゲ
ート電極に与えられる。また、ソース電極は接地され、
ドレイン電極から出力される。なお、１０１はアース、
１０２は入力端子、１０３は出力端子、１０４は第一ゲ
ート電圧端子、１０５は第二ゲート電圧端子、１０６は
ドレイン電圧端子、１０９はローカル信号入力端子であ
る。
【００４６】こうして得られたミキサ回路は、デュアル
ゲートＦＥＴ１００のドレイン電圧及びドレイン電流が
各々３Ｖ及び１０ｍＡ、第二ゲート電極の電圧０．２Ｖ
という条件下で、１２ＧＨｚにおいて変換利得２１ｄＢ
という良好な性能が得られた。
ゲートＦＥＴ１００のドレイン電圧及びドレイン電流が
各々３Ｖ及び１０ｍＡ、第二ゲート電極の電圧０．２Ｖ
という条件下で、１２ＧＨｚにおいて変換利得２１ｄＢ
という良好な性能が得られた。
【００４７】なお、実施例４及び５では実施例１のデュ
アルゲートＦＥＴを用いたが、これに限らず、実施例２
又は３のＦＥＴを用いても、同様な結果が得られる。ま
た、マッチング回路が同一基板上にある、いわゆるモノ
リシックＩＣの例を示したが、多少性能は落ちるが製作
の容易なハイブリッドＩＣ、すなわちマッチング回路が
同一基板上にないものでも良好な結果が得られる。ま
た、周波数帯が１２ＧＨｚ帯の回路について記載した
が、マッチング回路の変更で他の周波数帯でも良好な特
性が得られた。なお、本発明のＦＥＴを、高出力増幅器
等、他の回路に利用してもよい。
アルゲートＦＥＴを用いたが、これに限らず、実施例２
又は３のＦＥＴを用いても、同様な結果が得られる。ま
た、マッチング回路が同一基板上にある、いわゆるモノ
リシックＩＣの例を示したが、多少性能は落ちるが製作
の容易なハイブリッドＩＣ、すなわちマッチング回路が
同一基板上にないものでも良好な結果が得られる。ま
た、周波数帯が１２ＧＨｚ帯の回路について記載した
が、マッチング回路の変更で他の周波数帯でも良好な特
性が得られた。なお、本発明のＦＥＴを、高出力増幅器
等、他の回路に利用してもよい。
【００４８】〈実施例６〉図９に、実施例５に示したミ
キサ回路に用いる電源の回路図を示す。電池１１１の電
圧を２つの抵抗１１０ａ、１１０ｂで分割し、同一の電
位を、第一及び第二ゲート電極に与える。この電源回路
を実施例５に示したミキサ回路に適用したところ、独立
に電圧を設定したときと同様な、良好な特性が得られ
た。
キサ回路に用いる電源の回路図を示す。電池１１１の電
圧を２つの抵抗１１０ａ、１１０ｂで分割し、同一の電
位を、第一及び第二ゲート電極に与える。この電源回路
を実施例５に示したミキサ回路に適用したところ、独立
に電圧を設定したときと同様な、良好な特性が得られ
た。
【００４９】本実施例では抵抗分割型の電源回路を示し
たが、これに限らず、レベルシフトダイオード等を用い
た電源回路であってもよい。また、本実施例ではミキサ
回路に適用した例を示したが、実施例４に示した低雑音
増幅回路等の他の回路に適用しても同様の効果が得られ
た。
たが、これに限らず、レベルシフトダイオード等を用い
た電源回路であってもよい。また、本実施例ではミキサ
回路に適用した例を示したが、実施例４に示した低雑音
増幅回路等の他の回路に適用しても同様の効果が得られ
た。
【００５０】〈実施例７〉図１０に、実施例５に示した
ミキサ回路に用いる電源の他の例の回路図を示す。この
場合、第二ゲート電極の電位を接地電位とし、第一ゲー
ト電圧端子１０４は、実施例６に示した電源回路と同じ
回路と接続する。なお、ソース電極が接地されていると
き、外部配線を用いず、ソース電極と第二ゲート電極と
を接続すればよい。この電源回路を実施例５に示したミ
キサ回路に適用したときも、独立に電圧を設定したとき
と同様な、良好な特性が得られた。なお、本実施例では
ミキサ回路に適用した例を示したが、実施例４に示した
低雑音増幅回路等の他の回路に適用しても同様の効果が
得られた。
ミキサ回路に用いる電源の他の例の回路図を示す。この
場合、第二ゲート電極の電位を接地電位とし、第一ゲー
ト電圧端子１０４は、実施例６に示した電源回路と同じ
回路と接続する。なお、ソース電極が接地されていると
き、外部配線を用いず、ソース電極と第二ゲート電極と
を接続すればよい。この電源回路を実施例５に示したミ
キサ回路に適用したときも、独立に電圧を設定したとき
と同様な、良好な特性が得られた。なお、本実施例では
ミキサ回路に適用した例を示したが、実施例４に示した
低雑音増幅回路等の他の回路に適用しても同様の効果が
得られた。
【００５１】実施例６、７を用いた回路は、動作電流や
動作電圧がより小さい用途、例えば自動車電話、携帯電
話等の低消費電力動作が必要な場合でも良好な特性が得
られた。この場合、従来素子を用いたときに実現できた
のと同等な雑音特性を得るために必要なセルサイズは、
半分以下である。これは、従来素子よりも本発明によっ
て得られた素子の性能が良いため、少ない素子数で回路
を構成しても高性能な増幅器が得られるからである。
動作電圧がより小さい用途、例えば自動車電話、携帯電
話等の低消費電力動作が必要な場合でも良好な特性が得
られた。この場合、従来素子を用いたときに実現できた
のと同等な雑音特性を得るために必要なセルサイズは、
半分以下である。これは、従来素子よりも本発明によっ
て得られた素子の性能が良いため、少ない素子数で回路
を構成しても高性能な増幅器が得られるからである。
【００５２】
【発明の効果】本発明によれば、相互コンダクタンスが
大きく、低電圧動作可能なデュアルゲートＦＥＴが得ら
れた。また、第一及び第二ゲート電極を、所望の位置、
例えばチャネル部までの距離が異なる位置等に設けるこ
とにより、このようなデュアルゲートＦＥＴを容易に製
造することができた。このデュアルゲートＦＥＴを用い
た低雑音増幅回路、ミキサ回路等は利得や雑音指数とい
った性能が向上した。また、このような回路の電源回路
を単純化することにより、これらを集積化したチップ面
積を縮小することができた。
大きく、低電圧動作可能なデュアルゲートＦＥＴが得ら
れた。また、第一及び第二ゲート電極を、所望の位置、
例えばチャネル部までの距離が異なる位置等に設けるこ
とにより、このようなデュアルゲートＦＥＴを容易に製
造することができた。このデュアルゲートＦＥＴを用い
た低雑音増幅回路、ミキサ回路等は利得や雑音指数とい
った性能が向上した。また、このような回路の電源回路
を単純化することにより、これらを集積化したチップ面
積を縮小することができた。
【図１】本発明の電界効果トランジスタの断面構造図で
ある。
ある。
【図２】従来の電界効果トランジスタの断面構造図であ
る。
る。
【図３】ヘテロ接合電界効果トランジスタの等価回路図
である。
である。
【図４】本発明の実施例１の電界効果トランジスタの断
面構造図である。
面構造図である。
【図５】本発明の実施例２の電界効果トランジスタの断
面構造図である。
面構造図である。
【図６】本発明の実施例３の電界効果トランジスタの断
面構造図である。
面構造図である。
【図７】本発明の実施例４の低雑音増幅回路の回路図で
ある。
ある。
【図８】本発明の実施例５のミキサ回路の回路図であ
る。
る。
【図９】本発明の実施例６の電源回路図である。
【図１０】本発明の実施例７の電源回路図である。
１…半絶縁性ＧａＡｓ基板 ２…アンドープＧａＡｓバッファ層 ３…アンドープＩｎＧａＡｓチャネル層 ３’…ＳｉドープＩｎＧａＡｓチャネル層 ４…アンドープバリア層 ５…アンドープＧａＡｓカバー層 ６…ｎ−ＧａＡｓキャップ層 ７…アンドープＡｌＧａＡｓスペーサ層 ８…ｎ−ＡｌＧａＡｓキャリア供給層 ９…アンドープＡｌＧａＡｓバリア層 １０…アンドープＡｌＧａＡｓ層 １１…ｎ−オーミック領域 １２…ｎ−チャネル領域 １３…ｎ−第二チャネル領域 ５０…絶縁膜 ５１…ソース電極 ５２…ドレイン電極 ５３…第一ゲート電極 ５４…第二ゲート電極 １００…デュアルゲートＦＥＴ １０１…アース １０２…入力端子 １０３…出力端子 １０４…第一ゲート電圧端子 １０５…第二ゲート電圧端子 １０６…ドレイン電圧端子 １０７…マイクロストリップ線路 １０８…コンデンサ １０９…ローカル信号入力端子 １１０ａ、１１０ｂ…抵抗 １１１…電池
Claims (21)
- 【請求項１】半導体基板の所望の領域に設けられたソー
ス、ドレイン領域と、ソース、ドレイン領域間に設けら
れたチャネル領域と、チャネル領域に流れる電流を制御
するために、チャネル領域の上部に設けられた第一及び
第二のゲート電極とを持つデュアルゲート電界効果トラ
ンジスタを有する半導体装置において、上記第一及び第
二のゲート電極のうち、ソース領域に近い方を第一のゲ
ート電極とするとき、第二のゲート電極のしきい電圧が
第一のゲート電極のしきい電圧よりも大きな負の値を持
つことを特徴とする半導体装置。 - 【請求項２】半導体基板の所望の領域に設けられたソー
ス、ドレイン領域と、ソース、ドレイン領域間に設けら
れたチャネル領域と、チャネル領域に流れる電流を制御
するために、チャネル領域の上部に設けられた第一及び
第二のゲート電極とを持つデュアルゲート電界効果トラ
ンジスタを有する半導体装置において、上記第一及び第
二のゲート電極のうち、ソース領域に近い方を第一のゲ
ート電極とするとき、第一のゲート電極の底部からチャ
ネル領域までの距離は、第二のゲート電極の底部からチ
ャネル領域までの距離よりも短いことを特徴とする半導
体装置。 - 【請求項３】半導体基板の所望の領域に設けられたソー
ス、ドレイン領域と、ソース、ドレイン領域間に設けら
れたチャネル領域と、チャネル領域に流れる電流を制御
するために、チャネル領域の上部に設けられた第一及び
第二のゲート電極とを持つデュアルゲート電界効果トラ
ンジスタを有する半導体装置において、上記第一及び第
二のゲート電極のうち、ソース領域に近い方を第一のゲ
ート電極とするとき、第一のゲート電極の直下のチャネ
ル領域のチャネル導電型のイオン化不純物濃度は、第二
のゲート電極の直下のチャネル領域のそれよりも小さい
ことを特徴とする半導体装置。 - 【請求項４】上記第一のゲート電極の底部は、上記第二
のゲート電極が接触している半導体層表面と同じ半導体
層の凹部内で該半導体層と接触していることを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項５】上記第一及び第二のゲート電極は、複数の
異種半導体層により形成されたヘテロ接合の上部に配置
されていることを特徴とする請求項１、２又は４記載の
半導体装置。 - 【請求項６】上記チャネル領域は、イオン化不純物が含
まれず、キャリアを供給するための半導体層が上記チャ
ネル領域の上又は下に、上記チャネル領域と空間的に分
離されて配置されていることを特徴とする請求項１、
２、４又は５記載の半導体装置。 - 【請求項７】上記チャネル領域は、第一のゲート電極、
ソース領域間に電圧を加えたときにチャネル領域を流れ
るキャリアの極性と同型のイオン化不純物を含むことを
特徴とする請求項１から６のいずれか一に記載の半導体
装置。 - 【請求項８】上記半導体基板は、ＧａＡｓ基板であり、
上記チャネル領域は、ＩｎＧａＡｓからなり、上記キャ
リアを供給するための半導体層は、ＡｌＧａＡｓからな
ることを特徴とする請求項６記載の半導体装置。 - 【請求項９】上記半導体基板は、ＧａＡｓ基板であり、
上記チャネル領域は、ＧａＡｓからなり、上記キャリア
を供給するための半導体層は、ＡｌＧａＡｓからなるこ
とを特徴とする請求項６記載の半導体装置。 - 【請求項１０】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域は、ＩｎＧａＡｓからなり、上記
キャリアを供給するための半導体層は、ＩｎＡｌＡｓか
らなることを特徴とする請求項６記載の半導体装置。 - 【請求項１１】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域は、ＩｎＡｓからなり、上記キャ
リアを供給するための半導体層は、ＡｌＧａＳｂＡｓか
らなることを特徴とする請求項６記載の半導体装置。 - 【請求項１２】上記半導体基板は、ＩｎＰ基板であり、
上記チャネル領域は、ＩｎＧａＡｓからなり、上記キャ
リアを供給するための半導体層は、ＩｎＡｌＡｓからな
ることを特徴とする請求項６記載の半導体装置。 - 【請求項１３】半導体基板上に、チャネル領域を構成す
る第１の半導体層を形成する第１の工程と、第１の半導
体層上に、少なくとも第２の半導体層と、その上に第３
の半導体層を形成する第２の工程と、第３の半導体層の
所望の部分をエッチングし、第２の半導体層上に第一の
ゲート電極を形成する手順と、第３の半導体層の所望の
部分の上に第二のゲート電極を形成する手順とを所望の
順に行なう第３の工程とを有し、第一及び第二のゲート
電極のうち、第一のゲート電極に近い方にソース領域
が、第二のゲート電極に近い方にドレイン領域が構成さ
れるデュアルゲート電界効果トランジスタを製造するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１４】半導体基板の所望の位置に、第１のチャ
ネル領域を形成するためにイオン化不純物を導入し、該
第１のチャネル領域の上に、第一のゲート電極を形成す
る工程と、第１のチャネル領域のイオン化不純物濃度よ
り大きいイオン化不純物濃度を持つ第２のチャネル領域
を、第１のチャネル領域に隣接して形成するためにイオ
ン化不純物を導入し、該第２のチャネル領域の上に、第
二のゲート電極を形成する工程とを所望の順に行ない、
第一及び第二のゲート電極のうち、第一のゲート電極に
近い方にソース領域が、第二のゲート電極に近い方にド
レイン領域が構成されるデュアルゲート電界効果トラン
ジスタを製造することを特徴とする半導体装置の製造方
法。 - 【請求項１５】半導体基板の所望の位置に、チャネル領
域を形成するためにイオン化不純物を導入する第１の工
程と、チャネル領域の上の所望の位置に、第二のゲート
電極を形成する手順と、チャネル領域の上の上記と異な
る所望の位置に凹部を設け、該凹部に、第一のゲート電
極を形成する手順とを所望の順に行なう第２の工程とを
有し、第一及び第二のゲート電極のうち、第一のゲート
電極に近い方にソース領域が、第二のゲート電極に近い
方にドレイン領域が構成されるデュアルゲート電界効果
トランジスタを製造することを特徴とする半導体装置の
製造方法。 - 【請求項１６】請求項１から１２のいずれか一に記載の
半導体装置と、上記半導体装置のデュアルゲート電界効
果トランジスタの上記第一のゲート電極に信号を入力す
るための手段と、上記第二のゲート電極に直流電圧を与
えるための手段と、上記ソース領域を接地するための手
段とを有し、上記ドレイン領域から出力する回路を構成
することを特徴とする低雑音増幅回路。 - 【請求項１７】請求項１６記載の低雑音増幅回路におい
て、上記第一及び第二のゲート電極に、同一の電位を与
える手段をさらに有することを特徴とする低雑音増幅回
路。 - 【請求項１８】請求項１６記載の低雑音増幅回路におい
て、上記第二のゲート電極を接地するための手段をさら
に有することを特徴とする低雑音増幅回路。 - 【請求項１９】請求項１から１２のいずれか一に記載の
半導体装置と、上記半導体装置のデュアルゲート電界効
果トランジスタの上記第一のゲート電極に高周波信号を
入力するための手段と、上記第二のゲート電極に直流電
圧を与えるための手段と、上記第二のゲート電極にロー
カル信号を入力するための手段と、上記ソース領域を接
地するための手段とを有し、上記ドレイン領域から出力
する回路を構成することを特徴とするミキサ回路。 - 【請求項２０】請求項１９記載のミキサ回路において、
上記第一及び第二のゲート電極に、同一の電位を与える
手段をさらに有することを特徴とするミキサ回路。 - 【請求項２１】請求項１９記載のミキサ回路において、
上記第二のゲート電極を接地するための手段をさらに有
することを特徴とするミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31294193A JPH07169976A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置、その製造方法及び電界効果トランジスタを用いた回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31294193A JPH07169976A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置、その製造方法及び電界効果トランジスタを用いた回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169976A true JPH07169976A (ja) | 1995-07-04 |
Family
ID=18035323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31294193A Pending JPH07169976A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置、その製造方法及び電界効果トランジスタを用いた回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786610A (en) * | 1996-05-30 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
-
1993
- 1993-12-14 JP JP31294193A patent/JPH07169976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786610A (en) * | 1996-05-30 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
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