JP2001093913A - 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
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- H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
Abstract
(57)【要約】
【課題】 自己整合型ゲート電極を有するＦＥＴ又は自
己整合型エミッタ電極を有するＨＢＴにおいて電極と半
導体層とのコンタクト面積の減少に起因するコンタクト
抵抗の増大を防止することを目的とする。 【解決手段】 基板３１上に第１の半導体層３３および
第２の半導体層３４を順次形成し、第２の半導体層３４
上に開口部を有するレジスト３６を形成し、レジスト３
６をマスクとして第２の半導体層３４をエッチングする
ことにより第２の半導体層３４に開口を形成し、第１の
半導体層３３を選択的にエッチングすることにより第２
の半導体層３４の開口よりも大きな開口を形成し、第２
の半導体層３４をマスクとして基板３１上に金属層４０
を堆積することによりゲート電極４０ａを形成すると同
時に第２の半導体層３４上に堆積した金属層４０をオー
ミック電極とする。
己整合型エミッタ電極を有するＨＢＴにおいて電極と半
導体層とのコンタクト面積の減少に起因するコンタクト
抵抗の増大を防止することを目的とする。 【解決手段】 基板３１上に第１の半導体層３３および
第２の半導体層３４を順次形成し、第２の半導体層３４
上に開口部を有するレジスト３６を形成し、レジスト３
６をマスクとして第２の半導体層３４をエッチングする
ことにより第２の半導体層３４に開口を形成し、第１の
半導体層３３を選択的にエッチングすることにより第２
の半導体層３４の開口よりも大きな開口を形成し、第２
の半導体層３４をマスクとして基板３１上に金属層４０
を堆積することによりゲート電極４０ａを形成すると同
時に第２の半導体層３４上に堆積した金属層４０をオー
ミック電極とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタおよびバイポーラトランジスタおよびそれらの製
造方法に関するものである。
ジスタおよびバイポーラトランジスタおよびそれらの製
造方法に関するものである。
【０００２】
【従来の技術】携帯電話端末機では、アンテナの送受信
切り替えのスイッチにはＧａＡｓＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＲＦス
イッチが用いられており、その低損失化が要望されてい
る。ＲＦスイッチを低損失化するためには、スイッチの
オン状態におけるソース電極−ドレイン電極間の抵抗を
低減すること、および、オフ状態におけるソース電極−
ドレイン電極間の容量を低減することが必要である。
切り替えのスイッチにはＧａＡｓＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＲＦス
イッチが用いられており、その低損失化が要望されてい
る。ＲＦスイッチを低損失化するためには、スイッチの
オン状態におけるソース電極−ドレイン電極間の抵抗を
低減すること、および、オフ状態におけるソース電極−
ドレイン電極間の容量を低減することが必要である。
【０００３】また、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅ
ｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏ
ｎ）の通信方式においてはＰＤＣ（Ｐｅｒｓｏｎａｌ
Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ）方式に比べてアン
テナ出力が大きく、低電圧のコントロール電圧で大きな
パワーハンドリングを確保するためにはマルチゲートＦ
ＥＴを用いる必要がある。しかしながら、これまでマル
チゲートＦＥＴはオン状態での抵抗が大きく挿入損失が
大きいという課題があった。
ｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏ
ｎ）の通信方式においてはＰＤＣ（Ｐｅｒｓｏｎａｌ
Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ）方式に比べてアン
テナ出力が大きく、低電圧のコントロール電圧で大きな
パワーハンドリングを確保するためにはマルチゲートＦ
ＥＴを用いる必要がある。しかしながら、これまでマル
チゲートＦＥＴはオン状態での抵抗が大きく挿入損失が
大きいという課題があった。
【０００４】自己整合型ゲート電極を有するＦＥＴは上
記の課題を解決し得る方法の１つである。この構造を用
いることによって、ゲート電極とオーミック電極を自己
整合的に形成するためマルチゲートＦＥＴにおいてソー
ス電極とドレイン電極の距離を縮小することが可能とな
り、オン状態でのソースおよびドレイン間の抵抗を低減
できる。さらに、自己整合型ゲート電極を有するＦＥＴ
はゲート電極をソース電極およびドレイン電極に対して
自己整合的に形成するため、フォトリソグラフィーにお
ける合わせ誤差を含むことがない。
記の課題を解決し得る方法の１つである。この構造を用
いることによって、ゲート電極とオーミック電極を自己
整合的に形成するためマルチゲートＦＥＴにおいてソー
ス電極とドレイン電極の距離を縮小することが可能とな
り、オン状態でのソースおよびドレイン間の抵抗を低減
できる。さらに、自己整合型ゲート電極を有するＦＥＴ
はゲート電極をソース電極およびドレイン電極に対して
自己整合的に形成するため、フォトリソグラフィーにお
ける合わせ誤差を含むことがない。
【０００５】また、ＨＢＴ（ヘテロ接合バイポーラトラ
ンジスタ）においてもエミッタ電極に対しベース電極が
自己整合的に形成されたＨＢＴはベース抵抗を低減する
のに効果的である。ＦＥＴと同様に自己整合的に形成さ
れるため、フォトリソグラフィーによる合わせ誤差は含
まない。
ンジスタ）においてもエミッタ電極に対しベース電極が
自己整合的に形成されたＨＢＴはベース抵抗を低減する
のに効果的である。ＦＥＴと同様に自己整合的に形成さ
れるため、フォトリソグラフィーによる合わせ誤差は含
まない。
【０００６】図２１は、特開平８−１１５９２４号公報
に示されている従来の自己整合型ゲート電極を有するＦ
ＥＴのゲート長方向の断面構造を示している。図２１に
おいて、ＧａＡｓからなる半導体基板１上に、Ｓｉが不
純物としてドープされたｎ型のＧａＡｓよりなる導電層
２および不純物がドープされていないＡｌＧａＡｓより
なるショットキー層３が成膜されている。
に示されている従来の自己整合型ゲート電極を有するＦ
ＥＴのゲート長方向の断面構造を示している。図２１に
おいて、ＧａＡｓからなる半導体基板１上に、Ｓｉが不
純物としてドープされたｎ型のＧａＡｓよりなる導電層
２および不純物がドープされていないＡｌＧａＡｓより
なるショットキー層３が成膜されている。
【０００７】さらに、ショットキー層３上には、Ｓｉが
高濃度にドープされたｎ+のＩｎＧａＡｓよりなるコン
タクト層４およびＷＳｉ等の高融点金属よりなるオーミ
ック電極５が形成されている。なお、本明細書中のオー
ミック電極５は、ＦＥＴのソース電極またはドレイン電
極を指すものとする。
高濃度にドープされたｎ+のＩｎＧａＡｓよりなるコン
タクト層４およびＷＳｉ等の高融点金属よりなるオーミ
ック電極５が形成されている。なお、本明細書中のオー
ミック電極５は、ＦＥＴのソース電極またはドレイン電
極を指すものとする。
【０００８】また、ショットキー層３上にゲート電極６
が形成されており、オーミック電極５の上にはゲート電
極６と同時に形成された金属層７が形成されている。Ｆ
ＥＴ全体はシリコン酸化膜等よりなる層間絶縁膜８で保
護されており、金属層７上には配線層９が備えられてい
る。また、隣接する他の電子素子（図示せず）との間に
は素子分離領域１０が形成されており、他の電子素子と
は電気的に分離されている。
が形成されており、オーミック電極５の上にはゲート電
極６と同時に形成された金属層７が形成されている。Ｆ
ＥＴ全体はシリコン酸化膜等よりなる層間絶縁膜８で保
護されており、金属層７上には配線層９が備えられてい
る。また、隣接する他の電子素子（図示せず）との間に
は素子分離領域１０が形成されており、他の電子素子と
は電気的に分離されている。
【０００９】次に、従来の自己整合型ゲート電極を有す
るＦＥＴの製造方法について説明する。
るＦＥＴの製造方法について説明する。
【００１０】まず、ＧａＡｓからなる半導体基板１の上
にｎ型のＧａＡｓよりなる導電層２およびアンドープＡ
ｌＧａＡｓよりなるショットキー層３、さらにｎ+のＩ
ｎＧａＡｓよりなるコンタクト層４を順次エピタキシャ
ル成長させる。次に、コンタクト層４上にＷＳｉからな
るオーミック電極用金属膜をスパッタ法により全面に成
膜する。次に、フォトリソグラフィーにより形成したレ
ジストのパターンを反応性異方性ドライエッチングによ
りＷＳｉ膜に転写し、ＷＳｉからなるオーミック電極５
を形成する。そして、コンタクト層４を例えば燐酸およ
び過酸化水素水および水の混合液で等方ウェットエッチ
ングを行うことにより、ゲート電極を形成する部分のコ
ンタクト層４を除去し、さらにオーミック電極５下部の
コンタクト層４を所定量サイドエッチングする。そし
て、ＦＥＴ周縁部にボロンをイオン注入することにより
素子分離領域１０を形成した後、全面にＴｉ／Ｐｔ／Ａ
ｕよりなるゲート電極用の金属をコンタクト層４よりも
薄い膜厚で蒸着することによりオーミック電極５に対し
て自己整合的にゲート電極６を形成する。次に、シリコ
ン窒化膜又はシリコン酸化膜よりなる層間絶縁膜８をプ
ラズマＣＶＤ法により成膜した後、オーミック電極５の
外部とのコンタクト部分にコンタクト開口部を形成し、
Ａｕからなるメッキ配線層９を形成する。
にｎ型のＧａＡｓよりなる導電層２およびアンドープＡ
ｌＧａＡｓよりなるショットキー層３、さらにｎ+のＩ
ｎＧａＡｓよりなるコンタクト層４を順次エピタキシャ
ル成長させる。次に、コンタクト層４上にＷＳｉからな
るオーミック電極用金属膜をスパッタ法により全面に成
膜する。次に、フォトリソグラフィーにより形成したレ
ジストのパターンを反応性異方性ドライエッチングによ
りＷＳｉ膜に転写し、ＷＳｉからなるオーミック電極５
を形成する。そして、コンタクト層４を例えば燐酸およ
び過酸化水素水および水の混合液で等方ウェットエッチ
ングを行うことにより、ゲート電極を形成する部分のコ
ンタクト層４を除去し、さらにオーミック電極５下部の
コンタクト層４を所定量サイドエッチングする。そし
て、ＦＥＴ周縁部にボロンをイオン注入することにより
素子分離領域１０を形成した後、全面にＴｉ／Ｐｔ／Ａ
ｕよりなるゲート電極用の金属をコンタクト層４よりも
薄い膜厚で蒸着することによりオーミック電極５に対し
て自己整合的にゲート電極６を形成する。次に、シリコ
ン窒化膜又はシリコン酸化膜よりなる層間絶縁膜８をプ
ラズマＣＶＤ法により成膜した後、オーミック電極５の
外部とのコンタクト部分にコンタクト開口部を形成し、
Ａｕからなるメッキ配線層９を形成する。
【００１１】
【発明が解決しようとする課題】ところで、スイッチＩ
Ｃとして自己整合型ゲート電極を有するＦＥＴを用いる
場合、先にも述べたように、スイッチのオン状態におけ
るソース電極−ドレイン電極間の抵抗を低減すること、
および、オフ状態におけるソース電極−ドレイン電極間
の容量を低減することが必要である。自己整合的に形成
されたゲート電極６を有するＦＥＴにおいて、オフ状態
でのソース電極およびドレイン電極間の寄生容量を低減
するためにはソース電極およびドレイン電極の電極面積
をミクロンオーダーまで微細化することが効果的であ
る。さらに、ソース電極およびドレイン電極を微細化す
ることでチップサイズを飛躍的に縮小することができ
る。
Ｃとして自己整合型ゲート電極を有するＦＥＴを用いる
場合、先にも述べたように、スイッチのオン状態におけ
るソース電極−ドレイン電極間の抵抗を低減すること、
および、オフ状態におけるソース電極−ドレイン電極間
の容量を低減することが必要である。自己整合的に形成
されたゲート電極６を有するＦＥＴにおいて、オフ状態
でのソース電極およびドレイン電極間の寄生容量を低減
するためにはソース電極およびドレイン電極の電極面積
をミクロンオーダーまで微細化することが効果的であ
る。さらに、ソース電極およびドレイン電極を微細化す
ることでチップサイズを飛躍的に縮小することができ
る。
【００１２】ところが、従来の方法を用いた場合にはコ
ンタクト層４のウェットエッチングを行うと、オーミッ
ク電極５（ソース電極およびドレイン電極）の下部への
サイドエッチングによりオーミック電極５とコンタクト
層４との接触面積が減少するため、コンタクト抵抗は増
大する。例えば２．０ミクロン幅のオーミック電極５に
対し、ウェットエッチングによって０．５ミクロンの深
さまでエッチングを行えばオーミック電極５下でのコン
タクト幅は１ミクロンとなり、コンタクト抵抗は倍増す
る。つまり、この課題は自己整合型ゲートを有するＦＥ
Ｔを微細化する上で新しく現れる課題であると言える。
ンタクト層４のウェットエッチングを行うと、オーミッ
ク電極５（ソース電極およびドレイン電極）の下部への
サイドエッチングによりオーミック電極５とコンタクト
層４との接触面積が減少するため、コンタクト抵抗は増
大する。例えば２．０ミクロン幅のオーミック電極５に
対し、ウェットエッチングによって０．５ミクロンの深
さまでエッチングを行えばオーミック電極５下でのコン
タクト幅は１ミクロンとなり、コンタクト抵抗は倍増す
る。つまり、この課題は自己整合型ゲートを有するＦＥ
Ｔを微細化する上で新しく現れる課題であると言える。
【００１３】また、コンタクト抵抗を低減するために、
ソース電極およびドレイン電極にノンアロイ（非熱処
理）コンタクト抵抗がＷＳｉ電極より約１桁低い例えば
Ｔｉ／Ｐｔ／ＡｕのＴｉ電極を用いた場合には燐酸およ
び過酸化水素水および水の混合液でエッチングを行う
と、Ｔｉ／Ｐｔ／Ａｕ電極とコンタクト層４の界面に燐
酸溶液がくさび状に浸入し、その結果コンタクト面積が
減少しコンタクト抵抗が増加したり、最悪の場合には電
極自体が剥離するという課題があった。
ソース電極およびドレイン電極にノンアロイ（非熱処
理）コンタクト抵抗がＷＳｉ電極より約１桁低い例えば
Ｔｉ／Ｐｔ／ＡｕのＴｉ電極を用いた場合には燐酸およ
び過酸化水素水および水の混合液でエッチングを行う
と、Ｔｉ／Ｐｔ／Ａｕ電極とコンタクト層４の界面に燐
酸溶液がくさび状に浸入し、その結果コンタクト面積が
減少しコンタクト抵抗が増加したり、最悪の場合には電
極自体が剥離するという課題があった。
【００１４】このような課題はＨＢＴにおけるエミッタ
電極においても同様である。
電極においても同様である。
【００１５】本発明はこの課題を解決し、自己整合型ゲ
ート電極を有するＦＥＴ又は自己整合型エミッタ電極を
有するＨＢＴにおいて電極と半導体層とのコンタクト面
積の減少に起因するコンタクト抵抗の増大を防止するこ
とを目的とする。
ート電極を有するＦＥＴ又は自己整合型エミッタ電極を
有するＨＢＴにおいて電極と半導体層とのコンタクト面
積の減少に起因するコンタクト抵抗の増大を防止するこ
とを目的とする。
【００１６】
【課題を解決するための手段】従来の方法においてはコ
ンタクト層４に対するオーミック電極のオーバーハング
形状を利用して自己整合的にゲート電極を形成してい
る。つまり、オーミック電極面積に対してコンタクト面
積は小さくならざるを得ない。
ンタクト層４に対するオーミック電極のオーバーハング
形状を利用して自己整合的にゲート電極を形成してい
る。つまり、オーミック電極面積に対してコンタクト面
積は小さくならざるを得ない。
【００１７】本発明の請求項１にかかる半導体装置は、
基板と、前記基板上の少なくとも２つの領域にそれぞれ
形成された第１の半導体層と、前記第１の半導体層上に
同第１の半導体層に対してオーバーハングするようにそ
れぞれ形成された第２の半導体層と、前記第２の半導体
層上にそれぞれ形成されたオーミック電極と、前記基板
上であって２つの前記オーミック電極間に形成されたゲ
ート電極とを有するものである。本発明により、オーミ
ック電極金属と第２の半導体層が広い面積で接触し、コ
ンタクト抵抗が増加することはない。なお、本発明にお
いて、たとえば「Ａ層上に、Ａ層に対してオーバーハン
グするようにＢ層が形成されている」状態とは、Ｂ層の
側面が、Ａ層の側面よりも外側に突出している状態をい
うものとする。
基板と、前記基板上の少なくとも２つの領域にそれぞれ
形成された第１の半導体層と、前記第１の半導体層上に
同第１の半導体層に対してオーバーハングするようにそ
れぞれ形成された第２の半導体層と、前記第２の半導体
層上にそれぞれ形成されたオーミック電極と、前記基板
上であって２つの前記オーミック電極間に形成されたゲ
ート電極とを有するものである。本発明により、オーミ
ック電極金属と第２の半導体層が広い面積で接触し、コ
ンタクト抵抗が増加することはない。なお、本発明にお
いて、たとえば「Ａ層上に、Ａ層に対してオーバーハン
グするようにＢ層が形成されている」状態とは、Ｂ層の
側面が、Ａ層の側面よりも外側に突出している状態をい
うものとする。
【００１８】請求項１０にかかる発明は、基板と、前記
基板上に形成されたベース領域およびコレクタ電極と、
前記ベース領域上に形成されたベース電極および第１の
半導体層と、前記第１の半導体層上に同第１の半導体層
に対してオーバーハングするように形成された第２の半
導体層と、前記第２の半導体層上に形成されたエミッタ
電極とを有するバイポーラトランジスタである。本発明
により、エミッタ電極と第２の半導体層が広い面積で接
触し、コンタクト抵抗が増加することはない。
基板上に形成されたベース領域およびコレクタ電極と、
前記ベース領域上に形成されたベース電極および第１の
半導体層と、前記第１の半導体層上に同第１の半導体層
に対してオーバーハングするように形成された第２の半
導体層と、前記第２の半導体層上に形成されたエミッタ
電極とを有するバイポーラトランジスタである。本発明
により、エミッタ電極と第２の半導体層が広い面積で接
触し、コンタクト抵抗が増加することはない。
【００１９】請求項５または請求項１４にかかる発明で
は、イオンミリングや異方性ドライエッチング等を用い
ることによって、オーミック電極金属と第２の半導体
層、またはエミッタ電極と第２の半導体層を一度にエッ
チングすることができ、第２の半導体層の形状をオーミ
ック電極またはエミッタ電極の形状と同一にすることが
でき、オーミック電極またはエミッタ電極を、第２の半
導体層と最大限広く接触させることができる。オーミッ
ク電極またはエミッタ電極の下に密着性向上のために薄
く形成されたＴｉを有するＴｉ／Ａｌ、Ｔｉ／Ｐｔ／Ａ
ｕ、Ｔｉ／Ａｕ等の電極を用いる場合は、特に有効な手
段である。
は、イオンミリングや異方性ドライエッチング等を用い
ることによって、オーミック電極金属と第２の半導体
層、またはエミッタ電極と第２の半導体層を一度にエッ
チングすることができ、第２の半導体層の形状をオーミ
ック電極またはエミッタ電極の形状と同一にすることが
でき、オーミック電極またはエミッタ電極を、第２の半
導体層と最大限広く接触させることができる。オーミッ
ク電極またはエミッタ電極の下に密着性向上のために薄
く形成されたＴｉを有するＴｉ／Ａｌ、Ｔｉ／Ｐｔ／Ａ
ｕ、Ｔｉ／Ａｕ等の電極を用いる場合は、特に有効な手
段である。
【００２０】請求項４または請求項１３にかかる発明に
より金属膜の蒸着を省略することができ、プロセスを簡
略化することが可能である。
より金属膜の蒸着を省略することができ、プロセスを簡
略化することが可能である。
【００２１】請求項２または請求項６または請求項１１
または請求項１５にかかる発明は、第１の半導体層がＧ
ａＡｓ層からなり、第２の半導体層がＩｎＧａＡｓから
なるという構成を付加するものである。ＩｎＧａＡｓを
第２の半導体層とすることにより低抵抗なノンアロイオ
ーミック電極を形成することができる。また、ＧａＡｓ
層とＩｎＧａＡｓ層との伝導帯バンドの不連続はＩｎＧ
ａＡｓ層のＩｎ比を変化させることにより低減すること
ができる。
または請求項１５にかかる発明は、第１の半導体層がＧ
ａＡｓ層からなり、第２の半導体層がＩｎＧａＡｓから
なるという構成を付加するものである。ＩｎＧａＡｓを
第２の半導体層とすることにより低抵抗なノンアロイオ
ーミック電極を形成することができる。また、ＧａＡｓ
層とＩｎＧａＡｓ層との伝導帯バンドの不連続はＩｎＧ
ａＡｓ層のＩｎ比を変化させることにより低減すること
ができる。
【００２２】請求項３または請求項７または請求項１２
または請求項１６にかかる発明は、オーミック電極の最
下層がコンタクト抵抗の低いＴｉからなるという特徴を
有するものである。
または請求項１６にかかる発明は、オーミック電極の最
下層がコンタクト抵抗の低いＴｉからなるという特徴を
有するものである。
【００２３】請求項８または請求項１７にかかる発明に
より、異方性ドライエッチングにより第１の半導体層を
ショットキー層との界面まで選択エッチングを行った
後、等方性エッチングにより第１の半導体層に対する第
２の半導体層のオーバーハング量を独立に制御すること
が可能になる。
より、異方性ドライエッチングにより第１の半導体層を
ショットキー層との界面まで選択エッチングを行った
後、等方性エッチングにより第１の半導体層に対する第
２の半導体層のオーバーハング量を独立に制御すること
が可能になる。
【００２４】請求項９または請求項１８にかかる発明
は、ＩｎＧａＡｓに対してＧａＡｓのエッチング選択比
が大きいクエン酸ナトリウムおよび過酸化水素水および
水の混合液によるエッチングからなるという特徴を有す
るものである。
は、ＩｎＧａＡｓに対してＧａＡｓのエッチング選択比
が大きいクエン酸ナトリウムおよび過酸化水素水および
水の混合液によるエッチングからなるという特徴を有す
るものである。
【００２５】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図面を参照しながら説明す
る。
の第１の実施形態について図面を参照しながら説明す
る。
【００２６】図１は、本発明の第１の実施形態に係るヘ
テロ接合型の電界効果型トランジスタの断面構成を示
す。図１において、半絶縁性ＧａＡｓからなる基板１１
の上に、アンドープＧａＡｓからなり、格子不整合を緩
和するための厚さ１μｍのバッファー層１２と、アンド
ープＩｎ0.2Ｇａ0.8Ａｓからなりキャリアが走行する厚
さ２０ｎｍのチャネル層１３と、アンドープＡｌ0.25Ｇ
ａ0.75Ａｓからなる厚さ５ｎｍのスペーサー層１４と、
ｎ型不純物イオンであるＳｉがドーズ量５×１０ 12ｃｍ
-2となるように１原子層のみプレーナードーピングされ
てなるキャリア供給層１５と、アンドープＡｌ0.25Ｇａ
0.75Ａｓからなり、後に形成されるゲート電極とショッ
トキー接触する厚さ３０ｎｍのショットキー層１６とが
順次形成されている。ショットキー層１６上の異なる二
つの領域上には、それぞれ、ｎ+ＧａＡｓからなる厚さ
２００ｎｍの第１の半導体層１７と、ｎ+ＩｎＧａＡｓ
からなり、後に形成されるソース電極またはドレイン電
極とオーミック接触する厚さ１００ｎｍの第２の半導体
層１８とが順次形成されている。
テロ接合型の電界効果型トランジスタの断面構成を示
す。図１において、半絶縁性ＧａＡｓからなる基板１１
の上に、アンドープＧａＡｓからなり、格子不整合を緩
和するための厚さ１μｍのバッファー層１２と、アンド
ープＩｎ0.2Ｇａ0.8Ａｓからなりキャリアが走行する厚
さ２０ｎｍのチャネル層１３と、アンドープＡｌ0.25Ｇ
ａ0.75Ａｓからなる厚さ５ｎｍのスペーサー層１４と、
ｎ型不純物イオンであるＳｉがドーズ量５×１０ 12ｃｍ
-2となるように１原子層のみプレーナードーピングされ
てなるキャリア供給層１５と、アンドープＡｌ0.25Ｇａ
0.75Ａｓからなり、後に形成されるゲート電極とショッ
トキー接触する厚さ３０ｎｍのショットキー層１６とが
順次形成されている。ショットキー層１６上の異なる二
つの領域上には、それぞれ、ｎ+ＧａＡｓからなる厚さ
２００ｎｍの第１の半導体層１７と、ｎ+ＩｎＧａＡｓ
からなり、後に形成されるソース電極またはドレイン電
極とオーミック接触する厚さ１００ｎｍの第２の半導体
層１８とが順次形成されている。
【００２７】第２の半導体層１８上には、それぞれソー
ス電極またはドレイン電極に相当し、Ｔｉ／Ｐｔ／Ａｕ
からなるオーミック電極１９が第２の半導体層と同面積
で接して形成されている。第２の半導体層１８に接する
金属としてＴｉを用いているのは、オーミック抵抗が少
ないためである。また、第２の半導体層１８の材料とし
てｎ+ＩｎＧａＡｓを選んでいるのは、低抵抗なノンア
ロイのオーミック電極１９を形成するためである。
ス電極またはドレイン電極に相当し、Ｔｉ／Ｐｔ／Ａｕ
からなるオーミック電極１９が第２の半導体層と同面積
で接して形成されている。第２の半導体層１８に接する
金属としてＴｉを用いているのは、オーミック抵抗が少
ないためである。また、第２の半導体層１８の材料とし
てｎ+ＩｎＧａＡｓを選んでいるのは、低抵抗なノンア
ロイのオーミック電極１９を形成するためである。
【００２８】第２の半導体層１８が第１の半導体層１７
に対してオーバーハング形状を有していることを利用し
て、第２の半導体層１８にＴｉ／Ｐｔ／Ａｕからなるゲ
ート電極用の金属層２０が堆積されているとともに、２
つのオーミック電極１９の間には金属層２０の一部で構
成されるゲート電極２０ａがオーミック電極１９に対し
て自己整合的に形成されている。
に対してオーバーハング形状を有していることを利用し
て、第２の半導体層１８にＴｉ／Ｐｔ／Ａｕからなるゲ
ート電極用の金属層２０が堆積されているとともに、２
つのオーミック電極１９の間には金属層２０の一部で構
成されるゲート電極２０ａがオーミック電極１９に対し
て自己整合的に形成されている。
【００２９】また、基板１１上は、シリコン窒化膜又は
シリコン酸化膜よりなる層間絶縁膜２１に保護されてい
る。そして、オーミック電極１９上は、配線層２２によ
って配線されている。また、図１では一つの電界効果型
トランジスタのみ示しているが、実際には基板１１上に
は複数の電界効果型トランジスタが形成されており、こ
れらは素子分離領域２３により互いに電気的に分離され
ている。
シリコン酸化膜よりなる層間絶縁膜２１に保護されてい
る。そして、オーミック電極１９上は、配線層２２によ
って配線されている。また、図１では一つの電界効果型
トランジスタのみ示しているが、実際には基板１１上に
は複数の電界効果型トランジスタが形成されており、こ
れらは素子分離領域２３により互いに電気的に分離され
ている。
【００３０】次に、実施の形態１にかかる電界効果型ト
ランジスタの製造方法について図面を参照しながら説明
する。
ランジスタの製造方法について図面を参照しながら説明
する。
【００３１】図２〜図１１は、実施の形態１にかかる電
界効果型トランジスタの製造方法を説明するための工程
断面図である。
界効果型トランジスタの製造方法を説明するための工程
断面図である。
【００３２】まず、図２に示すように、半絶縁性ＧａＡ
ｓからなる基板３１の上に、アンドープＡｌ0.25Ｇａ
0.75Ａｓからなり、後に形成されるゲート電極とショッ
トキー接触する厚さ３０ｎｍのショットキー層３２、ｎ
+ＧａＡｓで構成された第１の半導体層３３、ｎ+ＩｎＧ
ａＡｓで構成された第２の半導体層３４を成長し、第２
の半導体層３４上にＴｉ／Ｐｔ／Ａｕからなるオーミッ
ク電極用の第１の金属層３５をＥＢ蒸着法により成膜す
る。
ｓからなる基板３１の上に、アンドープＡｌ0.25Ｇａ
0.75Ａｓからなり、後に形成されるゲート電極とショッ
トキー接触する厚さ３０ｎｍのショットキー層３２、ｎ
+ＧａＡｓで構成された第１の半導体層３３、ｎ+ＩｎＧ
ａＡｓで構成された第２の半導体層３４を成長し、第２
の半導体層３４上にＴｉ／Ｐｔ／Ａｕからなるオーミッ
ク電極用の第１の金属層３５をＥＢ蒸着法により成膜す
る。
【００３３】次に、図３に示すように、第１の金属層３
５上の２カ所にレジストパターン３６をリソグラフィー
技術によって形成する。
５上の２カ所にレジストパターン３６をリソグラフィー
技術によって形成する。
【００３４】次に、図４に示すように、レジストパター
ン３６をマスクにしてＴｉ／Ｐｔ／Ａｕからなるオーミ
ック電極３５ａおよび第２の半導体層３４をイオンミリ
ングにより除去する。イオンミリングは、第１の半導体
層３３の上部１０〜３０ｎｍの深さまで行う。
ン３６をマスクにしてＴｉ／Ｐｔ／Ａｕからなるオーミ
ック電極３５ａおよび第２の半導体層３４をイオンミリ
ングにより除去する。イオンミリングは、第１の半導体
層３３の上部１０〜３０ｎｍの深さまで行う。
【００３５】次に、図５に示すように、第２の半導体層
３４およびショットキー層３２に対してエッチング選択
比を有し、第１の半導体層３３のみをエッチングできる
溶液、例えばクエン酸ナトリウムおよび過酸化水素水お
よび水の混合液を用いて第１の半導体層３３を選択的に
エッチングする。この工程により、第１の半導体層３３
の開口は第２の半導体層３４の開口よりも大きくなる。
３４およびショットキー層３２に対してエッチング選択
比を有し、第１の半導体層３３のみをエッチングできる
溶液、例えばクエン酸ナトリウムおよび過酸化水素水お
よび水の混合液を用いて第１の半導体層３３を選択的に
エッチングする。この工程により、第１の半導体層３３
の開口は第２の半導体層３４の開口よりも大きくなる。
【００３６】この工程は、例えばＩＣＰ（Ｉｎｄｕｃｔ
ｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式の選択ド
ライエッチング装置を用いて、２段階にエッチングする
ことによって第１の半導体層３３のエッチング部分の深
さに対する幅のアスペクト比を任意に制御することも可
能である。２段階とは以下のエッチング方法である。 １． 異方性選択ドライエッチングにより第１の半導体
層３３を基板３１に対して垂直方向にエッチングを行
う。 ２． 等方選択ドライエッチングにより第１の半導体層
３３を基板に対して平行方向に広げるようにエッチング
を行う。
ｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式の選択ド
ライエッチング装置を用いて、２段階にエッチングする
ことによって第１の半導体層３３のエッチング部分の深
さに対する幅のアスペクト比を任意に制御することも可
能である。２段階とは以下のエッチング方法である。 １． 異方性選択ドライエッチングにより第１の半導体
層３３を基板３１に対して垂直方向にエッチングを行
う。 ２． 等方選択ドライエッチングにより第１の半導体層
３３を基板に対して平行方向に広げるようにエッチング
を行う。
【００３７】次に、図６に示すように、レジストパター
ン３６を除去した後、図７に示すように、半導体素子領
域をレジストパターン３７によって覆い、レジストパタ
ーン３７をマスクとして基板３１に対してホウ素イオン
又は酸素イオンを注入することにより、素子分離領域３
８を形成する。ここで、素子間の分離には、素子分離領
域３８に対してメサエッチングを行って除去してもよ
い。
ン３６を除去した後、図７に示すように、半導体素子領
域をレジストパターン３７によって覆い、レジストパタ
ーン３７をマスクとして基板３１に対してホウ素イオン
又は酸素イオンを注入することにより、素子分離領域３
８を形成する。ここで、素子間の分離には、素子分離領
域３８に対してメサエッチングを行って除去してもよ
い。
【００３８】次に、レジストパターン３７を除去した
後、図８に示すように、半導体素子の形成領域に開口を
有するレジストパターン３９を形成する。
後、図８に示すように、半導体素子の形成領域に開口を
有するレジストパターン３９を形成する。
【００３９】次に、Ｔｉ／Ｐｔ／Ａｕからなるゲート電
極用の第２の金属層４０を全面に蒸着し、レジストパタ
ーン３９をリフトオフすることによって、図９に示すよ
うに、電界効果型トランジスタが形成される。ここで、
第２の金属層４０の一部によってショットキー層３２上
にゲート電極４０ａが自己整合的に形成されている。
極用の第２の金属層４０を全面に蒸着し、レジストパタ
ーン３９をリフトオフすることによって、図９に示すよ
うに、電界効果型トランジスタが形成される。ここで、
第２の金属層４０の一部によってショットキー層３２上
にゲート電極４０ａが自己整合的に形成されている。
【００４０】次に、図１０に示すように、シリコン酸化
膜よりなる層間絶縁膜４１をプラズマＣＶＤ法により成
膜した後、図１１に示すようにオーミック電極３５ａ付
近の層間絶縁膜４１にコンタクト開口を形成し、Ａｕよ
りなるメッキ配線層４２を形成する。
膜よりなる層間絶縁膜４１をプラズマＣＶＤ法により成
膜した後、図１１に示すようにオーミック電極３５ａ付
近の層間絶縁膜４１にコンタクト開口を形成し、Ａｕよ
りなるメッキ配線層４２を形成する。
【００４１】なお、第１の金属層３５を蒸着しなくて
も、第２の金属層４０により２つのオーミック電極（図
示せず）およびゲート電極４０ａの三電極を同時に形成
することが可能であるので、製造工程を削減することが
できる。
も、第２の金属層４０により２つのオーミック電極（図
示せず）およびゲート電極４０ａの三電極を同時に形成
することが可能であるので、製造工程を削減することが
できる。
【００４２】図１２に示すように、２つのオーミック電
極１９の間に電気的に電圧をかけない浮遊オーミック電
極１９ａを配置することによって、オーミック電極１９
および浮遊オーミック電極１９ａに対して自己整合的に
多数のゲート電極２０ａを有するマルチゲートＦＥＴを
形成することが可能である。この浮遊オーミック電極１
９ａ下のショットキー層１６は、第１の半導体層１７に
より覆われているため、ショットキー層１６が表面空乏
化することがなく、浮遊オーミック電極１９ａが無い場
合と比較してオン抵抗を低減することが可能である。
極１９の間に電気的に電圧をかけない浮遊オーミック電
極１９ａを配置することによって、オーミック電極１９
および浮遊オーミック電極１９ａに対して自己整合的に
多数のゲート電極２０ａを有するマルチゲートＦＥＴを
形成することが可能である。この浮遊オーミック電極１
９ａ下のショットキー層１６は、第１の半導体層１７に
より覆われているため、ショットキー層１６が表面空乏
化することがなく、浮遊オーミック電極１９ａが無い場
合と比較してオン抵抗を低減することが可能である。
【００４３】また、図２ないし図１１に示した電界効果
型トランジスタの製造工程において、高融点金属である
ＷＳｉ又はＷＳｉＮをオーミック電極３５ａとして用い
た場合には反応性異方性ドライエッチングにより電極金
属を加工し、第２の半導体層３４を異方性ドライエッチ
ングにより加工することも可能である。
型トランジスタの製造工程において、高融点金属である
ＷＳｉ又はＷＳｉＮをオーミック電極３５ａとして用い
た場合には反応性異方性ドライエッチングにより電極金
属を加工し、第２の半導体層３４を異方性ドライエッチ
ングにより加工することも可能である。
【００４４】また、第２の半導体層の加工は金属層３５
にレジストパターンを反転することによって形成し、そ
のパターンをマスクにドライエッチングすることも可能
である。
にレジストパターンを反転することによって形成し、そ
のパターンをマスクにドライエッチングすることも可能
である。
【００４５】イオンミリングおよび異方性ドライエッチ
ングを用いる場合は、基板３１への物理的なエッチング
ダメージを防止するため、第２の半導体層３４の膜厚を
２００ｎｍ程度に設定することにより、イオンミリング
および異方性ドライエッチングによるショットキー層３
２およびその下の半導体層へのダメージが低減される。
ングを用いる場合は、基板３１への物理的なエッチング
ダメージを防止するため、第２の半導体層３４の膜厚を
２００ｎｍ程度に設定することにより、イオンミリング
および異方性ドライエッチングによるショットキー層３
２およびその下の半導体層へのダメージが低減される。
【００４６】（第２の実施形態）次に、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００４７】図１３は、本発明の第２の実施形態にかか
るバイポーラトランジスタの断面を示すものである。こ
のバイポーラトランジスタは、エミッタ電極に対して自
己整合型ベース電極を有するＨＢＴ（ヘテロ接合バイポ
ーラトランジスタ）である。
るバイポーラトランジスタの断面を示すものである。こ
のバイポーラトランジスタは、エミッタ電極に対して自
己整合型ベース電極を有するＨＢＴ（ヘテロ接合バイポ
ーラトランジスタ）である。
【００４８】図１３において、半絶縁性ＧａＡｓからな
る基板５１の上に、ｎ+ＧａＡｓからなる厚さ５００ｎ
ｍのサブコレクタ層５２と、ｎ-ＧａＡｓからなる厚さ
５００ｎｍのコレクタ層５３、ｐ+ＧａＡｓからなる厚
さ７０ｎｍのベース層５４と、ＩｎＧａＰからなる厚さ
５０ｎｍのエミッタ層５５と、ｎ+ＧａＡｓからなる厚
さ１００ｎｍの第１の半導体層５６、ｎ+ＩｎＧａＡｓ
からなり、第１の半導体層５６に対してオーバーハング
する厚さ１００ｎｍの第２の半導体層５７が順次形成さ
れている。さらに第２の半導体層５７上には、Ｔｉ／Ｐ
ｔ／Ａｕからなるエミッタ電極５８ａが形成され、エミ
ッタ電極５８ａの下面と第２の半導体層５７の上面と
は、互いにずれることなく密着している。第２の半導体
層５７に接する金属としてＴｉを用いているのは、オー
ミック抵抗が少ないためである。また、第２の半導体層
５７の材料としてｎ+ＩｎＧａＡｓを選んでいるのは、
低抵抗なノンアロイのオーミック電極１９を形成するた
めである。
る基板５１の上に、ｎ+ＧａＡｓからなる厚さ５００ｎ
ｍのサブコレクタ層５２と、ｎ-ＧａＡｓからなる厚さ
５００ｎｍのコレクタ層５３、ｐ+ＧａＡｓからなる厚
さ７０ｎｍのベース層５４と、ＩｎＧａＰからなる厚さ
５０ｎｍのエミッタ層５５と、ｎ+ＧａＡｓからなる厚
さ１００ｎｍの第１の半導体層５６、ｎ+ＩｎＧａＡｓ
からなり、第１の半導体層５６に対してオーバーハング
する厚さ１００ｎｍの第２の半導体層５７が順次形成さ
れている。さらに第２の半導体層５７上には、Ｔｉ／Ｐ
ｔ／Ａｕからなるエミッタ電極５８ａが形成され、エミ
ッタ電極５８ａの下面と第２の半導体層５７の上面と
は、互いにずれることなく密着している。第２の半導体
層５７に接する金属としてＴｉを用いているのは、オー
ミック抵抗が少ないためである。また、第２の半導体層
５７の材料としてｎ+ＩｎＧａＡｓを選んでいるのは、
低抵抗なノンアロイのオーミック電極１９を形成するた
めである。
【００４９】エミッタ電極５８ａ上にはＴｉ／Ｐｔ／Ａ
ｕからなる第２の金属層５９が形成されている。
ｕからなる第２の金属層５９が形成されている。
【００５０】また、ベース層５４上には、金属層５９の
一部であるベース電極５９ａが、エミッタ電極５８ａに
対して自己整合的に形成されている。
一部であるベース電極５９ａが、エミッタ電極５８ａに
対して自己整合的に形成されている。
【００５１】サブコレクタ層５２上には、Ｔｉ／Ｐｔ／
Ａｕからなるコレクタ電極６０が形成されている。
Ａｕからなるコレクタ電極６０が形成されている。
【００５２】また、図１３では一つのバイポーラトラン
ジスタのみ示しているが、実際には基板５１上には複数
のバイポーラトランジスタが形成されており、これらは
サブコレクタ層５２に形成された素子分離領域６１によ
り互いに電気的に分離されている。
ジスタのみ示しているが、実際には基板５１上には複数
のバイポーラトランジスタが形成されており、これらは
サブコレクタ層５２に形成された素子分離領域６１によ
り互いに電気的に分離されている。
【００５３】次に、実施の形態２におけるバイポーラト
ランジスタの製造方法について図１４〜図２０を参照し
ながら説明する。
ランジスタの製造方法について図１４〜図２０を参照し
ながら説明する。
【００５４】図１４〜図２０は、実施の形態２における
バイポーラトランジスタの製造方法を説明するための工
程断面図である。
バイポーラトランジスタの製造方法を説明するための工
程断面図である。
【００５５】まず、図１４に示すように、半絶縁性Ｇａ
Ａｓからなる基板５１の上に、ｎ+ＧａＡｓからなる厚
さ５００ｎｍのサブコレクタ層５２、ｎ-ＧａＡｓから
なる厚さ５００ｎｍのコレクタ層５３、ｐ+ＧａＡｓか
らなる厚さ７０ｎｍのベース層５４、ＩｎＧａＰからな
る厚さ５０ｎｍのエミッタ層５５、ｎ+ＧａＡｓからな
る厚さ１００ｎｍの第１の半導体層５６、ｎ+ＩｎＧａ
Ａｓからなる厚さ１００ｎｍの第２の半導体層５７を順
次成長し、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極用の
第１の金属層５８をＥＢ蒸着法により成膜し、第１の金
属層５８上の一部にレジストパターン６２を形成する。
Ａｓからなる基板５１の上に、ｎ+ＧａＡｓからなる厚
さ５００ｎｍのサブコレクタ層５２、ｎ-ＧａＡｓから
なる厚さ５００ｎｍのコレクタ層５３、ｐ+ＧａＡｓか
らなる厚さ７０ｎｍのベース層５４、ＩｎＧａＰからな
る厚さ５０ｎｍのエミッタ層５５、ｎ+ＧａＡｓからな
る厚さ１００ｎｍの第１の半導体層５６、ｎ+ＩｎＧａ
Ａｓからなる厚さ１００ｎｍの第２の半導体層５７を順
次成長し、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極用の
第１の金属層５８をＥＢ蒸着法により成膜し、第１の金
属層５８上の一部にレジストパターン６２を形成する。
【００５６】次に、図１５に示すように、レジストパタ
ーン６２をマスクとして第１の金属層５８および第２の
半導体層５７をイオンミリングにより除去する。イオン
ミリングは、第１の半導体層５６の上面から数１０ｎｍ
の深さまで行う。
ーン６２をマスクとして第１の金属層５８および第２の
半導体層５７をイオンミリングにより除去する。イオン
ミリングは、第１の半導体層５６の上面から数１０ｎｍ
の深さまで行う。
【００５７】さらに、図１６に示すように、第２の半導
体層５７およびエミッタ層５５に対してエッチング選択
比を有し、第１の半導体層５６のみをエッチングできる
溶液、例えばクエン酸ナトリウムおよび過酸化水素水お
よび水の混合液によって第１の半導体層５６を選択エッ
チングする。この工程は、実施の形態１の場合と同様
に、選択ドライエッチング装置を用いて、２段階にエッ
チングしてもよい。
体層５７およびエミッタ層５５に対してエッチング選択
比を有し、第１の半導体層５６のみをエッチングできる
溶液、例えばクエン酸ナトリウムおよび過酸化水素水お
よび水の混合液によって第１の半導体層５６を選択エッ
チングする。この工程は、実施の形態１の場合と同様
に、選択ドライエッチング装置を用いて、２段階にエッ
チングしてもよい。
【００５８】次に、図１７に示すように、塩酸およびリ
ン酸および水の混合液によりエミッタ層５５を成形した
後、Ｔｉ／Ｐｔ／Ａｕからなるベース電極用の第２の金
属層５９を全面に蒸着することによって、図１８に示す
ように自己整合的にベース電極５９ａを形成する。
ン酸および水の混合液によりエミッタ層５５を成形した
後、Ｔｉ／Ｐｔ／Ａｕからなるベース電極用の第２の金
属層５９を全面に蒸着することによって、図１８に示す
ように自己整合的にベース電極５９ａを形成する。
【００５９】次に、図１９に示すように、レジストパタ
ーン６３をマスクとしてベース電極５９ａおよびベース
層５４に対し、イオンミリングを行うことにより、ベー
ス電極５９ａの一部およびベース層５４の一部を除去す
る。基板５１における素子分離領域６１に対してホウ素
イオン又は酸素イオンを注入することにより、素子間の
分離を行う。ここで、素子間の分離手法としては、メサ
エッチングを行って素子間を物理的に分離してもよい。
ーン６３をマスクとしてベース電極５９ａおよびベース
層５４に対し、イオンミリングを行うことにより、ベー
ス電極５９ａの一部およびベース層５４の一部を除去す
る。基板５１における素子分離領域６１に対してホウ素
イオン又は酸素イオンを注入することにより、素子間の
分離を行う。ここで、素子間の分離手法としては、メサ
エッチングを行って素子間を物理的に分離してもよい。
【００６０】最後に、図２０に示すようにコレクタ層５
３の一部をリン酸および過酸化水素水および水の混合液
によりウェットエッチングを行い、さらに、サブコレク
タ層５２上の２カ所にＮｉＡｕＧｅ／Ａｕからなるコレ
クタ電極６０を形成する。
３の一部をリン酸および過酸化水素水および水の混合液
によりウェットエッチングを行い、さらに、サブコレク
タ層５２上の２カ所にＮｉＡｕＧｅ／Ａｕからなるコレ
クタ電極６０を形成する。
【００６１】このような手法で形成されたバイポーラト
ランジスタは、エミッタ電極５８ａと第２の半導体層５
７とが互いに全面にわたって密着しているため、電極−
半導体間の抵抗が非常に少ない。
ランジスタは、エミッタ電極５８ａと第２の半導体層５
７とが互いに全面にわたって密着しているため、電極−
半導体間の抵抗が非常に少ない。
【００６２】なお、第１の金属層５８を蒸着しなくて
も、第２の金属層５９を用いて２つのオーミック電極
（図示せず）およびベース電極５９ａの三電極を同時に
形成することが可能であるので、製造工程を削減するこ
とができる。
も、第２の金属層５９を用いて２つのオーミック電極
（図示せず）およびベース電極５９ａの三電極を同時に
形成することが可能であるので、製造工程を削減するこ
とができる。
【００６３】
【発明の効果】本発明により、自己整合型ゲート電極を
有するＦＥＴにおいてミクロンレベルの微細化を行った
場合に、コンタクト面積を減少させることなく、低いオ
ーミックコンタクト抵抗を有し、オーミック電極に対し
て自己整合的にゲート電極を有する半導体装置を製造す
ることが可能となる。この手法は、ＨＢＴにおいてエミ
ッタ電極に対して自己整合的にベース電極を形成する場
合においても同様の効果を発揮する。
有するＦＥＴにおいてミクロンレベルの微細化を行った
場合に、コンタクト面積を減少させることなく、低いオ
ーミックコンタクト抵抗を有し、オーミック電極に対し
て自己整合的にゲート電極を有する半導体装置を製造す
ることが可能となる。この手法は、ＨＢＴにおいてエミ
ッタ電極に対して自己整合的にベース電極を形成する場
合においても同様の効果を発揮する。
【図１】本発明の実施の形態１における電界効果型トラ
ンジスタの断面図
ンジスタの断面図
【図２】同電界効果型トランジスタの工程断面図
【図３】同電界効果型トランジスタの工程断面図
【図４】同電界効果型トランジスタの工程断面図
【図５】同電界効果型トランジスタの工程断面図
【図６】同電界効果型トランジスタの工程断面図
【図７】同電界効果型トランジスタの工程断面図
【図８】同電界効果型トランジスタの工程断面図
【図９】同電界効果型トランジスタの工程断面図
【図１０】同電界効果型トランジスタの工程断面図
【図１１】同電界効果型トランジスタの工程断面図
【図１２】本発明の実施の形態１における他の電界効果
型トランジスタの断面図
型トランジスタの断面図
【図１３】本発明の実施の形態２におけるバイポーラト
ランジスタの断面図
ランジスタの断面図
【図１４】同バイポーラトランジスタの工程断面図
【図１５】同バイポーラトランジスタの工程断面図
【図１６】同バイポーラトランジスタの工程断面図
【図１７】同バイポーラトランジスタの工程断面図
【図１８】同バイポーラトランジスタの工程断面図
【図１９】同バイポーラトランジスタの工程断面図
【図２０】同バイポーラトランジスタの工程断面図
【図２１】従来の電界効果型トランジスタの断面図
１ 半導体基板 ２ 導電層 ３ ショットキー層 ４ コンタクト層 ５ オーミック電極 ６ ゲート電極 ７ 金属層 ８ 層間絶縁膜 ９ 配線層 １０ 素子分離領域 １１ 基板 １２ バッファー層 １３ チャネル層 １４ スペーサー層 １５ キャリア供給層 １６ ショットキー層 １７ 第１の半導体層 １８ 第２の半導体層 １９ オーミック電極 １９ａ 浮遊オーミック電極 ２０ 金属層 ２０ａ ゲート電極 ２１ 層間絶縁膜 ２２ 配線層 ２３ 素子分離領域 ３１ 基板 ３２ ショットキー層 ３３ 第１の半導体層 ３４ 第２の半導体層 ３５ 第１の金属層 ３５ａ オーミック電極 ３６、３７、３９ レジストパターン ３８ 素子分離領域 ４０ 第２の金属層 ４０ａ ゲート電極 ４１ 層間絶縁膜 ４２ 配線層 ５１ 基板 ５２ サブコレクタ層 ５３ コレクタ層 ５４ ベース層 ５５ エミッタ層 ５６ 第１の半導体層 ５７ 第２の半導体層 ５８ 第１の金属層 ５８ａ エミッタ電極 ５９ 第２の金属層 ５９ａ ベース電極 ６０ コレクタ電極 ６１ 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 毅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上田 大助 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F003 BA92 BE05 BF06 BH08 BH99 BM02 BP21 BP31 BP93 BP96 5F102 FA03 GB01 GC01 GD01 GJ05 GL04 GM06 GN08 GR10 GV07 GV08 HA14 HC04 HC15
Claims (18)
- 【請求項１】 基板と、前記基板上の少なくとも２つの
領域にそれぞれ形成された第１の半導体層と、前記第１
の半導体層上に同第１の半導体層に対してオーバーハン
グするようにそれぞれ形成された第２の半導体層と、前
記第２の半導体層上にそれぞれ形成されたオーミック電
極と、前記基板上であって２つの前記オーミック電極間
に形成されたゲート電極とを有することを特徴とする電
界効果型トランジスタ。 - 【請求項２】 前記第１の半導体層がＧａＡｓで構成さ
れ、前記第２の半導体層がＩｎＧａＡｓで構成されてい
ることを特徴とする請求項１記載の電界効果トランジス
タ。 - 【請求項３】 前記オーミック電極が、最下層をＴｉ層
とする多層金属層を有することを特徴とする請求項１ま
たは請求項２に記載の電界効果型トランジスタ。 - 【請求項４】 基板上に第１の半導体層および第２の半
導体層を順次形成する工程と、前記第２の半導体層上に
開口部を有するレジストを形成する工程と、前記レジス
トをマスクとして前記第２の半導体層をエッチングする
ことにより前記第２の半導体層に開口を形成する工程
と、前記第１の半導体層を選択的にエッチングすること
により前記第２の半導体層の開口よりも大きな開口を形
成する工程と、前記第２の半導体層をマスクとして前記
基板上に金属層を堆積することによりゲート電極を形成
すると同時に前記第２の半導体層上に堆積した金属層を
オーミック電極とすることを特徴とする電界効果型トラ
ンジスタの製造方法。 - 【請求項５】 基板上に第１の半導体層および第２の半
導体層を順次形成する工程と、前記第２の半導体層上に
第１の金属層を形成する工程と、前記第１の金属層上に
開口部を有するレジストを形成する工程と、前記レジス
トをマスクとして前記第１の金属層および前記第２の半
導体層をエッチングすることにより前記第１の金属層お
よび前記第２の半導体層に開口を形成する工程と、前記
第１の半導体層を選択的にエッチングすることにより前
記第２の半導体層の開口よりも大きな開口を形成する工
程と、前記第２の半導体層または前記第１の金属層をマ
スクとして前記基板上に第２の金属層を堆積することに
よりゲート電極を形成すると同時に前記第１の金属層お
よびその上に堆積した第２の金属層をオーミック電極と
することを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項６】 前記第１の半導体層がＧａＡｓで構成さ
れ、前記第２の半導体層がＩｎＧａＡｓで構成されてい
ることを特徴とする請求項４または請求項５に記載の電
界効果型トランジスタの製造方法。 - 【請求項７】 前記オーミック電極が、最下層をＴｉ層
とする多層金属層を有することを特徴とする請求項４な
いし請求項６のいずれかに記載の電界効果型トランジス
タの製造方法。 - 【請求項８】 前記第２の半導体層の開口よりも大きな
開口を形成する工程が、前記第１の半導体層を選択異方
性ドライエッチングにより前記基板の主面に対して垂直
方向にエッチングする工程と、選択エッチングにより前
記基板の主面に対して平行方向にエッチングする工程を
含むことを特徴とする請求項４ないし請求項７のいずれ
かに記載の電界効果型トランジスタの製造方法。 - 【請求項９】 前記第２の半導体層の開口よりも大きな
開口を形成する工程が、クエン酸ナトリウムおよび過酸
化水素水および水の混合液によるエッチング工程を含む
ことを特徴とする請求項４ないし請求項７のいずれかに
記載の電界効果型トランジスタの製造方法。 - 【請求項１０】 基板と、前記基板上に形成されたベー
ス領域およびコレクタ電極と、前記ベース領域上に形成
されたベース電極および第１の半導体層と、前記第１の
半導体層上に同第１の半導体層に対してオーバーハング
するように形成された第２の半導体層と、前記第２の半
導体層上に形成されたエミッタ電極とを有することを特
徴とするバイポーラトランジスタ。 - 【請求項１１】 前記第１の半導体層がＧａＡｓで構成
され、前記第２の半導体層がＩｎＧａＡｓで構成されて
いることを特徴とする請求項１０記載のバイポーラトラ
ンジスタ。 - 【請求項１２】 前記エミッタ電極が、最下層をＴｉ層
とする多層金属層を有することを特徴とする請求項１０
または請求項１１に記載のバイポーラトランジスタ。 - 【請求項１３】 基板上にベース層と第１の半導体層と
第２の半導体層とを順次形成する工程と、エッチングに
より前記第２の半導体層が前記第１の半導体層に対して
オーバーハングするように前記第１の半導体層および前
記第２の半導体層を成形する工程と、前記第２の半導体
層をマスクとして前記ベース層上に金属層を堆積するこ
とによりベース電極を形成すると同時に前記第２の半導
体層上に堆積した前記金属層をエミッタ電極とする工程
とを有することを特徴とするバイポーラトランジスタの
製造方法。 - 【請求項１４】 基板上にベース層と第１の半導体層と
第２の半導体層と第１の金属層を順次形成する工程と、
エッチングにより前記第２の半導体層が前記第１の半導
体層に対してオーバーハングするように前記第１の半導
体層および前記第２の半導体層を成形する工程と、前記
第２の半導体層または前記第１の金属層をマスクとして
前記ベース層上に第２の金属層を堆積することによりベ
ース電極を形成すると同時に前記第１の金属層およびそ
の上に堆積した前記第２の金属層をエミッタ電極とする
工程とを有することを特徴とするバイポーラトランジス
タの製造方法。 - 【請求項１５】 前記第１の半導体層がＧａＡｓで構成
され、前記第２の半導体層がＩｎＧａＡｓで構成されて
いることを特徴とする請求項１３または請求項１４に記
載のバイポーラトランジスタの製造方法。 - 【請求項１６】 前記エミッタ電極が、最下層をＴｉ層
とする多層金属層を有することを特徴とする請求項１３
ないし請求項１５のいずれかに記載のバイポーラトラン
ジスタ。 - 【請求項１７】 前記第２の半導体層が前記第１の半導
体層に対してオーバーハングするように前記第１の半導
体層および前記第２の半導体層を成形する工程が、前記
第１の半導体層を選択異方性ドライエッチングにより前
記基板の主面に対して垂直方向にエッチングする工程
と、選択エッチングにより前記基板の主面に対して平行
方向にエッチングする工程を含むことを特徴とする請求
項１３ないし請求項１６のいずれかに記載のバイポーラ
トランジスタの製造方法。 - 【請求項１８】 前記第２の半導体層が前記第１の半導
体層に対してオーバーハングするように前記第１の半導
体層および前記第２の半導体層を成形する工程が、クエ
ン酸ナトリウムおよび過酸化水素水および水の混合液に
よるエッチング工程を含むことを特徴とする請求項１３
ないし請求項１６のいずれかに記載のバイポーラトラン
ジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26562199A JP2001093913A (ja) | 1999-09-20 | 1999-09-20 | 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 |
| US09/666,157 US6548838B1 (en) | 1999-09-20 | 2000-09-19 | Field-effect transistor, bipolar transistor, and methods of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26562199A JP2001093913A (ja) | 1999-09-20 | 1999-09-20 | 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093913A true JP2001093913A (ja) | 2001-04-06 |
Family
ID=17419683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26562199A Pending JP2001093913A (ja) | 1999-09-20 | 1999-09-20 | 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6548838B1 (ja) |
| JP (1) | JP2001093913A (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
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| TW201405671A (zh) * | 2012-07-27 | 2014-02-01 | Maxtek Technology Co Ltd | 用於天線切換電路的半導體結構及其製程方法 |
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| US5508535A (en) * | 1992-01-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
| JPH08115924A (ja) | 1994-08-22 | 1996-05-07 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタおよびその製造方法 |
| JP2000021895A (ja) * | 1998-07-02 | 2000-01-21 | Sharp Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-09-20 JP JP26562199A patent/JP2001093913A/ja active Pending
-
2000
- 2000-09-19 US US09/666,157 patent/US6548838B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
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|---|---|
| US6548838B1 (en) | 2003-04-15 |
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