JPH08115924A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の引出し部も自己整合的に形成さ
れ、且つ耐圧が低下しないような電界効果トランジスタ
を提供する。 【解決手段】 半絶縁性基板１１の上に導電層１２及び
アンドープ層１３が形成され、導電層１２上の所定領域
に、方形状の一対のコンタクト領域１４Ａを介してソー
ス電極又はドレイン電極となるオーミック電極１５Ａが
形成されている。コンタクト領域１４Ａの周縁部はオー
ミック電極１５Ａに対してアンダーカットに形成されて
いる。導電層１２の上における一対のコンタクト領域１
４Ａ同士の間には、オーミック電極１５Ａをマスクとし
て自己整合的にゲート電極１６ａが形成されている。
（ｂ）に示すように、ゲート電極１６ａはゲート幅方向
に延出しており、該延出部はゲート電極１６ａの引出し
部となる。上部電極１６ｂはゲート電極１６ａと同一の
工程により自己整合的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタ及びその製造方法に関するものである。

【０００２】

【従来の技術】電界効果型トランジスタ、特にガリウム
砒素（ＧａＡｓ）よりなる半絶縁性基板を有するＭＥＳ
ＦＥＴ（以下、ＧａＡｓ ＭＥＳＦＥＴと称する。）
は、その優れた性能により、携帯電話を中心とする通信
機器の発達と共に近年大幅に需要が伸びている。その中
でも、エピタキシャル膜を用いたＧａＡｓ ＭＥＳＦＥ
Ｔ、及びゲート電極直下に、不純物が混入されないアン
ドープ層を形成して耐圧を向上させたＭＩＳＦＥＴ（Ｍ
ｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦＥＴ）等は、マイクロ波通信用デバイスとし
て幅広い応用が考えられている。

【０００３】これらＭＥＳＦＥＴ及びＭＩＳＦＥＴにお
ける最近の技術的トレンドは、低電圧動作化及び低消費
電力化である。特に低電圧動作時の性能向上には、ＦＥ
Ｔの立ち上がりの改善、つまりオン抵抗の低減が最も効
果的である。オン抵抗の低減には、ゲート長の短縮が最
も有効な手法であるが、ソース電極とドレイン電極との
間の距離を短縮して寄生抵抗成分を低減することも重要
な手法である。

【０００４】以下、このような構造を有する従来のＦＥ
Ｔの構成を図面を参照しながら説明する。

【０００５】図１２は、例えば特開平２−１５６５４４
号公報に示されている従来のＧａＡｓ ＭＥＳＦＥＴの
ゲート長方向の断面構造を示している。図１２におい
て、１はＧａＡｓよりなる半絶縁性基板、２はＳｉが不
純物としてドープされたｎ型のＧａＡｓよりなる導電
層、３はＳｉが高濃度にドープされたｎ⁺ 型のＩｎＧａ
Ａｓよりなるコンタクト領域、４はドレイン電極又はソ
ース電極となるオーミック電極で、５はショットキ電極
よりなるゲート電極、６はオーミック電極４の上にゲー
ト電極５と同時に形成された配線層、７はＳｉＯ₂ より
なる側面障壁であり、該側面障壁７はオーミック電極４
の開口幅よりも短いゲート長を得るために形成されてい
る。

【０００６】以下、前記構造のＧａＡｓ ＭＥＳＦＥＴ
の製造方法について説明する。

【０００７】まず、半絶縁性基板１の上にエピタキシャ
ル成長法により導電層２を形成した後、該導電層２の上
にエピタキシャル成長法によりコンタクト領域３となる
コンタクト層を形成する。次に、該コンタクト層の上に
スパッタ法又は蒸着法によりオーミック電極４となる第
１の金属層を形成した後、該第１の金属層に対してエッ
チングを行なってゲート幅方向（図１２における紙面に
垂直な方向）に延びる開口溝を形成することにより互い
に対向する一対のオーミック電極４を形成する。次に、
該一対のオーミック電極４をマスクとして前記コンタク
ト層及び導電層２に対してウェットエッチングを行なう
ことにより、逆メサ状の断面を有する開口部８を形成す
る。次に、プラズマＣＶＤ法によりＳｉＯ₂ 膜を全面に
堆積した後、該ＳｉＯ₂ 膜に対して反応性イオンエッチ
ングを行なうことにより側面障壁７を形成する。次に、
スパッタ法又は蒸着法により第２の金属膜を堆積して配
線層６を形成する。このようにすると、導電層２の上に
おける開口部８の内部にも、オーミック電極４及び側面
障壁７をマスクとして第２の金属膜が堆積されるので、
側面障壁７同士の間の溝部と同じ寸法の長さを有するゲ
ート電極５が自己整合的に形成される。

【０００８】

【発明が解決しようとする課題】しかしながら、前記の
構成によると、オーミック電極４に接続された配線層６
は形成することができるが、ゲート電極５に接続される
配線層又はコンタクト領域を形成することができないの
で、ゲート電極５を電界効果型トランジスタの外部に引
き出すことはできない。このため、前記構造の電界効果
型トランジスタは現実には製作が困難である。

【０００９】また、パワー型の電界効果型トランジスタ
等はソース領域とドレイン領域とが交互に配置される櫛
形状に形成されるが、このような櫛形状の電界効果型ト
ランジスタを製造する場合には、該電界効果型トランジ
スタを構成するソース電極及びドレイン電極を別々に形
成しなければならないので、チップサイズの増大化を招
くという問題がある。

【００１０】さらに、前記の製造方法によると、ＳｉＯ
₂ よりなる側面障壁７の形成工程が複雑であるため、該
側面障壁７を形成することは実際には困難である。その
うえ、全面に亘って形成されたＳｉＯ₂ 膜に対して反応
性イオンエッチングを行なって側面障壁７を形成する際
に、導電層２におけるゲート電極５を形成する領域がダ
メージを受け、電界効果型トランジスタのチャネル領域
が損傷するので、電界効果型トランジスタの耐圧が大き
く低減するという問題もある。

【００１１】本発明は、前記の問題点を一挙に解決し、
ゲート電極の引出し部も自己整合的に形成され、櫛形状
の電界効果型トランジスタを形成する場合にもチップサ
イズの増大化を招かず、且つ耐圧が低下しないようにす
ることを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ソース電極及びドレイン電極を方形状に
形成すると共に、これらソース電極及びドレイン電極の
うち少なくともソース電極をマスクとしてゲート電極及
び該ゲート電極からゲート幅方向に延びるゲート電極の
引出し部を自己整合的に形成するものである。

【００１３】具体的に請求項１の発明が講じた解決手段
は、電界効果トランジスタを、半絶縁性基板と、該半絶
縁性基板上の所定領域に形成された導電層と、該導電層
の上に互いに対向するように形成されており、周縁部が
アンダーカットされた方形状の一対のコンタクト領域
と、該一対のコンタクト領域のうちの一方の上に該一方
のコンタクト領域とオーミック接触するように形成され
たソース電極と、前記一対のコンタクト領域のうちの他
方の上に該他方のコンタクト領域とオーミック接触する
ように形成されたドレイン電極と、前記導電層の上にお
ける前記ソース電極と前記ドレイン電極との間の第１の
領域及び該第１の領域に連続しゲート幅方向の外側へ向
かって前記導電層の外側まで延びる第２の領域に、前記
ソース電極をマスクとして自己整合的に形成されてお
り、前記コンタクト領域よりも層厚が薄く且つ前記導電
層とショットキ接触しているゲート電極と、前記ソース
電極の上に、前記ゲート電極と同工程により且つ前記ソ
ース電極とオーミック接触するように形成されたソース
電極用上部電極とを備えている構成とするものである。

【００１４】請求項１の構成により、ゲート電極はソー
ス電極をマスクとして自己整合的に形成されているた
め、ゲート電極端とソース電極端とは平面的に連続して
おり、ゲート電極端とソース電極端との距離が限界まで
短縮されているので、寄生抵抗を大きく低減することが
できる。この場合、方形状のコンタクト領域の周縁部に
はアンダーカット部が形成され且つゲート電極の層厚は
コンタクト領域の層厚よりも小さいので、ゲート電極と
コンタクト領域とは電気的に接続されない。

【００１５】また、ソース電極及びドレイン電極はコン
タクト領域の全面とオーミック接触しているため、ソー
ス電極及びドレイン電極におけるコンタクト抵抗は構造
上最小である。

【００１６】また、ゲート電極は、導電層の上における
ソース電極とドレイン電極との間の第１の領域及び該第
１の領域に連続しゲート幅方向の外側へ向かって導電層
の外側まで延びる第２の領域に形成されているため、前
記第２の領域をゲート電極の引出し部として用いること
ができる。

【００１７】さらに、パワー型の電界効果型トランジス
タの場合には、方形状のコンタクト領域を並列に複数対
配列し、各一対のコンタクト領域同士の間にゲート電極
を形成することができる。

【００１８】請求項２の発明は、請求項１の構成に、前
記ゲート電極は、前記ソース電極と前記ドレイン電極と
をマスクとして自己整合的に形成されており、前記ドレ
イン電極の上に、前記ゲート電極と同工程により且つ前
記ドレイン電極とオーミック接触するように形成された
ドレイン電極用上部電極をさらに備えている構成を付加
するものである。

【００１９】請求項２の構成により、ゲート電極はソー
ス電極及びドレイン電極をマスクとして自己整合的に形
成されているため、ゲート電極端とソース電極端及びド
レイン電極端とは平面的に連続しており、ゲート電極端
とソース電極端及びドレイン電極端との距離が限界まで
短縮されているので、寄生抵抗を一層大きく低減するこ
とができる。

【００２０】請求項３の発明は、請求項１又は２の構成
に、前記導電層と前記一対のコンタクト領域との間にア
ンドープ層が設けられているという構成を付加するもの
である。

【００２１】請求項３の構成により、ゲート電極と導電
層との間の不純物濃度が低くなり、耐圧の大幅な向上が
図れる。

【００２２】請求項４の発明は、請求項１〜３の構成
に、前記半絶縁性基板は基板面方位が（１００）である
ＧａＡｓよりなる基板であり、前記導電層及びコンタク
ト領域は共に結晶成長法により形成され、前記ゲート幅
方向は［００１］方位に設定されているという構成を付
加するものである。

【００２３】請求項４の構成により、コンタクト領域の
周縁部には垂直な断面形状のアンダーカット部が形成さ
れる。

【００２４】請求項５の発明は、請求項１〜４の構成
に、前記一対のコンタクト領域はＩｎＧａＡｓ又はＩｎ
Ａｓよりなり、前記ソース電極及びドレイン電極は高融
点金属よりなるという構成を付加するものである。

【００２５】請求項５の構成により、ソース電極及びド
レイン電極とコンタクト領域とのコンタクト抵抗が低減
され且つ両者の密着性が良好になる。

【００２６】請求項６の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に導
電層及びコンタクト層を順次堆積する第１の工程と、前
記コンタクト層の上に該コンタクト層とオーミック接触
するように第１の金属層を堆積する第２の工程と、前記
第１の金属層をパターン化して互いに対向するソース電
極及びドレイン電極を形成する第３の工程と、前記コン
タクト層に対して前記ソース電極及びドレイン電極をマ
スクとしてエッチングを行なうことにより、周縁部がア
ンダーカットされた一対の方形状のコンタクト領域を形
成する第４の工程と、前記導電層、ソース電極及びドレ
イン電極の上に、前記ソース電極と前記ドレイン電極と
の間の第１の領域及び該第１の領域に連続しゲート幅方
向の外側へ向かって前記導電層の外側まで延びる第２の
領域及び前記ソース電極のゲート電極形成領域側の第３
の領域が開口したレジストパターンを形成する第５の工
程と、前記導電層及びソース電極の上に前記レジストパ
ターンをマスクとして前記コンタクト層よりも層厚が薄
い第２の金属膜を堆積することにより、前記導電層の上
における前記第１の領域及び前記第２の領域に前記導電
層とショットキ接触するゲート電極を形成すると共に前
記ソース電極の上における前記第３の領域に前記ソース
電極とオーミック接触するソース電極用上部電極を形成
する第６の工程とを備えている構成とするものである。

【００２７】請求項６の構成により、導電層、ソース電
極及びドレイン電極の上に形成されており、ソース電極
とドレイン電極との間の第１の領域及び該第１の領域に
連続しゲート幅方向の外側へ向かって導電層の外側まで
延びる第２の領域及びソース電極のゲート電極形成領域
側の第３の領域が開口したレジストパターンをマスクと
して、導電層及びソース電極の上に第２の金属膜を堆積
するため、導電層の上における第１の領域及び第２の領
域にゲート電極が自己整合的に形成されると共に、ソー
ス電極の上にゲート電極と同工程によりソース電極用上
部電極が形成される。

【００２８】また、ゲート電極は導電層の上に第２の金
属膜を堆積することにより形成されるため、導電層には
損傷が加えられない。

【００２９】請求項７の発明は、請求項６の構成に、前
記第５の工程における前記レジストパターンの前記第３
の領域は、前記ソース電極のゲート電極形成領域側と前
記ドレイン電極のゲート電極形成領域側とからなり、前
記第６の工程は、前記導電層、ソース電極及びドレイン
電極の上に前記レジストパターンをマスクとして前記コ
ンタクト層よりも層厚が薄い第２の金属膜を堆積するこ
とにより、前記導電層の上における前記第１の領域及び
第２の領域に前記導電層とショットキ接触するゲート電
極を形成すると共に前記ソース電極及びドレイン電極の
上における前記第３の領域に前記ソース電極及びドレイ
ン電極とそれぞれオーミック接触するソース電極用上部
電極及びドレイン電極用上部電極を形成する工程である
という構成を付加するものである。

【００３０】請求項７の構成により、レジストパターン
は、ドレイン電極のゲート電極形成領域側も開口してい
るため、ドレイン電極の上にもゲート電極と同工程によ
りドレイン用上部電極が形成される。

【００３１】請求項８の発明は、請求項６又は７の構成
に、前記第１の工程は、半絶縁性基板上に、導電層、ア
ンドープ層及びコンタクト層を順次堆積する工程である
という構成を付加するものである。

【００３２】請求項８の構成により、導電層とコンタク
ト層との間にアンドープ層が設けられるので、耐圧が向
上する。

【００３３】請求項９の発明は、請求項６〜８の構成
に、前記第１の工程における半絶縁性基板は基板面方位
が（１００）であるＧａＡｓよりなる基板であり、前記
第１の工程における導電層及びコンタクト層は共に結晶
成長法により形成し、前記第５の工程におけるゲート幅
方向は［００１］方位に設定するという構成を付加する
ものである。

【００３４】請求項９の構成により、コンタクト領域の
周縁部に垂直な断面形状のアンダーカット部を確実に形
成することができる。

【００３５】請求項１０の発明は、請求項６〜８の構成
に、前記第１の工程におけるコンタクト層はＩｎＧａＡ
ｓ又はＩｎＡｓよりなり、前記第２の工程における第１
の金属層は高融点金属よりなるという構成を付加するも
のである。

【００３６】請求項１０の構成により、ソース電極及び
ドレイン電極とコンタクト領域とのコンタクト抵抗が低
減され且つ両者の密着性が良好になる。

【００３７】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。

【００３８】図１（ａ），（ｂ）は本発明の第１実施形
態であるＧａＡｓ ＭＩＳＦＥＴの断面構造であって、
（ａ）はゲート長方向の断面構造を示し、（ｂ）はゲー
ト幅方向つまりゲート電極引出し方向の断面構造を示し
ている。尚、図１（ａ）は図６（ｂ）におけるＡ−Ａ線
の断面構造と対応し、図１（ｂ）は図６（ｂ）における
Ｂ−Ｂ線の断面構造と対応する。

【００３９】図１（ａ），（ｂ）において、１１はＧａ
Ａｓよりなる半絶縁性基板、１２はＳｉが不純物として
ドープされたｎ型のＧａＡｓよりなる導電層、１３は不
純物がドープされていないＡｌＧａＡｓよりなるアンド
ープ層である。ＦＥＴにおける耐圧は、ゲート電極端か
らドレイン電極端又はソース電極端までの距離と、ゲー
ト電極直下の不純物濃度とによって決まる。このため、
第１実施形態においては、耐圧を大きくするための１つ
の方法として、ゲート電極直下の不純物濃度を低くする
ために、導電層１２の上にアンドープ層１３を設けてい
る。尚、アンドープ層１３がなくても第１実施形態のＦ
ＥＴは実現可能である。

【００４０】また、同図において、１４Ａはコンタクト
領域であり、該コンタクト領域１４Ａはコンタクト抵抗
を低減するためにｎ⁺ 型ＩｎＧａＡｓ又はｎ⁺ 型ＩｎＡ
ｓを用いて形成している。

【００４１】また、同図において、１５Ａはコンタクト
領域１４Ａにオーミック接触しているソース電極又はド
レイン電極となるオーミック電極であって、該オーミッ
ク電極１５ＡはＷＳｉ又はＷＳｉＮ等の高融点金属より
なる。第１実施形態においては、コンタクト領域１４Ａ
とオーミック電極１５Ａとは非熱処理（ノンアロイ）に
よってオーミック接触している。オーミック電極１５Ａ
は半絶縁性基板１１と反応していないので、通常の金属
をノンアロイオーミック電極として用い、該ノンアロイ
オーミック電極をマスクとしてウエットエッチングによ
りコンタクト領域１４Ａを除去すると、ノンアロイオー
ミック電極が剥がれ易いという問題があったが、第１実
施形態のようにコンタクト領域１４Ａを構成する材料と
して高融点金属を用いると、高融点金属は半絶縁性基板
１１との密着性が良好であるため、オーミック電極１５
Ａが剥がれるという問題は生じない。

【００４２】また、同図において、１６ａはアンドープ
層１３にショットキ接触しているゲート電極、１６ｂは
オーミック電極１５Ａにオーミック接触している上部電
極であり、ゲート電極１６ａ及び上部電極１６ｂは、Ａ
ｌ、Ｐｔ、Ａｕ、これらの金属の下に密着性向上のため
に薄く形成されたＴｉを有するＡｌ／Ｔｉ、Ｐｔ／Ｔ
ｉ、Ａｕ／Ｔｉ又はＡｕ／Ｐｔ／Ｔｉ等よりなる。この
場合、図１（ｂ）に示すように、ゲート電極１６ａはコ
ンタクト領域１４Ａよりもゲート幅方向に延出するよう
に形成されており、該延出部を引出し部として用いるこ
とができるので、ゲート電極１６ａとＦＥＴ領域から外
部に引き出される配線層との電気的接続が容易である。
また、上部電極１６ｂはオーミック電極１５Ａにオーミ
ック接触しており、高融点金属の問題点である電気伝導
率の低さに起因する電極抵抗の増加の抑制が図られてい
る。

【００４３】また、同図において、１７はシリコン窒化
膜又はシリコン酸化膜よりなる層間絶縁膜、１８ａはゲ
ート電極１６ａに接続し該ゲート電極１６ａを外部に引
き出すための第１の配線層、１８ｂは上部電極１６ｂに
接続しオーミック電極１５Ａを外部に引き出すための第
２の配線層、２０は水素イオンが注入されており他のＦ
ＥＴとのアイソレーションを図る素子分離領域である。

【００４４】図１（ａ）に示されるように、第１実施形
態においては、ゲート電極１６ａはソース電極およびド
レイン電極となるオーミック電極１５Ａに挟まれた領域
にオーミック電極１５Ａをマスクとして自己整合的に形
成されている。このため、ゲート電極１６ａは平面的に
ソース電極及びドレイン電極と限界まで接近することが
でき、これにより、ゲート電極１６ａとソース電極及び
ドレイン電極との間の距離が小さくなるので、従来のＦ
ＥＴに比べてオン抵抗が低減する。

【００４５】また、図１（ｂ）に示されるように、第１
実施形態においては、ゲート幅方向においても、ゲート
電極１６ａはオーミック電極１５Ａをマスクとして自己
整合的に形成されている。このように、ゲート電極１６
ａがゲート幅方向つまりゲート引出し方向にも自己整合
的に形成されているので、ＦＥＴの面積を小さくするこ
とができる。

【００４６】以上説明したように、第１実施形態に係る
電界効果型トランジスタは、半絶縁性基板１１の上に形
成されたアンドープ層１３の上にコンタクト領域１４Ａ
及びオーミック電極１５Ａよりなる島領域が形成されて
おり、これにより、ゲート電極１６ａはゲート長方向及
びゲート幅方向の両方向においてオーミック電極１５Ａ
と限界まで接近することができるので、ゲート電極１６
ａとソース電極及びドレイン電極との間の距離が小さく
なりオン抵抗が低下すると共にＦＥＴの占める面積を小
さくすることができる。

【００４７】以下、図２〜図６に基づいて第１実施形態
に係る電界効果型トランジスタの第１の製造方法につい
て説明する。尚、図２〜図６において、（ａ）はゲート
長方向の断面構造を示し、（ｂ）は平面構造を示してい
る。

【００４８】まず、図２に示すように、半絶縁性基板１
１の上に、結晶成長方法により、導電層１２、アンドー
プ層１３及びコンタクト領域１４Ａとなるコンタクト層
１４Ｂを順次堆積した後、スパッタ法によりオーミック
電極１５Ａとなる高融点金属層１５Ｂを全面に堆積す
る。

【００４９】次に、図３に示すように、高融点金属層１
５Ｂの上に形成したレジストパターン（図示は省略して
いる。）をマスクとするドライエッチング法により、高
融点金属層１５Ｂを少なくとも２つの方形状にパターン
ニングしてオーミック電極１５Ａを形成した後、該オー
ミック電極１５Ａをマスクとする異方性ウエットエッチ
ング法によりコンタクト層１４Ｂにおけるオーミック電
極１５Ａよりも外方の部分を除去してコンタクト領域１
４Ａを形成する。この場合、異方性ウェットエッチング
法を用いているので、コンタクト領域１４Ａの周縁部に
はオーミック電極１５Ａに対するアンダーカット部が生
じる。半絶縁性基板１１として例えば（１００）の基板
面方位を有するＧａＡｓ基板を用い、ゲート幅方向を
［００１］方位に設定すると、図３に示すように、垂直
にアンダーカット部が生じる断面形状が得られる。尚、
コンタクト領域１４Ａの周縁部に形成されるアンダーカ
ット部の形状については限定されず、断面形状が垂直
状、順メサ状又は逆メサ状のいずれであっても差支えな
い。

【００５０】次に、図４に示すように、方形状のオーミ
ック電極１５Ａ及びその周辺部を覆うように第１のレジ
ストパターン３１を形成した後、該第１のレジストパタ
ーン３１をマスクとして水素イオンを注入することによ
り、オーミック電極１５Ａの外側部分に絶縁層である素
子分離領域２０を形成する。尚、前述した水素イオン注
入法に代えて、導電層１２及びアンドープ層１３におけ
るオーミック電極１５Ａの外側部分をウエットエッチン
グにより除去してもよい。

【００５１】次に、図５に示すように、第１のレジスト
パターン３１を除去した後、オーミック電極１５Ａ同士
の間の第１の領域及び該第１の領域に連続してゲート幅
方向に延びる第２の領域及びオーミック電極１５Ａにお
けるゲート電極側の第３の領域が開口した第２のレジス
トパターン３２を形成した後、該第２のレジストパター
ン３２をマスクとする蒸着法によりゲート電極１６ａ及
び上部電極１６ｂを同時に形成する。この場合、コンタ
クト領域１４Ａの周縁部にアンダーカット部が形成され
ているため、ゲート電極１６ａと上部電極１６ｂとが電
気的に接触することはない。また、図５（ｂ）に示すよ
うに、ゲート電極１６ａはゲート幅方向に延出して素子
分離領域２０の上にまで形成されており、該延出部はゲ
ート電極１６ａの引出し部になる。

【００５２】次に、図６に示すように、第２のレジスト
パターン３２を除去した後、全面に亘って層間絶縁膜１
７を堆積する。その後、該層間絶縁膜１７にゲート電極
１６ａ及び上部電極１６ｂとの接続をとるための開口部
を形成した後、該開口部が形成された層間絶縁膜１７を
マスクとする蒸着法により第１の配線層１８ａ及び第２
の配線層１８ｂを同時に形成する。これにより、第１実
施形態に係るＧａＡｓＭＩＳＦＥＴが完成する。

【００５３】前述した電界効果型トランジスタの第１の
製造方法によると、前記構造の電界効果型トランジスタ
を最小で５回のフォトリソグラフィーにより形成できる
ため、工程数の大幅な削減ができる。

【００５４】図７（ａ）はレジストパターンを用いる製
造方法により得られる電界効果型トランジスタのゲート
電極近傍の断面構造を示し、図７（ｂ）は本発明の第１
の製造方法により得られる電界効果型トランジスタのゲ
ート電極近傍の断面構造を示している。レジストパター
ンを用いる製造方法においては、マスク合わせの精度が
０．５μｍであるため、図７（ａ）に示すように、オー
ミック電極とゲート電極との距離が０．５μｍであるの
に対して、本発明の第１の製造方法によると、ゲート電
極を自己整合的に形成するため、オーミック電極とゲー
ト電極との距離がほぼ０μｍである。

【００５５】図８は、本発明の第１の製造方法により得
られたＧａＡｓ ＭＩＳＦＥＴの顕微鏡写真（ＳＥＭ写
真）であって、図８から明らかなように、オーミック電
極（ソース電極）とゲート電極との距離はほぼ０μｍで
ある。

【００５６】図９は、本発明の第１の製造方法及びレジ
ストパターンを用いる製造方法により得られたＧａＡｓ
ＭＩＳＦＥＴのトランジスタ静特性を示している。図
９において、実線は本発明の第１の製造方法により得ら
れたＧａＡｓ ＭＩＳＦＥＴのトランジスタ静特性を示
し、破線はレジストパターンを用いる製造方法により得
られたＧａＡｓ ＭＩＳＦＥＴのトランジスタ静特性を
示し、横軸はドレイン電圧Ｖdsを示し、縦軸はドレイン
電流Ｉdsを示し、横軸の１目盛りは５ｍＡであり、縦軸
の１目盛りは２００ｍＶである。図９から明らかなよう
に、本発明の第１の製造方法より得られたＧａＡｓ Ｍ
ＩＳＦＥＴのオン抵抗は、レジストパターンを用いる製
造方法により得られたＧａＡｓ ＭＩＳＦＥＴのオン抵
抗よりも著しく向上している。さらに、ソース側の抵抗
成分の低減により、最大飽和電流値も約２０％向上して
いる。

【００５７】尚、前記第１実施形態に係る電界効果型ト
ランジスタにおいては、ゲート電極１６ａはソース電極
およびドレイン電極となるオーミック電極１５Ａに挟ま
れた領域に両方のオーミック電極１５Ａをマスクとして
自己整合的に形成されていたが、これに代えて、ゲート
電極１６ａは、ソース電極およびドレイン電極となるオ
ーミック電極１５Ａに挟まれた領域にソース電極となる
方のオーミック電極１５Ａのみをマスクとして自己整合
的に形成されていてもよい。このようにすると、ゲート
電極１６ａは平面的にソース電極とのみ限界まで接近す
ることができる。これにより、オン抵抗低減の効果は若
干抑制されるが、最大飽和電流を改善することができ
る。

【００５８】以下、第１実施形態に係る電界効果型トラ
ンジスタの第２の製造方法について説明する。第２の製
造方法は、ゲート電極１６ａがソース電極となる方のオ
ーミック電極１５Ａをマスクとして自己整合的に形成さ
れた電界効果型トランジスタの製造方法であって、図２
〜図４に示す工程は、前述の第１の製造方法と同様であ
るので説明は省略する。

【００５９】図４に示すように、オーミック電極１５Ａ
の外側部分に素子分離領域２０を形成した後、第１のレ
ジストパターン３１を除去し、その後、図１１に示すよ
うに、オーミック電極１５Ａ同士の間の第１の領域、該
第１の領域に連続してゲート幅方向に延びる第２の領
域、及びソース電極となる方のオーミック電極１５Ａに
おけるゲート電極側の第３の領域が開口した第２のレジ
ストパターン３２を形成した後、該第２のレジストパタ
ーン３２をマスクとする蒸着法によりゲート電極１６ａ
とソース電極用の上部電極１６ｂとを同時に形成する。
この場合、コンタクト領域１４Ａの周縁部にアンダーカ
ット部が形成されているため、ゲート電極１６ａとソー
ス電極用の上部電極１６ｂとが電気的に接触することは
ない。

【００６０】次に、第２のレジストパターン３２を除去
した後、ドレイン電極となる方のオーミック電極１５Ａ
の上に、ドレイン電極用の上部電極を従来と同様の方法
により形成した後、全面に亘って層間絶縁膜１７を堆積
する。尚、その後の工程は、前述の第１の製造方法と同
様であるので説明は省略する。

【００６１】以下、本発明の第２実施形態に係るソース
領域とドレイン領域とが交互に配置されるパワー用の櫛
形ＦＥＴについて説明する。

【００６２】図１１は第２実施形態に係るパワーＦＥＴ
のゲート長方向の断面構造を示しており、半絶縁性基板
１１の上に導電層１２及びアンドープ層１３が順次形成
され、アンドープ層１３の上に４つの方形状のコンタク
ト領域１４Ａが並列して形成され、コンタクト領域１４
Ａの上にオーミック電極１５Ａがそれぞれ形成されてい
る。そして、アンドープ層１３の上におけるオーミック
電極１５Ａ同士の間にはそれぞれゲート電極１６ａが自
己整合的に形成されている。また、図１１において、１
６ｂはゲート電極１６ａと同時に形成された上部電極、
１７は層間絶縁膜、１８ｂは上部電極１６ｂと電気的に
接続した第１の配線層である。尚、図１１においては、
ゲート電極１６ａと電気的に接続した第２の配線層は省
略されている。

【００６３】図１１に示す第２実施形態によると、パワ
ーＦＥＴが容易に形成されると共に、オーミック電極１
５Ａとゲート電極１６ａとが平面的に連続しているの
で、ＦＥＴの占める面積が大幅に小さくなる。

【００６４】以上説明したように、第２実施形態による
と、ゲート電極１６ａ及びその引出し部がドレイン電極
又はソース電極となるオーミック電極１５Ａをマスクと
して自己整合的に形成されるため、ゲート電極端とソー
ス電極端及びドレイン電極端までの間にマスク合わせの
ための間隔が存在しないので、ソース電極とドレイン電
極との距離が小さくなり、オン抵抗の大幅な低減を図る
ことができる。

【００６５】

【発明の効果】請求項１の発明に係る電界効果型トラン
ジスタによると、ゲート電極はソース電極をマスクとし
て自己整合的に形成されているため、ゲート電極とソー
ス電極端との距離が限界まで短縮されているので寄生抵
抗を大きく低減できると共に、ソース電極及びドレイン
電極はコンタクト領域とオーミック接触しているのでソ
ース電極及びドレイン電極におけるコンタクト抵抗を抑
制できるので、電界効果型トランジスタの立上がり時の
オン抵抗は大きく低減される。

【００６６】また、ゲート電極は、導電層の上における
ソース電極とドレイン電極との間の第１の領域及び該第
１の領域に連続しゲート幅方向の外側へ向かって導電層
の外側まで延びる第２の領域に形成されているため、前
記第２の領域をゲート電極の引出し部として用いること
ができるので、ゲート電極の電界効果型トランジスタの
外部への引き出しを確実に実現できる。

【００６７】さらに、パワー型の電界効果型トランジス
タの場合には、方形状のコンタクト領域を並列に複数対
配列し、各対のコンタクト領域同士の間にゲート電極を
形成することにより、チップサイズの縮小を図ることが
できる。

【００６８】請求項２の発明に係る電界効果型トランジ
スタによると、ゲート電極端とソース電極端及びドレイ
ン電極端とは平面的に連続しており、ゲート電極端とソ
ース電極端及びドレイン電極端との距離が限界まで短縮
されているので、寄生抵抗を一層大きく低減することが
できる。

【００６９】請求項３の発明に係る電界効果型トランジ
スタによると、導電層とコンタクト領域との間にアンド
ープ層が設けられ、ゲート電極と導電層との間の不純物
濃度が低くなっているので、電界効果型トランジスタの
耐圧が向上する。

【００７０】請求項４の発明に係る電界効果型トランジ
スタによると、半絶縁性基板は基板面方位が（１００）
であるＧａＡｓよりなる基板であり、導電層及びコンタ
クト領域は結晶成長法により形成され、ゲート幅方向は
［００１］方位に設定されているため、コンタクト領域
の周縁部には垂直な断面形状のアンダーカット部が形成
されるので、コンタクト領域とゲート電極とは確実に絶
縁される。

【００７１】請求項５の発明に係る電界効果型トランジ
スタによると、コンタクト領域はＩｎＧａＡｓ又はＩｎ
Ａｓよりなり、ソース電極及びドレイン電極は高融点金
属よりなるため、ソース電極及びドレイン電極とコンタ
クト領域との密着性が良好になるので、ソース電極及び
ドレイン電極をコンタクト領域に非熱処理によりオーミ
ック接触させ、ソース電極及びドレイン電極をマスクと
してコンタクト領域をエッチングにより方形状に形成し
ても、ソース電極及びドレイン電極はコンタクト領域か
ら剥がれ難い。

【００７２】請求項６の発明に係る電界効果型トランジ
スタの製造方法によると、ソース電極とドレイン電極と
の間の第１の領域及び該第１の領域に連続しゲート幅方
向の外側へ向かって導電層の外側まで延びる第２の領域
及びソース電極のゲート電極形成領域側の第３の領域が
開口したレジストパターンをマスクとして、導電層及び
ソース電極の上に第２の金属膜を堆積して、導電層の上
における第１の領域及び第２の領域にゲート電極を自己
整合的に形成すると共に、ソース電極の上にゲート電極
と同工程によりソース電極用上部電極を形成するので、
請求項１の発明に係る電界効果型トランジスタを少ない
工程数で且つ低コストで確実に形成することができる。

【００７３】また、ゲート電極は導電層の上に第２の金
属膜を堆積することにより形成されるため、導電層には
損傷が加えられないので、電界効果型トランジスタの耐
圧は劣化しない。

【００７４】請求項７の発明に係る電界効果型トランジ
スタの製造方法によると、レジストパターンは、ドレイ
ン電極のゲート電極形成領域側も開口しているため、ド
レイン電極の上にもゲート電極と同工程によりドレイン
電極用上部電極を形成できるので、請求項２の発明に係
る電界効果型トランジスタを少ない工程数で且つ低コス
トで確実に形成することができる。

【００７５】請求項８の発明に係る電界効果型トランジ
スタの製造方法によると、第１の工程は、半絶縁性基板
上に、導電層、アンドープ層及びコンタクト層を順次堆
積する工程であるため、導電層とコンタクト層との間に
アンドープ層を設けることができるので、請求項３の発
明に係る耐圧が向上した電界効果型トランジスタを確実
に製造することができる。

【００７６】請求項９の発明に係る電界効果型トランジ
スタの製造方法によると、第１の工程における半絶縁性
基板は基板面方位が（１００）であるＧａＡｓよりなる
基板であり、第１の工程における導電層及びコンタクト
領域は結晶成長法により形成し、第５の工程におけるゲ
ート幅方向は［００１］方位に設定するため、コンタク
ト領域の周縁部に垂直な断面形状を有するアンダーカッ
ト部を形成することができるので、コンタクト領域とゲ
ート電極とが確実に絶縁された請求項４の発明に係る電
界効果型トランジスタを確実に製造できる。

【００７７】請求項１０の発明に係る電界効果型トラン
ジスタの製造方法によると、第１の工程におけるコンタ
クト層はＩｎＧａＡｓ又はＩｎＡｓよりなり、第２の工
程における第１の金属層は高融点金属よりなるため、ソ
ース電極及びドレイン電極とコンタクト領域との密着性
が良好になるので、第４の工程において、コンタクト層
に対してソース電極及びドレイン電極をマスクとしてエ
ッチングを行なっても、ソース電極及びドレイン電極は
コンタクト領域から剥がれ難い。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る電界効果型トラン
ジスタを示し、（ａ）はゲート長方向の断面図あり、
（ｂ）はゲート幅方向の断面図である。

【図２】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法の製造工程を示し、（ａ）はゲート
長方向の断面図であり、（ｂ）は平面図である。

【図３】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法の製造工程を示し、（ａ）はゲート
長方向の断面図であり、（ｂ）は平面図である。

【図４】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法の製造工程を示し、（ａ）はゲート
長方向の断面図であり、（ｂ）は平面図である。

【図５】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法の製造工程を示し、（ａ）はゲート
長方向の断面図であり、（ｂ）は平面図である。

【図６】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法の製造工程を示し、（ａ）はゲート
長方向の断面図であり、（ｂ）は平面図である。

【図７】（ａ）はレジストパターンを用いる製造方法に
より得られる電界効果型トランジスタのゲート電極近傍
の断面図であり、（ｂ）は前記第１実施形態に係る電界
効果型トランジスタの第１の製造方法により得られる電
界効果型トランジスタのゲート電極近傍の断面図であ
る。

【図８】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法により得られたＧａＡｓ ＭＩＳＦ
ＥＴの顕微鏡写真（ＳＥＭ写真）である。

【図９】前記第１実施形態に係る電界効果型トランジス
タの第１の製造方法及びレジストパターンを用いる製造
方法により得られたＧａＡｓ ＭＩＳＦＥＴのトランジ
スタ静特性図である。

【図１０】前記第１実施形態に係る電界効果型トランジ
スタの第２の製造方法の製造工程を示し、（ａ）はゲー
ト長方向の断面図であり、（ｂ）は平面図である。

【図１１】本発明の第２実施形態に係る電界効果型トラ
ンジスタのゲート長方向の断面図である。

【図１２】従来の電界効果型トランジスタのゲート長方
向の断面図である。

【符号の説明】

１１ 半絶縁性基板 １２ 導電層 １３ アンドープ層 １４Ａ コンタクト領域 １４Ｂ コンタクト層 １５Ａ オーミック電極 １５Ｂ 高融点金属層 １６ａ ゲート電極 １６ｂ 上部電極 １７ 層間絶縁膜 １８ａ 第１の配線層 １８ｂ 第２の配線層 ２０ 素子分離領域 ３１ 第１のレジストパターン ３２ 第２のレジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 裕雅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 正戸 宏幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半絶縁性基板と、 該半絶縁性基板上の所定領域に形成された導電層と、 該導電層の上に互いに対向するように形成されており、
   周縁部がアンダーカットされた方形状の一対のコンタク
   ト領域と、 該一対のコンタクト領域のうちの一方の上に該一方のコ
   ンタクト領域とオーミック接触するように形成されたソ
   ース電極と、 前記一対のコンタクト領域のうちの他方の上に該他方の
   コンタクト領域とオーミック接触するように形成された
   ドレイン電極と、 前記導電層の上における前記ソース電極と前記ドレイン
   電極との間の第１の領域及び該第１の領域に連続しゲー
   ト幅方向の外側へ向かって前記導電層の外側まで延びる
   第２の領域に、前記ソース電極をマスクとして自己整合
   的に形成されており、前記コンタクト領域よりも層厚が
   薄く且つ前記導電層とショットキ接触しているゲート電
   極と、 前記ソース電極の上に、前記ゲート電極と同工程により
   且つ前記ソース電極とオーミック接触するように形成さ
   れたソース電極用上部電極とを備えていることを特徴と
   する電界効果型トランジスタ。
2. 【請求項２】 前記ゲート電極は、前記ソース電極と前
   記ドレイン電極とをマスクとして自己整合的に形成され
   ており、 前記ドレイン電極の上に、前記ゲート電極と同工程によ
   り且つ前記ドレイン電極とオーミック接触するように形
   成されたドレイン電極用上部電極をさらに備えているこ
   とを特徴とする請求項１に記載の電界効果型トランジス
   タ。
3. 【請求項３】 前記導電層と前記一対のコンタクト領域
   との間にアンドープ層が設けられていることを特徴とす
   る請求項１又は２に記載の電界効果型トランジスタ。
4. 【請求項４】 前記半絶縁性基板は基板面方位が（１０
   ０）であるＧａＡｓよりなる基板であり、前記導電層及
   びコンタクト領域は共に結晶成長法により形成され、前
   記ゲート幅方向は［００１］方位に設定されていること
   を特徴とする請求項１〜３のいずれか１項に記載の電界
   効果型トランジスタ。
5. 【請求項５】 前記一対のコンタクト領域はＩｎＧａＡ
   ｓ又はＩｎＡｓよりなり、前記ソース電極及びドレイン
   電極は高融点金属よりなることを特徴とする請求項１〜
   ４のいずれか１項に記載の電界効果型トランジスタ。
6. 【請求項６】 半絶縁性基板上に、導電層及びコンタク
   ト層を順次堆積する第１の工程と、 前記コンタクト層の上に該コンタクト層とオーミック接
   触するように第１の金属層を堆積する第２の工程と、 前記第１の金属層をパターン化して互いに対向するソー
   ス電極及びドレイン電極を形成する第３の工程と、 前記コンタクト層に対して前記ソース電極及びドレイン
   電極をマスクとしてエッチングを行なうことにより、周
   縁部がアンダーカットされた一対の方形状のコンタクト
   領域を形成する第４の工程と、 前記導電層、ソース電極及びドレイン電極の上に、前記
   ソース電極と前記ドレイン電極との間の第１の領域及び
   該第１の領域に連続しゲート幅方向の外側へ向かって前
   記導電層の外側まで延びる第２の領域及び前記ソース電
   極のゲート電極形成領域側の第３の領域が開口したレジ
   ストパターンを形成する第５の工程と、 前記導電層及びソース電極の上に前記レジストパターン
   をマスクとして前記コンタクト層よりも層厚が薄い第２
   の金属膜を堆積することにより、前記導電層の上におけ
   る前記第１の領域及び第２の領域に前記導電層とショッ
   トキ接触するゲート電極を形成すると共に前記ソース電
   極の上における前記第３の領域に前記ソース電極とオー
   ミック接触するソース電極用上部電極を形成する第６の
   工程とを備えていることを特徴とする電界効果型トラン
   ジスタの製造方法。
7. 【請求項７】 前記第５の工程における前記レジストパ
   ターンの前記第３の領域は、前記ソース電極のゲート電
   極形成領域側と前記ドレイン電極のゲート電極形成領域
   側とからなり、 前記第６の工程は、前記導電層、ソース電極及びドレイ
   ン電極の上に前記レジストパターンをマスクとして前記
   コンタクト層よりも層厚が薄い第２の金属膜を堆積する
   ことにより、前記導電層の上における前記第１の領域及
   び第２の領域に前記導電層とショットキ接触するゲート
   電極を形成すると共に前記ソース電極及びドレイン電極
   の上における前記第３の領域に前記ソース電極及びドレ
   イン電極とそれぞれオーミック接触するソース電極用上
   部電極及びドレイン電極用上部電極を形成する工程であ
   ることを特徴とする請求項６に記載の電界効果型トラン
   ジスタの製造方法。
8. 【請求項８】 前記第１の工程は、半絶縁性基板上に、
   導電層、アンドープ層及びコンタクト層を順次堆積する
   工程であることを特徴とする請求項６又は７に記載の電
   界効果型トランジスタの製造方法。
9. 【請求項９】 前記第１の工程における半絶縁性基板は
   基板面方位が（１００）であるＧａＡｓよりなる基板で
   あり、前記第１の工程における導電層及びコンタクト層
   は共に結晶成長法により形成し、前記第５の工程におけ
   るゲート幅方向は［００１］方位に設定することを特徴
   とする請求項６又は７に記載の電界効果型トランジスタ
   の製造方法。
10. 【請求項１０】 前記第１の工程におけるコンタクト層
    はＩｎＧａＡｓ又はＩｎＡｓよりなり、前記第２の工程
    における第１の金属層は高融点金属よりなることを特徴
    とする請求項６〜９のいずれか１項に記載の電界効果型
    トランジスタの製造方法。