JP2007529885A - 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法 - Google Patents
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Abstract
Description
R.C.ClarkeおよびJohn W.Palmour、「SiC Microwave Power Technologies」、Proceedings of the IEEE、2002年6月、第90巻、第6号 K.Horio、Y.Fuseya、H.KusukiおよびH.Yanai、「Numerical Simulation of GaAs MESFET’s with a p−Buffer Layer on the Semi−Insulating Substrate Compensated by Deep Traps」、IEEE Transactions on Microwave Theory and Techniques、1989年9月、第37巻、第9号 N.Sghaier、J.M.Bluet、A.Souifi、G.Guilliot、E.MorvanおよびC.Brylinski、「Influence of Semi−Insulating Substrate Purity on the Output Characteristics of 4H−SiC MESFETs」、Material Science Forum、2002年、第389−393巻、p.1363−1366 G.Y.Chung、C.C.Tin、J.R.Williams、K.McDonald、R.K.Chanana、Robert A.Weller、S.T.Pantelides、Leonard C.Feldman、O.W.Holland、M.K.DasおよびJohn W.Palmour、「Improved Inversion Channel Mobility for 4H−SiC MOSFETs Following High Temperature Anneals in Nitrix Oxide」、IEEE Electron Device Letters、2001年4月、第22巻、第4号 Ho−Young Cha、c。I.Thomas、G.Koley、Lester F.EastmanおよびMichael G.Spencer、「Reduced Trapping Effect and improved Electrical Performance in buried−gate 4H−SiC MESFETs」、IEEE Transactions on Electron Devices、2003年7月、第50巻、第7号
n型SiCの第2の層の上にあるn型SiCの第1の層の上の金属エッチマスクを用いて、n型SiCの第1の層を選択的にエッチングすることであって、n型SiCの第2の層は、n型SiCの第1の層よりも低濃度のn型ドーパントでドープされており、n型SiCの第2の層は、SiC基板層の上にあるp型SiCの層の上にあり、エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、n型SiCの第1の層を貫通してn型SiCの第2の層へとエッチングすることを包含し、複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
レイズド領域の上面の上にオームコンタクトを形成するように、n型SiCの第1の層の上の金属エッチマスクをアニールすることと、
一つ以上の凹部の底面および側壁を含む、n型SiCの第1および第2の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
n型SiCの第2の層を露光するように、一つ以上の凹部の底面の上の一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、一つ以上の凹部の中の露光されたn型SiCの第2の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法が提供される。この局面によると、n型SiCの第2の層よりも高濃度のn型ドーパントでドープされたn型SiC層が、n型SiCの第2の層と、p型バッファ層との間に配置され得る。誘電性材料の一つ以上の層を堆積することが、n型SiCの第1および第2の層の露光された面の上にSiO2の層を堆積することを含み得る。誘電性材料の一つ以上の層を堆積することが、n型SiCの第1および第2の層の露光された面の上に、Si3N4の層を堆積し、その後SiO2の層を堆積することを含み得る。金属エッチマスクがニッケルまたはアルミニウムを含み得る。
SiC基板層と、
SiC基板層の上にあるp型SiCのバッファ層と、
バッファ層の上にあるn型SiCのチャネル層であって、チャネル層は、間隔のある関係の複数のレイズド領域を備え、レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
チャネル層のレイズド領域の上面の上にあるn型SiCのソース/ドレイン層であって、チャネル層よりも高濃度のn型ドーパントでドープされている、n型SiCのソース/ドレイン層と、
n型SiCのソース/ドレイン層の上にある金属コンタクトと、
少なくとも1つの凹部の底面の上にあるショットキー金属のゲート領域と、
一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
ゲート領域が、チャネル層との整流接合を形成し、ゲート領域が、凹部の側壁の間に整列されている、半導体デバイスが提供される。一実施形態によると、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と接触し得る。あるいは、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と離間され得る。半導体デバイスは、p型バッファ層とチャネル層との間に配置された、チャネル層よりも高濃度のn型ドーパントでドープされたn型SiC層をさらに備え得る。
工程1:ソースおよびドレインフィンガの規定
工程2:単層または多層の誘電性フィルムの成長または堆積
工程3:誘電性層を介した異方性プラズマエッチングおよびソース/ドレイン・オームコンタクトのアニール
工程4:蒸着または別の異方性堆積技術を用いたショットキーコンタクトおよび最終金属の堆積
工程5:誘電性層(単数または複数(任意))の等方性エッチング
デバイスのメサ分離およびエアーブリッジ形成は、既知の方法を用いて実行され得る。
n型ソース/ドレイン:>5×1018cm−3;
n型チャネル:<1×1017cm−3(例えば、<5×1016cm−3);
オプションのn型層:5×1016cm−3〜3×1017cm−3;
p型バッファ:1×1015cm−3〜3×1017cm−3(例えば、3×1015cm−3〜3×1017cm−3)。
Claims (20)
- n型SiCの第2の層の上にあるn型SiCの第1の層の上の金属エッチマスクを用いて、該n型SiCの第1の層を選択的にエッチングすることであって、該n型SiCの第2の層は、該n型SiCの第1の層よりも低濃度のn型ドーパントでドープされており、該n型SiCの第2の層は、SiC基板層の上にあるp型SiCの層の上にあり、該エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、該n型SiCの第1の層を貫通して該n型SiCの第2の層へとエッチングすることを包含し、該複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、該一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
該レイズド領域の上面の上にオームコンタクトを形成するように、該n型SiCの第1の層の上の該金属エッチマスクをアニールすることと、
該一つ以上の凹部の該底面および側壁を含む、該n型SiCの第1および第2の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
該n型SiCの第2の層を露光するように、該一つ以上の凹部の底面の上の該一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、該一つ以上の凹部の中の該露光されたn型SiCの第2の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法。 - 前記金属エッチマスクがニッケルまたはアルミニウムを含む、請求項1に記載の方法。
- 前記n型SiCの第2の層よりも高濃度のn型ドーパントでドープされたn型層が、該n型SiCの第2の層と、前記SiC基板層の上のp型SiCの層との間にある、請求項1に記載の方法。
- 前記SiC基板が金属層の上にある、請求項3に記載の方法。
- 前記アニールすることが、前記誘電性材料の一つ以上の層を堆積することの前に行われる、請求項1に記載の方法。
- 前記ショットキー金属を堆積した後において、前記一つ以上の誘電性層をエッチングすることをさらに包含する、請求項1に記載の方法。
- 前記ショットキー金属と、前記一つ以上のレイズド領域の上面の上にあるオームコンタクトとの上に、金属を堆積することをさらに包含する、請求項1に記載の方法。
- 前記誘電性材料の一つ以上の層を堆積することが、前記n型SiCの第1および第2の層の露光された面の上にSiO2の層を堆積することを包含する、請求項1に記載の方法。
- 前記誘電性材料の一つ以上の層を堆積することが、前記n型SiCの第1および第2の層の露光された面の上に、Si3N4の層を堆積し、その後SiO2の層を堆積することを包含する、請求項1に記載の方法。
- 請求項1に記載の方法によって作成される半導体デバイス。
- 前記複数の別個のレイズド領域が細長く、大きいほうの次元と小さいほうの次元とを有し、該レイズド領域の大きいほうの次元が、互いに平行に向いている、請求項10に記載の半導体デバイス。
- 前記複数のレイズド領域が、前記小さいほうの次元の方向において、一定の間隔で離れている、請求項11に記載の半導体デバイス。
- 請求項2に記載の方法によって作成される半導体デバイス。
- 請求項3に記載の方法によって作成される半導体デバイス。
- 請求項9に記載の方法によって作成される半導体デバイス。
- SiC基板層と、
該SiC基板層の上にあるp型SiCのバッファ層と、
該バッファ層の上にあるn型SiCのチャネル層であって、該チャネル層は、間隔のある関係の複数のレイズド領域を備え、該レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
該チャネル層の該レイズド領域の上面の上にあるn型SiCのソース/ドレイン層であって、該チャネル層よりも高濃度のn型ドーパントでドープされている、n型SiCのソース/ドレイン層と、
該n型SiCのソース/ドレイン層の上にある金属コンタクトと、
少なくとも1つの凹部の底面の上にあるショットキー金属のゲート領域と、
該一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
該ゲート領域が、該チャネル層との整流接合を形成し、該ゲート領域が、該凹部の側壁の間に整列されている、半導体デバイス。 - 前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と接触する、請求項16に記載の半導体デバイス。
- 前記ゲート領域が、前記凹部の側壁の上にある前記一つ以上の誘電性層と離間されている、請求項16に記載の半導体デバイス。
- 前記バッファ層と前記チャネル層との間にn型SiC層をさらに備え、該バッファ層と該チャネル層との間の該n型SiC層が、前記チャネル層よりも高濃度のn型ドーパントでドープされている、請求項16に記載の半導体デバイス。
- 前記SiC基板が金属層の上にある、請求項19に記載の半導体デバイス。
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