CN114335152B

CN114335152B - 一种碳化硅功率半导体器件及其制备方法

Info

Publication number: CN114335152B
Application number: CN202210196047.4A
Authority: CN
Inventors: 程晨; 王彬; 徐凯; 吴李瑞
Original assignee: Jiangsu Peregrine Microelectronics Co ltd
Current assignee: Jiangsu Daoyuan Technology Group Co ltd
Priority date: 2022-03-02
Filing date: 2022-03-02
Publication date: 2022-05-24
Anticipated expiration: 2042-03-02
Also published as: CN114335152A

Abstract

本发明公开了一种碳化硅功率半导体器件及其制备方法，在保证现有技术中减小源极欧姆接触电阻，降低器件功率损耗的前提下，通过调整源区的布局和自对准注入方式，不采用刻蚀方式，保证了第一源区和第二源区显露出的表面平整，形成了良好的源极接触层，解决了各向异性刻蚀露出部分第一源区表面不平整导致源极接触层接触不良问题，同时也解决了在工艺特征尺寸越来越小的情况下出现过刻蚀到第一源区问题，减少了工艺带来的的误差，增加了器件可靠性性能。

Description

一种碳化硅功率半导体器件及其制备方法

技术领域

本发明涉及一种半导体器件及制备方法，具体涉及一种功率半导体器件及其制备方法。

背景技术

近年来，为了实现高击穿电压、高频率、高温环境下应用的半导体器件，已经开始采用碳化硅作为新一代半导体器件的材料，并且已经在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。碳化硅是一种比硅半导体材料能带间隙大的宽带隙半导体，也是唯一一种能够直接热氧化形成SiO₂栅绝缘层的宽带隙半导体材料。碳化硅金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)具有导通电阻低、开关速度快、温度可靠性高等优势，有望成为下一代高压功率开关器件。

如图1所示的一种碳化硅功率半导体结构中，01为N++型衬底、02为N-型漂移层、03为P-型掺杂层、04为P++型第一源区、05为N++型第二源区、06为栅氧化层、07为栅极多晶硅层、08为包裹覆盖在所述的栅极上部和侧边的介质层、09为源极接触层、10为漏极、11为金属源极。其通过现在P-型掺杂层03中形成P++型第一源区04，使得P-型掺杂层03的欧姆接触面积增大，从而减小了功率半导体器件源极欧姆接触电阻，进而降低了器件功率的损耗。但如图1的结构中会采用刻蚀工艺刻蚀掉部分N++型第二源区05以露出P++型第一源区04，形成台阶式形状，这种异向刻蚀会导致梯形图形或者底部即第一源区04露出的表面不平，如图2所示，而这会导致后面工艺形成的源极接触层09接触不良，而且随着工艺特征尺寸越来越小，很有可能造成过刻蚀到第一源区04，极大的影响了器件可靠性性能。

发明内容

发明目的：针对上述现有技术，提出一种碳化硅功率半导体器件及其制备方法，解决异向刻蚀导致第一源区表面不平整而影响源极接触层接触不良的问题。

技术方案：一种碳化硅功率半导体器件，包括B++型衬底，所述B++型衬底的上表面设有B型外延层，所述B型外延层的上表面设有B-型漂移区，所述B-型漂移区的上表面左右两边分别向下离子注入形成A-型掺杂区，所述B-型漂移区的上表面设有栅氧化层，所述栅氧化层的上表面设有栅极多晶硅，所述栅极多晶硅横跨于左右两边的A-型掺杂区的部分区域以及之间的B-型漂移区，所述栅极多晶硅两侧的所述A-型掺杂区的上表面分别进行重掺杂形成A++型第一源区，所述A++型第一源区的上表面位于所述栅极多晶硅两侧的部分区域向下反型掺杂形成B++型第二源区，所述栅极多晶硅的上表面和侧面设有介质层，在所述A++型第一源区和B++型第二源区显露的上表面设有源极接触层，并在所述源极接触层和所述介质层的上表面淀积金属形成金属源极，所述B++型衬底的下表面设有漏极。

进一步的，所述A-型掺杂区的深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。

进一步的，所述A++型第一源区的底部距离所述A-型掺杂区底部的距离H1为0.5～1.5um，所述A++型第一源区的深度H2为0.5～1um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3。

进一步的，所述B++型第二源区的深度H3为0.1～0.5um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3，所述B++型第二源区的长度为所述A++型第一源区长度的1/2。

一种碳化硅功率半导体器件的制备方法，包括如下步骤：

步骤1：在B++型衬底上外延生长B型外延层，在所述B型外延层的上表面形成B-型漂移区；

步骤2：根据图形化掩膜版，通过氧化、涂胶、显影、离子注入步骤在所述B-型漂移区的左右两边分别向下轻掺杂离子注入形成A-型掺杂区；

步骤3：洗掉器件表面的光刻胶，根据图形化掩膜版，在所述B-型漂移区的上表面淀积氧化物质形成栅氧化层，随后在所述栅氧化层的上表面淀积生长形成栅极多晶硅，所述栅极多晶硅横跨于左右两边的A-型掺杂区的部分区域以及之间的B-型漂移区；

步骤4：在所述栅极多晶硅两侧的所述A-型掺杂区的上表面分别进行重掺杂形成A++型第一源区；

步骤5：根据图形化掩膜版，通过氧化、涂胶，显影、离子注入步骤分别在所述A++型第一源区的上表面位于所述栅极多晶硅两侧的部分区域向下反型掺杂形成B++型第二源区；

步骤6：洗掉器件表面的光刻胶和氧化层，通过图形化掩膜版，在所述栅极多晶硅上表面和侧面淀积介质层，并对所述介质层表面进行平坦化处理；

步骤7：通过图形化掩膜版在所述A++型第一源区和B++型第二源区显露的上表面淀积形成源极接触层；

步骤8：在所述B++型衬底的下表面淀积金属形成漏极，并在所述源极接触层和所述介质层的上表面淀积金属形成金属源极。

进一步的，所述步骤2中，所述A-型掺杂区的掺杂深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。

进一步的，所述B++型第二源区的深度H3为0.1～0.5um，掺杂浓度为1×1019～5×1021cm-3，所述B++型第二源区的长度L3为所述A++型第一源区长度L2的1/2。

有益效果：本发明在保证现有技术中减小源极欧姆接触电阻，降低器件功率损耗的前提下，通过调整源区的布局和自对准注入方式，不采用刻蚀方式，保证了第一源区和第二源区显露出的表面平整，形成了良好的源极接触层，解决了各向异性刻蚀露出部分第一源区表面不平整导致源极接触层接触不良问题，同时也解决了在工艺特征尺寸越来越小的情况下出现过刻蚀到第一源区问题，减少了工艺带来的的误差，增加了器件可靠性性能。

附图说明

图1为一种现有的碳化硅功率半导体结构的示意图；

图2为现有技术中异向刻蚀导致第一源区表面不平的示意图；

图3为本发明的碳化硅功率半导体器件的结构示意图；

图4为步骤1得到的结构示意图；

图5为步骤2得到的结构示意图；

图6为步骤3得到的结构示意图；

图7为步骤4得到的结构示意图；

图8为步骤5得到的结构示意图；

图9为步骤6得到的结构示意图；

图10为步骤7得到的结构示意图；

图11为步骤8得到的结构示意图。

具体实施方式

下面结合附图对本发明做更进一步的解释。

如图3所示，一种碳化硅功率半导体器件，包括B++型衬底201，B++型衬底201的上表面设有B型外延层201A，B型外延层201A的上表面设有B-型漂移区202，B-型漂移区202的上表面左右两边分别向下离子注入形成A-型掺杂区203；B-型漂移区202的上表面设有栅氧化层206，栅氧化层206的上表面设有栅极多晶硅207，栅极多晶硅207横跨于左右两边的A-型掺杂区203的部分区域以及之间的B-型漂移区202；栅极多晶硅207两侧的A-型掺杂区203的上表面分别进行重掺杂形成A++型第一源区204，A++型第一源区204的上表面位于栅极多晶硅207两侧的部分区域向下反型掺杂形成B++型第二源区205；栅极多晶硅207的上表面和侧面设有介质层208；在A++型第一源区204和B++型第二源区205显露的上表面设有源极接触层209，并在源极接触层209和介质层208的上表面淀积金属形成金属源极211；B++型衬底201的下表面设有漏极210。

其中，A-型掺杂区203的深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。A++型第一源区204的底部距离A-型掺杂区203底部的距离H1为0 .5～1.5um，A++型第一源区204的深度H2为0.5～1um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3。B++型第二源区205的深度H3为0.1～0.5um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3，B++型第二源区205的长度为A++型第一源区204长度的1/2。导电类型A和B的方案为：A为P型，B为N型；或者，A为N型，B为P型。A++表示导电类型A的重掺杂，掺杂浓度为1e21-1e25；A-表示导电类型A的轻掺杂，掺杂浓度为1e14-5e17；B++表示导电类型B的重掺杂，掺杂浓度为1e21-1e25；B-表示导电类型B的轻掺杂，掺杂浓度为1e14-5e17。

以上碳化硅功率半导体器件的制备方法，包括如下步骤：

步骤1：在重掺杂的B++型衬底201上外延生长B型外延层201A，在B型外延层201A的上表面形成轻掺杂的B-型漂移区202，如图4所示。

外延生长的B型外延层201A可以有效平衡B离子浓度分布的不均匀，使得器件有更好的耐压性。

步骤2：根据图形化掩膜版，通过氧化、涂胶、显影、离子注入步骤在B-型漂移区202的左右两边分别向下轻掺杂离子注入形成A-型掺杂区203，如图5所示。

其中，A-型掺杂区203的掺杂深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。A-型掺杂区203形成于B-型漂移区202的左右两侧，左右两边的A-型掺杂区203不重叠，两者之间的距离为L1，且L1必须小于后续形成的栅极多晶硅207的长度Ls。

步骤3：洗掉器件表面的光刻胶，根据图形化掩膜版，在B-型漂移区202的上表面淀积氧化物质形成长度为Ls的栅氧化层206，随后在栅氧化层206的上表面淀积生长形成长度为Ls的栅极多晶硅207，栅极多晶硅207横跨于左右两边的A-型掺杂区203的部分区域以及之间的B-型漂移区202。

步骤4：在栅极多晶硅207两侧的A-型掺杂区203的上表面分别进行重掺杂形成A++型第一源区204，左边的A++型第一源区204的右侧与栅极多晶硅207左侧自对准，右边的A++型第一源区204的左侧与栅极多晶硅207右侧自对准，如图7所示。

其中，A++型第一源区204的底部距离A-型掺杂区203底部的距离H1为0.5～1.5um，A++型第一源区204的深度H2为0.5～1um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3。

步骤5：根据图形化掩膜版，通过氧化、涂胶，显影、离子注入步骤分别在A++型第一源区204的上表面位于栅极多晶硅207两侧的部分区域向下反型掺杂形成B++型第二源区205，左边的B++型第二源区205的右侧与栅极多晶硅207左侧自对准，右边的B++型第二源区205的左侧与栅极多晶硅207右侧自对准，如图8所示。

其中，B++型第二源区205的深度H3为0.1～0.5um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3，B++型第二源区205的长度L3为A++型第一源区204长度L2的1/2。

步骤6：洗掉器件表面的光刻胶和氧化层，通过图形化掩膜版，在栅极多晶硅207上表面和侧面淀积介质层208，并对介质层208表面进行平坦化处理。介质层208包裹覆盖于栅极上部和侧面，介质层208侧面的宽度不可以完全覆盖B++型第二源区205显露的表面，如图9所示。

此步骤中通过湿法腐蚀将表面的光刻胶和氧化层洗掉，其中洗掉氧化层的物质是一种可以洗掉氧化层但是不会与衬底材料反应的酸性无机溶剂，如氢氟酸溶液，避免了采用刻蚀方式，保证了A++型第一源区204和B++型第二源区205显露出的表面平整，形成了良好的源极接触层。

步骤7：通过图形化掩膜版在A++型第一源区204和B++型第二源区205显露的上表面淀积形成源极接触层209，如图10所示。

步骤8：在器件背面即B++型衬底201的下表面淀积金属形成漏极210，并在器件上表面即源极接触层209和介质层208的上表面淀积金属形成金属源极211，如图11所示。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种碳化硅功率半导体器件，其特征在于，包括B++型衬底（201），所述B++型衬底（201）的上表面设有B型外延层（201A），所述B型外延层（201A）的上表面设有B-型漂移区（202），所述B-型漂移区（202）的上表面左右两边分别向下离子注入形成A-型掺杂区（203），所述B-型漂移区（202）的上表面设有栅氧化层（206），所述栅氧化层（206）的上表面设有栅极多晶硅（207），所述栅极多晶硅（207）和所述栅氧化层（206）均横跨于左右两边的A-型掺杂区（203）的部分区域以及之间的B-型漂移区（202），所述栅极多晶硅（207）两侧的所述A-型掺杂区（203）的上表面分别进行重掺杂形成A++型第一源区（204），所述A++型第一源区（204）的上表面位于所述栅极多晶硅（207）两侧的部分区域向下反型掺杂形成B++型第二源区（205），所述栅极多晶硅（207）的上表面和侧面以及所述栅氧化层（206）的侧面均设有介质层（208），在所述A++型第一源区（204）和B++型第二源区（205）显露的上表面设有源极接触层（209），并在所述源极接触层（209）和所述介质层（208）的上表面淀积金属形成金属源极（211），所述B++型衬底（201）的下表面设有漏极（210）。

2.根据权利要求1所述的碳化硅功率半导体器件，其特征在于，所述A-型掺杂区（203）的深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。

3.根据权利要求2所述的碳化硅功率半导体器件，其特征在于，所述A++型第一源区（204）的底部距离所述A-型掺杂区（203）底部的距离H1为0.5～1.5um，所述A++型第一源区（204）的深度H2为0.5～1um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3。

4.根据权利要求3所述的碳化硅功率半导体器件，其特征在于，所述B++型第二源区（205）的深度H3为0.1～0.5um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3，所述B++型第二源区（205）的长度为所述A++型第一源区（204）长度的1/2。

5.一种碳化硅功率半导体器件的制备方法，其特征在于，包括如下步骤：

步骤1：在B++型衬底（201）上外延生长B型外延层（201A），在所述B型外延层（201A）的上表面形成B-型漂移区（202）；

步骤2：根据图形化掩膜版，通过氧化、涂胶、显影、离子注入步骤在所述B-型漂移区（202）的左右两边分别向下轻掺杂离子注入形成A-型掺杂区（203）；

步骤3：洗掉器件表面的光刻胶，根据图形化掩膜版，在所述B-型漂移区（202）的上表面淀积氧化物质形成栅氧化层（206），随后在所述栅氧化层（206）的上表面淀积生长形成栅极多晶硅（207），所述栅极多晶硅（207）和所述栅氧化层（206）均横跨于左右两边的A-型掺杂区（203）的部分区域以及之间的B-型漂移区（202）；

步骤4：在所述栅极多晶硅（207）两侧的所述A-型掺杂区（203）的上表面分别进行重掺杂形成A++型第一源区（204）；

步骤5：根据图形化掩膜版，通过氧化、涂胶，显影、离子注入步骤分别在所述A++型第一源区（204）的上表面位于所述栅极多晶硅（207）两侧的部分区域向下反型掺杂形成B++型第二源区（205）；

步骤6：洗掉器件表面的光刻胶和氧化层，通过图形化掩膜版，在所述栅极多晶硅（207）上表面和侧面以及所述栅氧化层（206）的侧面均淀积介质层（208），并对所述介质层（208）表面进行平坦化处理；

步骤7：通过图形化掩膜版在所述A++型第一源区（204）和B++型第二源区（205）显露的上表面淀积形成源极接触层（209）；

步骤8：在所述B++型衬底（201）的下表面淀积金属形成漏极（210），并在所述源极接触层（209）和所述介质层（208）的上表面淀积金属形成金属源极（211）。

6.根据权利要求5所述的碳化硅功率半导体器件的制备方法，其特征在于，所述步骤2中，所述A-型掺杂区（203）的掺杂深度H4为1.0～2.5um，掺杂浓度为1×10¹⁶～9×10¹⁷cm^-3。

7.根据权利要求6所述的碳化硅功率半导体器件的制备方法，其特征在于，所述A++型第一源区（204）的底部距离所述A-型掺杂区（203）底部的距离H1为0.5～1.5um，所述A++型第一源区（204）的深度H2为0.5～1um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3。

8.根据权利要求7所述的碳化硅功率半导体器件的制备方法，其特征在于，所述B++型第二源区（205）的深度H3为0.1～0.5um，掺杂浓度为1×10¹⁹～5×10²¹cm^-3，所述B++型第二源区（205）的长度L3为所述A++型第一源区（204）长度L2的1/2。