KR100342623B1 - 종형 ｍｉｓｆｅｔ 및 그 제조 방법 - Google Patents

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Abstract

트렌치 구조를 갖는 종형 MISFET는 그 온 저항을 증가시키지 않고서 내압 특성이 향상된다. 이러한 종형 MISFET의 경우, p형 베이스 영역은 n형 반도체 기판 바로 아래에 형성된 트렌치보다도 깊게 되도록 형성된다. 이 영역은 n형 에피택셜층에 인접하고 n형 반도체 기판보다 고농도의 불순물을 갖는다.

Description

종형 ＭＩＳＦＥＴ 및 그 제조 방법{VERTICAL MISFET AND METHOD OF ITS PRODUCTION}
본 발명은 종형 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 트렌치 구조를 갖는 종형 MISFET 및 그 제조 방법에 관한 것이다.
종래부터 비교적 대전류 및 대전압을 취급하는 파워 디바이스의 일종으로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 이용되어 왔다. 이 MOSFET는 전압 제어형의 디바이스이므로, 임의의 입력 전류가 불필요하다는 이점을 갖고 있다. 또한, 원리적으로, MOSFET의 동작시 전자 또는 정공 중 어느 하나만을 다수 캐리어로서 이용하므로, 캐리어 축적 효과가 없어 스위칭 특성이나 앤티 펀치 쓰루(anti-punch-through) 특성이 우수하다. 이러한 특성으로 인해 MOSFET는 스위칭 레귤레이터 등의 유도성 부하에 광범위하게 적용되어 왔다.
이러한 MOSFET로서는, 초기에는 동작 전류(드레인 전류)가 반도체 기판의 주 평면에 대해 평행인 방향(횡방향)으로 흐르는 횡형 MOSFET가 있다. 이에 대해 최근에는 드레인 전류를 반도체 기판의 주 평면에 대해 수직인 방향(즉, 종방향)으로 흐르도록 한 종형 MOSFET가 널리 사용되고 있다. 이 종형 MOSFET에 의하면, 대다수의 셀(단위 소자)을 다수 병렬 접속하여 MOSFET를 형성할 수 있다. 따라서, 이러한 종형 MOSFET는 전류 용량을 증대시킬 수 있는 이점이 있다.
여기서, 종형 MOSFET를 포함한 일반형의 MOSFET의 가장 중요한 특성으로서, 온 저항(on-resistance) 특성이 있다. 온 저항 특성은 MOSFET의 스위칭 동작에 큰 영향을 미치기 때문에, 작은 것이 바람직하다. 따라서, 종형 MOSFET에 있어서도 상술한 바와 같은 이점을 갖기 위해서는 온 저항의 감소를 꾀할 필요가 있다.
온 저항을 감소시키는 종형 MOSFET로서는, 일본 특개소 63-23365 공보에 개시된 것이 알려져 있는 데, 이 공보에 기재된 MOSFET는 도 16에 도시된 바와 같이 n+형 기판(51) 상에 형성된 n-형 에피택셜층(52)의 표면에 한 쌍의 분할된 n+형 소스 영역(53)이 형성되고, 이들 소스 영역(53) 간에는 게이트 산화막(54)을 통해 게이트 전극(55)이 형성되어 있다. 또한, n+형 소스 영역(53)의 바로 아래에는 한 쌍의 p+형 베이스 영역(56)이 형성된다. 이들 p+형 베이스 영역(56) 중, 게이트 산화막(54)의 바로 아래의 영역이 게이트 전압의 제어에 의해 반전 영역을 형성한다. 따라서, 반전된 영역이 채널 영역으로서 작용한다. 또한, 드레인 전류의 경로의일부를 형성하는 게이트 전극(55)의 바로 아래의 영역에는 n+형 영역(57)이 형성되어 종형 MOSFET의 동작시의 온 저항을 감소시키는 역할을 한다. 또한, 도 16에서 도시된 바와 같이 드레인 전극(58)은 소스 전극(59)과 종방향으로 서로 대향하여 배치되어 있다.
한편, 상기 일본 특개소 63-23365에서 기재된 종래 기술에서는, 종형 MOSFET의 온저항을 감소시킬 수는 있지만, 게이트 전극(55)이 배치되는 횡방향으로 채널 영역이 형성되기 때문에 셀 사이즈의 축소에는 한계가 있다. 이로 인해, 전류 용량을 증가시키기 위해 MOSFET에서 대다수의 셀을 서로 병렬로 접속시킬 경우에는 이로써 형성된 반도체 칩의 사이즈가 증가된다는 것은 필연적이다.
한편, 일본 특개소 63-55879 공보에 기재된 MOSFET가 존재한다. 이 공보에 기재된 MOSFET는 채널 영역을 종방향으로 형성된 것으로, 도 17에서 도시된 바와 같이 p형 기판(61)에 형성된 트렌치(즉, 홈)(62) 내에는 게이트 산화막(63)을 통해 게이트 전극(64)이 형성되어 있다. 그리고, 트렌치(62)의 저부에는 n+형 영역(65)이 형성되어 있어, 게이트 전압의 제어에 의해 게이트 산화막(63)의 바로 아래의 영역에는 종방향으로 연장되는 반전 영역이 형성되어, 이 반전된 영역이 채널 영역으로서 작용한다. 또한, 게이트 전극(64)은 층간 절연막(66)으로 덮여 있다.
그러나, 일본 특개소 63-55879 공보에 기재된 종래 기술에서는, 드레인 전류가 p형 기판(61)을 종방향으로 흐르도록 구성한 것은 아니다. 그러므로, 이 종래 기술의 요지는 종형 MOSFET로 한 것이 아니다. 즉, 단순히 채널 영역이 종방향으로 형성되도록 구성된 MOSFET가 개시되어 있을 뿐이다.
셀 사이즈의 축소화를 도모할 수 있는 종형 MOSFET로서는, 본 출원의 출원인에 의한 출원(일본 특원평 9-254671)에 기재된 것이 있다. 이 종형 MOSFET는 도 18에 도시된 바와 같이 n+형 기판(71) 상에 형성된 n-형 에피택셜층(72)에 p형 베이스 영역(73)이 형성되고, 이 n-형 에피택셜층(72) 및 p형 베이스 영역(73)에 걸쳐 트렌치(74)가 형성되고, 트렌치(74)내에 게이트 절연막(75)을 통하여 게이트 전극(76)이 형성되고, 트렌치(74) 주변의 p형 베이스 영역(73)에는 n+형 소스 영역(77)이 형성되어 있다. 게이트 전극(76)은 절연(유전)막(78)으로 피복되고, n+형 소스 영역(78)에는 소스 전극(79)이 접속됨과 동시에, n+형 기판(71)에는 드레인 전극(80)이 접속되어 종형 MOSFET가 구성되어 있다.
이러한 구조를 갖는 종형 MOSFET에 의하면, 온 저항 특성을 감소시킬 뿐 아니라, 트렌치(74)의 측면을 따라 종형 방향으로 채널 영역을 형성하고 있으므로 셀 사이즈의 축소를 도모할 수 있다.
그러나, 일본 특원평 9-254671 공보에 기재된 종래 기술에서는, 베이스 영역이 트렌치보다도 얕게 형성되어 있으므로, 종형 MOSFET의 내압 특성(pressure- resistance characteristics)을 향상시키는 것이 곤란하다는 문제가 있다.
즉, 종형 MOSFET는 스위칭 레귤레이터 등의 유도성 부하에 광범위하게 적용되어 왔지만, 이러한 종형 MOSFET를 유도성 부하에 적용할 경우에는 종형 MOSFET의 고내압 특성을 향상시킬 필요가 있어 베이스 영역의 깊이가 트렌치보다도 깊게 형성되는 것이 요구된다.
그러나, 단순히 베이스 영역을 트렌치보다도 깊게 형성한 경우에는, 등가적으로 형성되는 불필요한 저항 성분인 RJFET(즉, 접합 FET의 저항) 성분이 증가하기 하기 때문에, 결과적으로 온 저항이 커진다라는 문제가 발생한다. 도 19는 이러한 것을 설명하기 위한 도면으로서, n+형 기판(71) 상의 n-형 에피택셜층(72)에 p형 베이스 영역(73)을 깊게 형성할 경우, n-형 에피택셜층(72)에 형성되는 RJFET 성분이 증가하여 종형 MOSFET의 온 저항을 증가시키는 방향으로 작용한다. 또한, 도 19에서, RSUB는 n+형 기판(71)의 저항 성분을 나타내고, Repi는 n-형 에피택셜층(72)의 저항 성분을 나타내고, Rch는 채널 영역의 저항 성분을 나타낸다.
여기서, 온 저항의 감소를 도모하기 위해서는 트렌치의 폭 및 깊이를 변화시킴으로써 가능해진다. 그러나, 이 경우에는 Rch를 증가시킬 뿐 아니라 트렌치 내에 형성되는 층간 절연막의 형상을 변화시키게 되기 때문에, 층간 절연막 상에 형성되는 소스 전극에 와이어 본딩을 행할 때 소스 전극에 대한 스트레스가 변화하게 되어 쇼트(short) 불량이 발생할 우려가 있다.
그러한 환경하에서, 본 발명이 만들어졌다. 결과적으로, 본 발명의 목적은 종형 MISFET(금속 절연체 반도체 전계 효과 트랜지스터) 및 그 제조 방법, 특히 온 저항을 증가시키지 않고도 MISFET의 내압 특성을 개선시킬 수 있는 트렌치 구조를 갖는 종형 MISFET 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
드레인 영역을 형성하는 제1 도전형 반도체 기판에 제2 도전형 베이스 영역이 형성되고, 상기 베이스 영역에 형성된 트렌치 내의 게이트 절연막을 통해 게이트 전극이 형성되며, 상기 트렌치 주변의 상기 베이스 영역에 제1 도전형 소스 영역이 형성되는 구성을 갖는 종형 MISFET에 있어서,
상기 베이스 영역은 상기 트렌치보다 더 깊게 형성되고;
상기 트렌치 바로 아래에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 제1 도전형 반도체 영역이 형성되는 것을 특징으로 한다.
본 발명의 제2 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제1 특징에 기재된 종형 MISFET에 있어서,
상기 제1 도전형 반도체 기판에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 낮은 제1 도전형 반도체층이 형성되고;
상기 제1 도전형 반도체층에는 제2 도전형 베이스 영역이 형성되는 것을 특징으로 한다.
본 발명의 제3 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제1 특징에 기재된 종형 MISFET에 있어서, 상기 베이스 영역보다 불순물 농도가 더 높은 제2 도전형 반도체 영역은 상기 베이스 영역의 표면에 형성되는 것을 특징으로 한다.
본 발명의 제4 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제2 특징에 기재된 종형 MISFET에 있어서, 상기 베이스 영역보다 불순물 농도가 더 높은 제2 도전형 반도체 영역은 상기 베이스 영역의 표면에 형성되는 것을 특징으로 한다.
본 발명의 제5 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제2 특징에 기재된 종형 MISFET에 있어서, 상기 제1 도전형 반도체층은 에피택셜층으로 구성되는 것을 특징으로 한다.
본 발명의 제6 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제3 특징에 기재된 종형 MISFET에 있어서, 상기 제1 도전형 반도체층은 에피택셜층으로 구성되는 것을 특징으로 한다.
본 발명의 제7 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제1 특징에 기재된 종형 MISFET에 있어서, 상기 트렌치의 깊이는 대략 3 ㎛와 같거나 그 이하인 것을 특징으로 한다.
본 발명의 제8 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제2 특징에 기재된 종형 MISFET에 있어서, 상기 트렌치의 깊이는 대략 3 ㎛와 같거나 그 이하인 것을 특징으로 한다.
본 발명의 제9 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제3 특징에 기재된 종형 MISFET에 있어서, 상기 트렌치의 깊이는 대략 3 ㎛와 같거나 그 이하인 것을 특징으로 한다.
본 발명의 제10 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제4 특징에 기재된 종형 MISFET에 있어서, 상기 트렌치의 깊이는 대략 3 ㎛와 같거나 그 이하인 것을 특징으로 한다.
본 발명의 제11 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
드레인 영역을 형성하는 제1 도전형 반도체 기판에 제2 도전형 베이스 영역이 형성되고, 상기 베이스 영역에 형성된 트렌치 내에 게이트 절연막을 통해 게이트 전극이 형성되며, 상기 트렌치 주변의 상기 베이스 영역에 제1 도전형 소스 영역이 형성되는 구성을 갖되, 상기 베이스 영역은 상기 트렌치보다 더 깊게 형성되고, 상기 트렌치 바로 아래에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 제1 도전형 반도체 영역이 형성되는 종형 MISFET를 제조하는 방법에 있어서,
상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높으며, 드레인 영역으로 형성되는 상기 제1 도전형 반도체 기판에 형성되는 상기 제1 도전형 반도체 영역에 상기 트렌치를 형성하는 단계;
상기 트렌치보다 깊이가 더 깊은 상기 제2 도전형 베이스 영역을 상기 제1 도전형 반도체 영역에 형성하는 단계;
상기 게이트 절연막이 상기 트렌치 내에 형성된 후에, 상기 트렌치를 도전체로 채움으로써 상기 게이트 전극을 형성하는 단계; 및
상기 트렌치 주변의 상기 베이스 영역에 상기 제1 도전형 소스 영역을 형성하는 단계를 포함하는 것을 특징한다.
본 발명의 제12 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
드레인 영역을 형성하는 제1 도전형 반도체 기판에 제2 도전형 베이스 영역이 형성되고, 상기 베이스 영역에 형성된 트렌치 내에 게이트 절연막을 통해 게이트 전극이 형성되며, 상기 트렌치 주변의 상기 베이스 영역에 제1 도전형 소스 영역이 형성되는 구성을 갖되, 상기 베이스 영역은 상기 트렌치보다 더 깊게 형성되고, 상기 트렌치 바로 아래에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 제1 도전형 반도체 영역이 형성되며, 상기 제1 도전형 반도체 기판에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 낮은 제1 도전형 반도체층이 형성되고, 상기 제1 도전형 반도체층에는 제2 도전형 베이스 영역이 형성되는 종형 MISFET를 제조하는 방법에 있어서,
상기 제1 도전형 반도체 기판보다 불순물 농도가 더 낮으며, 드레인 영역으로 형성되는 상기 제1 도전형 반도체 기판에 형성되는 상기 제1 도전형 반도체 영역에 상기 트렌치를 형성하는 단계;
상기 트렌치보다 깊이가 더 깊은 상기 제2 도전형 베이스 영역을 상기 제1 도전형 반도체 영역에 형성하는 단계;
상기 게이트 절연막이 상기 트렌치 내에 형성된 후에, 상기 트렌치를 도전체로 채움으로써 상기 게이트 전극을 형성하는 단계;
상기 트렌치 주변의 상기 베이스 영역에 상기 제1 도전형 소스 영역을 형성하는 단계; 및
상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 상기 제1 도전형 반도체 영역을 상기 트렌치 바로 아래에 상기 제1 도전형 반도체층에 인접하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제13 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제11 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 제1 도전형 반도체 영역은 불순물-이온 주입 공정 또는 불순물-이온 확산 공정에 의해 형성되는 것을 특징으로 한다.
본 발명의 제14 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제12 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 제1 도전형 반도체 영역은 불순물-이온 주입 공정 또는 불순물-이온 확산 공정에 의해형성되는 것을 특징으로 한다.
본 발명의 제15 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제12 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 제1 도전형 반도체층 형성 단계에서 형성된 상기 제1 도전형 반도체층은 에피택셜 공정에 의해 형성되는 것을 특징으로 한다.
본 발명의 제16 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제11 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 한다.
본 발명의 제17 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제12 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 한다.
본 발명의 제18 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제13 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을특징으로 한다.
본 발명의 제19 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제14 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 한다.
본 발명의 제20 특징에 따르면, 상기 본 발명의 목적은 다음을 제공하므로써 달성된다:
본 발명의 제15 특징에 기재된 종형 MISFET 제조 방법에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예의 종형 MISFET의 단면도.
도 2는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 3은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 4는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 5는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 6은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 7은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 8은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 9는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 10은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 11은 본 발명의 제2 실시예의 종형 MISFET의 단면도.
도 12는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 13은 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 14는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 15는 종형 MISFET의 제조 단계 중 하나를 도시하는 도면.
도 16은 종래의 종형 MISFET의 단면도.
도 17은 종래의 종형 MISFET의 단면도.
도 18은 종래의 종형 MISFET의 단면도.
도 19는 트렌치보다 깊은 베이스 영역을 형성하는 단점을 설명하는 종래의 종형 MISFET의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 반도체 기판
2 : n-형 반도체층
3 : p형 베이스 영역
4 : 트렌치
5 : 게이트 산화막
6 : 게이트 전극
7 : n+형 소스 영역
8 : p+형 컨택트 영역
9 : n++형 반도체 영역
10 : 층간 절연막
11 : 소스 전극
12 : 드레인 전극
14 : 질화막
15, 17, 23 : 포토레지스트막
13, 16, 18, 19 : 산화막
20 : 폴리실리콘막
21 : 컨택트 창
22 : n++형 반도체 영역
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.
도 1은 본 발명의 제1 실시예인 종형 MOSFET을 도시한다. 도 2 내지 10은 종형 MOSFET의 제조 방법의 각 단계를 공정순으로 도시한다.
도면에서 도시된 바와 같이, 본 실시예의 종형 MOSFET은, 예를 들어 드레인 영역 내에 형성된 n+형 반도체 기판(즉, 고불순물 농도의 반도체 기판)(1) 상에, 반도체 기판(1) 보다 불순물 농도가 낮고 1 내지 20 Ω㎝의 비저항을 가지며 5 내지50 ㎛의 두께를 갖는 n-형 에피택셜층(2; 즉, 저불순물 농도 반도체층)이 형성된다. 깊이가 2 내지 4 ㎛인 p형 베이스 영역(3)은 p-형 불순물을 n-형 에피택셜층(2) 내에 이온 주입함으로써 n-형 에피택셜층(2) 내에 형성된다. 또한, n+형 반도체 기판(1)은 실제로 250 내지 300 ㎛의 두께를 갖지만, 본 발명의 설명을 간략화하기 위해, n+형 반도체 기판(1)은 n-형 에피택셜층(2)보다 두께가 얇게 도면에 도시된다.
도 1에 도시된 바와 같이, 트렌치(4)는 p형 베이스 영역(3)의 깊이보다 얕은 1 내지 3 ㎛ 깊이 및 0.5 내지 4.0 ㎛ 폭으로 p형 베이스 영역(3)의 거의 중심 영역에 형성된다. 즉, 본 실시예에서 p형 베이스 영역(3)은 트렌치(4)보다 더 깊게 형성된다.
또한, 폴리실리콘막으로 구성되고 대략 6000 Å의 막 두께를 갖는 게이트 전극(6)이 500 내지 1500 Å의 막 두께를 갖는 게이트 산화막(5)을 통하여 트렌치(4) 내에 형성된다. n+형 소스 영역(7)은 이러한 표면 내에 n-형 불순물을 이온 주입함으로써 p형 베이스 영역(3)의 표면 내에 형성된다. 반면, n+형 소스 영역(7)과 p형 베이스 영역(3)의 표면 양쪽에 인접하여 p+형 컨택트 영역(8)이 형성된다. 게이트 산화막(5) 및 게이트 전극(6) 둘다는 n+형 소스 영역(7)의 표면 일부를 덮도록 외부로 확장하여 형성된다.
트렌치(4)의 깊이는 대략 3 ㎛ 이하로 형성되는 것이 바람직하다. 트렌치 (4)의 깊이가 이러한 바람직한 값을 초과하면, 트렌치(4) 내에 형성된 층간 절연막(10)의 형상이 불안정하여 상기 층간 절연막(10) 상에 형성된 소스 전극의 평탄성이 악화되어 와이어 접착 성능이 악화되게 된다.
p-형 반도체 기판(1)보다 불순물 농도가 높고 n-형 에피택셜층(2)에 인접한 n++형 반도체 영역(고불순물 농도 반도체 영역; 9)은 트렌치(4) 바로 아래에 형성된다. 이러한 n++형 반도체 영역(9)은 온 저항(on resistance)을 감소시키도록 기능한다.
막 두께가 5000 내지 10000 Å인 층간 절연막(10)이 게이트 전극(6)과 n+형 소스 영역(7)을 부분적으로 피복하도록 트렌치(4) 내에 형성된다. 알루미늄 등으로 된 소스 전극(11)은 층간 절연막(10), n+형 소스 영역(7) 및 p+형 컨택트 영역(8) 각각의 노출된 부분을 덮도록 형성된다.
한편, 금, 은, 니켈 등으로 된 드레인 전극(12)이 n+형 반도체 기판(1) 내에 형성된다.
상기 구성을 갖는 종형 MOSFET에서, 미리 결정된 임계값 이상의 정(positive) 전압이 제어 전압으로서 게이트 전극(6)과 소스 영역(7) 간에 인가되면, 게이트 전극(6) 아래의 게이트 산화막(5)에 인접한 p형 베이스 영역(3)의 측면은 채널 영역을 형성하기 위해 n형으로 반전된다. 그 결과, 드레인 전류가 n+형 반도체 기판(1), n-형 에피택셜층(2), n++형 반도체 영역(9) 및 채널 영역을 통하여 n+형 소스 영역(7)으로 흐르게 됨으로써 종형 MOSFET이 동작한다.
다음, 도 2 내지 10을 참조하여 이러한 종형 MOSFET의 제조 방법을 그 공정순으로 기술하기로 한다.
도 2에 도시된 바와 같이, 예를 들면 n-형 에피택셜층(2)은 드레인 영역 내에 형성된 n+형 반도체 기판(1) 상에 에피택셜 공정을 통하여 미리 형성되는데, n-형 에피택셜층(2)은 반도체 기판(1)에서와 같은 n-형 불순물을 함유하지만 반도체 기판(1)에서보다 불순물 농도가 낮고, 따라서 1 내지 20 Ω㎝의 비저항과, 5 내지 60 ㎛의 두께를 갖는다.
다음에, 도 3에 도시된 바와 같이, n-형 에피텍셜층(2) 상에 CVD 공정에 의해 막 두께가 대략 1000 Å인 산화막(SiO2; 13) 및 막 두께가 대략 1000 Å인 질화막(Si3N4; 14)을 순차로 형성한다. 그후, 형성된 질화막(14)에는 포토리소그래피 처리되어 필요한 부분에만 남겨지는 포토레지스트막(15)이 피복된다.
계속해서, 포토레지스트막(15)을 내식성 마스크로 이용해서, 드라이 에칭에 의해, 질화막(14), 산화막(13) 및 n-형 에피텍셜층(2)을 부분적으로 제거해서 트렌치(4)를 형성한다. 트렌치(4)는 예를 들면, 깊이 1 ～ 3 ㎛, 폭 0.5 ～ 4.0 ㎛의 사이즈로 형성한다.
다음에, 도 4에 도시된 바와 같이, 포토레지스트막(15)을 제거한 후, 주지의 LOCOS(Local Oxidation of Silicon) 공정에 의해 부분적인 산화 처리를 실시하고, 트렌치(4) 내에 비교적 두꺼운 1 ㎛ 정도 두께의 산화막(16)을 성장시킨다. 산화 처리시, 트렌치(4) 이외의 부분은 질화막(14)인 마스크로 피복되어 있으므로 산화막(16)은 성장되지 않는다. 또, 산화막(13)은 질화막(14)이 직접 n-형 에피텍셜층(2)에 접하는 것을 방지함으로써, 이 에피텍셜층(2)의 표면에 결정 결함이 발생되는 것을 방지하고 있다.
다음에, 도 5에 도시된 바와 같이, 질화막(14)을 제거한 후, 산화막(16)을 마그스크로서 이용하여 인(P), 비소(As)등의 n형 불순물을 도즈량 1013～ 1014/cm2으로 n-형 에피텍셜층(2)에 이온 주입하여, p형 베이스 영역(3)을 형성한다. 이 경우, p형 베이스 영역(3)을 트렌치(4)보다도 깊게 형성할 필요가 있다.
다음에, 도 6에 도시된 바와 같이, p형 베이스 영역(3)의 표면에 포토레지스트(도시생략)를 마스트로서 이용하여 붕소(B) 등의 p형 불순물을 도즈량 1014～ 1016/cm2로 이온주입하여 p+형 컨택트 영역(8)을 형성한다.
마찬가지로, 포토레지스트막(17)을 마스크로서 이용하여, P, As 등의 n형 불순물을 도즈량 1015～ 1016/cm2으로 이온 주입하여 n+형 소스 영역(7)을 형성한다. n+형 소스 영역(7)과 p+형 컨택트 영역(8)은 서로 접하도록 형성된다.
다음에, 도 7에 도시된 바와 같이, 산화막(13, 16) 및 포토레지스트막(17)을 제거한 후, 다시 산화처리를 실시하여, 막 두께가 대략 200 Å인 산화막(18)을 성장시킨다.
다음에, 도 8에 도시된 바와 같이, 포토레지스트(23)를 마스크로서 이용하여, 트렌치(4)의 바로 아래에, P, As 등의 n형 불순물을 도즈량 1011~ 1013/cm2로 이온 주입해서, n-형 에피텍셜층(2)에 접하여 n+형 기판보다도 불순물 농도가 높은 n++형 반도체 영역(9)을 형성한다. 이 형성 방법은 이온 주입 공정에 한하지 않고, 통상의 불순물 확산 등에 의해 형성될 수도 있다.
다음에, 도 9에 도시된 바와 같이, 산화막(18)을 제거한 후, 전면에 500 ～ 1500 Å의 산화막(19)을 열산화 공정에 의해 형성하고, 계속해서 이 위에 트렌치(14) 내부를 매립하도록 막 두께가 대략 6000 Å인 폴리실리콘막(20)을 CVD 공정으로 성장시킨다. 이어서, 포토리소그래피 공정에 의해 필요한 부분에만 막(19,20)을 남기고, 게이트 산화막(5) 및 게이트 전극(6)을 형성한다.
다음에, 도 10에 도시된 바와 같이, CVD 공정에 의해, 트렌치(4) 내부가 매립되도록, 그리고 게이트 전극(6) 및 n+형 소스 영역(7)을 덮도록 전면에 막 두께 5000 ～ 10000 Å의 층간 절연막(10)을 형성한다. 이어서, 포토리소그래피 공정에 의해, n+형 소스 영역(7) 및 p+형 컨택트 영역(8)의 일부를 노출시키도록 층간 절연막(10)에 컨택트 창(21)을 형성한다.
다음에, n+형 소스 영역(7)의 노출부 및 p+형 컨택트 영역(8)의 노출부를 덮도록 알루미늄 등으로 이루어진 소스 전극(11)을 형성하고, n+형 반도체 기판(1)에 금, 은, 니켈 등으로 이루어진 드레인 전극(12)을 형성함으로써 본 실시예에 따른종형 MOSFET이 완성된다.
이상 설명한 바와 같이, 본 실시예의 구성에 의하면, p형 베이스 영역(3)은 트렌치(4)보다도 깊게 형성되고, 이 트렌치(4)의 바로 아래에는 n-형 에피텍셜층(2)에 접하면서 n+형 반도체 기판 보다도 불순물 농도가 높은 n++형 반도체 영역(9)이 형성되어 있으므로, 온 저항을 증가시키는 일없이 내압 특성을 개선시킬 수 있다.
즉, 본 실시예에서는 간단히 p 형 베이스 영역(3)이 트렌치(4)보다도 깊게 형성되어 있을 뿐 아니라, 트렌치(4)의 바로 아래에는 n+형 반도체 기판(1)보다도 불순물 농도가 높은 n++형 반도체 영역(9)이 존재하므로, 불가피하게 형성되는 불필요한 RJFET 성분이 증가하지 않기 때문에 온 저항의 증가를 방지할 수 있다. 또한, 본 실시예에서는 p 형 베이스 영역(3)은 트렌치(4)보다도 깊게 형성되어 있으므로, 내압 특성의 개선을 용이하게 달성할 수 있다.
따라서, 스위칭 특성이 우수하다고 하는 이점을 그대로 살려두고, 스위칭 조정기 등의 유도성 부하에 적용하는 것이 용이해진다.
다음에, 본 발명의 제2 실시예에 대해 설명한다.
도 11은 본 발명의 제2 실시예인 종형 MOSFET을 모식적으로 나타내는 단면도이다. 이 제2 실시예의 종형 MOSFET와 상기한 제1 실시예의 종형 MOISFET 간의 구성 상의 큰 차이점은 본 제2 실시예의 구성은 상술한 제1 실시예의 n+형 반도체 기판(즉, 고불순물 농도 기판; 1) 상의 n-형 반도체층(즉, 저불순물 농도; 2)에 대응하는 영역이 없다는 점이다.
또한, n+형 반도체 기판(1)보다도 불순물 농도가 높고 트렌치(4) 바로 아래에 배치된 n++형 반도체 영역(22)은 n+형 반도체 기판(1)내에 n형 불순물을 미리 이온 주입함으로써 형성된다. p형 베이스 영역(3)은 p형 불순물을 이온 주입함으로써 n++형 반도체 영역(22)보다도 깊게 형성된다. 한편, 트렌치(4)는 p형 베이스 영역(3)보다도 깊이가 얕게 형성된다.
지금부터, 도 12 내지 도 15를 참조하여, 본 발명의 종형 MOSFET 제조 방법에 대해 공정순으로 설명한다.
우선, 도 12에 도시된 바와 같이, 예를 들면 드레인 영역을 형성하는 n+형 반도체 기판(1) 내에 n형 불순물을 미리 이온 주입함으로써, n+형 반도체 기판(1)보다도 불순물 농도가 높고 깊이가 2 내지 5 ㎛인 n++형 반도체 영역(22)이 형성된다. 이 n++형 반도체 영역(22)은 제1 실시예의 n++형 반도체 영역(2)과 동일한 기능을 제공하며, 이온 주입 공정, 통상의 불순물 확산 공정 등과 같은 적절한 공정을 이용하여 형성될 수도 있다.
다음에, 도 13에 도시된 바와 같이, CVD 공정을 이용하여, n++형 반도체 영역(22) 상에 1000 Å 정도의 두께를 갖는 산화막 및 1000 Å 정도의 두께를 갖는 질화막(14)이 순차 형성된다. 그 후, 포토레지스트막(15)이 질화막(14)을 덮도록 형성된다. 이어서, 포토리소그래피 공정을 이용하여, 필요한 부분 내에 배치된 것 이외의 모든 포토레지스트막(15)이 제거된다. 그 후, 제거되지 않은 포토레지스트막(15)을 드라이 에칭시에 내식성 마스크로서 이용하여, 질화막(14), 산화막(13) 및 n++형 반도체 영역(22)을 부분적으로 제거하여, 1 내지 3㎛의 깊이와 0.5 내지 4.0 ㎛의 폭을 갖는 트렌치(4)를 형성한다.
이어서, 도 14에 도시된 바와 같이, 포토레지스트(15)를 제거한 후, 종래의 LOCOS 공정을 이용하여 부분 산화 공정을 행하여, 16 ㎛ 정도까지의 비교적 두께가 두꺼운 산화막(16)을 트렌치(4) 내에 성장시킨다. 이 산화 공정에서, 트렌치(4) 내에 배치된 것 이외의 산화막(16)의 잔여 부분이 질화막(14)으로 덮여지거나 마스크되기 때문에, 산화막(16)의 잔여 부분은 성장되지 않는다.
그 후, 도 15에 도시된 바와 같이, 질화막(14)을 제거한 후, 산화막(16)을 마스크로서 이용하여, n++형 반도체 영역(22) 내에 1013내지 1014/㎠의 도즈량을 갖는 인(P), 비소 (As) 등과 같은 n형 불순물을 이온 주입하여, 깊이가 2 내지 6 ㎛로 n++형 반도체 영역(22)보다도 깊은 p형 베이스 영역(3)을 형성한다. 이 경우, 상기 p형 베이스 영역(3)을 트렌치(4)보다도 깊게 형성할 필요가 있다. 그 결과, 트렌치(4) 바로 아래에 배치된 n++형 반도체 영역(22) 만이 남게 된다.
그 후, 본 발명의 제1 실시예를 참조하여 상술한 것과 동일한 공정(도 6 내지 도 10 참조)을 거쳐, 본 발명의 제2 실시예에 따른 종형 MOSFET이 완성된다. 따라서, 도 10에서, 도 1에 도시된 것에 대응하는 부분에는 동일한 참조 번호를 표기하고, 그에 대한 설명은 생략한다.
상술한 바와 같이, 본 발명의 제2 실시예에서 n-형 에피택셜층(도 2의 단계)을 생략한 경우에도, 본 발명의 종형 MOSFET에 대해서도 본 발명의 제1 실시예와 거의 동일한 효과를 얻을 수 있다. 또한, 본 발명의 제2 실시예에서는, n-형 에피텍셜층(도 2의 단계)이 불필요하고, 적은 부담으로 종형 MOSFET을 제조하는데 본 발명을 이용할 수 있고, 비용 감축이 실현될 수 있다.
이상, 본 발명의 실시예를 도면을 참조하여 상세히 설명했지만, 본 발명은 실시예들의 상기 구성들에 한정되지 않는다. 본 발명의 사상을 이탈하지 않는 범위 내의 임의의 변경은 본 발명에 포함된다. 예를 들면, 상술한 본 발명의 제1 실시예에서는 n-형 에피택셜(즉, 반도체)층(2)이 에피택셜 공정을 이용하여 n+형 반도체 기판(1) 상에 형성되지만, 이러한 n형 반도체층은 에피택셜 공정 이외에, 예를들면 외부로부터 공급된 불순물로 도핑된 n형 반도체층을 형성할 수 있는 이온 주입 공정과 같은 다른 적절한 공정을 이용하여 형성될 수도 있다.
또한, 본 발명의 제1 및 제2 실시예에서는, 종형 MOSFET에 대하여 설명했지만, 본 발명은 이에 한정되지 않고, MIS(즉, Metal Insulator Semiconductor)형 FET인 한, MOS 구조 이외에 MONOS 구조 등을 이용할 수도 있다. 또한, 본 발명에서는, 각 반도체층들 또는 반도체 영역들의 도전형이 p형(또는, n형) 대신에 n형일 수도 있다.
상술한 바와 같이, 종형 MISFET 및 그 제조 방법에서는, 트렌치보다도 깊게 베이스 영역을 형성하고, 이 트렌치 바로 아래에 고불순물 농도의 반도체 기판보다도 불순물 농도가 높은 고불순물 농도의 반도체 영역을 형성한다. 상기 구성에 따르면, 본 발명은 MISFET의 온 저항을 증가시키지 않고서 내압 특성을 향상시킬 수 있다.

Claims (8)

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  5. 드레인 영역을 형성하는 제1 도전형 반도체 기판에 제2 도전형 베이스 영역이 형성되고, 상기 베이스 영역에 형성된 트렌치 내에 게이트 절연막을 통해 게이트 전극이 형성되며, 상기 트렌치 주변의 상기 베이스 영역에 제1 도전형 소스 영역이 형성되는 구성을 갖되, 상기 베이스 영역은 상기 트렌치보다 더 깊게 형성되고, 상기 트렌치 바로 아래에는 상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 제1 도전형 반도체 영역이 형성되는 종형 MISFET를 제조하는 방법에 있어서,
    드레인 영역이 되는 상기 제1 도전형 반도체 기판에 상기 제1 도전형 반도체 기판보다 불순물 농도가 더 높은 상기 제1 도전형 반도체 영역을 형성하여, 상기 제1 도전형 반도체 영역에 상기 트렌치를 형성하는 단계;
    상기 제1 도전형 반도체 영역에 상기 트렌치보다 깊이가 더 깊은 상기 제2 도전형 베이스 영역을 형성하는 단계;
    상기 트렌치 내에 상기 게이트 절연막을 형성한 후에, 상기 트렌치를 도전체로 채움으로써 상기 게이트 전극을 형성하는 단계; 및
    상기 트렌치 주변의 상기 베이스 영역에 상기 제1 도전형 소스 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 종형 MISFET 제조 방법.
  6. 제11항에 있어서, 상기 제1 도전형 반도체 영역은 불순물-이온 주입 공정 또는 불순물-이온 확산 공정에 의해 형성되는 것을 특징으로 하는 종형 MISFET 제조 방법.
  7. 제11항에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 하는 종형 MISFET 제조 방법.
  8. 제13항에 있어서, 상기 게이트 전극을 형성하는 상기 단계에서 상기 도전체로서 폴리실리콘막이 사용되는 것을 특징으로 하는 종형 MISFET 제조 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230504B2 (ja) * 1998-12-11 2001-11-19 日本電気株式会社 Ｍｉｓ型半導体装置及びその製造方法
US20010001494A1 (en) * 1999-04-01 2001-05-24 Christopher B. Kocon Power trench mos-gated device and process for forming same
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP4666708B2 (ja) * 1999-10-13 2011-04-06 新電元工業株式会社 電界効果トランジスタ
US6414347B1 (en) * 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6797992B2 (en) * 2001-08-07 2004-09-28 Fabtech, Inc. Apparatus and method for fabricating a high reverse voltage semiconductor device
DE10239868B4 (de) * 2002-08-29 2005-12-29 Infineon Technologies Ag Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung
JP4622214B2 (ja) * 2003-07-30 2011-02-02 トヨタ自動車株式会社 電流センシング機能を有する半導体装置
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
CN1314130C (zh) * 2004-01-05 2007-05-02 东南大学 纵向多面栅金属－氧化物－半导体场效应晶体管及其制造方法
GB0404749D0 (en) * 2004-03-03 2004-04-07 Koninkl Philips Electronics Nv Trench field effect transistor and method of making it
KR100624053B1 (ko) * 2004-09-09 2006-09-15 라이톤 세미컨덕터 코퍼레이션 펀치스루를 방지하기 위한 전력용 반도체 소자 및 그 제조방법
JP4964442B2 (ja) * 2005-08-10 2012-06-27 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
JP4324218B2 (ja) * 2006-12-08 2009-09-02 シャープ株式会社 高耐圧ｍｏｓｆｅｔを備えた半導体装置及びその製造方法
US20090053869A1 (en) * 2007-08-22 2009-02-26 Infineon Technologies Austria Ag Method for producing an integrated circuit including a trench transistor and integrated circuit
US9082790B2 (en) * 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
JP6032337B1 (ja) * 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6233539B1 (ja) * 2016-12-21 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621468A (ja) * 1992-06-29 1994-01-28 Toshiba Corp 絶縁ゲート型半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0286171A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体素子およびその製造方法
JP2832543B2 (ja) * 1989-07-24 1998-12-09 セイコーインスツルメンツ株式会社 半導体装置とその製造方法
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
JPH08306914A (ja) * 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
JP3648648B2 (ja) * 1996-03-26 2005-05-18 カルソニックプロダクツ株式会社 燃料キャップの閉め忘れ防止装置と車両の燃料盗難防止装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621468A (ja) * 1992-06-29 1994-01-28 Toshiba Corp 絶縁ゲート型半導体装置

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