JP2005026391A

JP2005026391A - Ｍｏｓ型半導体装置

Info

Publication number: JP2005026391A
Application number: JP2003189282A
Authority: JP
Inventors: Mamoru Kaneko; 守金子; Hiroyasu Ishida; 裕康石田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-07-01
Filing date: 2003-07-01
Publication date: 2005-01-27

Abstract

【課題】従来の縦型ＭＯＳ半導体装置では、ゲート電極の上端面の終端位置の調整が困難であり、ソース領域側にオフセット領域が形成され、ＯＮ抵抗値の増大を招くという問題があった。
【解決手段】本発明の縦型ＭＯＳ半導体装置１では、ソース領域を不純物濃度の異なる二重拡散構造５、６により形成する。そして、不純物濃度の高い第２の拡散領域６は、Ｐ型の拡散領域４表面から浅く形成する。そのことで、本発明では、ゲート電極の上端面が、第２の拡散領域６よりも下方に位置しても第１の拡散領域５により、オフセット領域を形成することはない。その結果、縦型ＭＯＳ半導体装置１では、ゲート電極の上端面の形成位置がばらつくソース領域側において、オフセット領域を低減し、ＯＮ抵抗値の増大を抑制できる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチを用い、該トレンチに半導体材料を埋め込みゲート電極を形成するＭＯＳ型トランジスタに関し、ソース領域を拡散係数の異なる不純物を用いて二重拡散構造とし、ＯＮ抵抗値の改善を主たる目的とする。
【０００２】
【従来の技術】
ディスクリート型のＭＯＳ半導体素子において、該半導体素子のＯＮ抵抗値の設計は、そのデバイス特性を決定する上で重要なパラメータの１つとして扱われている。これは、半導体素子のＯＮ抵抗値の低減を図り、そのデバイスの高速動作を実現する為であり、ＯＮ抵抗値の小さいデバイスは、市場においても需要が高い。
【０００３】
そして、例えば、ウエハープロセス工程上においても、バリアメタル構造を採用することで、コンタクト抵抗を低減し、半導体素子のＯＮ抵抗値の低減を図っている。また、ウエハ表面に形成される金属層と半導体層との間をプラグを介して接続することでバリアハイトを下げ、コンタクト抵抗を低減し、半導体素子のＯＮ抵抗値の低減を図っている。また、ＭＯＳ型トランジスタ素子では、ゲート電極とソース・ドレイン電極との低抵抗化を図るためにサリサイドプロセスを導入し、ＯＮ抵抗値の低減を図っている。
【０００４】
一方、例えば、アセンブリ工程においては、ソース電極に対し、接続するボンディングワイヤーの本数を多くすることで、ＯＮ抵抗値の低減が図られる。更に、ＯＮ抵抗値の低減が要求される場合には、銅等の金属部材を、直接、ソース電極上に接続する、フェイスダウンボンディング技術が利用されることで、ＯＮ抵抗値の低減が図られる。
【０００５】
従来のＮチャンネル型のＭＯＳ半導体装置では、Ｎ＋型のシリコン半導体基板上にＮ−型のエピタキシャル層から成るドレイン領域が形成され、そのエピタキシャル層にはＰ型の拡散領域が形成されている。そして、トレンチが、Ｐ型の拡散領域を貫通し、ドレイン領域まで到達するように形成され、そのトレンチにはポリシリコンが堆積され、ゲート電極が形成される。また、Ｐ型の拡散領域表面には、Ｎ＋型のソース領域が形成される。そして、ＭＯＳ半導体装置がＯＮ時には、トレンチ側面のＰ型の拡散領域にＮ型のチャンネル層が形成され、ドレイン領域からソース領域へと電流が流れる。一方、その製造方法において、ゲート電極は、ノンドープのポリシリコンがトレンチ内にＣＶＤ法により堆積され、リンをドープした後、エッチバックすることで形成される（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−２７４３９７号公報（第４−６頁、第５図、第１０図）
【０００７】
【発明が解決しようとする課題】
上述したように、従来のＭＯＳ型の半導体装置では、例えば、Ｎ型の半導体基板上にＮ型のエピタキシャル層を積層し、ドレイン領域、Ｐ型の拡散領域、ソース領域、ゲート電極を形成する為のトレンチを形成する。そして、トレンチ内を充填するように、Ｐ型の拡散領域上からノンドープのポリシリコンをトレンチ内にＣＶＤ法で堆積させる。そのため、トレンチが形成されていない領域のＰ型の拡散領域上面にもポリシリコンが堆積されるので、そのポリシリコンをエッチバックして取り除いている。
【０００８】
しかしながら、半導体基板を成すウエハには、複数の素子形成領域があり、それぞれの形成領域においてトレンチが形成されている。そして、ポリシリコンを除去する工程において、エッチバックする際に全てのトレンチに対し、エッチング終端を管理し、均一に除去することが困難であった。そのため、従来のＭＯＳ型の半導体装置では、トレンチ内に充填されるポリシリコン表面が、Ｐ型の拡散領域表面に対して凹部を成すものがあった。この構造により、ゲート電極長さが設計長さよりも短くなり、ソース領域側にオフセット領域が形成され、ＯＮ抵抗が増大するという問題があった。また、１枚のウエハから形成される複数のＭＯＳ型の半導体装置において、そのデバイス特性にばらつきが生じ、安定性が得られないという問題もあった。
【０００９】
また、上述したように、従来のＭＯＳ型の半導体装置では、アセンブリ工程において、ＯＮ抵抗値の低減を図っていたが、例えば、ソース電極に対して多数のボンディングワイヤを接続する方法がある。この場合には、材料コストが嵩み、作業時間の短縮が図れず、また、素子上の保護膜の形成領域を十分に確保できずコンタミネーションに曝される危険性があり、デバイスの信頼性を低下させるという問題があった。一方、フェイスダウンボンディング技術を利用して、金属部材をソース電極上に接続する場合、素子表面に機械的負荷が加わり、デバイスの信頼性を低下させるという問題があった。
【００１０】
【課題を解決するための手段】
本発明のＭＯＳ半導体装置では、上述した各事情に鑑みて成されたものであり、一導電型の半導体基板から成るドレイン領域と、該基板表面に積層された逆導電型のエピタキシャル層から成るチャンネル形成領域と、該チャンネル形成領域の表面から前記基板に到達するトレンチを介し、該トレンチの内壁を被覆するゲート酸化膜と、前記トレンチ内に充填された半導体材料から成るゲート電極と、前記トレンチに隣接し、前記チャンネル形成領域の表面から形成される一導電型の拡散領域から成るソース領域とを具備するＭＯＳ半導体装置において、前記拡散領域は、拡散係数の異なる２種の不純物がそれぞれ拡散して成る第１の拡散領域と第２の拡散領域とから形成されており、少なくとも前記ゲート電極の上端面は前記第１の拡散領域の底面より前記チャンネル形成領域の表面側に位置していることを特徴とする。従って、本発明のＭＯＳ半導体装置では、ソース領域は、拡散係数の異なる２種類の一導電型の不純物を拡散し、二重拡散構造により形成されている。そして、ＭＯＳ半導体装置のゲート電極の上端面とソース領域の形成領域とは、その形成領域を深さ方向において重なるように形成されることで、オフセット領域を無くし、ＯＮ抵抗値の増大を防ぐことができる。
【００１１】
また、本発明のＭＯＳ半導体装置では、前記第２の拡散領域は、前記第１の拡散領域よりも高濃度拡散領域であることを特徴とする。従って、本発明のＭＯＳ半導体装置では、ソース領域となる第２の拡散領域は、ソース領域の形成されるエピタキシャル層に対し、その表面から浅い領域に一導電型の高濃度拡散領域として形成されている。そして、本発明のＭＯＳ半導体装置では、深さ方向における微細化を実現しつつ、ＯＮ抵抗値の低減を図れ、また、短チャンネル効果の抑制、しきい値電圧の低減による低電圧駆動を図ることができる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図１から図７を参照として詳細に説明する。図１は本発明であるＮチャンネル型の縦型ＭＯＳトランジスタの構造の一実施の形態を示す図である。
【００１３】
図示の如く、本実施の形態における縦型ＭＯＳトランジスタ１では、Ｎ＋型の半導体基板２上にはＮ−型のエピタキシャル層３が堆積されている。そして、基板２及びエピタキシャル層３はドレイン領域として用いられ、その不純物濃度の違いを利用して２重ドレイン構造を形成し、電界緩和を実現している。
【００１４】
エピタキシャル層３には、ＯＮ時には、ソース領域とドレイン領域とを導通させるチャンネル層が形成されるＰ型の拡散領域４が形成されている。そして、Ｐ型の拡散領域４には、その表面から、ソース領域として用いられるＮ−型の第１の拡散領域５が形成されている。更に、第１の拡散領域５の表面から、Ｎ＋型の第２の拡散領域６が、二重拡散構造により形成されている。尚、本実施の形態では、エピタキシャル層３に形成されるＰ型の拡散領域４はチャンネル形成領域として用いる。
【００１５】
Ｐ型の拡散領域４には、その表面からエピタキシャル層３まで到達するトレンチ７が形成されている。そして、トレンチ７は、ソース領域として用いられる第１及び第２の拡散領域５、６をも貫通している。また、トレンチ７はＰ型の拡散領域４表面から側壁がほぼ垂直に掘られ、その内壁にはシリコン酸化膜８が形成されている。更に、トレンチ７には、Ｎ型不純物が注入された多結晶シリコン９（ポリシリコン）が堆積されている。そして、本実施の形態では、このポリシリコン９はゲート電極として、シリコン酸化膜８はゲート酸化膜として用いられる。
【００１６】
Ｐ型の拡散領域４表面には、絶縁層１０が形成されている。シリコン酸化膜８及び絶縁層１０にはコンタクトホール１１が形成され、このコンタクトホール１１を介してソース電極１２が、例えば、アルミニウム（Ａｌ）により形成されている。このとき、トレンチ７内のゲート電極はシリコン酸化膜８及び絶縁層１０によりソース電極１２とは絶縁されている。そして、ドレイン領域として用いるＮ＋型の基板２の裏面には、図示していないが、例えば、金（Ａｕ）層がオーミックコンタクトしており、このＡｕ層を介してドレイン電極Ｄが形成されている。この構造により、図示の如き、Ｎチャンネル型の縦型ＭＯＳトランジスタ１が完成する。
【００１７】
次に、図２〜図５を参照にして、本発明の１実施の形態であるＮチャンネル型の縦型ＭＯＳトランジスタの製造方法について、以下に説明する。尚、以下の説明では、図１に示した縦型ＭＯＳトランジスタの構造で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００１８】
先ず、図２に示す如く、Ｎ＋型の単結晶シリコン基板２を準備し、その基板２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ_２Ｃｌ_２ガスとＨ_２ガスを導入する。そのことにより、基板２上にＮ−型のエピタキシャル層３を成長させる。その後、公知のフォトリソグラフィ技術により、Ｐ型の拡散領域４を形成する領域に、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧５０〜１００ｋｅＶ、導入量２．０〜４．０×１０^１３／ｃｍ^２程度でイオン注入し、拡散する。
【００１９】
次に、図３に示す如く、Ｐ型の拡散領域４の表面からエピタキシャル層３へと到達するようにトレンチ７を形成する。先ず、Ｐ型の拡散領域４の表面にシリコン窒化膜（図示せず）を全面に堆積する。そして、公知のフォトリソグラフィ技術によりトレンチ７を形成する部分に開口部が設けられるよう選択的にシリコン窒化膜を除去する。そして、例えば、完全異方性のドライエッチングにより、Ｐ型の拡散領域４を貫通するトレンチ７を形成する。その後、トレンチ７の内壁表面を熱酸化し、トレンチ７の内壁を含めシリコン酸化膜８を形成する。
【００２０】
次に、図４に示す如く、トレンチ７内には、例えば、Ｎ型不純物が導入されたポリシリコンを充填する。先ず、シリコン窒化膜を除去した後、例えば、ＣＶＤ法により、Ｐ型の拡散領域４の上面及びトレンチ７内に、例えば、ポリシリコン９を堆積する。この工程では、ポリシリコン９をトレンチ７内に堆積した後、ポリシリコン９内の不純物濃度が、１．０×１０^１８〜１．０×１０^２０／ｃｍ^３となるように多量のＮ型不純物、例えば、リン（Ｐ）をドーピングする。そして、後工程の熱拡散工程を利用して、ポリシリコン９内の濃度分布を均一化する。その後、図示の如く、ポリシリコン９をエッチバックし、トレンチ７内に埋設されたゲート電極を形成する。
【００２１】
次に、図５に示す如く、Ｐ型の拡散領域４表面からＮ−型の第１の拡散領域５及び第２の拡散領域６を形成する。先ず、公知のフォトリソグラフィ技術により、Ｎ−型の第１の拡散領域５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１２０〜１３０ｋｅＶ、導入量５．０×１０^１３／ｃｍ^２程度でイオン注入する。
【００２２】
次に、Ｎ＋型の第２の拡散領域６を形成するため、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧１３０〜１６０ｋｅＶ、導入量５．０×１０^１５／ｃｍ^２程度でイオン注入する。その後、フォトレジストが除去され、Ｎ−型の第１及び第２の拡散領域５、６が拡散され、Ｎ−型の第１の拡散領域５とＮ＋型の第２の拡散領域６との二重拡散構造が形成される。尚、図５では、Ｎ型不純物をイオン注入する領域のみ示しているので、フォトレジストは図示していない。
【００２３】
その後、シリコン酸化膜８上等に、例えば、全面に絶縁層１０としてＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜等を堆積する。その後、公知のフォトリソグラフィ技術により外部電極形成用のコンタクトホール１１を形成する。このとき、トレンチ７内に形成されたゲート電極はシリコン酸化膜８及び絶縁層１０により完全に被覆される。そして、絶縁層１０に形成したコンタクトホール１１を介して、例えば、Ａｌから成るソース電極１２を形成し、図１に示したＮチャンネル型の縦型ＭＯＳトランジスタ１が完成する。
【００２４】
尚、本実施の形態では、トレンチ７を形成しゲート電極を形成した後に、ソース領域として用いるＮ型の第１及び第２の拡散領域５、６を形成する場合について説明したが、先に、ソース領域を形成した後に、トレンチ７を形成し、ゲート電極を形成する製法でも良い。
【００２５】
本実施の形態では、１枚のウエハに対し、マトリックス状に、複数の縦型ＭＯＳトランジスタ１の形成領域を有し、それぞれの形成領域において、同時に、縦型ＭＯＳトランジスタ１を形成している。そして、ゲート電極を形成する工程では、ゲート電極として用いるポリシリコンをウエハ上に全面に堆積する。そして、ウエハの表面側よりドライエッチングし、不要な領域のポリシリコンを除去する。このとき、この除去工程は、ウエハ全面に対して同一工程で行われる。そのため、ウエハ上の全てのトレンチ７において、トレンチ７の上端面１３を、Ｐ型の拡散領域４の表面と、ほぼ同一平面を形成するようにドライエッチグをコントロールすることが困難であった。
【００２６】
そして、例えば、図４に示す断面の真中及び左側のトレンチ７では、ポリシリコン９が削り込まれ、Ｐ型の拡散領域４表面よりも窪んで形成されている。そのため、従来の構造のように、第１の拡散領域５が形成されていない場合、トレンチ７内でポリシリコン９が未充填の領域に対応するＰ型の拡散領域には、ＯＮ時にチャンネルが形成されない。その結果、従来のように第１の拡散領域５が形成されない構造では、ソース領域である第２の拡散領域６に対して、オフセット領域が形成される。しかしながら、本実施の形態では、上述したように、ソース領域が二重拡散構造により形成されているので、Ｎ−型の第１の拡散領域５が、上記オフセット領域を補うことができる。
【００２７】
つまり、本実施の形態の縦型ＭＯＳトランジスタ１では、ソース領域側において、Ｐ型の拡散領域４の表面から、第１の拡散領域５よりも高濃度の不純物領域であるＮ＋型の第２の拡散領域６を形成する。一方、Ｎ−型の第１の拡散領域５は、その形成領域を第２の拡散領域６と重畳させ、且つ、その形成領域は少なくともオフセット領域を構成しない領域まで形成している。そのことで、縦型ＭＯＳトランジスタ１では、オフセット領域によるＯＮ抵抗値の増大を抑制し、所望のデバイス特性を満たすことができる。そして、本実施の形態の製造方法においても、トレンチ７内のポリシリコン９のエッチング終端の統一は困難であるが、ソース領域の二重拡散構造により対処することで、以下の効果を得ることができる。
【００２８】
従来の縦型ＭＯＳトランジスタでは、上記オフセット領域に伴うＯＮ抵抗値の増大により、不良となる素子があり、その歩留まり向上は困難であった。しかし、本実施の形態では、上述したソース領域における二重拡散構造を実現することで、その不良素子を大幅に低減することができる。そして、本実施の形態の製造方法においても、ウエハ上の全てのトレンチ７に対し、ドライエッチングを一度に行うことができるので、その生産性を悪化させることはない。
【００２９】
更に、本実施の形態における縦型ＭＯＳトランジスタでは、ソース領域をＮ型の二重拡散構造として形成する。このとき、拡散係数の小さいヒ素を第２の拡散領域６の構成材料として用いることで、不純物濃度の高い第２の拡散領域６をＰ型の拡散領域４表面に浅く形成することができる。一般に、縦型ＭＯＳトランジスタのＯＮ抵抗値の低減を実現する場合、チャンネル長を短くすることで対処することができる。この構造を本実施の形態において採用すると、素子の微細化、特に、厚み方向での微細化を実現させようとすると、短チャンネル効果の発生が問題となる。しかしながら、本実施の形態では、上述の如く、Ｎ−型の第１の拡散領域５を形成することで、Ｐ型の拡散領域４表面に浅くＮ＋型の第２の拡散領域６を形成できるので、ＯＮ抵抗値の低減及び厚み方向での素子の微細化の両者を実現することができる。尚、Ｐチャンネル型の縦型ＭＯＳトランジスタでは、第２の拡散領域６の構成材料として、フッ化ボロン（ＢＦ２）を用いることで、同様な効果を得ることができる。
【００３０】
また、図６では、本実施の形態における縦型ＭＯＳトランジスタのソース領域における濃度プロファイルを示している。上述の如く、本実施の形態では、ソース領域が、Ｎ−型の第１の拡散領域５とＮ＋型の第２の拡散領域６との二重拡散構造により形成されている。図示したように、実線で示すラインはリン（Ｐ）とヒ素（Ａｓ）との濃度とを加えた濃度プロファイルであり、点線で示すラインはリンの濃度プロファイルであり、一点鎖線で示すラインはヒ素の濃度プロファイルであり、二点鎖線で示すラインはＰ型の拡散領域４を構成するホウ素（Ｂ）の濃度プロファイルである。図５を参照して説明したように、Ｐ型の拡散領域４表面からより深部まで形成する第１の拡散領域５は、リン（Ｐ）をイオン注入し、拡散し形成される。一方、Ｐ型の拡散領域４表面に浅く形成する第２の拡散領域６は、ヒ素（Ａｓ）をイオン注入し、拡散し形成される。
【００３１】
図示の如く、本実施の形態では、ソース領域は比較的浅い拡散領域であり、その領域に不純物濃度の異なる第１及び第２の拡散領域５、６を形成するが、線形傾斜接合効果が得られるように形成される。そのことで、本実施の形態では、ソース領域が緩やかな濃度プロファイルを実現し、上述の如く、短チャンネル効果を抑制し、低しきい値電圧の設定が可能となる。また、本実施の形態では、ソース領域は比較的浅い拡散領域であるが、高耐圧効果を得ることができる。
【００３２】
尚、本実施の形態では、図７に示すように、半導体基板２２上にＰ−型のエピタキシャル層２３を堆積し、縦型ＭＯＳトランジスタ２１を形成する場合においても、適用することができる。この場合、Ｎ−型の第１拡散領域２４、Ｎ＋型の第２の拡散領域２５、トレンチ２６、シリコン酸化膜２７、多結晶シリコン（ポリシリコン）２８、絶縁層２９、コンタクトホール３０、ソース電極３１は、上述した構造と同一であり、その製法も同一であるので、ここでは、その説明を参照することとし、説明を割愛する。
【００３３】
また、本実施の形態では、Ｎチャンネル型の縦型ＭＯＳトランジスタ１、２１を用いて説明したが、この場合に限定する必要はなく、Ｐチャンネル型の縦型ＭＯＳトランジスタにも適用することができる。そして、Ｐチャンネル型の縦型ＭＯＳトランジスタの場合には、第１の拡散領域２４は、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜４０ｋｅＶ、導入量３．０〜５．０×１０^１３／ｃｍ^２程度でイオン注入し、拡散する。そして、第２の拡散領域２５は、Ｐ型不純物、例えば、フッ化ホウ素（ＢＦ２）を加速電圧５０〜１００ｋｅＶ、導入量３．０×１０^１５／ｃｍ^２程度でイオン注入し、拡散する。この製法により形成されたソース領域における二重拡散構造により、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３４】
【発明の効果】
上述したように、第１に、本発明のＭＯＳ型半導体装置では、ソース領域が不純物濃度の異なる二重拡散構造により形成されることに特徴を有する。そのことで、本発明のＭＯＳ型半導体装置では、トレンチ内に多結晶シリコンを堆積して形成するゲート電極の上端面の終端位置に多少の誤差を生じた場合においても、オフセット領域を形成することはない。その結果、ＭＯＳ型半導体装置では、そのＯＮ抵抗値の増大を抑制し、そのデバイス特性を維持し、また、安定化を図ることができる。
【００３５】
第２に、本発明のＭＯＳ型半導体装置では、二重拡散構造より成るソース領域において、高濃度の不純物領域からなる拡散領域を、エピタキシャル層表面に浅く形成することに特徴を有する。そのことで、本発明のＭＯＳ型半導体装置では、ソース領域が、Ｐ型の拡散領域表面から比較的に浅い拡散領域になることで、高耐圧特性を得ることが出来、微細化に伴う短チャンネル効果の発生も抑制することができる。
【００３６】
第３に、本発明のＭＯＳ型半導体装置では、ソース領域を不純物濃度の異なる二重拡散構造により形成することに特徴を有する。そして、ゲート電極を形成する多結晶シリコンは、ウエハ上に同一工程で一度に堆積され、ドライエッチングにより除去される。本発明では、第１の効果に上述したように、ドライエッチングによるゲート電極の終端位置に多少の誤差を生じた場合でも、ソース領域の構造により対処できる。その結果、本発明のＭＯＳ型半導体装置では、デバイス特性を向上させ、且つ、その生産性を維持することができる。
【図面の簡単な説明】
【図１】本発明における縦型ＭＯＳ半導体装置の一実施の形態を説明するための断面図である。
【図２】本発明における縦型ＭＯＳ半導体装置の製造方法を説明するための断面図である。
【図３】本発明における縦型ＭＯＳ半導体装置の製造方法を説明するための断面図である。
【図４】本発明における縦型ＭＯＳ半導体装置の製造方法を説明するための断図面である。
【図５】本発明における縦型ＭＯＳ半導体装置の製造方法を説明するための断図面である。
【図６】本発明における縦型ＭＯＳ半導体装置のソース領域における濃度プロファイルを説明するための特性図である。
【図７】本発明における縦型ＭＯＳ半導体装置の一実施の形態を説明するための断面図である。

Claims

一導電型の半導体基板から成るドレイン領域と、
該基板表面に積層された逆導電型のエピタキシャル層から成るチャンネル形成領域と、
該チャンネル形成領域の表面から前記基板に到達するトレンチを介し、該トレンチの内壁を被覆するゲート酸化膜と、
前記トレンチ内に充填された半導体材料から成るゲート電極と、
前記トレンチに隣接し、前記チャンネル形成領域の表面から形成される一導電型の拡散領域から成るソース領域とを具備するＭＯＳ型半導体装置において、
前記拡散領域は、拡散係数の異なる２種の不純物がそれぞれ拡散して成る第１の拡散領域と第２の拡散領域とから形成されており、少なくとも前記ゲート電極の上端面は前記第１の拡散領域の底面より前記チャンネル形成領域の表面側に位置していることを特徴とするＭＯＳ型半導体装置。
前記第１の拡散領域は、前記第２の拡散領域よりも深部まで拡散して形成されていることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
前記第２の拡散領域は、前記第１の拡散領域よりも高濃度拡散領域であることを特徴とする請求項１または請求項２に記載のＭＯＳ型半導体装置。
一導電型の半導体基板及び該半導体基板上に積層された一導電型のエピタキシャル層から成るドレイン領域と、
前記エピタキシャル層表面から形成される逆導電型の拡散領域から成るチャンネル形成領域と、
該チャンネル形成領域の表面から該チャンネル形成領域を貫通するトレンチを介し、前記トレンチの内壁を被覆するゲート酸化膜と、
前記トレンチ内に充填された半導体材料から成るゲート電極と、
前記トレンチに隣接し、前記チャンネル形成領域の表面から形成される一導電型の拡散領域から成るソース領域とを具備するＭＯＳ型半導体装置において、
前記一導電型の拡散領域は、拡散係数の異なる２種の不純物がそれぞれ拡散して成る第１の拡散領域と第２の拡散領域とから形成されており、少なくとも前記ゲート電極の上端面は前記第１の拡散領域の底面より前記チャンネル形成領域の表面側に位置していることを特徴とするＭＯＳ型半導体装置。
前記第１の拡散領域は、前記第２の拡散領域よりも深部まで拡散して形成されていることを特徴とする請求項４に記載のＭＯＳ型半導体装置。
前記第２の拡散領域は、前記第１の拡散領域よりも高濃度拡散領域であることを特徴とする請求項４または請求項５に記載のＭＯＳ型半導体装置。