JP4997694B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。
近年、携帯情報機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路とを一体化したパワーＩＣでは、パワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせた従来の構成に比べて、小型化、低消費電力化、高信頼性および低コスト化などが期待される。そのため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が盛んに行われている。特に、ここ数年、横型パワーＭＯＳＦＥＴにおいては、さらなる高集積化と低オン抵抗化を図るため、チャネルが形成される半導体層にトレンチを形成し、このトレンチ内にゲート電極を埋め込むようにした構造（トレンチゲート構造）が提案されている。
このようなトレンチゲート構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）として、次の二つの構造が提案されている。第１は、トレンチの底部にドレイン領域があり、トレンチ内に埋め込まれた埋め込み電極を介してドレイン領域に対する電気的な接続を行う構造である。第２は、トレンチの底部にソース領域があり、トレンチ内の埋め込み電極を介してソース領域に対する電気的な接続を行う構造である（例えば、特許文献１参照。）。以下、前記第１の構造および第２の構造を、それぞれトレンチの底部にドレインコンタクトおよびソースコンタクトを有するＴＬＰＭであることから、ＴＬＰＭ／ＤおよびＴＬＰＭ／Ｓと略記する。
以下に、従来のＴＬＰＭ／ＤおよびＴＬＰＭ／Ｓの構造およびその製造プロセスについて説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す「+」および「-」は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを意味する。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
図５２は、従来のＴＬＰＭ／Ｄの構成を示す断面図である。このＴＬＰＭ／Ｄのトレンチの段数は、１段である。図５２に示すように、ｐ-シリコン基板１には、トレンチ４が形成されている。トレンチ４の内側には、ゲート酸化膜７が設けられている。ゲート酸化膜７の内側には、ゲート電極８が設けられている。ゲート電極８の内側には、層間絶縁膜９が形成されている。層間絶縁膜９の内側には、プラグとなる埋め込み電極１０が設けられている。この埋め込み電極１０は、トレンチ４の底部でｎ+ドレイン領域１６に電気的に接続している。
層間絶縁膜９と埋め込み電極１０の上には、さらに別の層間絶縁膜１１が形成されている。ここで、いくつかの異なる層間絶縁膜を区別するため、符号９を付した層間絶縁膜を第１の層間絶縁膜とし、符号１１を付した層間絶縁膜を第３の層間絶縁膜とする。ドレイン電極１３は、この第３の層間絶縁膜１１を貫通して埋め込み電極１０に電気的に接続している。また、トレンチ４の開口端の外側の表面領域には、ｎ+ソース領域６ａが設けられている。ｎ+ソース領域６ａのさらに外側の表面領域には、ｐ+コンタクト領域６ｂが設けられている。
ソース電極１２は、第３の層間絶縁膜１１を貫通してｎ+ソース領域６ａとｐ+コンタクト領域６ｂに電気的に接続している。ソース電極１２とドレイン電極１３とは、第３の層間絶縁膜１１によって隔てられている。トレンチ４の底部からトレンチ４の側壁下部にかけては、ｎ-拡張ドレイン領域２が形成されている。ｎ-拡張ドレイン領域２とｎ+ソース領域６ａとの間には、チャネル領域となるＰベース領域５が形成されている。
図５２に示すＴＬＰＭ／Ｄは、以下のようにして作製される。まず、図５３に示すように、ｐ-シリコン基板１の上にマスク酸化膜３を形成する。次に、図５４に示すように、マスク酸化膜３の表面にフォトレジスト１０１を塗布し、露光、現像を行う。そして、マスク酸化膜３をパターニングする。フォトレジスト１０１を除去した後、図５５に示すように、マスク酸化膜３をマスクとしてｐ-シリコン基板１にトレンチ４を形成する。次に、図５６に示すように、トレンチ４の内側にバッファ酸化膜１０２を形成した後、トレンチ４の底部にｎ型不純物として例えばリン（Ｐ31）をイオン注入する。
次に、図５７に示すように、トレンチ４の底部にｎ-拡張ドレイン領域２を形成する。バッファ酸化膜１０２を除去した後、トレンチ４の内部にゲート酸化膜７を形成する。次に、ゲート電極８となるポリシリコンを堆積する。そして、図５８に示すように、ポリシリコンをエッチングして、トレンチ４の側壁に沿う部分にのみポリシリコンを残す。これにより、ゲート電極８が形成される。その後、シャドウ酸化を行い、ゲート電極８の内側にシャドウ酸化膜１０３を形成する。次に、図５９に示すように、第１の層間絶縁膜９を堆積する。そして、図６０に示すように第１の層間絶縁膜９をエッチングして、トレンチ４の底部にコンタクトホールを形成する。
次に、図６１に示すように、トレンチ４の底部のコンタクトホールを介してｎ-拡張ドレイン領域２内にｎ型不純物を導入し、ｎ+ドレイン領域１６を形成する。次に、埋め込み電極１０となる導電体を堆積する。そして、図６２に示すように、その導電体をエッチングして、埋め込み電極１０を形成する。続いて、トレンチ４の開口端の外側領域に、ｐ型不純物として例えばホウ素（Ｂ11）をイオン注入する。
次に、図６３に示すように、Ｐベース領域５を形成した後、トレンチ４の開口端の外側領域において、トレンチ４の開口端から離れた領域をレジスト１０４で被覆する。そして、トレンチ４の開口端に接する領域に、ｎ型不純物として例えば砒素（Ａｓ75）をイオン注入する。レジスト１０４を除去した後、図６４に示すように、砒素の注入領域（図６４において点線で示す領域）およびトレンチ４の開口端の上をレジスト１０５により被覆する。そして、トレンチ４の開口端から離れた領域に、ｐ型不純物として例えばホウ素をイオン注入する。次に、図６５に示すように、トレンチ４の開口端の外側領域に、ｎ+ソース領域６ａとｐ+コンタクト領域６ｂを形成し、レジスト１０５を除去した後、第３の層間絶縁膜１１を堆積する。
その後、フォトレジスト１０６を塗布し、露光、現像を行って、コンタクト形成のためのパターニングを行う。そして、第３の層間絶縁膜１１をエッチングして、トレンチ４の開口端の外側表面にソースコンタクトを開口するとともに、埋め込み電極１０の表面にドレインコンタクトを開口する。最後に、フォトレジスト１０６を除去した後に、配線を行い、ソース電極１２とドレイン電極１３を形成する。このようにして、図５２に示すデバイスが完成する。
図６６および図６７は、従来の１段トレンチ構造のＴＬＰＭ／Ｓの構成を示す断面図である。図６６および図６７には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。活性領域では、トレンチ４の底部にｎ+ソース領域６ａが設けられている。それに対して、ベースピックアップ領域では、トレンチ４の底部にｐ+コンタクト領域６ｂが設けられている。活性領域とベースピックアップ領域のその他の構成は同じである。
上述した従来のＴＬＰＭ／Ｄ（図５２参照）と同様に、ｐ-シリコン基板１に、トレンチ４、ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９および埋め込み電極１０が形成されている。そして、図６６に示すように、活性領域では、埋め込み電極１０は、トレンチ４の底部でｎ+ソース領域６ａに電気的に接続している。一方、図６７に示すように、ベースピックアップ領域では、埋め込み電極１０は、トレンチ４の底部でｐ+コンタクト領域６ｂに電気的に接続している。トレンチ４の開口端の外側の表面上には、マスク酸化膜３が形成されている。マスク酸化膜３、第１の層間絶縁膜９および埋め込み電極１０の上には、第３の層間絶縁膜１１が形成されている。
ソース電極１２は、第３の層間絶縁膜１１を貫通して埋め込み電極１０に電気的に接続している。トレンチ４の開口端の外側の表面領域には、ｎ+ドレイン領域１６が設けられている。ドレイン電極１３は、第３の層間絶縁膜１１およびその下のマスク酸化膜３を貫通してｎ+ドレイン領域１６に電気的に接続している。トレンチ４の開口端の外側表面からトレンチ４の側壁の下部にかけては、ｎ-拡張ドレイン領域２が形成されている。ｎ-拡張ドレイン領域２と、ｎ+ソース領域６ａおよびｐ+コンタクト領域６ｂとの間には、Ｐベース領域５が形成されている。
図６６および図６７に示すＴＬＰＭ／Ｓは、以下のようにして作製される。まず、図６８に示すように、ｐ-シリコン基板１の表面にｎ-拡張ドレイン領域２を形成し、その上にマスク酸化膜３を堆積する。次に、図６９に示すように、マスク酸化膜３の表面にフォトレジスト１０１を塗布し、露光、現像を行う。そして、マスク酸化膜３をパターニングする。フォトレジスト１０１を除去した後、図７０に示すように、マスク酸化膜３をマスクとして、ｎ-拡張ドレイン領域２を貫通してｐ-シリコン基板１に達するトレンチ４を形成する。その後、図７１に示すように、トレンチ４の内側にバッファ酸化膜１０２を形成する。
次に、図７２に示すように、バッファ酸化膜１０２を除去した後、トレンチ４の内部にゲート酸化膜７を形成する。次に、ゲート電極８となるポリシリコンを堆積する。そして、図７３に示すように、ポリシリコンをエッチングして、トレンチ４の側壁に沿う部分にのみゲート電極８を形成する。その後、シャドウ酸化を行い、ゲート電極８の内側にシャドウ酸化膜１０３を形成する。次に、図７４に示すように、トレンチ４の底部にｐ型不純物として例えばホウ素をイオン注入する。ここまでのプロセスは、活性領域とベースピックアップ領域とで共通である。
次に、活性領域およびベースピックアップ領域にＰベース領域５を形成する。その後、活性領域では、図７５に示すように、トレンチ４の底部にｎ型不純物として例えば砒素をイオン注入する。その際、ピックアップ領域では、図７６に示すように、トレンチ４の底部にマスク１０７を被せて、砒素が注入されないようにする。マスク１０７を除去した後、ピックアップ領域では、図７８に示すように、トレンチ４の底部にｐ型不純物として例えばホウ素をイオン注入する。その際、活性領域では、図７７に示すように、トレンチ４の底部にマスク１０８を被せて、ホウ素が注入されないようにする。なお、図７７において、Ｐベース領域５内の点線は、砒素の注入領域を表している。
マスク１０８を除去し、図７９に示すように、活性領域では、トレンチ４の底部にｎ+ソース領域６ａを形成する。同時に、図８０に示すように、ピックアップ領域では、トレンチ４の底部にｐ+コンタクト領域６ｂを形成する。次に、活性領域およびベースピックアップ領域において、第１の層間絶縁膜９を堆積する。そして、第１の層間絶縁膜９をエッチングして、トレンチ４の底部にコンタクトホールを形成する。これによって、図８１に示すように、活性領域では、トレンチ４の底部にｎ+ソース領域６ａが露出する。また、図８２に示すように、ベースピックアップ領域では、トレンチ４の底部にｐ+コンタクト領域６ｂが露出する。
次に、図８３および図８４に示すように、活性領域およびベースピックアップ領域において、埋め込み電極１０となる導電体を堆積する。そして、図８５および図８６に示すように、この導電体をエッチングして、埋め込み電極１０を形成する。埋め込み電極１０は、活性領域においてはｎ+ソース領域６ａに電気的に接続し、一方、ベースピックアップ領域においてはｐ+コンタクト領域６ｂに電気的に接続する。
次に、図８７および図８８に示すように、活性領域およびベースピックアップ領域において、第３の層間絶縁膜１１を堆積する。そして、レジスト１０６のマスクを用いて第３の層間絶縁膜１１をエッチングし、トレンチ４の開口端の外側表面にドレインコンタクトを開口するとともに、埋め込み電極１０の表面にソースコンタクトを開口する。レジスト１０６を除去した後、図８９および図９０に示すように、ドレインコンタクトおよびソースコンタクトのための開口部からｎ型不純物として例えば砒素をイオン注入する。最後に、配線を行い、ソース電極１２とドレイン電極１３を形成する。このようにして、図６６および図６７に示すデバイスが完成する。
図９１は、従来の２段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。図９１に示すように、２段トレンチ構造のＴＬＰＭ／Ｄが、図５２に示す１段トレンチ構造のＴＬＰＭ／Ｄと異なるのは、トレンチ４の下部とトレンチ４の開口端の外側の表面に、ゲート酸化膜７よりも厚い層間絶縁膜（以下、第２の層間絶縁膜とする）１５ａが設けられていることである。その他の構成は、１段トレンチ構造のＴＬＰＭ／Ｄと同様であるので、重複する説明を省略する。
図９１に示すＴＬＰＭ／Ｄは、以下のようにして作製される。まず、図５３〜図５５に示すプロセスに従って、マスク酸化膜３をマスクとしてｐ-シリコン基板１にトレンチ４を形成する。ここで、２段トレンチ構造のＴＬＰＭ／Ｄの製造プロセスを説明するにあたって、この最初に形成されるトレンチ４を第１のトレンチ４ａとし、後に形成するトレンチ（第２のトレンチとする）と区別する。次に、図９２に示すように、第１のトレンチ４ａの内壁に生成した酸化膜１１０のさらに内側に窒化膜１０９を堆積する。そして、図９３に示すように、この窒化膜１０９をエッチングして第１のトレンチ４ａの側壁部にのみ窒化膜１０９を残す。
次に、図９４に示すように、窒化膜１０９をマスクにして、第１のトレンチ４ａの底部にｎ-拡張ドレイン領域２を形成する。その後、第１のトレンチ４ａの底部に、第１のトレンチ４ａよりも狭い幅の第２のトレンチ４ｂを形成する。その際、基板表面に残っていたマスク酸化膜３も消滅する。次に、図９５に示すように、第２のトレンチ４ｂの底部と第１のトレンチ４ａの開口端の外側の表面に第２の層間絶縁膜１５ａを形成する。次に、図９６に示すように、窒化膜１０９および酸化膜１１０を除去した後、第１のトレンチ４ａの側壁にゲート酸化膜７を形成する。その後、ゲート電極８となるポリシリコンを堆積する。
次に、図９７に示すように、ポリシリコンをエッチングして、第１のトレンチ４ａの側壁に沿う部分にのみゲート電極８を形成する。次に、図９８に示すように、第１のトレンチ４ａおよび第２のトレンチ４ｂの内側に第１の層間絶縁膜９を堆積する。そして図９９に示すように、この第１の層間絶縁膜９をエッチングして、第２のトレンチ４ｂの底部にコンタクトホールを形成する。これ以降は、図６１〜図６５に示すプロセスに従って、ｎ+ドレイン領域１６、埋め込み電極１０、Ｐベース領域５、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。このようにして、図９１に示すデバイスが完成する。
図１００および図１０１は、従来の２段トレンチ構造のＴＬＰＭ／Ｓの構成を示す断面図である。図１００および図１０１には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。図１００および図１０１に示すように、２段トレンチ構造のＴＬＰＭ／Ｓが、図６６および図６７に示す１段トレンチ構造のＴＬＰＭ／Ｓと異なるのは、トレンチ４の側壁の上半部に、ゲート酸化膜７よりも厚い層間絶縁膜が設けられていることである。２段トレンチ構造のＴＬＰＭ／Ｓにおいて、この厚い層間絶縁膜を第２の層間絶縁膜１５ｂとする。その他の構成は、１段トレンチ構造のＴＬＰＭ／Ｓと同様であるので、重複する説明を省略する。
図１００および図１０１に示すＴＬＰＭ／Ｓは、以下のようにして作製される。まず、図６８〜図７０に示すプロセスに従う。すなわち、ｎ-拡張ドレイン領域２を形成し、マスク酸化膜３をマスクとして、ｐ-シリコン基板１にトレンチ４を形成する。ただし、トレンチ４がｎ-拡張ドレイン領域２よりも浅くなるようにする。２段トレンチ構造のＴＬＰＭ／Ｓの製造プロセスを説明するにあたって、この最初に形成されるトレンチ４を第１のトレンチ４ａとする。次に、図１０２に示すように、第２の層間絶縁膜１５ｂを堆積する。
そして、図１０３に示すように、第２の層間絶縁膜１５ｂをエッチングして、第１のトレンチ４ａの側壁部にのみ第２の層間絶縁膜１５ｂを残す。なお、第２の層間絶縁膜１５ｂを堆積する前に、第１のトレンチ４ａの側壁部の外側領域にｎ-拡張ドレイン領域２を形成してもよい。
次に、図１０４に示すように、第２の層間絶縁膜１５ｂをマスクにして第１のトレンチ４ａの底部をエッチングして、第１のトレンチ４ａよりも狭い幅の第２のトレンチ４ｂを形成する。第２のトレンチ４ｂは、ｎ-拡張ドレイン領域２を貫通してｐ-シリコン基板１に達する。その後、図１０５に示すように、第２のトレンチ４ｂの内側にバッファ酸化膜１０２を形成する。これ以降は、図７２〜図９０に示すプロセスに従って、ゲート酸化膜７、ゲート電極８、Ｐベース領域５、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第１の層間絶縁膜９、埋め込み電極１０、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。このようにして、図１００および図１０１に示すデバイスが完成する。
上述したように、各ＴＬＰＭでは、トレンチ側壁にトランジスタが形成されるので、従来のプレーナ型のパワーＭＯＳデバイスよりも高集積化することができる。従って、ＴＬＰＭには、パワーＭＯＳデバイスの性能をはかる重要な指標の一つである単位面積あたりのオン抵抗を低減することができるという利点がある。
特開２００２−３５３４４７号公報
しかしながら、従来のＴＬＰＭでは、ブレークダウンがゲート酸化膜と基板との界面で密となる。この理由を、図５２に示すＴＬＰＭ／Ｄを例にして説明する。図１０６は、図５２に示すＴＬＰＭ／Ｄをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図であり、ポテンシャル曲線を破線で示している。ポテンシャルは、ゲート酸化膜７と基板（ｎ-拡張ドレイン領域２）との界面（図１０６に「Ａ」で示す）で密となる。一方、ｎ-拡張ドレイン領域２とｐ-シリコン基板１との接合界面（図１０６に「Ｂ」および「Ｃ」で示す）では、ポテンシャルは疎となる。
このようなポテンシャル分布となるのは、次のような理由による。すなわち、ｎ-拡張ドレイン領域２とゲート電極８とが薄いゲート酸化膜７を介して対峙する部分、すなわちオーバーラップが大きい。それに対して、図１０６の「Ｂ」および「Ｃ」においては、空乏層が広がりやすいので、電界が緩和される。これは、Ｐベース領域５とｎ-拡張ドレイン領域２がともに不純物の拡散により形成されているため、Ｐベース領域５とｎ-拡張ドレイン領域２との間に形成されるｐｎダイオードにおいて濃度分布が連続的に変化しているからである。なお、ｐ-シリコン基板１の不純物濃度は、ｎ-拡張ドレイン領域２やＰベース領域５に比べて十分に低いので、不連続な濃度分布は形成されない。
このように、従来のＴＬＰＭ／Ｄでは、図１０６の「Ａ」において電界が集中し、ブレークダウンが起こる構造となる。そのため、アバランシェ降伏によってゲート酸化膜７にチャージがトラップされてＴＬＰＭのオン・オフ特性が変動するアバランシェ・ウォークアウトという現象が起こるだけでなく、ゲート酸化膜７の信頼性の低下を引き起こすという問題点がある。
また、チャネル濃度が電流の流れる方向（深さ方向）に連続的に変化するので、ｐｎ接合のシフトによってしきい値がばらつきやすくなるという問題点もある。さらに、ｐ+コンタクト領域６ｂとチャネルとの間にＰベース領域５の拡散抵抗（図１０６に「Ｒbase」で示す）が発生し、ベース抵抗が上昇するため、ＳＯＡ（安全動作領域）が狭くなるという問題点もある。
従来のＴＬＰＭ／Ｓにおいても同様の問題がある。図１０７は、図６６に示すＴＬＰＭ／Ｓをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図である。図１０７において、破線はポテンシャル曲線を表している。ＴＬＰＭ／Ｓにおいても、Ｐベース領域５とｎ-拡張ドレイン領域２がともに不純物の拡散により形成されているため、これらのなすｐｎ接合の濃度勾配はなだらかに変化する。従って、ｎ-拡張ドレイン領域２とＰベース領域５との接合界面（図１０７に「Ｄ」で示す）において、電界が緩和される。
それに対して、トレンチ４の開口端に近い領域（図１０７に「Ｅ」で示す）では、トレンチ４の開口端に近づくにつれてｎ-拡張ドレイン領域２の濃度が高くなるため、空乏層が広がりにくくなる。さらに、ゲート電極８がゲート酸化膜７を介してｎ-拡張ドレイン領域２に面しているため、ゲート酸化膜７と基板（ｎ-拡張ドレイン領域２）との界面でブレークダウンが起こり、信頼性が低下する。以上のような問題は、従来の２段トレンチ構造のＴＬＰＭにおいても共通である。
この発明は、上述した従来技術による問題点を解消するため、トレンチゲート構造を有する横型のパワー半導体装置において、アバランシェ降伏がバルク領域で起こるような構造とその製造方法を提供することを目的とする。また、本発明は、トレンチゲート構造を有し、かつしきい値がばらつきにくい横型のパワー半導体装置とその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、半導体基板の上に設けられた第１導電型半導体層と、前記第１導電型半導体層に形成されたトレンチの底部に設けられた第１の第２導電型半導体領域と、前記トレンチに隣接して前記第１導電型半導体層の表面層に設けられた第２の第２導電型半導体領域と、前記第１導電型半導体層と前記第１の第２導電型半導体領域との間に設けられた第３の第２導電型半導体領域と、前記トレンチの側部に沿って前記トレンチの内側に設けられた絶縁膜と、前記第２の第２導電型半導体領域と前記第３の第２導電型半導体領域との間の前記第１導電型半導体層の表面上に前記絶縁膜を介して設けられた第１の電極と、前記トレンチの底部で前記第１の第２導電型半導体領域に接続し、かつ前記第１の電極の内側に設けられた層間絶縁膜により囲まれる埋め込み電極と、前記埋め込み電極に接続する第２の電極と、前記第２の第２導電型半導体領域に接続する第３の電極と、を具備し、前記第１導電型半導体層は、エピタキシャル層であり、前記第３の第２導電型半導体領域の不純物濃度は、前記第１の第２導電型半導体領域の不純物濃度よりも低く、前記第１の第２導電型半導体領域はドレイン領域であり、前記第２の第２導電型半導体領域はソース領域であり、前記第３の第２導電型半導体領域は拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行うことを特徴とする。
この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域は、不純物の拡散による濃度分布を有する不純物拡散層であることを特徴とする。この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域は、エピタキシャル層であることを特徴とする。この発明にかかる半導体装置は、上述した発明において、前記半導体基板の導電型は、第１導電型であることを特徴とする。この発明にかかる半導体装置は、上述した記載の発明において、前記半導体基板の導電型は、第２導電型であることを特徴とする。
また、この発明にかかる半導体装置は、半導体基板の上に設けられた第１導電型半導体層と、前記第１導電型半導体層の上に設けられた第２導電型半導体層と、前記第２導電型半導体層の表面領域に設けられた第１の第２導電型半導体領域と、前記第２導電型半導体層を貫通するトレンチの底部に設けられた第２の第２導電型半導体領域と、前記トレンチの側部に沿って前記トレンチの内側に設けられた絶縁膜と、前記第２導電型半導体層と前記第２の第２導電型半導体領域との間の前記第１導電型半導体層の表面上に前記絶縁膜を介して設けられた第１の電極と、前記トレンチの底部で前記第２の第２導電型半導体領域に接続し、かつ前記第１の電極の内側に設けられた層間絶縁膜により囲まれる埋め込み電極と、前記第１の第２導電型半導体領域に接続する第２の電極と、前記埋め込み電極に接続する第３の電極と、を具備し、前記第１導電型半導体層は、エピタキシャル層であり、前記第２導電型半導体層は、前記第１の第２導電型半導体領域の不純物濃度よりも低い不純物濃度を有するエピタキシャル層であり、前記第１の第２導電型半導体領域はドレイン領域であり、前記第２の第２導電型半導体領域はソース領域であり、前記第２導電型半導体層は拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行うことを特徴とする。
この発明にかかる半導体装置は、上述した発明において、前記半導体基板の導電型は、第１導電型であることを特徴とする。この発明にかかる半導体装置は、上述した発明において、前記半導体基板の導電型は、第２導電型であることを特徴とする。この発明にかかる半導体装置は、上述した発明において、前記トレンチの内側に、前記絶縁膜よりも厚い第２の層間絶縁膜が前記トレンチの側部に沿って設けられていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、前記第１導電型不純物層にトレンチを形成する工程、前記トレンチの底部に不純物を拡散させて第３の第２導電型半導体領域を形成する工程、前記トレンチの側部に沿って前記トレンチの内側に絶縁膜を形成する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記第１の電極の内側に層間絶縁膜を形成する工程、前記層間絶縁膜を貫通して前記トレンチの底部に半導体を露出させる工程、前記第３の第２導電型半導体領域内の前記トレンチの底部に第１の第２導電型半導体領域を形成する工程、前記層間絶縁膜の内側に、前記トレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記トレンチに隣接して、前記第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第３の第２導電型半導体領域が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、前記第１の第１導電型不純物層に第３のトレンチを形成する工程、前記第３のトレンチの内部に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、前記第１の第１導電型不純物層および前記第２導電型不純物層の上に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、前記第３のトレンチよりも狭い幅で前記第２の第１導電型不純物層を貫通する第１のトレンチを形成する工程、前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記第１の電極の内側に層間絶縁膜を形成する工程、前記層間絶縁膜を貫通して前記第１のトレンチの底部に半導体を露出させる工程、前記第２導電型不純物層内の前記第１のトレンチの底部に第１の第２導電型半導体領域を形成する工程、前記層間絶縁膜の内側に、前記第１のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記第１のトレンチに隣接して、前記第２の第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板の導電型は、第１導電型であることを特徴とする。この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板の導電型は、第２導電型であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、前記第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、前記第２導電型不純物層を貫通するトレンチを形成する工程、前記トレンチの側部に沿って前記トレンチの内側に絶縁膜を形成する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記トレンチの底部に第２の第２導電型半導体領域を形成する工程、前記第１の電極の内側に層間絶縁膜を形成する工程、前記層間絶縁膜を貫通して前記トレンチの底部に前記第２の第２導電型半導体領域を露出させる工程、前記層間絶縁膜の内側に、前記トレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記トレンチの外側に第１の第２導電型半導体領域を形成する工程、前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、前記第１の第１導電型不純物層に第３のトレンチを形成する工程、前記第３のトレンチの内部に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、前記第１の第１導電型不純物層および前記第２の第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、前記第３のトレンチよりも狭い幅で前記第２導電型不純物層を貫通する第１のトレンチを形成する工程、前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記第１のトレンチの底部に第２の第２導電型半導体領域を形成する工程、前記第１の電極の内側に層間絶縁膜を形成する工程、前記層間絶縁膜を貫通して前記第１のトレンチの底部に前記第２の第２導電型半導体領域を露出させる工程、前記層間絶縁膜の内側に、前記第１のトレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記第１のトレンチの外側に第１の第２導電型半導体領域を形成する工程、前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、前記第１導電型不純物層に第１のトレンチを形成する工程、前記第１のトレンチの底部に不純物を拡散させて第３の第２導電型半導体領域を形成する工程、前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、前記第１のトレンチの側壁にマスク絶縁膜を形成する工程、前記第１のトレンチの底部に第２のトレンチを前記第３の第２導電型半導体領域よりも浅く形成する工程、前記第２のトレンチの底部に前記絶縁膜よりも厚い第２の層間絶縁膜を形成する工程、前記マスク絶縁膜を除去する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記第１の電極の内側に第１の層間絶縁膜を形成する工程、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記第２のトレンチの底部に半導体を露出させる工程、前記第３の第２導電型半導体領域内の前記第２のトレンチの底部に第１の第２導電型半導体領域を形成する工程、前記第１の層間絶縁膜および前記第２の層間絶縁膜の内側に、前記第２のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記第１のトレンチに隣接して、前記第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第３の第２導電型半導体領域が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチおよび前記第２のトレンチ内に形成された前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、前記第１の第１導電型不純物層に第３のトレンチを形成する工程、前記第３のトレンチの内部に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、前記第１の第１導電型不純物層および前記第２導電型不純物層の上に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、前記第３のトレンチよりも狭い幅で前記第２の第１導電型不純物層を貫通する第１のトレンチを形成する工程、前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、前記第１のトレンチの側壁にマスク絶縁膜を形成する工程、前記第１のトレンチの底部に前記第１のトレンチよりも狭い幅の第２のトレンチを形成する工程、前記第２のトレンチの底部に前記絶縁膜よりも厚い第２の層間絶縁膜を形成する工程、前記マスク絶縁膜を除去する工程、前記絶縁膜の内側に第１の電極を形成する工程、前記第１の電極の内側に第１の層間絶縁膜を形成する工程、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記第２のトレンチの底部に半導体を露出させる工程、前記第２導電型不純物層内の前記第２のトレンチの底部に第１の第２導電型半導体領域を形成する工程、前記第１の層間絶縁膜および前記第２の層間絶縁膜の内側に、前記第２のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記第１のトレンチに隣接して、前記第２の第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチおよび前記第２のトレンチ内に形成された前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、前記第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、前記第２導電型不純物層に第２のトレンチを前記第２導電型不純物層よりも浅く形成する工程、前記第２のトレンチの側壁に第２の層間絶縁膜を形成する工程、前記第２の層間絶縁膜をマスクとして前記第２のトレンチの底部に前記第２のトレンチよりも狭い幅で前記第２導電型不純物層を貫通する第１のトレンチを形成する工程、前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、前記第２の層間絶縁膜および前記絶縁膜の内側に第１の電極を形成する工程、前記第１の電極の内側に第１の層間絶縁膜を形成する工程、前記第１の層間絶縁膜を貫通して前記第１のトレンチの底部に半導体を露出させる工程、前記第１のトレンチの底部に第２の第２導電型半導体領域を形成する工程、前記第１の層間絶縁膜の内側に、前記第１のトレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、前記第１のトレンチの外側に第１の第２導電型半導体領域を形成する工程、前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、を順に行い、前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする。
この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板の導電型は、第１導電型であることを特徴とする。この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板の導電型は、第２導電型であることを特徴とする。
上記各請求項の発明によれば、均一な濃度の第１導電型半導体層と、これに接する第２導電型の半導体領域または半導体層とのｐｎ接合面付近に不連続な濃度分布ができるので、このｐｎダイオード接合面でアバランシェ降伏が起こる。また、電流が流れる反転層の濃度が、電流が流れる方向に一様であるので、しきい値のばらつきが小さくなる。
本発明にかかる半導体装置およびその製造方法によれば、トレンチゲート構造を有し、かつアバランシェ降伏がバルク領域で起こる横型のパワー半導体装置が得られるという効果を奏する。また、トレンチゲート構造を有し、かつしきい値がばらつきにくい横型のパワー半導体装置が得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。特に限定しないが、以下の各実施の形態では、均一な濃度の不純物層としてエピタキシャル層を用いた例を説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかるＴＬＰＭ／Ｄの構成を示す断面図である。トレンチの段数は、１段である。図１に示すように、ｐ-シリコン基板１の上に、チャネル領域となる均一な濃度のｐエピタキシャル層２１が設けられている。トレンチ４は、このエピタキシャル層２１内に形成されており、ｐエピタキシャル層２１とｐ-シリコン基板１との界面よりも浅い。トレンチ４の底部に設けられたｎ+ドレイン領域１６、およびｎ+ドレイン領域１６を囲むｎ-拡張ドレイン領域２は、ｐエピタキシャル層２１内に設けられている。ｎ-拡張ドレイン領域２は、不純物の拡散により形成された不純物拡散層であり、濃度分布を有する。
ｎ+ソース領域６ａおよびｐ+コンタクト領域６ｂは、ｐエピタキシャル層２１の表面領域に設けられている。ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、埋め込み電極１０、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３については、図５２に示す従来のＴＬＰＭ／Ｄの構成と同様である。ただし、実施の形態１では、Ｐベース領域は設けられていない。換言すれば、従来のＰベース領域の代わりに、ｐエピタキシャル層２１が設けられている。
ここで、ｐ-シリコン基板１、ｐエピタキシャル層２１、ｎ+ドレイン領域１６、ｎ+ソース領域６ａおよびｎ-拡張ドレイン領域２は、それぞれ半導体基板、第１導電型半導体層、第１の第２導電型半導体領域、第２の第２導電型半導体領域および第３の第２導電型半導体領域に相当する。また、ゲート酸化膜７、ゲート電極８、ドレイン電極１３、ソース電極１２および第１の層間絶縁膜９は、それぞれトレンチの内側の絶縁膜、第１の電極、第２の電極、第３の電極および第１の電極の内側の層間絶縁膜に相当する。
図１に示す構成において、３０Ｖの耐圧を得るためには、トレンチ４の深さを例えば２．０μｍ程度にするのが望ましい。また、プロファイルについては、例えば、ｐエピタキシャル層２１の濃度を１×１０17ｃｍ-3とし、ｎ-拡張ドレイン領域２の表面濃度を５×１０16ｃｍ-3とし、拡散長を０．６μｍにするとよい。この場合には、しきい値電圧が２．０Ｖ程度で、オフ耐圧が３３Ｖ程度で、オン耐圧が３０Ｖ程度であるデバイスを得ることができる。
図１に示す構成のＴＬＰＭ／Ｄの製造方法について説明する。まず、図２に示すように、ｐ-シリコン基板１の上にｐエピタキシャル層２１を成長させる。次に、図３に示すように、ｐエピタキシャル層２１の上にマスク酸化膜３を形成する。そして、マスク酸化膜３の表面にフォトレジスト１０１を塗布し、露光、現像を行う。その後、マスク酸化膜３をパターニングする。フォトレジスト１０１を除去した後、図４に示すように、マスク酸化膜３をマスクとしてｐエピタキシャル層２１にトレンチ４を形成する。その際、トレンチ４をｐエピタキシャル層２１よりも浅く形成する。これは、ｐエピタキシャル層２１のみでチャネルを形成するためである。
これ以降は、図５６〜図６５に示すプロセスに従って、ｎ-拡張ドレイン領域２、ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、ｎ+ドレイン領域１６、埋め込み電極１０、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。ただし、実施の形態１では、Ｐベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１の不純物濃度により調節する。従って、図６２〜図６３に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図１に示すデバイスが完成する。ゲート電極８は、ｎ+ソース領域６ａとｎ-拡張ドレイン領域２との間のｐエピタキシャル層２１の表面部分（チャネル形成箇所）に対応する長さで形成されればよいが、図１では、トレンチ４底部付近まで形成されており、チャネル形成箇所から延長して形成される格好になっている。この延長して形成される部分は、フィールドプレートとして作用する。
実施の形態１によれば、ｎ-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布が生じるので、ｐｎ接合界面付近でブレークダウンが起こる。また、実施の形態１によれば、ｎ-拡張ドレイン領域２とｐエピタキシャル層２１の濃度を最適化することにより、図５にアバランシェ降伏時のポテンシャル曲線（破線で示す）を示すように、ｎ-拡張ドレイン領域２とｐエピタキシャル層２１との接合界面（図５に「Ｆ」で示す）でポテンシャルが密となり、一方、ゲート酸化膜７とｎ-拡張ドレイン領域２との界面（図５に「Ｇ」で示す）でポテンシャルが疎となるようにすることができる。つまり、バルク領域でブレークダウンが起こるようにすることができる。従って、アバランシェ・ウォークアウトや、ゲート酸化膜７の信頼性が低下するのを防ぐことができる。
また、実施の形態１によれば、トレンチ４の側壁に沿ってチャネル濃度が均一となるので、ｐｎ接合位置のばらつき（シフト）によらず、しきい値のばらつきを低減することができる。さらに、ベース抵抗がｐエピタキシャル層２１とｐ+コンタクト領域６ｂの拡散抵抗のみで決まるので、ベース抵抗を小さくすることができる。従って、ＳＯＡを広くすることができる。
なお、ｐ-シリコン基板１の代わりに、図６に示すように、ｎ-シリコン基板１ａを用いてもよい。この場合、ｎ-シリコン基板１ａを除いた他の構成は、ｐ-シリコン基板１を用いた場合と同じである。また、製造方法は、ｎ-シリコン基板１ａを用いる点が異なるだけで、それ以外はｐ-シリコン基板１を用いた場合と同じである。また、ｎ-シリコン基板１ａを用いても、ｐ-シリコン基板１を用いた場合と同じ効果が得られる。
実施の形態２．
図７は、本発明の実施の形態２にかかるＴＬＰＭ／Ｄの構成を示す断面図である。トレンチの段数は、１段である。図７に示すように、実施の形態２は、実施の形態１において、ｎ-拡張ドレイン領域を均一な濃度のｎ-エピタキシャル層２２で形成したものである。すなわち、図７に示すように、ｐ-シリコン基板１の上に第１のｐエピタキシャル層２１ａが設けられている。この第１のｐエピタキシャル層２１ａ内には、拡張ドレイン領域として均一な濃度のｎ-エピタキシャル層２２が設けられている。
これら第１のｐエピタキシャル層２１ａおよびｎ-エピタキシャル層２２の上には、チャネル領域となる第２のｐエピタキシャル層２１ｂが設けられている。そして、トレンチ４は、第２のｐエピタキシャル層２１ｂを貫通してｎ-エピタキシャル層２２に達している。その他の構成は、実施の形態１と同じである。なお、図示例では、トレンチ４が第２のｐエピタキシャル層２１ｂよりも深くなっているが、トレンチ４の底部がｎ-エピタキシャル層２２に、丁度、達した程度でもよい。
実施の形態２では、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂは、それぞれ第１の第１導電型不純物層および第２の第１導電型不純物層に相当する。そして、これら第１のｐエピタキシャル層２１ａと第２のｐエピタキシャル層２１ｂを合わせたものが第１導電型半導体層に相当する。
図７に示す構成において、３０Ｖの耐圧を得るためには、トレンチ４の深さを例えば２．０μｍ程度にするのが望ましい。また、プロファイルについては、例えば、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂの濃度を１×１０17ｃｍ-3とし、ｎ-エピタキシャル層２２の濃度を３×１０16ｃｍ-3にするとよい。この場合には、しきい値電圧が２．０Ｖ程度で、オフ耐圧が３３Ｖ程度で、オン耐圧が３０Ｖ程度であるデバイスを得ることができる。
あるいは、第２のｐエピタキシャル層２１ｂの濃度を第１のｐエピタキシャル層２１ａの濃度よりも低くしてもよい。例えば、上述した濃度において、第２のｐエピタキシャル層２１ｂの濃度のみを５×１０16ｃｍ-3にしてもよい。この場合には、オン耐圧とオフ耐圧を低下させることなく、しきい値電圧が１．２Ｖ程度であるデバイスを得ることができる。
図７に示す構成のＴＬＰＭ／Ｄの製造方法について説明する。まず、図８に示すように、ｐ-シリコン基板１の上に第１のｐエピタキシャル層２１ａを成長させる。次に、図９に示すように、第１のｐエピタキシャル層２１ａの上にマスク酸化膜３ａを形成する。そして、マスク酸化膜３ａの表面にフォトレジスト１１１を塗布し、露光、現像を行う。その後、マスク酸化膜３ａをパターニングする。フォトレジスト１１１を除去した後、図１０に示すように、マスク酸化膜３ａをマスクとして第１のｐエピタキシャル層２１ａにトレンチを形成する。このトレンチを第３のトレンチ４ｃとする。
なお、図示例のように第３のトレンチ４ｃが第１のｐエピタキシャル層２１ａよりも浅くてもよいし、第３のトレンチ４ｃが第１のｐエピタキシャル層２１ａよりも深くてもよいし、第３のトレンチ４ｃの底部がｐ-シリコン基板１に、丁度、達した程度でもよい。
次に、図１１に示すように、第３のトレンチ４ｃ内に、拡張ドレイン領域となるｎ-エピタキシャル層２２を成長させる。その際、マスク酸化膜３ａをストッパーとして利用する。次に、図１２に示すように、マスク酸化膜３ａを除去して、第１のｐエピタキシャル層２１ａとｎ-エピタキシャル層２２とからなる面を平坦化する。そして、図１３に示すように、第１のｐエピタキシャル層２１ａおよびｎ-エピタキシャル層２２の表面に、チャネル領域となる第２のｐエピタキシャル層２１ｂを成長させる。
その際、第１のｐエピタキシャル層２１ａと第２のｐエピタキシャル層２１ｂとで濃度を独立して調節することができるが、第１のｐエピタキシャル層２１ａが第２のｐエピタキシャル層２１ｂよりも濃い方が望ましい。これは、第１のｐエピタキシャル層２１ａを高濃度にすることによって、第１のｐエピタキシャル層２１ａとｎ-エピタキシャル層２２との間の接合界面、すなわちバルク領域でアバランシェ降伏させるためである。
次に、図１４に示すように、第２のｐエピタキシャル層２１ｂの上にマスク酸化膜３を形成する。そして、マスク酸化膜３の表面にフォトレジスト１０１を塗布し、露光、現像を行う。その後、マスク酸化膜３をパターニングする。フォトレジスト１０１を除去した後、図１５に示すように、マスク酸化膜３をマスクとして第２のｐエピタキシャル層２１ｂに第１のトレンチ４ａ（図７のトレンチ４となる）を形成する。その際、第１のトレンチ４ａの幅を第３のトレンチ４ｃの幅よりも狭くする。
また、第１のトレンチ４ａを、第１のトレンチ４ａの底部がｎ-エピタキシャル層２２に、丁度、達する程度に形成するか、図示例のように、第１のトレンチ４ａが第２のｐエピタキシャル層２１ｂよりも深くなるように形成する。これは、第１のトレンチ４ａの側壁に沿って、第２のｐエピタキシャル層２１ｂにチャネルができるようにするためである。
次に、図１６に示すように、マスク酸化膜３を除去する。そして、図１７に示すように、第１のトレンチ４ａの内部にゲート酸化膜７を形成し、続いて、ゲート電極８となるポリシリコンを堆積する。これ以降は、図５８〜図６５に示すプロセスに従って、ゲート電極８、第１の層間絶縁膜９、ｎ+ドレイン領域１６、埋め込み電極１０、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。ただし、実施の形態２では、Ｐベース領域を形成しないで、チャネル濃度を第２のｐエピタキシャル層２１ｂの不純物濃度により調節する。従って、図６２〜図６３に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図７に示すデバイスが完成する。
実施の形態２によれば、実施の形態１と同様の効果が得られる。また、ｎ-拡張ドレイン領域がｎ-エピタキシャル層２２でできていることによって、拡張ドレイン領域の濃度が一様になるので、濃度勾配によるオン抵抗の増大を防ぐことができる。
実施の形態３．
図１８および図１９は、本発明の実施の形態３にかかるＴＬＰＭ／Ｓの構成を示す断面図である。図１８および図１９には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。トレンチの段数は、１段である。これらの図に示すように、活性領域およびベースピックアップ領域において、ｐ-シリコン基板１の上に、チャネル領域となる均一な濃度のｐエピタキシャル層２１が設けられている。ｐエピタキシャル層２１の上には、拡張ドレイン領域となるｎ-エピタキシャル層２２が設けられている。このｎ-エピタキシャル層２２の濃度は、ｎ+ドレイン領域１６よりも低く、かつ均一である。トレンチ４は、このｎ-エピタキシャル層２２を貫通してｐエピタキシャル層２１に達している。
活性領域では、トレンチ４の底部にｎ+ソース領域６ａが設けられている。ベースピックアップ領域では、トレンチ４の底部にｐ+コンタクト領域６ｂが設けられている。ｎ+ソース領域６ａおよびｐ+コンタクト領域６ｂは、ｐエピタキシャル層２１内に設けられている。また、ｎ+ドレイン領域１６は、ｎ-エピタキシャル層２２内の、トレンチ４の開口端の外側の表面領域に設けられている。
ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、埋め込み電極１０、マスク酸化膜３、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３については、図６６および図６７に示す従来のＴＬＰＭ／Ｓの構成と同様である。ただし、実施の形態３では、Ｐベース領域は設けられていない。ｐエピタキシャル層２１が従来のＰベース領域の代わりとなる。なお、図示例では、トレンチ４がｎ-エピタキシャル層２２よりも深くなっているが、トレンチ４の底部がｐエピタキシャル層２１に、丁度、達した程度でもよい。
ここで、ｐ-シリコン基板１、ｐエピタキシャル層２１、ｎ-エピタキシャル層２２、ｎ+ドレイン領域１６およびｎ+ソース領域６ａは、それぞれ半導体基板、第１導電型半導体層、第２導電型半導体層、第１の第２導電型半導体領域および第２の第２導電型半導体領域に相当する。また、ゲート酸化膜７、ゲート電極８、ドレイン電極１３、ソース電極１２および第１の層間絶縁膜９は、それぞれトレンチの内側の絶縁膜、第１の電極、第２の電極、第３の電極および第１の電極の内側の層間絶縁膜に相当する。
図１８および図１９に示す構成において、パンチスルーを防ぐためには、チャネル長を少なくとも０．４μｍ程度にするのが望ましい。また、プロファイルについては、例えば、ｐエピタキシャル層２１の濃度を１×１０17ｃｍ-3とし、ｎ-エピタキシャル層２２の濃度を３×１０16ｃｍ-3にするとよい。この場合には、しきい値電圧が２．０Ｖ程度で、オフ耐圧が３３Ｖ程度で、オン耐圧が３０Ｖ程度であるデバイスを得ることができる。
図１８および図１９に示す構成のＴＬＰＭ／Ｓの製造方法について説明する。まず、図２０に示すように、ｐ-シリコン基板１の上にｐエピタキシャル層２１を成長させる。続いて、ｐエピタキシャル層２１の上にｎ-エピタキシャル層２２を成長させる。次に、図２１に示すように、ｎ-エピタキシャル層２２の上にマスク酸化膜３を形成する。そして、マスク酸化膜３の表面にフォトレジスト１０１を塗布し、露光、現像を行う。
その後、マスク酸化膜３をパターニングする。フォトレジスト１０１を除去した後、図２２に示すように、マスク酸化膜３をマスクとしてｎ-エピタキシャル層２２を貫通してｐエピタキシャル層２１に達するトレンチ４を形成する。ここまでのプロセスは、活性領域とベースピックアップ領域とで共通である。
これ以降は、図７２〜図９０に示すプロセスに従って、ゲート酸化膜７、ゲート電極８、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第１の層間絶縁膜９、埋め込み電極１０、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。ただし、実施の形態３では、Ｐベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１の不純物濃度により調節する。従って、図７４〜図７５に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図１８および図１９に示すデバイスが完成する。なお、ｐエピタキシャル層２１がｐ+コンタクト領域６ｂを兼ねる構成とすることもできる。この場合には、ｐ+コンタクト領域６ｂを形成するためのｐ型不純物のイオン注入工程（図７８）を省略することができる。ゲート電極８は、ｎ+ソース領域６ａとｎ-拡張ドレイン領域２との間のｐエピタキシャル層２２の表面部分（チャネル形成箇所）に対応する長さで形成されればよいが、図１８では、トレンチ４開口端付近まで形成されており、チャネル形成箇所から延長して形成される格好になっている。この延長して形成される部分は、フィールドプレートとして作用する。
実施の形態３によれば、実施の形態２と同様の効果が得られる。また、実施の形態３によれば、ｐエピタキシャル層２１とｎ-エピタキシャル層２２とがなすｐｎ接合の濃度勾配が急峻となるので、図２３にアバランシェ降伏時のポテンシャル曲線（破線で示す）を示すように、ｐエピタキシャル層２１とｎ-エピタキシャル層２２との接合界面（図２３に「Ｈ」で示す）で電界が集中する。それに対して、ｎ-エピタキシャル層２２の濃度が均一であるため、ゲート酸化膜７とｎ-エピタキシャル層２２との界面（図２３に「Ｉ」で示す）では電界が広がりやすいので、電界集中が緩和される。従って、図２３において、バルク領域の「Ｈ」で示す領域でブレークダウンが起こるので、従来のＴＬＰＭ／Ｓ（図６６、図１０７参照）と比べて、信頼性が大幅に向上する。
実施の形態４．
図２４および図２５は、本発明の実施の形態４にかかるＴＬＰＭ／Ｓの構成を示す断面図である。図２４および図２５には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。トレンチの段数は、１段である。これらの図に示すように、実施の形態４は、実施の形態３において、ｐエピタキシャル層を、第１のｐエピタキシャル層２１ａと第２のｐエピタキシャル層２１ｂに分けて形成したものである。ここで、第１のｐエピタキシャル層２１ａの濃度と第２のｐエピタキシャル層２１ｂの濃度は一般に異なり、各々独立して調節することができるものとする。
ｐ-シリコン基板１の上に第１のｐエピタキシャル層２１ａが設けられている。この第１のｐエピタキシャル層２１ａ内には、均一な濃度の第２のｐエピタキシャル層２１ｂが設けられている。これら第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂの上には、ｎ-エピタキシャル層２２が設けられている。そして、トレンチ４は、ｎ-エピタキシャル層２２を貫通して第２のｐエピタキシャル層２１ｂに達している。活性領域においてトレンチ４の底部に設けられたｎ+ソース領域６ａは、第２のｐエピタキシャル層２１ｂ内に設けられている。同様に、ベースピックアップ領域においてトレンチ４の底部に設けられたｐ+コンタクト領域６ｂは、第２のｐエピタキシャル層２１ｂ内に設けられている。
その他の構成は、実施の形態３と同じである。なお、図示例では、トレンチ４がｎ-エピタキシャル層２２よりも深くなっているが、トレンチ４の底部が第２のｐエピタキシャル層２１ｂに、丁度、達した程度でもよい。実施の形態４では、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂは、それぞれ第１の第１導電型不純物層および第２の第１導電型不純物層に相当する。そして、これら第１のｐエピタキシャル層２１ａと第２のｐエピタキシャル層２１ｂを合わせたものが第１導電型半導体層に相当する。
図２４および図２５に示す構成のプロファイルについては、第１のｐエピタキシャル層２１ａの濃度が第２のｐエピタキシャル層２１ｂの濃度よりも高いのが望ましい。これは、第１のｐエピタキシャル層２１ａのｎ-エピタキシャル層２２との接合界面、すなわちバルク領域でアバランシェ降伏させるためである。例えば、第１のｐエピタキシャル層２１ａの濃度を１．３×１０17ｃｍ-3とし、第２のｐエピタキシャル層２１ｂの濃度を７×１０16ｃｍ-3とし、ｎ-エピタキシャル層２２の濃度を３×１０16ｃｍ-3にするとよい。
この場合には、しきい値電圧が１．４Ｖ程度で、オフ耐圧が３０Ｖ程度で、オン耐圧が３０Ｖ程度であるデバイスを得ることができる。ただし、第１のｐエピタキシャル層２１ａの濃度が５×１０16ｃｍ-3以下になると、パンチスルーとなり、十分な特性を発揮することは困難となる。
図２４および図２５に示す構成のＴＬＰＭ／Ｓの製造方法について説明する。まず、図８〜図１０に示すプロセスに従って、マスク酸化膜３ａをマスクとして第１のｐエピタキシャル層２１ａに第３のトレンチ４ｃを形成する。その後、図１１〜図１５に示すプロセスと同様にして、第１のトレンチ４ａ（図２４および図２５のトレンチ４となる）の形成までを行う。ただし、第３のトレンチ４ｃ内には、ｎ-エピタキシャル層２２ではなく、チャネル領域となる第２のｐエピタキシャル層２１ｂを成長させる。
また、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂの表面（図１３では、第１のｐエピタキシャル層２１ａおよびｎ-エピタキシャル層２２）には、第２のｐエピタキシャル層２１ｂではなく、拡張ドレイン領域となるｎ-エピタキシャル層２２を成長させる。ここまでのプロセスは、活性領域とベースピックアップ領域とで共通である。
これ以降は、図７２〜図９０に示すプロセスに従って、ゲート酸化膜７、ゲート電極８、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、第１の層間絶縁膜９、埋め込み電極１０、第３の層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。ただし、実施の形態３では、Ｐベース領域を形成しないで、チャネル濃度を第２のｐエピタキシャル層２１ｂの不純物濃度により調節する。従って、図７４〜図７５に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。
以上のようにして、図２４および図２５に示すデバイスが完成する。なお、ｐエピタキシャル層２１がｐ+コンタクト領域６ｂを兼ねる構成とすることもできる。この場合には、ｐ+コンタクト領域６ｂを形成するためのｐ型不純物のイオン注入工程（図７８）を省略することができる。実施の形態４によれば、実施の形態２と同様の効果が得られる。
実施の形態５．
図２６は、本発明の実施の形態５にかかるＴＬＰＭ／Ｄの構成を示す断面図である。トレンチの段数は、２段である。図２６に示すように、実施の形態５は、実施の形態１において、ｎ-拡張ドレイン領域２内の、第１のトレンチ４ａ（実施の形態１では、トレンチ４）の底部に、第１のトレンチ４ａよりも広い幅の第２のトレンチ４ｂが設けられており、この第２のトレンチ４ｂが、ゲート酸化膜７よりも厚い第２の層間絶縁膜１５ａで埋められているものである。第２のトレンチ４ｂの底部には、ｎ+ドレイン領域１６が設けられている。ｎ+ドレイン領域１６は、ｎ-拡張ドレイン領域２により囲まれている。埋め込み電極１０は、第１の層間絶縁膜９および第２の層間絶縁膜１５ａを貫通して、第２のトレンチ４ｂの底部でｎ+ドレイン領域１６に電気的に接続している。その他の構成は、実施の形態１と同じである。
図２６に示す構成において、６０Ｖ以上の耐圧を得るためには、第１のトレンチ４ａの深さを例えば４μｍ程度とし、第２の層間絶縁膜１５ａの厚さを例えば１μｍ程度にするのが望ましい。また、プロファイルについては、例えば、ｐエピタキシャル層２１の濃度を１×１０17ｃｍ-3とし、ｎ-拡張ドレイン領域２の表面濃度を２．５×１０16〜５×１０16ｃｍ-3とし、拡散長を３μｍ程度にするとよい。この場合には、オフ耐圧が６５〜８０Ｖ程度で、オン耐圧が６０Ｖ以上であるデバイスを得ることができる。
図２６に示す構成のＴＬＰＭ／Ｄの製造方法について説明する。まず、図２〜図４に示すプロセスに従って、マスク酸化膜３をマスクとしてｐエピタキシャル層２１に第１のトレンチ４ａ（図４のトレンチ４に相当）を形成する。次に、従来の２段トレンチ構造のＴＬＰＭ／Ｄと同様に、図９２〜図９９に示すプロセスと、その後に続く図６１〜図６５に示すプロセスに従う。ただし、実施の形態５では、Ｐベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１の不純物濃度により調節する。従って、図６２〜図６３に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図２６に示すデバイスが完成する。実施の形態５によれば、実施の形態１よりも高い耐圧のＴＬＰＭが得られる。
実施の形態６．
図２７は、本発明の実施の形態６にかかるＴＬＰＭ／Ｄの構成を示す断面図である。トレンチの段数は、２段である。図２７に示すように、実施の形態６は、実施の形態２において、ｎ-エピタキシャル層２２内の、第１のトレンチ４ａ（実施の形態２では、トレンチ４）の底部に、第１のトレンチ４ａよりも広い幅の第２のトレンチ４ｂが設けられており、この第２のトレンチ４ｂが、ゲート酸化膜７よりも厚い第２の層間絶縁膜１５ａで埋められているものである。第２のトレンチ４ｂの底部には、ｎ+ドレイン領域１６が設けられている。ｎ+ドレイン領域１６は、ｎ-エピタキシャル層２２により囲まれている。埋め込み電極１０は、第１の層間絶縁膜９および第２の層間絶縁膜１５ａを貫通して、第２のトレンチ４ｂの底部でｎ+ドレイン領域１６に電気的に接続している。その他の構成は、実施の形態２と同じである。
図２７に示す構成において、６０Ｖ以上の耐圧を得るためには、第１のトレンチ４ａの深さを例えば４μｍ程度とし、第２の層間絶縁膜１５ａの厚さを例えば１μｍ程度にするのが望ましい。また、プロファイルについては、例えば、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂの濃度を１×１０17ｃｍ-3とし、ｎ-エピタキシャル層２２の濃度を８×１０15〜１×１０16ｃｍ-3にするとよい。この場合には、しきい値電圧が２．０Ｖ程度で、オフ耐圧が６５〜８０Ｖ程度で、オン耐圧が６０Ｖ以上であるデバイスを得ることができる。
あるいは、第２のｐエピタキシャル層２１ｂの濃度を第１のｐエピタキシャル層２１ａの濃度よりも低くしてもよい。例えば、上述した濃度において、第２のｐエピタキシャル層２１ｂの濃度のみを５×１０16ｃｍ-3にしてもよい。この場合には、オン耐圧とオフ耐圧を低下させることなく、しきい値電圧が１．２Ｖ程度であるデバイスを得ることができる。
図２７に示す構成のＴＬＰＭ／Ｄの製造方法について説明する。まず、実施の形態２と同様に、図８〜図１６に示すプロセスに従う。その際、図１５に示すプロセスおいて、第１のトレンチ４ａが第２のｐエピタキシャル層２１ｂを貫通して第２のｐエピタキシャル層２１ｂよりも深くなるようにする。次に、図２８に示すように、第１のトレンチ４ａの内壁に生成した酸化膜１１０のさらに内側に窒化膜１０９を堆積する。そして、図２９に示すように、この窒化膜１０９をエッチングして第１のトレンチ４ａの側壁部にのみ窒化膜１０９を残す。次に、図３０に示すように、第２のｐエピタキシャル層２１ｂの表面上の酸化膜１１０を除去し、窒化膜１０９をマスクとして第１のトレンチ４ａの底部に第２のトレンチ４ｂを形成する。
次に、図３１に示すように、第２のトレンチ４ｂの底部と第１のトレンチ４ａの開口端の外側の表面に第２の層間絶縁膜１５ａを形成する。次に、図３２に示すように、窒化膜１０９と酸化膜１１０を除去する。そして、第１のトレンチ４ａの側壁にゲート酸化膜７を形成する。その後、ゲート電極８となるポリシリコンを堆積する。次に、従来の２段トレンチ構造のＴＬＰＭ／Ｄと同様に、図９７〜図９９に示すプロセスと、その後に続く図６１〜図６５に示すプロセスに従う。ただし、実施の形態６では、Ｐベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１ｂの不純物濃度により調節する。従って、図６２〜図６３に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図２７に示すデバイスが完成する。実施の形態６によれば、実施の形態２よりも高い耐圧のＴＬＰＭが得られる。
実施の形態７．
図３３および図３４は、本発明の実施の形態７にかかるＴＬＰＭ／Ｓの構成を示す断面図である。図３３および図３４には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。トレンチの段数は、２段である。これらの図に示すように、実施の形態７は、実施の形態３において、ｎ-エピタキシャル層２２内の、第１のトレンチ４ａ（実施の形態３では、トレンチ４）の側部に、ゲート酸化膜７よりも厚い第２の層間絶縁膜１５ｂが設けられているものである。この第２の層間絶縁膜１５ｂは、ｎ-エピタキシャル層２２内に第１のトレンチ４ａよりも広い幅で、かつｎ-エピタキシャル層２２よりも浅く形成された第２のトレンチ４ｂ内に埋められている。その他の構成は、実施の形態３と同じである。
図３３および図３４に示す構成において、６０Ｖ以上の耐圧を得るためには、トレンチ４ｂ開口端基板表面を基準とした第１のトレンチ４ａの深さを例えば５μｍ以上とし、第１のトレンチ４ａと第２の層間絶縁膜１５ｂとのオーバーラップ量を４μｍ以上にするのが望ましい。また、パンチスルーを防ぐためには、チャネル長を０．４μｍ以上にするのが望ましい。プロファイルについては、例えば、ｐエピタキシャル層２１の濃度を１×１０17ｃｍ-3とし、ｎ-エピタキシャル層２２の濃度を８×１０15〜１×１０16ｃｍ-3にするとよい。この場合には、しきい値電圧が２．０Ｖ程度で、オフ耐圧が６５〜８３Ｖ程度で、オン耐圧が６０〜８０Ｖ程度であるデバイスを得ることができる。
図３３および図３４に示す構成のＴＬＰＭ／Ｓの製造方法について説明する。まず、実施の形態３と同様に、図２０〜図２１に示すプロセスに従う。フォトレジスト１０１を除去した後、図３５に示すように、マスク酸化膜３をマスクとしてｎ-エピタキシャル層２２よりも浅い第２のトレンチ４ｂを形成する。次に、図３６に示すように、第２の層間絶縁膜１５ｂを堆積する。そして、図３７に示すように、第２の層間絶縁膜１５ｂをエッチングして、第２のトレンチ４ｂの側壁部にのみ第２の層間絶縁膜１５ｂを残す。
次に、図３８に示すように、第２の層間絶縁膜１５ｂをマスクにして第２のトレンチ４ｂの底部をエッチングして、第２のトレンチ４ｂよりも狭い幅の第１のトレンチ４ａを形成する。第１のトレンチ４ａは、ｎ-エピタキシャル層２２を貫通してｐエピタキシャル層２１に達する。なお、図示例では、第１のトレンチ４ａがｎ-エピタキシャル層２２よりも深くなっているが、第１のトレンチ４ａの底部がｐエピタキシャル層２１に、丁度、達した程度でもよい。その後、図３９に示すように、第１のトレンチ４ａの内側にバッファ酸化膜１０２を形成する。ここまでのプロセスは、活性領域とベースピックアップ領域とで共通である。
これ以降は、図７２〜図９０に示すプロセスに従う。ただし、実施の形態７では、Ｐベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１の不純物濃度により調節する。従って、図７４〜図７５に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図３３および図３４に示すデバイスが完成する。
なお、ｐエピタキシャル層２１がｐ+コンタクト領域６ｂを兼ねる構成とすることもできる。この場合には、ｐ+コンタクト領域６ｂを形成するためのｐ型不純物のイオン注入工程（図７８）を省略することができる。実施の形態７によれば、実施の形態３よりも高い耐圧のＴＬＰＭが得られる。
実施の形態８．
図４０および図４１は、本発明の実施の形態８にかかるＴＬＰＭ／Ｓの構成を示す断面図である。図４０および図４１には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。トレンチの段数は、２段である。これらの図に示すように、実施の形態８は、実施の形態４において、ｎ-エピタキシャル層２２内の、第１のトレンチ４ａ（実施の形態４では、トレンチ４）の側部に、ゲート酸化膜７よりも厚い第２の層間絶縁膜１５ｂが設けられているものである。この第２の層間絶縁膜１５ｂは、ｎ-エピタキシャル層２２内に第１のトレンチ４ａよりも広い幅で、かつｎ-エピタキシャル層２２よりも浅く形成された第２のトレンチ４ｂ内に埋められている。その他の構成は、実施の形態４と同じである。
図４０および図４１に示す構成のＴＬＰＭ／Ｓの製造方法について説明する。まず、実施の形態４と同様に、図８〜図１４に示すプロセスに従う。ただし、図１１に示すプロセスにおいて、第３のトレンチ４ｃ内には、ｎ-エピタキシャル層２２ではなく、チャネル領域となる第２のｐエピタキシャル層２１ｂを成長させる。また、図１３に示すプロセスにおいて、第１のｐエピタキシャル層２１ａおよび第２のｐエピタキシャル層２１ｂ（図１３では、第１のｐエピタキシャル層２１ａおよびｎ-エピタキシャル層２２）の表面には、第２のｐエピタキシャル層２１ｂではなく、拡張ドレイン領域となるｎ-エピタキシャル層２２を成長させる。
フォトレジスト１０１を除去した後、図４２に示すように、マスク酸化膜３をマスクとして、ｎ-エピタキシャル層２２よりも浅い第２のトレンチ４ｂを形成する。次に、図４３に示すように、第２の層間絶縁膜１５ｂを堆積する。そして、図４４に示すように、第２の層間絶縁膜１５ｂをエッチングして、第２のトレンチ４ｂの側壁部にのみ第２の層間絶縁膜１５ｂを残す。次に、図４５に示すように、第２の層間絶縁膜１５ｂをマスクにして第２のトレンチ４ｂの底部をエッチングして、第２のトレンチ４ｂよりも狭い幅の第１のトレンチ４ａを形成する。
第１のトレンチ４ａは、ｎ-エピタキシャル層２２を貫通して第２のｐエピタキシャル層２１ｂに達する。なお、図示例では、第１のトレンチ４ａがｎ-エピタキシャル層２２よりも深くなっているが、第１のトレンチ４ａの底部が第２のｐエピタキシャル層２１ｂに、丁度、達した程度でもよい。その後、第１のトレンチ４ａの内側にバッファ酸化膜１０２を形成する。ここまでのプロセスは、活性領域とベースピックアップ領域とで共通である。
これ以降は、図７２〜図９０に示すプロセスに従う。ただし、実施の形態８では、Ｐベース領域を形成しないで、チャネル濃度を第２のｐエピタキシャル層２１ｂの不純物濃度により調節する。従って、図７４〜図７５に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図４０および図４１に示すデバイスが完成する。
なお、第２のｐエピタキシャル層２１ｂがｐ+コンタクト領域６ｂを兼ねる構成とすることもできる。この場合には、ｐ+コンタクト領域６ｂを形成するためのｐ型不純物のイオン注入工程（図７８）を省略することができる。実施の形態８によれば、実施の形態４よりも高い耐圧のＴＬＰＭが得られる。
実施の形態９．
図４６は、本発明の実施の形態９にかかる半導体装置の構成を示す断面図である。図４６に示すように、実施の形態９は、実施の形態１のｎチャネルＴＬＰＭ／Ｄと、これと同一の構造で導電型が異なるｐチャネルＴＬＰＭ／Ｄを一体化したものである。図４６において右側に位置するｐチャネルＴＬＰＭ／Ｄの構成は、実施の形態１の説明において、ｎ-拡張ドレイン領域２、トレンチ４、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、埋め込み電極１０、ソース電極１２、ドレイン電極１３、ｎ+ドレイン領域１６およびｐエピタキシャル層２１を、それぞれｐ-拡張ドレイン領域２０２、トレンチ２０４、ｐ+ソース領域２０６ａ、ｎ+コンタクト領域２０６ｂ、ゲート酸化膜２０７、ゲート電極２０８、第１の層間絶縁膜２０９、埋め込み電極２１０、ソース電極２１２、ドレイン電極２１３、ｐ+ドレイン領域２１６およびｎエピタキシャル層２２１と読み替えたものである。
図４６に示す構成の半導体装置の製造方法について説明する。まず、ｐ-シリコン基板１の上に酸化膜を堆積し、その酸化膜を部分的にエッチングして、ｐ-シリコン基板１を部分的に露出させる。次に、ｐ-シリコン基板１の露出した表面にｐエピタキシャル層２１を成長させる。続いて、ｐ-シリコン基板１の表面に残った酸化膜をエッチングして、ｐ-シリコン基板１の残りの部分を露出させる。そして、その露出したｐ-シリコン基板１の表面にｎエピタキシャル層２２１を成長させる。その後、実施の形態１の製造プロセスに従って、ｐエピタキシャル層２１およびｎエピタキシャル層２２１にそれぞれ、図４６に示すｎチャネルＴＬＰＭ／ＤおよびｐチャネルＴＬＰＭ／Ｄを作製する。
なお、ｎチャネルＴＬＰＭ／ＤとｐチャネルＴＬＰＭ／Ｄとで、それぞれのトレンチ４，２０４、それぞれのゲート酸化膜７，２０７、それぞれのゲート電極８，２０８となるポリシリコン、それぞれの第１の層間絶縁膜９，２０９、それぞれの埋め込み電極１０，２１０、またはそれぞれのソースおよびドレインの電極１２，１３，２１２，２１３を同時に形成してもよい。そのようにすれば、工程数が削減されるので、コストの低減を図ることができる。
実施の形態１０．
図４７は、本発明の実施の形態１０にかかる半導体装置の構成を示す断面図である。図４７に示すように、実施の形態１０は、実施の形態２のｎチャネルＴＬＰＭ／Ｄと、これと同一の構造で導電型が異なるｐチャネルＴＬＰＭ／Ｄを一体化したものである。図４７において右側に位置するｐチャネルＴＬＰＭ／Ｄの構成は、実施の形態２の説明において、トレンチ４、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、埋め込み電極１０、ソース電極１２、ドレイン電極１３、ｎ+ドレイン領域１６、第１のｐエピタキシャル層２１ａ、第２のｐエピタキシャル層２１ｂおよびｎ-エピタキシャル層２２を、それぞれトレンチ２０４、ｐ+ソース領域２０６ａ、ｎ+コンタクト領域２０６ｂ、ゲート酸化膜２０７、ゲート電極２０８、第１の層間絶縁膜２０９、埋め込み電極２１０、ソース電極２１２、ドレイン電極２１３、ｐ+ドレイン領域２１６、第１のｎエピタキシャル層２２１ａ、第２のｎエピタキシャル層２２１ｂおよびｐ-エピタキシャル層２２２と読み替えたものである。
図４７に示す構成の半導体装置の製造方法について説明する。まず、実施の形態９と同様にしてｐ-シリコン基板１の上に、ｐエピタキシャル層２１とｎエピタキシャル層２２１を形成する。その後、実施の形態２の製造プロセスに従って、ｐエピタキシャル層２１およびｎエピタキシャル層２２１にそれぞれ、図４７に示すｎチャネルＴＬＰＭ／ＤおよびｐチャネルＴＬＰＭ／Ｄを作製する。
なお、ｎチャネルＴＬＰＭ／ＤとｐチャネルＴＬＰＭ／Ｄとで、それぞれのトレンチ４，２０４、それぞれのゲート酸化膜７，２０７、それぞれのゲート電極８，２０８となるポリシリコン、それぞれの第１の層間絶縁膜９，２０９、それぞれの埋め込み電極１０，２１０、またはそれぞれのソースおよびドレインの電極１２，１３，２１２，２１３を同時に形成してもよい。そのようにすれば、工程数が削減されるので、コストの低減を図ることができる。
実施の形態１１．
図４８および図４９は、本発明の実施の形態１１にかかる半導体装置の構成を示す断面図である。図４８および図４９には、それぞれ活性領域およびベースピックアップ領域の断面構成が示されている。これらの図に示すように、実施の形態１１は、実施の形態３のｎチャネルＴＬＰＭ／Ｓと、これと同一の構造で導電型が異なるｐチャネルＴＬＰＭ／Ｓを一体化したものである。
図４８および図４９において右側に位置するｐチャネルＴＬＰＭ／Ｓの構成は、実施の形態３の説明において、トレンチ４、ｎ+ソース領域６ａ、ｐ+コンタクト領域６ｂ、ゲート酸化膜７、ゲート電極８、第１の層間絶縁膜９、埋め込み電極１０、ソース電極１２、ドレイン電極１３、ｎ+ドレイン領域１６、ｐエピタキシャル層２１およびｎ-エピタキシャル層２２を、それぞれトレンチ２０４、ｐ+ソース領域２０６ａ、ｎ+コンタクト領域２０６ｂ、ゲート酸化膜２０７、ゲート電極２０８、第１の層間絶縁膜２０９、埋め込み電極２１０、ソース電極２１２、ドレイン電極２１３、ｐ+ドレイン領域２１６、ｎエピタキシャル層２２１およびｐ-エピタキシャル層２２２と読み替えたものである。ただし、ｎ-エピタキシャル層２２およびｐ-エピタキシャル層２２２は、それぞれｐエピタキシャル層２１およびｎエピタキシャル層２２１に形成された第４のトレンチ４ｄ，２０４ｄ内に埋め込まれている。
図４８および図４９に示す構成の半導体装置の製造方法について説明する。まず、実施の形態９と同様にしてｐ-シリコン基板１の上に、ｐエピタキシャル層２１とｎエピタキシャル層２２１を形成する。その後、ｐエピタキシャル層２１およびｎエピタキシャル層２２１に第４のトレンチ４ｄ，２０４ｄを形成する。そして、ｐエピタキシャル層２１の第４のトレンチ４ｄ内にｎ-エピタキシャル層２２を成長させる。また、ｎエピタキシャル層２２１の第４のトレンチ２０４ｄ内にｐ-エピタキシャル層２２２を成長させる。
これ以降は、ｎチャネルＴＬＰＭ／ＳおよびｐチャネルＴＬＰＭ／Ｓのそれぞれについて、図２１〜図２２に示すプロセスに従った後、図７２〜図９０に示すプロセスに従う。ただし、実施の形態１１では、Ｐベース領域およびＮベース領域を形成しないで、チャネル濃度をｐエピタキシャル層２１およびｎエピタキシャル層２２１の不純物濃度により調節する。従って、図７４〜図７８に示すプロセスにおいて、Ｐベース領域を形成するためのｐ型不純物のイオン注入工程と拡散工程、およびＮベース領域を形成するためのｎ型不純物のイオン注入工程と拡散工程を省略することができる。以上のようにして、図４８および図４９に示すデバイスが完成する。
なお、活性領域（図４８）においてｎエピタキシャル層２２１内のトレンチ２０４の底部にあるｐ+ソース領域２０６ａと、ベースピックアップ領域（図４９）においてｐエピタキシャル層２１内のトレンチ４の底部にあるｐ+コンタクト領域６ｂを、同じマスクのパターニングで形成することができる。同様に、活性領域（図４８）においてｐエピタキシャル層２１内のトレンチ４の底部にあるｎ+ソース領域６ａと、ベースピックアップ領域（図４９）においてｎエピタキシャル層２２１内のトレンチ２０４の底部にあるｎ+コンタクト領域２０６ｂを、同じマスクのパターニングで形成することができる。また、ベースピックアップ領域（図４９）において、ｐエピタキシャル層２１がｐ+コンタクト領域６ｂを兼ねる構成としてもよいし、ｎエピタキシャル層２２１がｎ+コンタクト領域２０６ｂを兼ねる構成としてもよい。
実施の形態１２．
図５０は、本発明の実施の形態１２にかかる半導体装置の構成を示す断面図である。図５０に示すように、実施の形態１２は、ＴＬＰＭ（同図左端）とプレーナ型のｐチャネルＭＯＳＦＥＴ（同図中央）とプレーナ型のｎチャネルＭＯＳＦＥＴ（同図右端）を一体化したものである。図示例では、実施の形態１のＴＬＰＭが一体化されているが、実施の形態２〜８のいずれのＴＬＰＭを一体化させてもよい。プレーナ型のＭＯＳＦＥＴの構成は、周知である。なお、本明細書においては、プレーナ型のＭＯＳＦＥＴは、低耐圧のロジック用のデバイスであるとし、パワーＭＯＳＦＥＴを含まないものとする。
図５０に示す構成の半導体装置の製造方法について説明する。まず、ｐ-シリコン基板１の上に、ｐエピタキシャル層２１，３２１とｎエピタキシャル層４２１を交互に形成する。そして、例えば図５０において左端のｐエピタキシャル層２１に実施の形態１〜８のいずれかのＴＬＰＭを作製し、同図右端のｐエピタキシャル層３２１にプレーナ型のｎチャネルＭＯＳＦＥＴを作製する。また、図５０において中央のｎエピタキシャル層４２１にはプレーナ型のｐチャネルＭＯＳＦＥＴを作製する。その際、プレーナ型のｎチャネルＭＯＳＦＥＴのｎ+ソース領域３０６ａおよびｎ+ドレイン領域３１６と、ＴＬＰＭのｎ+ソース領域６ａを、同じマスクのパターニングで形成するようにしてもよい。そうすれば、マスク枚数を節約することができるので、コストの低減を図ることができる。
ｐチャネルＴＬＰＭを、プレーナ型のｐチャネルＭＯＳＦＥＴおよびプレーナ型のｎチャネルＭＯＳＦＥＴと一体化させる場合には、プレーナ型のｐチャネルＭＯＳＦＥＴのｐ+ソース領域４０６ａおよびｐ+ドレイン領域４１６と、ＴＬＰＭのｐ+ソース領域を、同じマスクのパターニングで形成すればよい。また、ＴＬＰＭのソース電極１２およびドレイン電極１３と、プレーナ型のｎチャネルＭＯＳＦＥＴのソース電極３１２およびドレイン電極３１３と、プレーナ型のｐチャネルＭＯＳＦＥＴのソース電極４１２およびドレイン電極４１３を同時に形成してもよい。なお、図５０において、符号３０８および符号４０８で示したものは、それぞれプレーナ型のＭＯＳＦＥＴのゲート電極である。
実施の形態１３．
図５１は、本発明の実施の形態１３にかかる半導体装置の構成を示す断面図である。図５１に示すように、実施の形態１３は、実施の形態９の半導体装置（同図左端および左から２番目）とプレーナ型のｎチャネルＭＯＳＦＥＴ（同図右から２番目）とプレーナ型のｐチャネルＭＯＳＦＥＴ（同図右端）を一体化したものである。図示例では、実施の形態９の半導体装置が一体化されているが、実施の形態１０または１１の半導体装置を一体化させてもよい。プレーナ型のＭＯＳＦＥＴの構成は、周知である。
図５１に示す構成の半導体装置の製造方法について説明する。まず、ｐ-シリコン基板１の上に、ｐエピタキシャル層２１，３２１とｎエピタキシャル層２２１，４２１を交互に形成する。そして、例えば図５１において左端のｐエピタキシャル層２１に実施の形態１〜８のいずれかのｎチャネルＴＬＰＭを作製する。そして、図５１において左から２番目のｎエピタキシャル層２２１には、実施の形態１〜８のいずれかのｎチャネルＴＬＰＭと同一の構造で導電型が異なるｐチャネルＴＬＰＭを作製する。また、図５１において右から２番目のｐエピタキシャル層３２１にプレーナ型のｎチャネルＭＯＳＦＥＴを作製し、同図右端のｎエピタキシャル層４２１にプレーナ型のｐチャネルＭＯＳＦＥＴを作製する。
その際、プレーナ型のｎチャネルＭＯＳＦＥＴのｎ+ソース領域３０６ａおよびｎ+ドレイン領域３１６と、ｎチャネルＴＬＰＭのｎ+ソース領域６ａを、同じマスクのパターニングで形成するようにしてもよい。また、プレーナ型のｐチャネルＭＯＳＦＥＴのｐ+ソース領域４０６ａおよびｐ+ドレイン領域４１６と、ｐチャネルＴＬＰＭのｐ+ソース領域を、同じマスクのパターニングで形成すればよい。そうすれば、マスク枚数を節約することができるので、コストの低減を図ることができる。
また、ｎチャネルＴＬＰＭのソース電極１２およびドレイン電極１３と、ＰチャネルＴＬＰＭのソース電極２１２およびドレイン電極２１３と、プレーナ型のｎチャネルＭＯＳＦＥＴのソース電極３１２およびドレイン電極３１３と、プレーナ型のｐチャネルＭＯＳＦＥＴのソース電極４１２およびドレイン電極４１３を同時に形成してもよい。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、実施の形態２〜１３においても、実施の形態１と同様に、ｐ-シリコン基板１の代わりに、ｎ-シリコン基板を用いてもよい。この場合、各実施の形態において、ｎ-シリコン基板を除いた他の構成は、ｐ-シリコン基板１を用いた場合と同じである。また、製造方法は、ｎ-シリコン基板を用いる点が異なるだけで、それ以外はｐ-シリコン基板１を用いた場合と同じである。また、ｎ-シリコン基板を用いても、ｐ-シリコン基板１を用いた場合と同じ効果が得られる。
さらに、実施の形態１〜８、１２および１３において、各半導体領域や半導体層のｐ型とｎ型をすべて反転させた構成としてもよい。さらにまた、実施の形態９〜１１において、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭと、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭと同一の構造で導電型が異なるｐチャネルＴＬＰＭとが一体化されていてもよい。また、実施の形態９〜１１において、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭと、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭとが一体化されていてもよい。
また、実施の形態９〜１１において、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭと同一の構造で導電型が異なるｐチャネルＴＬＰＭと、実施の形態１〜８のうちのいずれかのｎチャネルＴＬＰＭと同一の構造で導電型が異なるｐチャネルＴＬＰＭとが一体化されていてもよい。さらに、実施の形態１〜１３において、エピタキシャル層の一部またはすべてを、エピタキシャル層以外の均一な濃度の不純物層に置き換えた構成としてもよい。
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
本発明の実施の形態１にかかる１段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 図１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１に示すＴＬＰＭ／Ｄをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図である。 本発明の実施の形態１にかかる１段トレンチ構造のＴＬＰＭ／Ｄの他の構成を示す断面図である。 本発明の実施の形態２にかかる１段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図７に示すＴＬＰＭの製造途中の状態を示す断面図である。 本発明の実施の形態３にかかる１段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 本発明の実施の形態３にかかる１段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 図１８および図１９に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１８および図１９に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１８および図１９に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１８に示すＴＬＰＭ／Ｓをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図である。 本発明の実施の形態４にかかる１段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 本発明の実施の形態４にかかる１段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 本発明の実施の形態５にかかる２段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 本発明の実施の形態６にかかる２段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 図２７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図２７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図２７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図２７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図２７に示すＴＬＰＭの製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる２段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 本発明の実施の形態７にかかる２段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 図３３および図３４に示すＴＬＰＭの製造途中の状態を示す断面図である。 図３３および図３４に示すＴＬＰＭの製造途中の状態を示す断面図である。 図３３および図３４に示すＴＬＰＭの製造途中の状態を示す断面図である。 図３３および図３４に示すＴＬＰＭの製造途中の状態を示す断面図である。 図３３および図３４に示すＴＬＰＭの製造途中の状態を示す断面図である。 本発明の実施の形態８にかかる２段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 本発明の実施の形態８にかかる２段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 図４０および図４１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図４０および図４１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図４０および図４１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図４０および図４１に示すＴＬＰＭの製造途中の状態を示す断面図である。 本発明の実施の形態９にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態１０にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態１１にかかる半導体装置の活性領域の構成を示す断面図である。 本発明の実施の形態１１にかかる半導体装置のピックアップ領域の構成を示す断面図である。 本発明の実施の形態１２にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態１３にかかる半導体装置の構成を示す断面図である。 従来の１段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭの製造途中の状態を示す断面図である。 従来の１段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 従来の１段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６および図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６６に示すＴＬＰＭの製造途中の状態を示す断面図である。 図６７に示すＴＬＰＭの製造途中の状態を示す断面図である。 従来の２段トレンチ構造のＴＬＰＭ／Ｄの構成を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図９１に示すＴＬＰＭの製造途中の状態を示す断面図である。 従来の２段トレンチ構造のＴＬＰＭ／Ｓの活性領域の構成を示す断面図である。 従来の２段トレンチ構造のＴＬＰＭ／Ｓのピックアップ領域の構成を示す断面図である。 図１００および図１０１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１００および図１０１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１００および図１０１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図１００および図１０１に示すＴＬＰＭの製造途中の状態を示す断面図である。 図５２に示すＴＬＰＭ／Ｄをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図である。 図６６に示すＴＬＰＭ／Ｓをアバランシェ降伏させたときの主要部のポテンシャル分布を示す図である。
符号の説明
１ 半導体基板（ｐ-シリコン基板）
１ａ 半導体基板（ｎ-シリコン基板）
２ 第３の第２導電型半導体領域、不純物拡散層（ｎ-拡張ドレイン領域）
３ マスク絶縁膜（マスク酸化膜）
４ トレンチ
４ａ 第１のトレンチ
４ｂ 第２のトレンチ
４ｃ 第３のトレンチ
６ａ 第２の第２導電型半導体領域（ｎ+ソース領域）
７ トレンチの内側の絶縁膜（ゲート酸化膜）
８ 第１の電極（ゲート電極）
９ 第１の電極の内側の層間絶縁膜、第１の層間絶縁膜
１０ 埋め込み電極
１２ 第３の電極（ソース電極）
１３ 第２の電極（ドレイン電極）
１５ａ，１５ｂ 第２の層間絶縁膜
１６ 第１の第２導電型半導体領域（ｎ+ドレイン領域）
２１ 第１導電型半導体層、第１導電型不純物層（ｐエピタキシャル層）
２１ａ 第１の第１導電型不純物層（第１のｐエピタキシャル層）
２１ｂ 第２の第１導電型不純物層（第２のｐエピタキシャル層）
２２ 第３の第２導電型半導体領域、第２導電型不純物層、第２導電型半導体層（ｎ-エピタキシャル層）

Claims (20)

  1. 半導体基板の上に設けられた第１導電型半導体層と、
    前記第１導電型半導体層に形成されたトレンチの底部に設けられた第１の第２導電型半導体領域と、
    前記トレンチに隣接して前記第１導電型半導体層の表面層に設けられた第２の第２導電型半導体領域と、
    前記第１導電型半導体層と前記第１の第２導電型半導体領域との間に設けられた第３の第２導電型半導体領域と、
    前記トレンチの側部に沿って前記トレンチの内側に設けられた絶縁膜と、
    前記第２の第２導電型半導体領域と前記第３の第２導電型半導体領域との間の前記第１導電型半導体層の表面上に前記絶縁膜を介して設けられた第１の電極と、
    前記トレンチの底部で前記第１の第２導電型半導体領域に接続し、かつ前記第１の電極の内側に設けられた層間絶縁膜により囲まれる埋め込み電極と、
    前記埋め込み電極に接続する第２の電極と、
    前記第２の第２導電型半導体領域に接続する第３の電極と、を具備し、
    前記第１導電型半導体層は、エピタキシャル層であり、前記第３の第２導電型半導体領域の不純物濃度は、前記第１の第２導電型半導体領域の不純物濃度よりも低く、
    前記第１の第２導電型半導体領域はドレイン領域であり、前記第２の第２導電型半導体領域はソース領域であり、前記第３の第２導電型半導体領域は拡張ドレイン領域であり、前記第１の電極がゲート電極であり、
    前記トレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行うことを特徴とする半導体装置。
  2. 前記第３の第２導電型半導体領域は、不純物の拡散による濃度分布を有する不純物拡散層であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の第２導電型半導体領域は、エピタキシャル層であることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体基板の導電型は、第１導電型であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記半導体基板の導電型は、第２導電型であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 半導体基板の上に設けられた第１導電型半導体層と、
    前記第１導電型半導体層の上に設けられた第２導電型半導体層と、
    前記第２導電型半導体層の表面領域に設けられた第１の第２導電型半導体領域と、
    前記第２導電型半導体層を貫通するトレンチの底部に設けられた第２の第２導電型半導体領域と、
    前記トレンチの側部に沿って前記トレンチの内側に設けられた絶縁膜と、
    前記第２導電型半導体層と前記第２の第２導電型半導体領域との間の前記第１導電型半導体層の表面上に前記絶縁膜を介して設けられた第１の電極と、
    前記トレンチの底部で前記第２の第２導電型半導体領域に接続し、かつ前記第１の電極の内側に設けられた層間絶縁膜により囲まれる埋め込み電極と、
    前記第１の第２導電型半導体領域に接続する第２の電極と、
    前記埋め込み電極に接続する第３の電極と、を具備し、
    前記第１導電型半導体層は、エピタキシャル層であり、前記第２導電型半導体層は、前記第１の第２導電型半導体領域の不純物濃度よりも低い不純物濃度を有するエピタキシャル層であり、
    前記第１の第２導電型半導体領域はドレイン領域であり、前記第２の第２導電型半導体領域はソース領域であり、前記第２導電型半導体層は拡張ドレイン領域であり、前記第１の電極がゲート電極であり、
    前記トレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行うことを特徴とする半導体装置。
  7. 前記半導体基板の導電型は、第１導電型であることを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体基板の導電型は、第２導電型であることを特徴とする請求項６に記載の半導体装置。
  9. 前記トレンチの内側に、前記絶縁膜よりも厚い第２の層間絶縁膜が前記トレンチの側部に沿って設けられていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、
    前記第１導電型不純物層にトレンチを形成する工程、
    前記トレンチの底部に不純物を拡散させて第３の第２導電型半導体領域を形成する工程、
    前記トレンチの側部に沿って前記トレンチの内側に絶縁膜を形成する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１の電極の内側に層間絶縁膜を形成する工程、
    前記層間絶縁膜を貫通して前記トレンチの底部に半導体を露出させる工程、
    前記第３の第２導電型半導体領域内の前記トレンチの底部に第１の第２導電型半導体領域を形成する工程、
    前記層間絶縁膜の内側に、前記トレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記トレンチに隣接して、前記第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、
    前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第３の第２導電型半導体領域が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  11. 半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層に第３のトレンチを形成する工程、
    前記第３のトレンチの内部に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層および前記第２導電型不純物層の上に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、
    前記第３のトレンチよりも狭い幅で前記第２の第１導電型不純物層を貫通する第１のトレンチを形成する工程、
    前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１の電極の内側に層間絶縁膜を形成する工程、
    前記層間絶縁膜を貫通して前記第１のトレンチの底部に半導体を露出させる工程、
    前記第２導電型不純物層内の前記第１のトレンチの底部に第１の第２導電型半導体領域を形成する工程、
    前記層間絶縁膜の内側に、前記第１のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記第１のトレンチに隣接して、前記第２の第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、
    前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  12. 前記半導体基板の導電型は、第１導電型であることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記半導体基板の導電型は、第２導電型であることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  14. 半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、
    前記第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、
    前記第２導電型不純物層を貫通するトレンチを形成する工程、
    前記トレンチの側部に沿って前記トレンチの内側に絶縁膜を形成する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記トレンチの底部に第２の第２導電型半導体領域を形成する工程、
    前記第１の電極の内側に層間絶縁膜を形成する工程、
    前記層間絶縁膜を貫通して前記トレンチの底部に前記第２の第２導電型半導体領域を露出させる工程、
    前記層間絶縁膜の内側に、前記トレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記トレンチの外側に第１の第２導電型半導体領域を形成する工程、
    前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記トレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  15. 半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層に第３のトレンチを形成する工程、
    前記第３のトレンチの内部に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層および前記第２の第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、
    前記第３のトレンチよりも狭い幅で前記第２導電型不純物層を貫通する第１のトレンチを形成する工程、
    前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１のトレンチの底部に第２の第２導電型半導体領域を形成する工程、
    前記第１の電極の内側に層間絶縁膜を形成する工程、
    前記層間絶縁膜を貫通して前記第１のトレンチの底部に前記第２の第２導電型半導体領域を露出させる工程、
    前記層間絶縁膜の内側に、前記第１のトレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記第１のトレンチの外側に第１の第２導電型半導体領域を形成する工程、
    前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  16. 半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、
    前記第１導電型不純物層に第１のトレンチを形成する工程、
    前記第１のトレンチの底部に不純物を拡散させて第３の第２導電型半導体領域を形成する工程、
    前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、
    前記第１のトレンチの側壁にマスク絶縁膜を形成する工程、
    前記第１のトレンチの底部に第２のトレンチを前記第３の第２導電型半導体領域よりも浅く形成する工程、
    前記第２のトレンチの底部に前記絶縁膜よりも厚い第２の層間絶縁膜を形成する工程、
    前記マスク絶縁膜を除去する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１の電極の内側に第１の層間絶縁膜を形成する工程、
    前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記第２のトレンチの底部に半導体を露出させる工程、
    前記第３の第２導電型半導体領域内の前記第２のトレンチの底部に第１の第２導電型半導体領域を形成する工程、
    前記第１の層間絶縁膜および前記第２の層間絶縁膜の内側に、前記第２のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記第１のトレンチに隣接して、前記第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、
    前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第３の第２導電型半導体領域が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチおよび前記第２のトレンチ内に形成された前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  17. 半導体基板の上に、エピタキシャル成長によって第１の第１導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層に第３のトレンチを形成する工程、
    前記第３のトレンチの内部に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、
    前記第１の第１導電型不純物層および前記第２導電型不純物層の上に、エピタキシャル成長によって第２の第１導電型不純物層を成長させる工程、
    前記第３のトレンチよりも狭い幅で前記第２の第１導電型不純物層を貫通する第１のトレンチを形成する工程、
    前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、
    前記第１のトレンチの側壁にマスク絶縁膜を形成する工程、
    前記第１のトレンチの底部に前記第１のトレンチよりも狭い幅の第２のトレンチを形成する工程、
    前記第２のトレンチの底部に前記絶縁膜よりも厚い第２の層間絶縁膜を形成する工程、
    前記マスク絶縁膜を除去する工程、
    前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１の電極の内側に第１の層間絶縁膜を形成する工程、
    前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記第２のトレンチの底部に半導体を露出させる工程、
    前記第２導電型不純物層内の前記第２のトレンチの底部に第１の第２導電型半導体領域を形成する工程、
    前記第１の層間絶縁膜および前記第２の層間絶縁膜の内側に、前記第２のトレンチの底部で前記第１の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記第１のトレンチに隣接して、前記第２の第１導電型不純物層の表面層に第２の第２導電型半導体領域を形成する工程、
    前記埋め込み電極に接続する第２の電極および前記第２の第２導電型半導体領域に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチおよび前記第２のトレンチ内に形成された前記埋め込み電極を介して前記第１の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  18. 半導体基板の上に、エピタキシャル成長によって第１導電型不純物層を成長させる工程、
    前記第１導電型不純物層の上に、エピタキシャル成長によって第２導電型不純物層を成長させる工程、
    前記第２導電型不純物層に第２のトレンチを前記第２導電型不純物層よりも浅く形成する工程、
    前記第２のトレンチの側壁に第２の層間絶縁膜を形成する工程、
    前記第２の層間絶縁膜をマスクとして前記第２のトレンチの底部に前記第２のトレンチよりも狭い幅で前記第２導電型不純物層を貫通する第１のトレンチを形成する工程、
    前記第１のトレンチの側部に沿って前記第１のトレンチの内側に絶縁膜を形成する工程、
    前記第２の層間絶縁膜および前記絶縁膜の内側に第１の電極を形成する工程、
    前記第１の電極の内側に第１の層間絶縁膜を形成する工程、
    前記第１の層間絶縁膜を貫通して前記第１のトレンチの底部に半導体を露出させる工程、
    前記第１のトレンチの底部に第２の第２導電型半導体領域を形成する工程、
    前記第１の層間絶縁膜の内側に、前記第１のトレンチの底部で前記第２の第２導電型半導体領域に接続する埋め込み電極を形成する工程、
    前記第１のトレンチの外側に第１の第２導電型半導体領域を形成する工程、
    前記第１の第２導電型半導体領域に接続する第２の電極および前記埋め込み電極に接続する第３の電極を形成する工程、
    を順に行い、
    前記第１の第２導電型半導体領域がドレイン領域であり、前記第２の第２導電型半導体領域がソース領域であり、前記第２導電型不純物層が拡張ドレイン領域であり、前記第１の電極がゲート電極であり、前記第１のトレンチ内の前記埋め込み電極を介して前記第２の第２導電型半導体領域に対する電気的な接続を行う横型の電界効果トランジスタを製造することを特徴とする半導体装置の製造方法。
  19. 前記半導体基板の導電型は、第１導電型であることを特徴とする請求項１４〜１８のいずれか一つに記載の半導体装置の製造方法。
  20. 前記半導体基板の導電型は、第２導電型であることを特徴とする請求項１４〜１８のいずれか一つに記載の半導体装置の製造方法。
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