JP2001274398A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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利夫 榊原
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純 榊原
Takumi Shibata
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Toshiyuki Morishita
敏之 森下
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Abstract

(57)【要約】 【課題】 絶縁ゲート型の半導体装置のオン抵抗の更な
る低減を図る。 【解決手段】 ｎ-型基板１の主表面１ａから主表面１
ａの垂直方向にｐ型ベース領域２を延設する。また、ｐ
型ベース領域２内において、主表面１ａから垂直方向に
ｎ+型ソース領域３を延設し、ドリフト領域１ｃを挟ん
でｐ型ベース領域２から離間するようにｎ+型ドレイン
領域４を延設する。そして、主表面１ａと平行を成すＹ
方向において、ｎ+型ソース領域３からｐ型ベース領域
２を貫通するようにトレンチ５を形成し、トレンチ５の
表面にゲート酸化膜６を介してゲート電極７を形成す
る。これにより、ｐ型ベース領域２のうちトレンチ５に
隣接する部分に、トレンチ５の深さ方向をチャネル幅方
向とするチャネル領域が形成される。このため、トレン
チ５を深くすることによりチャネル幅を広げることがで
き、チャネル抵抗の低減によるオン抵抗低減が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型の半
導体装置に関するもので、特にパワーＭＯＳトランジス
タ、ＩＧＢＴ、及びサイリスタに用いて好適である。
【０００２】
【従来の技術】従来より、パワーＭＯＳトランジスタと
して用いられているものとして、プレーナ型ＭＯＳＦＥ
Ｔ、Ｖ溝型ＭＯＳＦＥＴ、トレンチ型ＭＯＳＦＥＴが知
られている。これらそれぞれを図５２（ａ）〜（ｃ）に
示す。
【０００３】図５２（ａ）に示されるプレーナ型ＭＯＳ
ＦＥＴは、ゲート電極１０１に電圧を印加することによ
り、ｎ型ソース領域１０２とｎ型ドリフト領域１０３と
の間におけるｐ型ベース領域１０４の表面部を反転型チ
ャネルとして、基板横方向に電流を流すようになってい
る。
【０００４】図５２（ｂ）に示されるＶ溝型ＭＯＳＦＥ
ＴはＶ字型の溝１１１内にゲート電極１１２を配置した
ものである。このＶ溝型ＭＯＳＦＥＴもプレーナ型ＭＯ
ＳＦＥＴと同様の動作を行うが、Ｖ字型溝１１１の側面
部におけるｐ型ベース領域１１３を反転型チャネルとし
ているため、基板深さ方向に電流が流れるようになり、
プレーナ型ＭＯＳＦＥＴよりセル１つ当たりに必要とさ
れる基板面積が縮小され、オン抵抗の低減が図れるよう
になっている。
【０００５】図５２（ｃ）に示されるトレンチ型ＭＯＳ
ＦＥＴは基板に略垂直に掘られた溝１２１内にゲート電
極１２２を配置したものである（特開平４−１６２５７
２号公報参照）。このトレンチ型ＭＯＳＦＥＴもＶ溝型
ＭＯＳＦＥＴと同様の動作を行うが、溝１２１を基板に
対して略垂直に掘っているため、Ｖ溝型ＭＯＳＦＥＴよ
りもさらにセル１つ当たりに必要とされる基板面積が縮
小され、オン抵抗のさらなる低減が図れるようになって
いる。
【０００６】このように、従来ではプレーナ型ＭＯＳＦ
ＥＴのように基板表面に平行なチャネル領域を形成する
ものから、Ｖ溝型ＭＯＳＦＥＴやトレンチ型ＭＯＳＦＥ
Ｔのように基板に溝１１１、１２１を掘り、基板深さ方
向に電流を流すチャネル領域を形成するものにすること
でオン抵抗の低減を図っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、さらな
るオン抵抗の低減が要望されている。
【０００８】オン抵抗低減のため、チャネル領域を基板
主平面だけでなく、深さ方向に形成する方法が提案され
ている。例えば、特開昭６１−１２５１７４号公報や特
開平８−２０４１９５号公報において、ゲートを基板主
表面の垂直方向に延設する方法が提案されている。
【０００９】しかし、前者はドリフト層を有していない
構造、つまり耐圧構造ではないＬｏｇｉｃ素子を前提と
しており、パワー素子として使用できない。また、後者
はドリフト層に相当する半導体層を有するパワー素子で
あるが、半導体基板の主平面に沿う方向と半導体基板の
深さ方向の両方に絶縁ゲートを形成しているため、基板
主平面のソースコンタクト領域面積と基板主平面に沿う
ゲート領域面積が相互に律束され、素子の微細化に不利
であるという問題がある。さらに、各不純物層が拡散法
によって形成されていることから、チャネル領域の不純
物層は深さ方向に濃度分布を持ち、ゲートしきい値の低
くなるチャネルの一部だけがチャネルとして機能するの
みであり、実質的なオン抵抗低減効果が低いという問題
がある。
【００１０】また、特開平８−３３０６０１号公報にお
いて、基板に対して対向する２つのトレンチを形成する
と共に、トレンチの側壁に対して斜めイオン注入を行う
ことで、トレンチの深さ方向に沿うように拡散層（具体
的には、ベース層、ソース層及びドレイン層）を形成
し、基板主表面の垂直方向がゲート幅方向となるように
した半導体装置が提案されている。この公報に示される
構造の半導体装置の概略構成を図５３に示す。
【００１１】この図に示されるように、上記公報に示さ
れる半導体装置は、各トレンチ１５０の内壁に沿うよう
にソース層１５２、ドレイン層１５３が形成されると共
に、一方のトレンチ１５０のうちソース層１５２より内
側にベース層１５１が形成され、ベース層１５１とドレ
イン層１５２との間にドリフト層１５４が備えられた構
成となっている。そして、この図では示していないが、
トレンチ１５０内が絶縁層で埋め込まれ、各素子がトレ
ンチ分離された構成とされる。
【００１２】しかしながら、このような構造において
は、各拡散層１５１〜１５３の幅方向（基板主表面に沿
う方向）において濃度分布を有することになり、様々な
問題が発生する。
【００１３】例えば、ベース層１５１が幅方向に濃度分
布を有することから、ベース層１５１の内部抵抗が大き
くなり、ソース層１５２、ベース層１５１、ドリフト層
１５３によって構成される寄生ｎｐｎトランジスタが、
特に基板主表面から深い領域においてオンし易くなると
いう問題がある。
【００１４】また、ベース層１５１が幅方向に濃度分布
を有することから、濃度が薄くなる領域において空乏層
が伸び易く、パンチスルーし易くなり、これを防止しよ
うとするとその分ベース層１５１の幅が広くなり、素子
の微細化に不利となるという問題がある。
【００１５】さらに、ソース層１５２やドレイン層１５
３を深くすると、これらの内部抵抗が直列関係で大きく
なるため、チャネル幅の広がりに伴って並列関係でチャ
ネル抵抗が低減されても、全体的なインピーダンスが上
昇し、規格化オン抵抗が上昇することになるが、ソース
層１５２やドレイン層１５３が幅方向に濃度分布を有し
ていると、内部抵抗の増大量が大きくなるため、深い位
置まで素子形成ができないという問題がある。
【００１６】一方、上記構造の半導体装置においては、
拡散層１５１〜１５３をトレンチ１５０の内壁面への斜
めイオン注入によって行っているため、このことからも
様々な問題を発生させる。
【００１７】例えば、トレンチ１５０を基準として素子
のレイアウト設計を行わなければならないため、設計自
由度が少なくなるという問題がある。
【００１８】また、拡散層形成後にトレンチ１５０内を
絶縁層で埋め込むことで、トレンチ１５０を素子分離用
として使用しているが、その分素子の集積化が図れなく
なるという問題がある。
【００１９】本発明は上記点に鑑みて、絶縁ゲート型の
半導体装置において、オン抵抗のさらなる低減を図るこ
とを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らは以下の検討を行った。ＭＯＳＦＥＴに
おいてオン抵抗の増加要因となる抵抗成分として最も大
きいものはチャネル抵抗である。このチャネル抵抗はチ
ャネル幅等によって規定される。
【００２１】上記従来の各ＭＯＳＦＥＴでは、チャネル
幅がすべて基板表面に対して平行を成す（図５２（ａ）
〜（ｃ）においては紙面垂直方向がチャネル幅方向とな
る）ような構成となっているため、上記各ＭＯＳＦＥＴ
のチャネル幅は同等となり、上記各ＭＯＳＦＥＴのチャ
ネル抵抗がほとんど変化ないものとなっている。
【００２２】そこで、上記目的を達成するため、請求項
１に記載の発明では、主表面（１ａ、４０ａ）及び主表
面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
基板（１、４０）と、半導体基板のうち主表面から該主
表面の垂直方向に延設された第１導電型のベース領域
（２）と、ベース領域内に形成され、主表面から垂直方
向に延設された第２導電型のソース領域（３）と、ベー
ス領域を挟んで、ソース領域の反対側に備えられたドリ
フト領域（１ｃ）と、半導体基板のうち主表面から垂直
方向に延設されていると共に、ベース領域から離間する
ように形成された第２導電型のドレイン領域（４）と、
主表面から掘られ、主表面と平行を成す一方向におい
て、ソース領域からベース領域を貫通するように形成さ
れたトレンチ（５）と、トレンチの表面に形成されたゲ
ート絶縁膜（６）と、ゲート絶縁膜の表面に形成された
ゲート電極（７）と、ソース領域及びベース領域に電気
的に接続されたソース電極（９）と、ドレイン領域に電
気的に接続されたドレイン電極（１０）とを備え、ベー
ス領域、ソース領域、ドレイン領域は、半導体基板の深
さ方向及びトレンチがソース領域からベース領域を貫通
する方向において、不純物濃度が均一となるように構成
されていることを特徴としている。
【００２３】このような構成により、ゲート電極に電圧
を印加したときに、ベース領域のうちトレンチに隣接す
る部分に、トレンチの深さ方向をチャネル幅方向とする
チャネル領域を形成し、該チャネル領域において主表面
と平行を成す一方向に電流を流すことができる。このよ
うに、トレンチの深さ方向をチャネル幅とすることがで
きるため、トレンチを深くすることによりチャネル幅を
広げ、チャネル抵抗を低減することができる。これによ
り、半導体装置のオン抵抗を低減することができる。
【００２４】そして、ベース領域、ソース領域、ドレイ
ン領域が、半導体基板の深さ方向及びトレンチがソース
領域からベース領域を貫通する方向において、不純物濃
度が均一となるように構成、つまり濃度分布を有しない
構成とされているため、これら各領域によって形成され
る寄生ｎｐｎトランジスタがオンし難く、また空乏層の
伸びを抑制されてパンチスルーし難くなるという効果も
得られる。なお、請求項２に示すように、トレンチ
（５）が主表面から垂直方向に延設されるようにしても
請求項１と同様の効果を得ることができる。
【００２５】また、請求項３に示すように、半導体基板
（１、４０）の裏面側と支持基板（１１）とを埋め込み
絶縁膜（１２）を介して貼り合わせたＳＯＩ基板（１
３）を用い、ＳＯＩ基板に備えた半導体基板に請求項１
と同様の構成の半導体装置を形成してもよい。このよう
にＳＯＩを用いて他の回路素子と共に上記構成の半導体
装置を形成したり、同様の構成の半導体装置を複数個形
成したりしてもよい。
【００２６】請求項６に記載の発明においては、トレン
チは、主表面と平行を成す一方向において、ベース領域
を貫通し、ドレイン領域まで達していることを特徴とし
ている。
【００２７】このように、主表面と平行を成す一方向に
おいてトレンチがドレイン領域まで達するように構成す
ることで、トレンチに隣接するドリフト領域に蓄積層を
形成することができる。これにより、ドリフト抵抗を低
減でき、さらにオン抵抗を低減することができる。
【００２８】なお、請求項７に示すように、請求項１乃
至６に記載の発明においては、ソース電極のコンタクト
及びドレイン電極のコンタクトは半導体基板の主表面側
からとることができる。
【００２９】請求項８に記載の発明においては、第２導
電型のドレイン領域（４）が、ベース領域から離間する
ように、半導体基板のうち主表面から垂直方向に延設さ
れていると共に該半導体基板のうち裏面側にも延設され
ていることを特徴としている。
【００３０】このように、半導体基板のうち主表面から
垂直方向と共に、半導体基板の裏面側にも延設されるよ
うにドレイン領域を形成するようにしてもよい。
【００３１】請求項１１に記載の発明においては、主表
面（１ａ、４０ａ）及び主表面の反対面となる裏面（１
ｂ、４０ｂ）を有する半導体基板（１、４０）と、半導
体基板のうち主表面から該主表面の垂直方向に延設され
た第１導電型のベース領域（２）と、ベース領域内に形
成され、主表面から垂直方向に延設された第２導電型の
ソース領域（３）と、ベース領域を挟んで、ソース領域
の反対側に備えられたドリフト領域（１ｃ）と、半導体
基板のうちベース領域から離間するように形成された第
２導電型のドレイン領域（４）と、主表面から掘られ、
主表面と平行を成す一方向において、ソース領域からベ
ース領域を貫通するように形成されたトレンチ（５）
と、トレンチの表面に形成されたゲート絶縁膜（６）
と、ゲート絶縁膜の表面に形成されたゲート電極（７）
と、ソース領域及びベース領域に電気的に接続されたソ
ース電極（９）と、ドレイン領域に電気的に接続された
ドレイン電極（１０）とを備え、ベース領域及びソース
領域、ドレイン領域は、半導体基板の深さ方向及びトレ
ンチがソース領域からベース領域を貫通する方向におい
て、不純物濃度が均一となるように構成されており、ゲ
ート電極に電圧を印加したときに、ベース領域のうちト
レンチに隣接する部分に、トレンチの深さ方向をチャネ
ル幅方向とするチャネル領域を形成し、該チャネル領域
において主表面と平行を成す一方向に電流が流れるよう
になっていることを特徴としている。
【００３２】このように、トレンチの深さ方向をチャネ
ル幅方向として電流を流すことにより、トレンチを深く
することによってチャネル幅を広げることができ、チャ
ネル抵抗を低減することができる。これにより、半導体
装置のオン抵抗を低減することができる。
【００３３】また、ベース領域及びソース領域が、半導
体基板の深さ方向及びトレンチがソース領域からベース
領域を貫通する方向において、不純物濃度が均一となる
ように構成、つまり濃度分布を有しない構成とされてい
るため、これら各領域によって形成される寄生ｎｐｎト
ランジスタがオンし難く、また空乏層の伸びを抑制され
てパンチスルーし難くなるという効果も得られる。
【００３４】請求項１３に記載の発明においては、半導
体基板の裏面側に第２導電型のドレイン領域（４）が配
置されていることを特徴としている。このように、半導
体基板表面から裏面に向けて電流を流す半導体装置に適
用することも可能である。
【００３５】この場合、請求項１５に示すように、ソー
ス電極のコンタクトは半導体基板の主表面側からとり、
ドレイン電極のコンタクトは半導体基板の裏面側からと
ることができる。このようにソース電極とドレイン電極
とを半導体基板の表面と裏面とに分けて配置することに
より、それぞれの配置スペースに余裕ができるため、配
線幅を広くでき、配線抵抗を小さくすることができる。
【００３６】請求項１７に記載の発明は、トレンチが、
主表面と平行を成す一方向に対して垂直を成す方向に複
数個配列されており、該トレンチの間に配置されるベー
ス領域の少なくとも１つとソース電極とが電気的に接続
されていることを特徴としている。このようなレイアウ
ト構成を、上記請求項１乃至１６に記載の半導体装置に
適用することができる。
【００３７】この場合、請求項１８に示すように、ソー
ス領域を中心として該ソース領域の両側にベース領域を
配置し、ソース領域の中心でトレンチを分割するように
すれば、各領域をエピタキシャル成長によって形成した
際に形成され得る「す」と呼ばれる空洞状の結晶欠陥を
避けるようにトレンチゲート構造を配置することができ
る。
【００３８】また、請求項１乃至１２に記載の発明は、
請求項１９に示すように、ソース領域を中心として、ベ
ース領域、ドリフト領域及びドレイン領域を順に同心円
状に配置し、トレンチがソース領域を中心として放射状
に配置されるようなレイアウト構成とすることも可能で
ある。さらに、請求項２０に示すように、ドレイン領域
を中心として、ドリフト領域、ベース領域及びソース領
域を順に同心円状に配置し、トレンチがドレイン領域を
中心として放射状に配置されるようなレイアウト構成と
することも可能である。
【００３９】請求項２１に記載の発明においては、ゲー
ト電極に接続されるゲート配線を有し、該ゲート配線
は、トレンチのうちドリフト領域側の端部でゲート電極
に接続され、ドリフト領域とベース領域からなるＰＮ接
合部の上部に配設されていることを特徴としている。
【００４０】このように、ドリフト領域とベース領域と
からなるＰＮ接合部の上部にゲート配線を配設すること
により、フィールドプレート効果によって電界集中が緩
和され、より高耐圧な半導体装置とすることができる。
【００４１】請求項２２に記載の発明においは、ドレイ
ン領域内において、半導体基板の表面で終端するように
第１導電型の不純物拡散層（９０）が形成されているこ
とを特徴としている。
【００４２】このような構成とすることにより、サージ
耐性を向上させることができる。つまり、ソース領域、
ベース領域、ドレイン領域（ドリフト領域）によって構
成される寄生ｎｐｎトランジスタがオンするよりも先
に、ドレイン領域と不純物拡散層とによて形成されるＰ
Ｎ接合部がブレークダウンしてサージ電流を放散させら
れるため、寄生ｎｐｎトランジスタが動作することによ
って生じる発熱によるゲート絶縁膜の破壊等を防止する
ことができる。
【００４３】請求項２３に記載の発明においては、トレ
ンチの両側面の一方には、ベース領域及びソース領域が
備えられていると共に、他方には、ベース領域のみが形
成されたインジョクション層が備えられており、該イン
ジェクション層とドレイン領域との間が所定の電位差と
なるようにインジェクション層が電位固定されているこ
とを特徴としている。
【００４４】このように、トレンチの片側にはソース領
域を形成せず、ベース領域をインジェクション層とする
ことにより、インジェクション層からドリフト領域に正
孔が注入されるようにできる。これにより、ドリフト領
域に正孔を中和させる電子も注入されるようにでき、キ
ャリアを増加させてドリフト抵抗を低減させることがで
きる。これにより、さらなるオン抵抗の低減を図ること
ができる。
【００４５】なお、請求項５８に示すように、主表面と
平行を成す一方向に対して垂直を成す方向に複数個トレ
ンチが配列されているものにおいては、該複数のトレン
チのうちのいずれか１つ若しくは複数の側面にインジェ
クション層を備えるようにすることも可能である。
【００４６】請求項２４に記載の発明においては、ドリ
フト領域内には、ベース領域から離間するように、かつ
チャネル領域となる部分を避けるように第１導電型のイ
ンジェクション層（５０）が備えられていることを特徴
としている。このようにベース領域から離れるようにイ
ンジェクション層を形成することができる。この場合、
例えば、請求項２５に示すように、インジェクション層
を、トレンチのうちドリフト領域に達している側の先端
部に沿うように設けることができる。
【００４７】また、請求項２６に示すように、ドリフト
領域を挟んでベース領域の反対側において、半導体基板
の主表面から垂直方向にインジェクション層（５１）を
延設するようにしても良い。さらに、請求項２７に示す
ように、半導体基板の裏面側にインジェクション層（５
２）を備えても良い。
【００４８】請求項２８に記載の発明においては、ソー
ス領域内には、半導体基板の主表面から垂直方向に延設
された抵抗値低減層（７０、７８）が備えられているこ
とを特徴としている。
【００４９】このように、ソース領域に半導体基板の主
表面から垂直方向に延設された抵抗値低減層を備えるこ
とにより、ソース領域の深さ方向における抵抗値を低減
できる。これにより、ソース領域が深くなることによる
内部抵抗の増加を抑制でき、半導体装置の規格化オン抵
抗の低減を図ることができる。なお、抵抗値低減層を構
成する材料としては、例えば、Ａｌ、Ｃｕ、Ｗ、Ｔｉ等
の金属、若しくはＷＳｉ2、ＴｉＳｉ2、ＣｏＳｉ2等の
高融点金属シリサイドを用いることができる。
【００５０】なお、請求項１６に示すようにドレイン領
域内に抵抗値低減層を設けるようにすることも可能であ
る。
【００５１】請求項３０乃至５８に記載の発明は、請求
項１乃至請求項２９に記載の発明をＩＧＢＴやサイリス
タ等を構成する半導体装置に適用した場合であり、上記
各請求項と同様の効果を得ることができる。
【００５２】請求項６５に記載の発明においては、トレ
ンチは、半導体基板を貫通して、埋め込み絶縁膜まで達
するように形成されていることを特徴としている。
【００５３】ＳＯＩ基板を用いて素子分離を行う場合、
各素子間に絶縁分離膜を形成することになるが、トレン
チの深さを深くし、半導体基板を貫通させる深さとすれ
ば、トレンチ形成を絶縁分離膜形成用の溝形成と兼用す
ることができ、製造工程の間略化を図ることができる。
【００５４】請求項６６に記載の発明においては、主表
面（３０ａ）及び主表面の反対面となる裏面（３０ｂ）
を有する第１導電型の半導体基板（３０）と、半導体基
板のうち主表面から該主表面の垂直方向に第２導電型の
ソース領域（３１）と、半導体基板のうちソース領域か
ら離間するように形成された第２導電型のドレイン領域
（３２）と、主表面から掘られ、ソース領域からドレイ
ン領域まで延設されたトレンチ（３３）と、トレンチの
表面に形成されたゲート絶縁膜（３４）と、ゲート絶縁
膜の表面に形成されたゲート電極（３５）と、ソース領
域に電気的に接続されたソース電極と、ドレイン領域に
電気的に接続されたドレイン電極とを備え、ゲート電極
に電圧を印加したときに、半導体基板のうちトレンチに
隣接する部分に、トレンチの深さ方向をチャネル幅方向
とするチャネル領域を形成し、該チャネル領域において
主表面と平行を成す一方向に電流が流れるようになって
いることを特徴とする。
【００５５】このように、ＭＯＳトランジスタを構成す
る半導体装置においても、トレンチの深さ方向をチャネ
ル幅方向として電流を流すことにより、トレンチを深く
することによってチャネル幅を広げることができ、チャ
ネル抵抗を低減することができる。これにより、半導体
装置のオン抵抗を低減することができる。
【００５６】請求項６７に記載の発明では、主表面（１
ａ、４０ａ）及び主表面の反対面となる裏面（１ｂ、４
０ｂ）を有する半導体基板（１、４０）と、半導体基板
のうち主表面から該主表面の垂直方向に延設された第１
導電型のベース領域（２）と、ベース領域内に形成さ
れ、主表面から垂直方向に延設された第２導電型のソー
ス領域（３）と、ベース領域を挟んで、ソース領域の反
対側に備えられたドリフト領域（１ｃ）と、半導体基板
のうち主表面から垂直方向に延設されていると共に、ベ
ース領域から離間するように形成された第２導電型のド
レイン領域（４）と、主表面から掘られ、主表面と平行
を成す一方向において、ソース領域からベース領域を貫
通するように形成されたトレンチ（５）と、トレンチの
表面に形成されたゲート絶縁膜（６）と、ゲート絶縁膜
の表面に形成されたゲート電極（７）と、ソース領域及
びベース領域に電気的に接続されたソース電極（９）
と、ドレイン領域に電気的に接続されたドレイン電極
（１０）とを備え、ベース領域、ソース領域、ドレイン
領域は、半導体基板の深さ方向において、不純物濃度が
均一となるように構成されていることを特徴としてい
る。
【００５７】このような構成により、ゲート電極に電圧
を印加したときに、ベース領域のうちトレンチに隣接す
る部分に、トレンチの深さ方向をチャネル幅方向とする
チャネル領域を形成し、該チャネル領域において主表面
と平行を成す一方向に電流を流すことができる。このよ
うに、トレンチの深さ方向をチャネル幅とすることがで
きるため、トレンチを深くすることによりチャネル幅を
広げ、チャネル抵抗を低減することができる。これによ
り、半導体装置のオン抵抗を低減することができる。な
お、請求項６８に示すように、トレンチ（５）が主表面
から垂直方向に延設されるようにしても請求項６７と同
様の効果を得ることができる。
【００５８】請求項６９乃至７７に記載の発明は、上記
各請求項に記載の半導体装置の製造方法に相当する。
【００５９】請求項７２に記載の発明では、半導体基板
（１）に形成した第１のトレンチ（６２）の内壁を覆う
ようにドリフト領域（１ｃ）を構成するドリフト形成用
膜（６３）、ベース領域（２）を構成するベース形成用
膜（６４）、ソース領域（３）を構成するソース形成用
膜（６５）を成膜したのち、ドリフト形成用膜、ベース
形成用膜、及びソース形成用膜のそれぞれを平坦化する
ことを特徴としている。
【００６０】このような製造方法によると、ドリフト領
域、ベース領域、ソース領域のそれぞれを形成するため
に複数回のトレンチエッチングを行う必要がなく、１回
のトレンチエッチングで済ませることができる。これに
より製造工程の簡略化を図ることができる。
【００６１】また、請求項７３に示すように、第１のト
レンチ（６２）の内壁を覆うようにドリフト領域（１
ｃ）を構成するドリフト形成用膜（８０）を形成し、ド
リフト領域の表層部に第２導電型不純物をドーピングし
てベース領域（２）を形成したのち、さらに、ソース領
域（３）を構成するソース形成用膜（６５）を形成する
ようにしても、請求項７０と同様の効果を得ることがで
きる。
【００６２】また、請求項７４に示すように、第１のト
レンチ（８２）の内壁から第２導電型不純物をドーピン
グしてドリフト領域（１ｃ）を形成したのち、第１のト
レンチの内壁から第２導電型不純物をドーピングしてベ
ース領域（２）を形成し、さらに、ベース領域を覆うよ
うにソース領域（３）を構成するソース形成用膜（６
５）を形成するようにしても、請求項７０と同様の効果
を得ることができる。
【００６３】さらに、請求項７５に示すように、第１の
トレンチ（８４）の内壁から第２導電型不純物をドーピ
ングしてドリフト領域（１ｃ）を形成したのち、ドリフ
ト領域を覆うようにベース領域（２）を構成するベース
形成用膜（８６）を形成し、さらに、ベース領域を覆う
ようにソース領域（３）を構成するソース形成用膜（６
５）を形成するようにしても、請求項７０と同様の効果
を得ることができる。
【００６４】請求項７６に記載の発明においては、半導
体基板として（１１０）基板を用いることを特徴として
いる。
【００６５】このような（１１０）基板を用いると、半
導体基板の主表面からトレンチを形成する際に、トレン
チの内壁（各辺）が（１１１）面となり、異方性を出す
ことができるため、例えばウェットエッチングによって
トレンチを形成することができる。
【００６６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００６７】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態におけるパワーＭＯＳＦＥＴの主要部の
斜視断面図を示す。以下、この図に基づいてパワーＭＯ
ＳＦＥＴの構成について説明する。
【００６８】本実施形態のパワーＭＯＳＦＥＴには、主
表面１ａ及び主表面１ａに対して反対面となる裏面１ｂ
を有するｎ-型基板１が用いられている。この図の矢印
で示すＸ方向がｎ-型基板１の厚み方向（主表面１ａ及
び裏面１ｂに対して垂直な方向）に対応しており、図の
矢印で示すＹ方向及びＺ方向がｎ-型基板１の主表面１
ａ及び裏面１ｂと平行な方向に対応している。なお、図
のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成
している。
【００６９】ｎ-型基板１の主表面１ａから所定深さま
でｐ型ベース領域（ｐ型ウェル領域）２が形成されてい
る。ｐ型ベース領域２の深さは１〜１００μｍ程度とさ
れている。ｐ型ベース領域２の形成用の不純物としては
ボロンが用いられており、不純物濃度は１×１０14〜１
×１０19ｃｍ-3程度となっている。このｐ型ベース領域
２の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方
向）にもほぼ均一となっている。
【００７０】また、ｐ型ベース領域２内においてｎ-型
基板１の主表面１ａからｐ型ベース領域２よりも接合深
さが浅い位置までｎ+型ソース領域３が形成されてい
る。ｎ+型ソース領域３の深さは１〜１００μｍ程度と
されるが、若干ｐ型ベース領域２よりも浅くされてい
る。ｎ+型ソース領域３の形成用の不純物としてはリン
若しくはヒ素が用いられており、不純物濃度は１×１０
18〜１×１０19ｃｍ-3程度となっている。このｎ+型ソ
ース領域３の不純物濃度は深さ方向（Ｘ方向）にも幅方
向（Ｙ方向）にもほぼ均一となっている。
【００７１】さらに、ｎ-型基板１のうちｐ型ベース領
域２から離間した位置において、ｎ+型ソース領域３と
同等の深さ及び同等の不純物濃度で構成されたｎ+型ド
レイン領域４が形成されている。このｎ+型ドレイン領
域４の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ
方向）にもほぼ均一となっている。
【００７２】そして、ｎ-型基板１の主表面１ａから垂
直に、つまりＸ方向に略平行にトレンチ５が掘られてい
る。このトレンチ５は、ｎ-型基板１の主表面１ａと平
行をなすＹ方向及びトレンチ５の深さ方向と平行をなす
Ｘ方向の両方向において、ｎ +型ソース領域３からｐ型
ベース領域２を貫通するように形成されている。
【００７３】このトレンチ５の表面にはゲート酸化膜６
が形成されており、このゲート酸化膜６を介してトレン
チ５の内部がゲート電極７で埋め込まれた構成となって
いる。
【００７４】また、ｐ型ベース領域２の表層部には、高
濃度のｐ+型コンタクト領域８が形成されている。な
お、ｎ-型基板１のうち、ｐ型ベース領域２、ｎ+型ソー
ス領域３、ｎ+型ドレイン領域４、トレンチ５、ゲート
酸化膜６、ゲート電極７、ｐ+型コンタクト領域９が形
成されていない領域１ｃはドリフト領域として用いられ
るものであり、以下この領域をドリフト領域１ｃとい
う。
【００７５】このような構成により、ｎ-型基板１の主
表面１ａと平行なＹ方向において、ｎ+型ソース領域
３、ｐ型ベース領域２、ドリフト領域１ｃ、ｎ+型ドレ
イン領域４が順に配列され、かつ、ｎ-型基板１の主表
面１ａと垂直なＸ方向において、トレンチ５の深さとほ
ぼ同等な深さまで、この配列を成すようになっている。
なお、ｐ型ベース領域２、ｎ+型ソース領域３、ｎ+型ド
レイン領域４それぞれの深さは、トレンチ５の深さに相
応して設定しており、トレンチ５が深くされるほどそれ
に伴って深くするようにしている。
【００７６】なお、図１では図示されていないが、酸化
膜がトレンチ５の表面だけではなくｎ-型基板１の主表
面１ａにも形成されており、この酸化膜上においてゲー
ト電極７がパターニングされている。また、図１では図
示していないが、ｎ-型基板１の表面にパターニングさ
れたゲート電極７の上には、層間絶縁膜を介して後述す
るソース電極、ドレイン電極が備えられている。
【００７７】図１に示すパワーＭＯＳＦＥＴをｎ-型基
板１の主表面１ａ側から見たときの各構成要素のレイア
ウトを図２（ａ）に示す。また、図２（ｂ）に、図２
（ａ）の点線部で示した領域の部分拡大図を示す。な
お、図１に示すパワーＭＯＳＦＥＴは、図２（ａ）の点
線部分で示される領域の断面斜視図に対応しており、図
２（ａ）、（ｂ）に示すＹ方向及びＺ方向は、図１のＹ
方向及びＺ方向に対応している。
【００７８】図２（ａ）に示すように、パワーＭＯＳＦ
ＥＴは、図１に示す断面構成を１ユニットセルとし、こ
のユニットセルと、Ｚ方向と平行な線を対称線として図
１に示すユニットセルに対して線対称に配置されたユニ
ットセルとを組とすると、複数組のユニットセルをＺ方
向に整列させた構成となっている。
【００７９】そして、図２（ａ）に示されるように、各
ユニットセルのそれぞれにおいてｎ +型ソース領域３と
ｐ型ベース領域２のｐ+型コンタクト領域８の双方に電
気的に接続されるようにソース電極９が形成されてい
る。また、ｎ+型ドレイン領域４に電気的に接続される
ようにドレイン電極１０が形成されている。
【００８０】次に、図２（ｂ）に基づいて、パワーＭＯ
ＳＦＥＴの１ユニットセルにおける各構成要素の寸法に
ついて説明する。図２（ｂ）で示したＺ方向においてそ
れぞれ、トレンチ５の幅ａが０．１〜５μｍ程度、トレ
ンチ５からソース電極９までの距離ｂが０．１〜５μｍ
程度、ソース電極９の幅ｃが０．１〜５μｍ程度とされ
ている。また、Ｙ方向においてそれぞれ、ソース電極９
の長さｄが０．１〜５μｍ程度、ｎ+型ソース領域３の
幅ｅが０．１〜１０μｍ程度、ｐ型ベース領域２のうち
ｎ+型ソース領域３とドリフト領域１ｃの間に挟まれた
部分の距離ｆが０．１〜５μｍ程度、ドリフト領域１ｃ
のうちｐ型ベース領域２とｎ+型ドレイン領域４との間
に挟まれた部分の距離ｇが０．１〜５０μｍ程度、ｎ+
型ドレイン領域４の幅ｈが０．１〜１０μｍ程度とされ
ている。
【００８１】このように構成されたパワーＭＯＳＦＥＴ
のゲート電極７に正電圧を印加すると、ｐ型ベース領域
２のうちトレンチ５に隣接している部分全面において、
ゲート酸化膜６の近傍に電子が誘起され、ｐ型ベース領
域２の反転層からなるチャネル領域が形成される。すな
わち、トレンチ５の深さ方向をチャネル幅方向とするチ
ャネル領域が形成される（図２（ｂ）の点線ハッチング
参照）。これにより、ソース・ドレイン間において図１
及び図２（ａ）に示した矢印のようにＹ方向と平行にラ
テラルにドレイン電流が流れる。
【００８２】このとき、パワーＭＯＳＦＥＴは、トレン
チ５の深さと同等な深さまで、ｎ+型ソース領域３、ｐ
型ベース領域２、ドリフト領域１ｃ、ｎ+型ドレイン領
域４が順に配列されるように構成されているため、チャ
ネル幅はトレンチ５の深さとほぼ同等となる。このた
め、トレンチ５の深さに応じてチャネル幅を設定でき、
トレンチ５の深さを深くすればするほど、チャネル幅を
広げることができる。そして、このようにトレンチ５の
深さを深くすることは、ユニットセル１つに必要とされ
る基板面積を大きくしなくても可能であるため、基板面
積の増加無しで各ユニットセルのチャネル幅を広くする
ことができる。
【００８３】従って、チャネル幅を大きくできる分、チ
ャネル抵抗を小さくすることができ、パワーＭＯＳＦＥ
Ｔのオン抵抗を低減することができる。図３に、従来の
ラテラル型ＭＯＳＦＥＴと本実施形態におけるパワーＭ
ＯＳＦＥＴとのオン抵抗を比較した説明図を示す。この
図は、１ユニットセルのラテラル型ＭＯＳＦＥＴに必要
な基板面積と同等な基板面積に本実施形態におけるパワ
ーＭＯＳＦＥＴを形成した場合を示している。
【００８４】図３（ａ）は、ラテラル型ＭＯＳＦＥＴの
レイアウトを示している。図３（ａ）に示されるよう
に、ラテラル型ＭＯＳＦＥＴは、ｐ型ベース領域２０１
の内部にｎ+型ソース領域を２０２を備えており、ｎ-型
のドリフト領域２０３のうち型ベース領域２０１から離
間した位置にｎ+型ドレイン領域２０４を備えている。
そして、ｎ-型ドリフト領域２０３とｎ+型ソース領域２
０２との間に挟まれたｐ型ベース領域２０１の上にゲー
ト酸化膜を介してゲート電極２０５が備えられた攻勢と
なっている。このラテラル型ＭＯＳＦＥＴは、ゲート電
極２０５に正電圧を印加すると、ゲート電極２０５下に
おいてｐ型ベース領域２０１の表面部にチャネルが形成
され、図の矢印に示すように、ｐ型ベース領域２０１及
びドリフト領域２０３の表面部においてドレイン電流が
流れるようになっている。ここでは、チャネル幅が１０
０μｍとなるようにしている。
【００８５】一方、図３（ｂ）は本実施形態におけるパ
ワーＭＯＳＦＥＴを示している。ここでは、各ユニット
セル間の間隔、すなわち各ユニットセルの各ゲート電極
７の間の間隔を５μｍに設定している。本実施形態にお
けるパワーＭＯＳＦＥＴは、上記ラテラル型ＭＯＳＦＥ
Ｔのチャネル幅を１００μｍとした場合には、１００／
５個のユニットセルが形成される。そして、本実施形態
におけるパワーＭＯＳＦＥＴでは、各チャネル領域のチ
ャネル幅がトレンチ５の深さに相当していること、及
び、トレンチ５の両側においてチャネル領域が形成され
ることから、従来のラテラル型ＭＯＳＦＥＴと同じ基板
面積当たりのチャネル幅の合計を算出すると、数１のよ
うに示される。
【００８６】
【数１】 １００／５×（トレンチ５の深さ）×２ このため、トレンチ５の深さを深くするほど、チャネル
幅の合計が増加し、例えば、トレンチ５の深さを１０μ
ｍとすればチャネル幅の合計が４００μｍ、トレンチ５
の深さを２０μｍとすればチャネル幅の合計が８００μ
ｍ、トレンチ５の深さを１００μｍとすればチャネル幅
の合計が４０００μｍとなり、それぞれ、図３（ａ）に
示すラテラル型ＭＯＳＦＥＴのチャネル幅に対して４
倍、８倍、４０倍のチャネル幅を有することになる。
【００８７】このように、トレンチ５の深さを深くする
と共に、トレンチ５の深さに合わせてｐ型ベース領域
２、ｎ+型ソース領域３、及びｎ+型ドレイン領域４の深
さを深くすることで、チャネル幅を広げることができ、
単位面積当たりのチャネル抵抗を低減することができ
る。これにより、横型パワーＭＯＳＦＥＴの規格化オン
抵抗を低減することができる。
【００８８】また、本実施形態に示すパワーＭＯＳＦＥ
Ｔにおいては、図２（ｂ）に示すようにチャネル領域
（反転層）がトレンチ５の側面に形成され、このチャネ
ル領域近傍にｐ型ベース領域２をソース電極９とオーミ
ック接触させるためのコンタクト領域８が形成された構
成となっている。
【００８９】一方、従来の構造（例えば、図５２に示す
各ＭＯＳＦＥＴ）においては、ｐ型ベース領域をソース
電極とオーミックコンタクトをとるためのコンタクト領
域が、ｎ+型ソース領域を挟んでチャネル領域から離れ
る側に形成される。
【００９０】ｐ型ベース領域２をソース電極９に電気的
に接続することは、ｐ型ベース領域２をソース電位に電
位固定するために行われるが、従来構造ではｐ型ベース
領域の拡散抵抗が大きいと電位差が生じ、チャネル領域
近傍の電位固定が理想的にならない可能性があった。
【００９１】これに対し、本実施形態では、ｎ+型ソー
ス領域３を挟まずに、チャネル領域近傍においてコンタ
クト領域８を形成し、ｐ型ベース領域２をソース電極９
とオーミック接触させているため、理想的な電位固定を
行うことができる。
【００９２】上記構成のパワーＭＯＳＦＥＴの製造方法
について図１を参照して説明する。まず、主表面１ａ及
び裏面１ｂを有し、０．１〜１００Ωｃｍの抵抗率を有
するｎ-型基板１を用意する。このｎ-型基板のうちｐ型
ベース領域２の形成予定部分にフォトエッチングにてト
レンチを形成したのち、このトレンチ内を埋め込むよう
にｐ型半導体層をエピタキシャル成長させる。このと
き、トレンチ外にもｐ型半導体層が形成されるため、平
坦化研磨を行って主表面１ａ上のｐ型半導体層をすべて
除去する。これにより、深さ方向にも幅方向にも不純物
濃度がほぼ均一となるｐ型ベース領域２が形成される。
なお、後で、イオン注入等によってｐ型ベース領域２の
表層部の所定領域にコンタクト領域８を形成する。
【００９３】続いて、ｎ-型基板１のうちのｎ+型ドレイ
ン領域４の形成予定部分、及び、ｐ型ベース領域２のう
ちのｎ+型ソース領域３の形成予定部分のそれぞれにフ
ォトエッチングによりトレンチを形成する。そして、こ
のトレンチ内を埋め込むようにｎ型半導体層をエピタキ
シャル成長させる。このときトレンチ外にもｎ型半導体
層が形成されるため、平坦化研磨を行って主表面１ａ上
のｎ型半導体層をすべて除去する。これにより、深さ方
向にも幅方向にも不純物濃度がほぼ均一となるｎ+型ソ
ース領域３及びｎ+型ドレイン領域４が形成される。
【００９４】続いて、フォトエッチングにより、図１の
Ｘ方向及びＹ方向においてｎ+型ソース領域３からｐ型
ベース領域２を貫通し、ドレイン領域１ｃに達するトレ
ンチ５を形成する。
【００９５】そして、熱酸化によってトレンチ５の表
面、及び、ｐ型ドレイン領域２、ｎ+型ソース領域２、
ｎ+型ドレイン領域４の表面を含むｎ-型基板１の主表面
１ａに酸化膜を形成する。このときできた酸化膜のう
ち、トレンチ５の表面に形成されたものがゲート酸化膜
６となる。
【００９６】次に、トレンチ５を埋め込むように、ゲー
ト酸化膜６の表面及び酸化膜の表面全面にポリシリコン
層を配置した後、ポリシリコン層をパターニングしてゲ
ート電極７を形成する。その後、図１には図示していな
いがゲート電極７を覆うように層間絶縁膜を形成する。
そして、層間絶縁膜にコンタクトホールを形成したのち
配線層を配置し、この配線層をパターニングしてｎ+型
ソース領域３及びｐ+型コンタクト領域８と電気的に接
続されたソース電極９及びｎ+型ドレイン領域４と電気
的に接続されたドレイン電極１０を形成する。これによ
り本実施形態におけるパワーＭＯＳＦＥＴが完成する。
【００９７】（第２実施形態）図４に、本発明の第２実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態は、図１に示すパワーＭＯＳＦＥＴを制
御回路等の他の回路素子と同一基板上に形成する場合、
若しくはパワーＭＯＳＦＥＴを複数個集積化する場合を
示している。従って、本実施形態のパワーＭＯＳＦＥＴ
は、第１実施形態におけるパワーＭＯＳＦＥＴとほぼ同
等の構成を有しているため、第１実施形態のパワーＭＯ
ＳＦＥＴと同等な構成については図１と同様の符号を付
し、異なる部分についてのみ説明する。
【００９８】図４に示すように、支持基板１１上に埋め
込み酸化膜１２が形成され、さらに埋め込み酸化膜１２
上にｎ-型基板１が形成されたＳＯＩ基板１３を用いて
いる。例えば、支持基板１１として抵抗率が０．１〜１
０Ωｃｍ程度のｎ型シリコン基板を用い、このシリコン
基板に０．１〜１０μｍ程度の厚みの埋め込み酸化膜１
２を熱酸化若しくはＣＶＤ法によって形成したのち、親
水処理した後にｎ-型基板１を貼り合わせることによっ
てＳＯＩ基板１３を形成している。このＳＯＩ基板のｎ
-型基板１に、図１に示した構成のパワーＭＯＳＦＥＴ
を形成している。
【００９９】そして、図示しないが、パワーＭＯＳＦＥ
Ｔ及びこのパワーＭＯＳＦＥＴに隣接する回路素子の間
において、ｎ-型基板１の表面から酸化膜１２に達する
絶縁分離溝を形成し、絶縁分離溝内を熱酸化すると共
に、熱酸化によって形成された酸化膜内を絶縁膜で埋め
込むことによって、パワーＭＯＳＦＥＴと隣接する回路
素子とを素子分離させるようにしている。
【０１００】このように、ＳＯＩ基板等を用いることに
よって、パワーＭＯＳＦＥＴを他の回路素子と同一基板
上に形成して複合化することもでき、パワーＭＯＳＦＥ
Ｔを複数個集積化することも可能である。
【０１０１】（第３実施形態）図５に、本発明の第３実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態は、第２実施形態における各素子を素子
分離するための絶縁分離溝と、パワーＭＯＳＦＥＴのト
レンチ５とを同時に形成する場合を示している。従っ
て、本実施形態におけるパワーＭＯＳＦＥＴのうち第２
実施形態と異なる部分についてのみ説明する。
【０１０２】図５に示すように、本実施形態では、トレ
ンチ５が酸化膜１２に達する深さまで形成されている。
そして、このトレンチ５の内部に形成されるゲート酸化
膜６が酸化膜１２に接するように形成されている。
【０１０３】すなわち、トレンチ５は、第２実施形態で
説明したパワーＭＯＳＦＥＴと他の回路素子等とを素子
分離するための絶縁分離溝と同時に形成され、この絶縁
分離溝と同等の深さで形成されている。
【０１０４】このようにトレンチ５と絶縁分離溝とを同
時に形成する場合においては、熱酸化によりトレンチ５
の内壁にゲート酸化膜６を形成すると共に絶縁分離溝の
内壁に酸化膜を形成する。さらに、トレンチ５を含むパ
ワーＭＯＳＦＥＴ形成予定領域をマスクで覆い、絶縁分
離溝の内壁の酸化膜厚が素子分離として必要とされる膜
厚となるまで熱酸化を施す。そして、絶縁分離溝をマス
クで覆ってトレンチ５の内部にゲート電極７を形成する
工程を施したり、トレンチ５をマスクで覆って絶縁分離
溝内を絶縁膜で埋め込む工程を施すことによって、トレ
ンチ５と絶縁分離溝とを同時に形成したパワーＭＯＳＦ
ＥＴを製造できる。
【０１０５】このように、トレンチ５と絶縁分離溝とを
同時に形成することにより、２つの溝形成工程を１度に
行うことができるため、製造工程の間略化を図ることが
できる。
【０１０６】（第４実施形態）図６に、本発明の第４実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態は、第１実施形態に対してドレイン領域
４の形成位置を変更したものであり、他の構成について
は同様であるので、第１実施形態のパワーＭＯＳＦＥＴ
と同等な構成については図１と同様の符号を付し、異な
る部分についてのみ説明する。
【０１０７】図６に示すように、本実施形態では、ｎ+
型基板２０の上にｎ-型層１′を成長させたものを基板
として用いている。そして、ｎ-型層１′にｐ型ベース
領域２、ｎ+型ソース領域３、トレンチ５、ゲート酸化
膜６、及びゲート電極７を形成している。つまり、ｎ+
型基板２０をｎ+型ドレイン領域４とし、図１における
ｎ -型基板１に代えてｎ-型層１′に各構成要素を形成し
て本実施形態におけるパワーＭＯＳＦＥＴが構成されて
いる。
【０１０８】そして、図示しないが、ｎ+型ソース領域
３及びコンタクト領域８に接続されるソース電極９（図
２参照）は、基板の表面側で接続されるようにし、ｎ+
型ドレイン領域４に接続されるドレイン電極１０（図２
参照）は、基板の裏面側で接続されるようにしている。
【０１０９】このように、ソース電極９は基板の主表面
１ａ側、ドレイン電極１０は基板の裏面１ｂ側でコンタ
クトが取れるようにすることで、ソース電極９とドレイ
ン電極１０とを基板の異なる面に配置することができ
る。このため、ソース電極９とドレイン電極１０とを同
一面側に配置する場合と比べて、ソース電極９及びドレ
イン電極１０それぞれの配置スペースに余裕ができ、そ
れぞれの配線幅を広く設定することができるため、配線
抵抗を低減することができる。
【０１１０】なお、このように構成されたパワーＭＯＳ
ＦＥＴは、図中に示したように、ｐ型ベース領域２のう
ちトレンチ５に隣接している部分全面をチャネル領域と
し、縦方向にドレイン電流を流す縦型ＭＯＳＦＥＴとし
て作動する。このため、チャネル抵抗の低減により、縦
型パワーＭＯＳＦＥＴの規格化オン抵抗を小さくするこ
とができる。
【０１１１】（第５実施形態）図７に、本発明の第５実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態は、第１実施形態に対してトレンチ５を
変更したものであり、他の構成については同様であるの
で、異なる部分についてのみ説明する。
【０１１２】図７に示すように、本実施形態では、Ｙ方
向においてトレンチ５の寸法が大きくされ、トレンチ５
がｐ型ベース領域２及びドリフト領域１ｃを貫通し、ｎ
+型ドレイン領域４まで達するように構成されている。
【０１１３】このように構成されたパワーＭＯＳＦＥＴ
においては、ゲート電極７に正電圧を印加すると、ドリ
フト領域１ｃのうちトレンチ５に隣接する部分において
電子が誘起されて蓄積層が形成される。この蓄積層によ
ってドリフト抵抗を低減することができるため、さらに
横型パワーＭＯＳＦＥＴの規格化オン抵抗を低減するこ
とができる。
【０１１４】なお、本実施形態におけるパワーＭＯＳＦ
ＥＴは、第１実施形態に示したトレンチ５形成用のマス
クを変更することによって形成可能である。
【０１１５】（第６実施形態）図８に、本発明の第６実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態は第１実施形態に対してパワーＭＯＳＦ
ＥＴの構成を変更したものであるため、第１実施形態と
異なる部分についてのみ説明する。
【０１１６】図８に示すように、トレンチ５の側面の一
方にのみｎ+型ソース領域３を形成しており、他方はｐ
型ベース領域２となるようにし、ｎ+型ソース領域３を
形成しないようにしている。そして、トレンチ５の側面
のうちｎ+型ソース領域３が形成されていない側のｐ型
ベース領域２とｎ+型ドレイン領域４とが所定電位差と
なるようにしている。
【０１１７】このような構成においては、トレンチ５の
側面のうちｎ+型ソース領域３が形成されていない側の
ｐ型ベース領域２がキャリア注入用のインジェクション
層として働き、ドリフト領域１ｃの伝導度変調を起こさ
せることができる。つまり、ｐ型ベース領域２から正孔
（ホール）が注入されると共に、この正孔を中和するた
めにｎ+型ドレイン領域４から電子が注入され、ドリフ
ト領域１ｃの抵抗値を低下させることができる。
【０１１８】このように、ｐ型ベース領域２をキャリア
注入用のインジェクション層とすることにより、ドリフ
ト領域１ｃの抵抗値を低下させ、さらなるオン抵抗の低
減を図ることができる。
【０１１９】なお、すべてのユニットセルについてｐ型
ベース領域２をインジェクション層とする必要はない。
例えば、複数のユニットセルが配列されたうちの１列置
きにインジェクション層としてのｐ型ベース領域２を形
成してもよいが、複数列置きにインジェクション層とし
てのｐ型ベース領域２を形成してもよい。
【０１２０】（第７実施形態）図９に、本発明の第８実
施形態におけるＩＧＢＴの断面構成を示す。なお、本実
施形態に示すＩＧＢＴは、第１実施形態に示したパワー
ＭＯＳＦＥＴとほぼ同様の構成を有しているため、同等
の構成については図１と同じ符号を付し、異なる部分に
ついてのみ説明する。
【０１２１】図９に示すように、本実施形態のＩＧＢＴ
は、図１に示すパワーＭＯＳＦＥＴにおけるｎ+型ソー
ス領域３と同様の構成を有するｎ+型エミッタ領域２６
を備え、さらに、ｎ+型ドレイン領域４をｐ型半導体で
構成したｐ+型コレクタ領域２７を備えたものである。
なお、ｐ+型コレクタ領域２７の深さについては図１に
示すｎ+型ドレイン領域４と同様である。また、ｐ+型コ
レクタ領域２７のｐ型不純物濃度は１×１０18〜１×１
０21ｃｍ-3としており、深さ方向において濃度分布が均
一となるようにしている。また、ｐ型ベース領域２を挟
んでｎ+型ドレイン領域２６の反対側に位置する部分１
ｃが低濃度コレクタとして働く。
【０１２２】このように、ＩＧＢＴに本発明を適用した
場合においても、ｐ型ベース領域２のうちトレンチ５の
側面の近傍に位置する部分全面がチャネル領域となっ
て、ＩＧＢＴ動作を行うことができる。これにより、Ｉ
ＧＢＴにおいてもチャネル抵抗を低減することができ、
オン抵抗を低減することができる。
【０１２３】本実施形態ではＩＧＢＴを例に挙げたが、
本実施形態と同じ構成となるサイリスタにおいて本発明
を適用してもＩＧＢＴと同様の効果を得ることができ
る。この場合には、ラッチアップ状態とする構造設計
（濃度、寸法設計）を行えばよい。サイリスタの場合に
は、素子自体では電流をオフできないというデメリット
があるが、ＩＧＢＴよりも大電流を取り出すことが可能
となる。
【０１２４】なお、上記各実施形態では、パワーＭＯＳ
ＦＥＴについてＳＯＩ基板を用いたり（第２実施形態参
照）、絶縁分離溝とトレンチ５の形成を共通化させたり
（第３実施形態参照）、インジェクション層を設けたり
（第６実施形態参照）したが、これらの構成を本実施形
態のようなＩＧＢＴやサイリスタに適用することも可能
である。また、上記各実施形態においては、ｎ+型ドレ
イン領域４を裏面１ｂ側に配置したり（第４実施形
態）、トレンチ５がｎ+型ドレイン領域４に達するよう
に形成したり（第５実施形態）しているが、これらの構
成を本実施形態のようなＩＧＢＴやサイリスタに適用
し、トレンチ５をｐ+型コレクタ領域２７まで達するよ
うに形成したり、ｐ+型コレクタ領域２７を裏面１ｂ側
に配置したりしてもよい。
【０１２５】（第８実施形態）図１０に、本発明の第８
実施形態におけるＭＯＳＦＥＴの斜視断面図を示す。本
実施形態は図１０の構造を有するサイリスタに部分的に
ＭＯＳトランジスタを形成したものである。
【０１２６】図１０に示すように、本実施形態において
は、ｐ+型コレクタ領域２７の一部にｎ型ドレイン領域
２８が形成された構成となっている。このｎ+型ドレイ
ン領域２８は、Ｙ方向におけるトレンチ５の延長線上に
形成されており、このｎ+型ドレイン領域２８の部分で
ＭＯＳトランジスタとしての動作を行うようになってい
る。
【０１２７】このような構成のＭＯＳＦＥＴは、以下の
ように作動する。まず、ゲート電極７への印加電圧がサ
イリスタの作動電圧（約０．７Ｖ）よりも低い場合に
は、サイリスタはほぼ作動しないが、ＭＯＳトランジス
タが動作することになる。すなわち、ｐ型ベース領域２
のうちトレンチ５の側面に隣接する部分全面をチャネル
領域としてｎ+型エミッタ領域２６→ｐ型ベース領域２
→ドリフト領域１ｃ→ｎ+型ドレイン領域２８の経路を
通じて電流が流れる。
【０１２８】続いて、ゲート電極７への印加電圧がサイ
リスタの作動電圧よりも高くなると、ＭＯＳトランジス
タだけでなくサイリスタも作動し、ｐ型ベース領域２の
うちトレンチ５の側面に隣接する部分全面をチャネル領
域としてｎ+型エミッタ領域２６→ｐ型ベース領域２→
ドリフト領域１ｃ→ｐ+型コレクタ領域２７の経路を通
じても電流が流れる。
【０１２９】一般的に、ＭＯＳトランジスタとサイリス
タについて、ゲート印加電圧−電流量特性を比較する
と、ゲート印加電圧がサイリスタの作動電圧以下の場合
にはＭＯＳトランジスタの電流量の方が大きく、サイリ
スタの作動電圧以上の場合にはサイリスタの電流量の方
が大きい。
【０１３０】このため、上述したように、サイリスタを
構成するＭＯＳＦＥＴに部分的にＭＯＳトランジスタを
形成することにより、ゲート印加電圧がサイリスタの作
動電圧よりも低いときにはＭＯＳトランジスタを作動さ
せることによって電流を引き出させ、サイリスタの作動
電圧よりも高い場合にはサイリスタを作動させることに
よってさらに大電流を引き出せるようにできる。
【０１３１】このように、サイリスタとＭＯＳトランジ
スタとを共に備えたＭＯＳＦＥＴに本発明を適用するこ
とも可能である。なお、この場合には、例えばｐ+型コ
レクタ領域２７を形成したあとに、ｐ+型コレクタ領域
２７にｎ+型ドレイン領域２８を形成するためのトレン
チを形成し、このトレンチをｎ型層で埋め込んだのち平
坦化することによってｎ+型ドレイン領域２８を形成す
ることができる。
【０１３２】（第９実施形態）図１１に、本発明の第９
実施形態におけるＭＯＳＦＥＴの斜視断面図を示す。本
実施形態はｐ型ベース領域を有しないＭＯＳ構造に本発
明を適用した場合を示している。
【０１３３】図１１に示すように、主表面３０ａ及び主
表面３０ａの反対面を成す裏面３０ｂを有するｐ型基板
３０の表層部に、主表面から同等の深さ成すｎ+型ソー
ス領域３１及びｎ+型ドレイン領域３２が離間して形成
されている。このｎ+型ソース領域３１とｐ型ドレイン
領域３２は、主表面３０ａに対して垂直方向に延設され
ており、ｐ型基板３０の深さ方向においてほぼ均一な濃
度分布で構成されている。
【０１３４】また、ｎ+型ソース領域３１とｎ+型ドレイ
ン領域３２の配列方向に垂直を成すトレンチ３３が、ｎ
+型ソース領域３１及びｎ+型ドレイン領域３２に達する
ように形成されている。このトレンチ３３は、ｎ+型ソ
ース領域３１及びｎ+型ドレイン領域３２よりも深くま
で形成されている。トレンチ３３の表面にはゲート酸化
膜３４が形成されており、このゲート酸化膜３４の表面
にはゲート電極３５が形成されている。
【０１３５】このように構成されたＭＯＳＦＥＴは、ゲ
ート電極３５に正電圧が印加されると、ｐ型基板１のう
ちトレンチ３３の側面に隣接する部分全面が反転してキ
ャリア領域となり、図に示す矢印方向にドレイン電流を
流す。このように、ｐ型ベース領域を有しないＭＯＳＦ
ＥＴにおいても、ｐ型基板１のうちトレンチ３３の側面
に隣接する部分全面をキャリア領域とすることができる
ため、キャリア抵抗を低減でき、オン抵抗の低減を図る
ことができる。
【０１３６】（第１０実施形態）図１２（ａ）に、本発
明の第１０実施形態におけるパワーＭＯＳＦＥＴの斜視
断面図を示す。図１２（ｂ）にパワーＭＯＳＦＥＴの作
動説明図を示す。本実施形態は第６実施形態に対してイ
ンジェクション層の形成位置を変更したものであるた
め、第６実施形態と異なる部分についてのみ説明する。
【０１３７】図１２（ａ）に示すように、トレンチ５の
うち、ｐ型ベース領域２を貫通してドリフト領域１ｃに
達している部分の先端位置にインジェクション層として
のｐ型領域５０が備えられている。つまり、ｐ型ベース
領域２から離間し、かつチャネル領域を避けるようにイ
ンジェクション層が形成されている。そして、このよう
な構成により、図１２（ｂ）に示すように、インジェク
ション層としてのｐ型領域５０から図中の矢印のように
キャリアが注入され、ドリフト領域１ｃの伝導度変調を
起こさせることができる。
【０１３８】ここで、本実施形態では、トレンチ５のう
ちドリフト領域１ｃに達している部分の先端位置にイン
ジェクション層を配置している。つまり、トレンチ５の
配列方向（Ｚ方向）とは異なった位置にインジェクショ
ン層を設け、トレンチ５の配列方向においてはｎ+型ソ
ース領域３が配置されるようにし、より多くのトレンチ
５の側面にチャネル領域が形成されるようにしている。
【０１３９】このような配置とすることによりインジェ
クション層を設けることによるチャネル領域の減少を防
止することができる。これにより、低オン抵抗化を図る
ことができる。
【０１４０】なお、このｐ型領域５０は、本図に示され
るようにｎ-型基板１の表面近傍にのみ形成していても
よいが、インジェクション層としての効果がより有効に
得られるようにトレンチ５に沿って深く、より好適には
チャネル領域と同等の深さまで形成するとよい。なお、
インジェクション層としてのｐ型領域５０が浅い場合に
は、イオン注入等によってｐ型領域５０を形成すること
が可能である。また、ｐ型領域５０を深く形成する場合
には、ｐ型領域５０を形成する予定の部分をエッチング
によって開口させ、ｐ型不純物をドーピングしたポリシ
リコン等で埋め込むことによってｐ型領域５０を形成す
ることができる。
【０１４１】また本実施形態では、本発明の一実施形態
をＭＯＳＦＥＴに適用した場合を示したが、図１３に示
すように、第７実施形態と同様、図１２におけるｎ+型
ソース領域３をｎ+型エミッタ領域２６とし、ｎ+型ドレ
イン領域４をｐ+型コレクタ領域２７に変えたＩＧＢＴ
に適用することも可能である。
【０１４２】（第１１実施形態）図１４（ａ）に、本発
明の第１１実施形態におけるパワーＭＯＳＦＥＴの斜視
断面図を示す。図１４（ｂ）にパワーＭＯＳＦＥＴの作
動説明図を示す。本実施形態は第４実施形態に対してイ
ンジェクション層を形成した場合の一実施形態を示した
ものである。
【０１４３】図１４（ａ）に示すように、基板裏面側に
ｎ+型ドレイン領域４が配置されるようにし、ｎ-型基板
１の主表面側において、ドリフト領域１ｃを挟んでｐ型
ベース領域２の反対側にインジェクション層としてのｐ
型領域５１が備えられるようにしている。このようなイ
ンジェクション層は、例えばｐ型ベース領域形成時に同
時に形成することができる。このような構成により、図
１４（ｂ）に示すように、インジェクション層としての
ｐ型領域５１から図中の矢印のようにキャリアが注入さ
れ、ドリフト領域１ｃの伝導度変調を起こさせることが
できる。
【０１４４】このように、基板裏面側にｎ+型ドレイン
領域４を配置する場合には、ドリフト領域１ｃを挟んで
ｐ型ベース領域２の反対側にインジェクション層を配置
するようにしてもよい。
【０１４５】なお、インジェクション層から注入される
正孔がｐ型ベース領域２に到達するとソース電流として
排出されてしまうので、インジェクション層がｐ型ベー
ス領域２から遠くに配置されるのが望ましいが、その反
面、電流経路との距離が遠いと伝導度変調効果が得られ
にくくなるため電流経路からは近くに配置されるのが望
ましい。このため、ｐ型ベース領域２との距離と電流経
路からの距離との関係からインジェクション層の配置を
最適設定するのが好ましい。
【０１４６】なお、本実施形態においても、図１５に示
すように、第７、第１０実施形態と同様、図１４におけ
るｎ+型ソース領域３をｎ+型エミッタ領域２６とし、ｎ
+型ドレイン領域４をｐ+型コレクタ領域２７に変えたＩ
ＧＢＴに適用することも可能である。
【０１４７】（第１２実施形態）図１６（ａ）に、本発
明の第１２実施形態におけるパワーＭＯＳＦＥＴの斜視
断面図を示す。図１６（ｂ）にパワーＭＯＳＦＥＴの作
動説明図を示す。本実施形態も第６実施形態に対してイ
ンジェクション層の配置位置を変更したものである。
【０１４８】図１６（ａ）に示すように、基板裏面側に
インジェクション層としてのｐ型領域５２を設けてい
る。そして、このような構成により、図１６（ｂ）に示
すように、インジェクション層としてのｐ型領域５１か
ら図中の矢印のようにキャリアが注入され、ドリフト領
域１ｃの伝導度変調を起こさせることができる。
【０１４９】このように、基板裏面側にインジェクショ
ン層を備えるようにしてもよい。この場合には、インジ
ェクション層をｐ型基板で構成し、ｐ型基板上にｎ-型
層１′を設け、上記と同様の構成のＭＯＳＦＥＴを形成
するようにすればよい。
【０１５０】なお、この場合においても、図１７に示す
ように、第７実施形態等と同様、図１６におけるｎ+型
ソース領域３をｎ+型エミッタ領域２６とし、ｎ+型ドレ
イン領域４をｐ+型コレクタ領域２７に変えたＩＧＢＴ
に適用することも可能である。
【０１５１】（第１３実施形態）図１８に、本発明の第
１３実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態に示すように、第１０実施形態に示
した構造において、インジェクション層としてのｐ型領
域５０をゲート配線５３に接続して、ｐ型領域５０とゲ
ート電極７とを電気的に接続させるようにしてもよい。
これにより、ＭＯＳＦＥＴがオン状態のときにのみキャ
リア注入が成されるようにできる。これにより、オフ状
態にインジェクション電流が流れることはなく、無駄な
インジェクション電流を制御することができる。
【０１５２】（第１４実施形態）図１９に、本発明の第
１４実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態は、第１３実施形態におけるパワー
ＭＯＳＦＥＴに対して、インジェクション層としてのｐ
型領域５０とゲート電極７それぞれに印加される電圧に
電位差を設ける構造としたものである。
【０１５３】図１９に示すように、ｐ型領域５０が抵抗
５４を介してゲート配線５３に接続されるようになって
いる。この抵抗５４により電圧降下が生じ、ｐ型領域５
０には、ゲート電極７に印加される電圧（例えば５〜１
５Ｖ）よりも小さな電圧（例えば、０．７〜１．２Ｖ）
が印加されるようになっている。
【０１５４】これにより、第１３実施形態と同様の効果
が得られると共に、ｐ型領域５０とゲート電極７のそれ
ぞれに所望の電圧を印加することができる。
【０１５５】（第１５実施形態）図２０に、本発明の第
１５実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。また、図２１に、本実施形態におけるパワーＭ
ＯＳＦＥＴに採用されるレイアウトの一例を示す。
【０１５６】本実施形態は、第１、第４実施形態におけ
るパワーＭＯＳＦＥＴの構造を組み合わせたものであ
る。図２０に示すように、ｎ+型ドレイン領域４がＸ方
向に延設されていると共に基板裏面にも形成されてい
る。このｎ+型ドレイン領域４は、Ｘ方向に延設された
部分も基板裏面に形成された部分も均一な濃度分布で構
成されている。このｎ+型ドレイン領域４はｎ+型基板６
０によって構成されており、後述するようにｎ+型基板
６０に凹部を形成したのち、ドリフト領域１ｃやｐ型ベ
ース領域２及びｎ+型ソース領域３を埋め込むことによ
ってパワーＭＯＳＦＥＴを構成している。そして、基板
裏面側においてｎ+型ドレイン領域４とドレイン電極と
が電気的に接続されている。
【０１５７】このように構成されるパワーＭＯＳＦＥＴ
は、図２１に示すように、第１実施形態と同様のレイア
ウトで配置される。なお、図２０は、図２１のＡ−Ｏ−
Ｂ断面を斜視図にしたものに相当している。
【０１５８】このような構成のパワーＭＯＳＦＥＴにお
いても、トレンチ５の深さに応じてチャネル幅を設定で
きるため、単位面積当たりのチャネル抵抗やドリフト抵
抗等を低減することができ、規格化オン抵抗（１ｍｍ□
当たりのオン抵抗）を小さくすることができる。
【０１５９】本実施形態のパワーＭＯＳＦＥＴについ
て、トレンチ５の深さを変化させ、それぞれの規格化オ
ン抵抗を調べた。その結果を図２２に示す。この図に示
されるように、トレンチ５の深さを深くするに応じてパ
ワーＭＯＳＦＥＴの規格化オン抵抗が低減されるが、深
くしすぎると規格化オン抵抗が上昇する。これは、トレ
ンチ深さが深くなるに連れて、ｎ+型ソース領域４等の
内部抵抗が大きくなるからである。すなわち、Ｘ方向に
おいては、ｎ+型ソース領域４等の内部抵抗が抵抗を直
列接続するのと同等の関係で大きくなっていくため、Ｙ
方向における抵抗値がチャネル幅の広がりに伴って並列
接続の関係で小さくなるにも関わらず、全体的なインピ
ーダンスが上昇し、規格化オン抵抗を大きくするのであ
る。
【０１６０】計算によると、トレンチ深さを５μｍ〜３
００μｍ程度とすれば図５２（ｃ）に示す従来構造のＭ
ＯＳＦＥＴでの微細化による低オン抵抗化の限界値（３
８．０ｍΩ・ｍｍ2になると推測される）よりも低い規
格化オン抵抗を実現できる。そして、従来構造のＭＯＳ
ＦＥＴで理論限界値とされている規格化オン抵抗（１
６．５ｍΩ／ｍｍ2）よりも低い規格化オン抵抗を実現
するためにはトレンチ深さを２０〜１００μｍ程度とす
るのが望ましい。さらに、設計マージン、工程マージン
を考慮すると、トレンチ深さを３０〜５０μｍ程度とす
るのが最適である。
【０１６１】また、本実施形態におけるパワーＭＯＳＦ
ＥＴにおいて、第４実施形態に示したように基板裏面側
にｎ+型ドレイン領域４と電気的に接続されるドレイン
電極を配置することにより、以下の効果を得ることがで
きる。この効果を図２３に基づいて説明する。
【０１６２】図２３（ａ）は、本実施形態におけるパワ
ーＭＯＳＦＥＴの断面構成を模式的に描いたものであ
り、図２３（ｂ）は図５３に示した従来装置の断面構成
を模式的に描いたものである。
【０１６３】図２３（ａ）、（ｂ）に示すように、ｎ+
型ソース領域３及びｎ+型ドレイン領域４やソース層１
５２及びドレイン層１５３が深くなると、パワーＭＯＳ
ＦＥＴ動作時においてこれらの内部抵抗により深さに応
じた電位差が発生する。
【０１６４】図２３（ａ）に示す本実施形態のパワーＭ
ＯＳＦＥＴの場合、ｎ+型ソース領域３に接続されるソ
ース電極に０Ｖ、ｎ+型ドレイン領域４に接続されるド
レイン電極に１０Ｖを印加すると、内部抵抗による電位
差により、ｎ+型ソース領域３の最深部（最も基板裏面
側）が例えば５Ｖ、ｎ+型ドレイン領域４の最上部（最
も基板表面側）が例えば５Ｖとなる。そして、図２３
（ｂ）に示す従来装置の場合、ソース層１５２とドレイ
ン層１５３に接続されるソース電極及びドレイン電極が
基板表面側にしか配置できないことから、ソース電極に
０Ｖ、ドレイン電極に１０Ｖを印加しても、内部抵抗に
よる電位差が生じてソース層１５２やドレイン層１５３
の最深部が例えば５Ｖ程度になる。
【０１６５】これらから分かるように、従来装置の場
合、基板表面側においてソース・ドレイン間の電位差が
１０Ｖとなっても基板表面から深くなるに連れてソース
・ドレイン間の電位差が小さくなり、ソース層１５２や
ドレイン層１５３の最深部ではほとんど電位差がなくな
ってしまう。このため、深さ方向において均一なチャネ
ルが形成されず、均一な電流経路とならない。特に、従
来装置のようにソース層１５２及びドレイン層１５３が
幅方向において濃度分布を有している場合、ソース層１
５２及びドレイン層１５３を深くする時における内部抵
抗の増大量が大きいため、オン抵抗の低減を十分に行え
なくなる。
【０１６６】これに対し、本実施形態のパワーＭＯＳＦ
ＥＴにおいては、基板表面側から基板裏面側にかけてｎ
+型ソース領域３とｎ+型ドレイン領域４との間の電位差
がほぼ一定となるため、均一なチャネルを形成でき、均
一な電流経路を形成することができる。これにより、十
分にオン抵抗の低減を図ることができる。
【０１６７】続いて、本実施形態におけるパワーＭＯＳ
ＦＥＴの製造工程を図２４、図２５および図２６に示
し、これらの図に基づいてパワーＭＯＳＦＥＴの製造方
法を説明する。なお、図２４、図２５、図２６では、図
２１のＣ−Ｃ断面の様子を紙面左側に示し、図２１のＯ
−Ｂ断面の様子を紙面右側に示す。
【０１６８】〔図２４（ａ）に示す工程〕まず、ｎ+型
ドレイン領域４を構成するｎ+型基板６０を用意する。
そして、ｎ +型基板６０の上にシリコン酸化膜６１を熱
酸化又はＣＶＤ法等によって形成する。そして、フォト
リソグラフィ工程により、シリコン酸化膜６１のうちド
リフト領域１ｃ形成予定領域をエッチングして開口させ
る。このとき、図２１のＣ−Ｃ断面方向における開口部
の幅が例えば１０〜１００μｍとなるようにしている。
【０１６９】〔図２４（ｂ）に示す工程〕次に、シリコ
ン酸化膜６１をマスクとして、例えば１０〜１００μｍ
の深さのトレンチエッチングを行う。これにより、ｎ+
型基板６０のうち、ｎ+型ドレイン領域４となる領域以
外が除去され、トレンチ６２が形成される。このときの
トレンチエッチングはドライエッチングでも良く、ウェ
ットエッチングでも良い。
【０１７０】〔図２４（ｃ）に示す工程〕続いて、トレ
ンチ６２の内壁面にｎ-型膜６３を成膜する。このｎ-型
膜６３がドリフト領域１ｃに相当する。このとき、例え
ばエピタキシャル成長によってｎ -型膜６３を成膜して
いるため、ドリフト領域１ｃは略均等の膜厚及び略均等
な濃度分布で形成される。さらに、ｎ-型膜６３を覆う
ように、ｐ型膜６４を成膜する。このｐ型膜６４がｐ型
ベース領域２に相当する。このｐ型膜６４についても例
えばエピタキシャル成長によって成膜しているため。ｐ
型ベース領域６４は略均等な膜厚及び略均等な濃度分布
で形成される。
【０１７１】〔図２５（ａ）に示す工程〕次に、ｐ型膜
６４を覆うと共に、トレンチ６２をすべて埋め込むよう
にｎ+型膜６５を成膜する。このｎ+型膜６５はｎ+型ソ
ース領域３に相当する。このｎ+型膜６５についても例
えばエピタキシャル成長によって成膜しているため、ｎ
+型ソース領域は略均等な膜厚及び略均等な濃度分布で
形成される。なお、このとき、ｎ+型膜６５はｎ型不純
物をドーピングしたポリシリコン膜を堆積することによ
って形成しても良い。
【０１７２】このようにして、略均等な膜厚及び略均等
な濃度分布を有するドリフト領域１ｃ、ｐ型ベース領域
２、ｎ+型ソース領域３が形成されるため、これらの位
置関係が自己整合的に決定される。
【０１７３】〔図２５（ｂ）に示す工程〕基板表面側か
ら平坦化のための研磨処理を行い、例えばシリコン酸化
膜６１をエッチングストッパーとして、ｎ+型膜６５、
ｐ型膜６４及びｎ-型膜６３を平坦化する。
【０１７４】〔図２５（ｃ）に示す工程〕続いて、基板
表面全面にＣＶＤ法等によってシリコン酸化膜６６を形
成する。その後、フォトリソグラフィ工程により、トレ
ンチ５を形成する予定の領域においてシリコン酸化膜６
６を開口させる。
【０１７５】〔図２６（ａ）に示す工程〕シリコン酸化
膜６６及びシリコン酸化膜６１をマスクとして、例えば
１０〜１００μｍの深さのトレンチエッチングを行う。
このときのトレンチエッチングはドライエッチングでも
良く、ウェットエッチングでも良い。これにより、ｎ+
型ソース領域３からｐ型ベース領域２を貫通してドリフ
ト領域１ｃまで達するトレンチ５が形成される。
【０１７６】この後、シリコン酸化膜６６及びシリコン
酸化膜６１を除去する。
【０１７７】〔図２６（ｂ）に示す工程〕そして、ゲー
ト酸化によりトレンチ５の内壁にゲート酸化膜６を形成
し、さらに、ゲート酸化膜６内をｎ+型ポリシリコンで
埋め込むことによりゲート電極７を形成する。
【０１７８】このｎ+型ポリシリコン埋め込み工程で
は、トレンチ５内すべてを埋め込む必要があるため、ｎ
+型ポリシリコンを厚めに成膜する必要がある。このた
め、続けてエッチバックを施し、ｎ+型ポリシリコンの
うち基板表面よりも上部に成膜された部分を薄膜化させ
る。
【０１７９】そして、薄膜化されたｎ+型ポリシリコン
に対してフォトリソグラフィ工程を施して必要部分をフ
ォトレジストで覆った後、ドライまたはウェットエッチ
ングによってｎ+型ポリシリコンをパターニングする。
これにより、複数のゲート電極７それぞれに接続される
配線層（図示せず）が形成されると共に、ゲート電極７
が基板表面と面一もしくは基板表面よりも若干凹む程度
となって形成される。
【０１８０】最後に、図示しないが、公知の方法によ
り、基板表面側にｎ+型ソース領域３に接すると共に、
ｐ型ベース領域２に接するソース電極と、基板裏面側に
ｎ+型ドレイン領域４に接するドレイン電極を形成した
のち、ゲート電極７やソース電極と外部との電気的導通
を図るための電気配線をパターニングし、さらに、基板
表面側を保護膜で覆うことによって本実施形態における
パワーＭＯＳＦＥＴが完成する。
【０１８１】このような製造方法によれば、ドリフト領
域１ｃの形成工程、ｐ型ベース領域２の形成工程、ｎ+
型ソース領域３の形成工程それぞれの際に逐次トレンチ
を形成する必要がない。つまり、１回のトレンチエッチ
ングを行い、ドリフト領域１ｃ、ｐ型ベース領域２、ｎ
+型ソース領域３を順に堆積して行くことで、これらが
自己整合的に形成されるようにできるため、１回のトレ
ンチエッチングのみで済む。これにより、製造工程の簡
略化を図ることができると共に製造コストの削減を図る
ことができる。
【０１８２】なお、本実施形態では、本発明の一実施形
態をパワーＭＯＳＦＥＴに適用した場合について説明し
たが、他の構造に採用しても構わない。
【０１８３】例えば、図２７に示すＩＧＢＴに適用して
もよい。この場合、図２７に示すように、図２０におけ
るｎ+型ソース領域３をｎ+型エミッタ領域２６とし、ｎ
+型ドレイン領域４をｐ+型コレクタ領域２７に変えれば
よい。この場合、ｐ+型コレクタ領域２７を構成するｐ+
型基板６０′を用いて、上述したパワーＭＯＳＦＥＴと
同様の製造工程を実施すれば、図２７に示す構造のＩＧ
ＢＴを製造することが可能である。
【０１８４】また、図２８に示すＭＣＴ（Mos Control
led Thyristor）に適用してもよい。この場合、ＭＣＴ
の構造は図２７に示すＩＧＢＴの構造と同様であり、ｎ
+型エミッタ領域２６がｎ+型カソード領域２６′、ｐ+
型コレクタ領域２７がｐ+型アノード領域２７′として
働く。ただし、ｐ+型ベース領域２をフローティング状
態にする必要があるため、ｐ+型ベース領域２とｎ+型カ
ソード領域２６′とが電気的に接続されていない構造と
なっている。このようなＭＣＴにおいては、ゲート電極
７への印加電圧を制御することにより、チャネル領域を
オンオフさせることができる。なお、このような構造
は、図２７に示すＩＧＢＴと同様の方法によって製造可
能であるが、ｐ型ベース領域２をフローティング状態に
する必要があるため、最後（図２６（ｂ）に示す工程の
後）に行う配線形成の際にｐ型ベース領域２とｎ+型ア
ノード領域２６′とが電気的に接続されないような配線
パターンとする必要がある。
【０１８５】さらに、図２９に示すＡＣＣＵＦＥＴに適
用してもよい。この場合、図２０に示すパワーＭＯＳＦ
ＥＴと略同様の構造となるが、パワーＭＯＳＦＥＴに対
してｐ型ベース領域２をなくした構成となる。このよう
なＡＣＣＦＥＴにおいては、例えば、ゲート電極７に電
圧を印可すると、隣り合うゲート電極７の間においてド
リフト領域１ｃ側に空乏層が延び、印加電圧を制御する
ことによって空乏層の延び量を変化させ、チャネル領域
を制御するようになっている。このような構造は図２０
に示すパワーＭＯＳＦＥＴに対してｐ型ベース領域２形
成工程を省略することによって製造することが可能であ
る。
【０１８６】（第１６実施形態）図３０に、本発明の第
１６実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態は、第１５実施形態におけるパワー
ＭＯＳＦＥＴに対して、ｎ+型ソース領域３等のＸ方向
における内部抵抗を低減するものである。
【０１８７】図３０に示すように、ｎ+型ソース領域３
内およびｎ+型ドレイン領域４内には、基板表面からＸ
方向に延設された抵抗値低減層７０、７１が備えられて
いる。これら抵抗値低減層７０、７１は、半導体材料よ
りも低抵抗な材料、例えばＡｌ、Ｃｕ、Ｗ、Ｔｉ等の金
属、若しくはＷＳｉ2、ＴｉＳｉ2、ＣｏＳｉ2等の高融
点金属シリサイドで構成されている。本実施形態では、
これら抵抗値低減層７０、７１は同等の深さで形成され
ており、ｎ+型ソース領域３よりも浅く形成されてい
る。
【０１８８】このように構成された抵抗値低減層７０、
７１により、ｎ+型ソース領域３と電気配線とのコンタ
クトが実質的に３次元構造となり、ｎ+型ソース領域３
やｎ+型ドレイン領域４のＸ方向に対する抵抗値の増加
を抑制することができる。
【０１８９】上記第１５実施形態の実験結果（図２２参
照）でも示したように、上記第１５実施形態ではトレン
チ深さが深くなるに連れてｎ+型ソース領域３等の内部
抵抗が増大していたが、本実施形態のようにすることで
トレンチ深さを深くし過ぎることによるオン抵抗の増大
を抑制できる。このため、第１５実施形態で示した場合
よりもトレンチ深さを深くし、さらなる規格化オン抵抗
の低減を図ることができる。
【０１９０】なお、本実施形態におけるパワーＭＯＳＦ
ＥＴは、第１５実施形態と同様に図２５（ｂ）に示す工
程を施した後に、図３１に示す以下の工程を施すことに
より形成される。
【０１９１】まず、図３１（ａ）に示すように、ＢＰＳ
Ｇ等の層間絶縁膜７３で基板表面を覆った後、抵抗値低
減層７０、７１の形成予定領域上において層間絶縁膜７
３を開口させる。そして、ドライ又はウェットエッチン
グにより、抵抗値低減層７０、７１の形成予定領域にト
レンチ７４を形成する。続いて、図３１（ｂ）に示すよ
うに、トレンチ７４内を埋め込むように電気配線として
のＡｌ膜７５をデポジションする。このＡｌ膜７５のう
ち、トレンチ７４を埋め込んでいる部分が抵抗値低減層
７０、７１に相当する。この後、図示しないが、基板裏
面側にドレイン電極を形成したのち、基板表面を保護膜
で覆うことによって本実施形態におけるパワーＭＯＳＦ
ＥＴが完成する。
【０１９２】また、図３１（ｂ）に示す工程において
は、トレンチ７４をＡｌ膜７５で埋め込むようにした
が、図３２（ａ）に示すようにＡｌ膜７５ではなく高融
点金属シリサイド７６でトレンチ７４を埋め込んだ後、
高融点金属シリサイドを平坦化し、その後、図３２
（ｂ）に示すようにＡｌ膜７５をデポジションするよう
にしてもよい。
【０１９３】（第１７実施形態）図３３に、本発明の第
１７実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態は、第１５実施形態におけるパワー
ＭＯＳＦＥＴに対して、ｐ型ベース領域２の電位固定を
好適に行えるようにしたものである。
【０１９４】図３３に示すように、ｐ型ベース領域３内
にはＸ方向に延設されたコンタクト層７７が備えられて
いる。このコンタクト層７７は、例えばｐ型不純物がド
ーピングされたポリシリコンによって形成されており、
ｐ型ベース領域２よりも浅く形成されている。なお、抵
抗値低減層７１は、上記第１６実施形態と同様の役割を
果たすものである。
【０１９５】このように構成されたコンタクト層７７に
より、ｐ型ベース領域２と電気配線とのコンタクトが実
質的に３次元構造となる。
【０１９６】ｐ型ベース領域２は比較的低濃度で構成さ
れるため、上記第１５実施形態の構造の場合にはｐ型ベ
ース領域２が深く形成されると電位固定が困難となる。
このため、静電気等によってドリフト領域１ｃ、ｐ型ベ
ース領域２、及びｎ+型ソース領域３で構成される寄生
トランジスタがオン状態となってしまう可能性がある。
【０１９７】これに対して、本実施形態のようにｐ型ベ
ース領域２内にコンタクト層７７を形成することによ
り、ｐ型ベース領域２の電位固定を確実に行うことがで
きる。これにより、ｐ型ベース領域２の内部抵抗による
電位変動を防止することができる。
【０１９８】なお、コンタクト層７７は、第１５実施形
態と同様に図２６（ｂ）に示す工程まで施した後、フォ
トリソグラフィ工程にてｐ型ベース領域２のうちコンタ
クト層７７の形成予定領域にトレンチを形成し、このト
レンチをｐ型のポリシリコンで埋め込むことによって形
成される。
【０１９９】（第１８実施形態）図３４に、本発明の第
１８実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態は、第１６、第１７実施形態を組み
合わせたものである。
【０２００】図３４に示すように、第１６実施形態と同
様の構成を有する抵抗値低減層７８がｎ+型ソース領域
３とｐ型ベース領域２を連結するように形成されてい
る。このため、抵抗値低減層７８が第１７実施形態で示
したｐ型ベース領域２とのコンタクト層としても働く。
【０２０１】このように、本実施形態のように抵抗値低
減層７８を構成すれば、ｎ+型ソース領域３の内部抵抗
を低減する役割とｐ型ベース領域２の電位固定を行う役
割とを両立させることができる。
【０２０２】（第１９実施形態）図３５に、本発明の第
１９実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。本実施形態は、第１５実施形態におけるパワー
ＭＯＳＦＥＴのトレンチ５の深さを変更したものであ
る。
【０２０３】図３５に示すように、トレンチ５の底部が
ｐ型ベース２の底部よりも浅く形成されており、Ｘ方向
においてゲート電極７がｐ型ベース領域２内で終端する
ように構成されている。
【０２０４】このように、ゲート電極７がｐ型ベース領
域２内で終端するように構成することで、Ｘ方向にはチ
ャネル領域が形成されないようにできる。これにより、
Ｘ方向においてチャネル領域が形成されるしきい値がＹ
方向においてチャネル領域が形成されるしきい値よりも
低くなって、ゲート制御性が悪くなることを防止するこ
とができる。
【０２０５】なお、このように構成されるパワーＭＯＳ
ＦＥＴは、第１５実施形態に対してトレンチ５の深さを
浅くするのみで形成される。
【０２０６】また、本実施形態では、ゲート電極７がｐ
型ベース領域２内で終端するように構成しているが、図
３６に示すように、ｎ+型ソース領域３内で終端するよ
うにしてもよい。
【０２０７】（第２０実施形態）本実施形態では、第１
５実施形態で示した図２０、図２１のパワーＭＯＳＦＥ
Ｔについて、図２４〜図２６で示した工程とは異なる方
法で製造する場合について説明する。
【０２０８】図３７に、本実施形態におけるパワーＭＯ
ＳＦＥＴの製造工程を示し、この図に基づいてパワーＭ
ＯＳＦＥＴの製造方法について説明する。なお、図３７
では、図２１のＣ−Ｃ断面の様子を紙面左側に示し、図
２１のＯ−Ｂ断面の様子を紙面右側に示す。また、図２
４〜図２６に示す工程と同様の部分については、これら
の図を参照して説明する。
【０２０９】まず、図２４（ａ）、（ｂ）に示す工程を
行い、ｎ+型基板６０にトレンチ６２を形成する。そし
て、以下のように図３７に示す工程を行う。
【０２１０】〔図３７（ａ）に示す工程〕トレンチ６２
の内壁面に、例えばエピタキシャル成長によってｎ-型
膜８０を成膜する。このとき、ｎ-型膜８０の膜厚を、
図２４（ｃ）に示すｎ-型膜６３とｐ型膜６３を合わせ
た厚さ程度にしておく。
【０２１１】〔図３７（ｂ）に示す工程〕次に、ｎ-型
膜８０を覆うようにｐ型不純物を含有するｐ型膜８１、
例えばＢＳＧ膜をデポジションする。
【０２１２】〔図３７（ｃ）に示す工程〕続いて、ドラ
イブ熱処理を行う。例えば、Ｎ2雰囲気中で９５０〜１
１５０℃の熱処理を行う。これにより、ｐ型膜８１内の
ｐ型不純物がｎ-型膜８０内に熱拡散（固相拡散）し、
ｎ-型膜８０の表面から所定厚さ分が反転する。この反
転した領域がｐ型ベース領域２に相当する。なお、この
熱拡散量は略均一であり、濃度分布も略均一となる。こ
のため、ドリフト領域１ｃとｐ型ベース領域２との位置
関係は自己整合的に決定される。その後、ｐ型膜８１を
除去する。
【０２１３】そして、図２５（ａ）以降の工程を施し、
図２０に示すパワーＭＯＳＦＥＴが完成する。このよう
に、ｐ型ベース領域２を熱拡散によって形成することも
可能である。
【０２１４】なお、本実施形態では、固相拡散によって
ｐ型ベース領域２を形成したが、気相拡散、液相拡散に
よってｐ型ベース領域２を形成することも可能である。
【０２１５】（第２１実施形態）本実施形態では、第２
０実施形態と同様に、図２０、図２１のパワーＭＯＳＦ
ＥＴについて、図２４〜図２６で示した工程とは異なる
方法で製造する場合について説明する。
【０２１６】図３８に、本実施形態におけるパワーＭＯ
ＳＦＥＴの製造工程を示し、この図に基づいてパワーＭ
ＯＳＦＥＴの製造方法について説明する。なお、図３８
では、図２１のＣ−Ｃ断面の様子を紙面左側に示し、図
２１のＯ−Ｂ断面の様子を紙面右側に示す。また、図２
４〜図２６に示す工程と同様の部分については、これら
の図を参照して説明する。
【０２１７】〔図３８（ａ）に示す工程〕まず、図２４
（ａ）、（ｂ）に示す工程を行い、ｎ+型基板６０にト
レンチ８２を形成する。但し、ここでは、ｎ+型基板６
０のうちｎ+型ソース領域３が形成される予定領域のみ
をエッチングしてトレンチ８２とする。
【０２１８】〔図３８（ｂ）に示す工程〕続いて、トレ
ンチ８２の内壁を覆うように、ｐ型不純物を含有するｐ
型膜、例えばＢＳＧ膜をデポジションする。そして、ド
ライブ熱処理を行う。例えば、Ｎ 2雰囲気中で１０００
〜１１５０℃の熱処理を行う。これにより、ｐ型膜内の
ｐ型不純物がｎ+型基板６０内に熱拡散（固相拡散）
し、ｎ+型基板６０の表面から所定厚さ分が補償されて
高抵抗領域８３となる。この高抵抗領域８３がドリフト
領域１ｃに相当する。この後、ｐ型膜を除去する。
【０２１９】〔図３８（ｃ）に示す工程〕次に、再度ト
レンチ８２を覆うように、ｐ型不純物を含有するｐ型
膜、例えばＢＳＧ膜をデポジションする。このとき形成
するｐ型膜は、図３８（ｂ）に示す工程で形成したｐ型
膜よりも高濃度なものを用いるのが望ましい。
【０２２０】そして、ドライブ熱処理を行う。例えば、
Ｎ2雰囲気中で９５０〜１１５０℃の熱処理を行う。こ
れにより、ｐ型膜内のｐ型不純物が高抵抗領域８３内に
熱拡散（固相拡散）し、高抵抗領域８３の表面から所定
厚さ分が反転する。この反転した領域がｐ型ベース領域
２に相当する。この後、ｐ型膜を除去する。
【０２２１】なお、図３８（ｂ）、（ｃ）における熱拡
散量は略均一であり、濃度分布も略均一となる。このた
め、ドリフト領域１ｃとｐ型ベース領域２との位置関係
は自己整合的に決定される。
【０２２２】そして、図２５（ａ）以降の工程を施し、
図２０に示すパワーＭＯＳＦＥＴが完成する。このよう
に、ドリフト領域１ｃ及びｐ型ベース領域２を熱拡散に
よって形成することも可能である。
【０２２３】なお、本実施形態では、固相拡散によって
ｐ型ベース領域２やドリフト領域１ｃを形成したが、気
相拡散、液相拡散によってｐ型ベース領域２やドリフト
領域１ｃを形成することも可能である。
【０２２４】（第２２実施形態）本実施形態では、第２
０、２１実施形態と同様に、図２０、図２１のパワーＭ
ＯＳＦＥＴについて、図２４〜図２６で示した工程とは
異なる方法で製造する場合について説明する。
【０２２５】図３９に、本実施形態におけるパワーＭＯ
ＳＦＥＴの製造工程を示し、この図に基づいてパワーＭ
ＯＳＦＥＴの製造方法について説明する。なお、図３９
では、図２１のＣ−Ｃ断面の様子を紙面左側に示し、図
２１のＯ−Ｂ断面の様子を紙面右側に示す。また、図２
４〜図２６に示す工程と同様の部分については、これら
の図を参照して説明する。
【０２２６】〔図３９（ａ）に示す工程〕まず、図２４
（ａ）、（ｂ）に示す工程を行い、ｎ+型基板６０にト
レンチ８４を形成する。但し、ここでは、ｎ+型基板６
０のうちｐ型ベース領域２が形成される予定領域のみを
エッチングしてトレンチ８４とする。
【０２２７】〔図３９（ｂ）に示す工程〕続いて、トレ
ンチ８４の内壁を覆うように、ｐ型不純物を含有するｐ
型膜、例えばＢＳＧ膜をデポジションする。そして、ド
ライブ熱処理を行う。例えば、Ｎ 2雰囲気中で９５０〜
１１５０℃の熱処理を行う。これにより、ｐ型膜内のｐ
型不純物がｎ+型基板６０内に熱拡散（固相拡散）し、
ｎ+型基板６０の表面から所定厚さ分が補償されて高抵
抗領域８５となる。この高抵抗領域８５がドリフト領域
１ｃに相当する。この後、ｐ型膜を除去する。
【０２２８】〔図３９（ｃ）に示す工程〕次に、再度ト
レンチ８４を覆うようにｐ型膜８６を例えばエピタキシ
ャル成長によって形成する。このｐ型膜８６がｐ型ベー
ス領域２に相当する。
【０２２９】そして、図２５（ａ）以降の工程を施し、
図２０に示すパワーＭＯＳＦＥＴが完成する。このよう
に、ドリフト領域１ｃを熱拡散によって形成することも
可能である。
【０２３０】なお、本実施形態では、固相拡散によって
ドリフト領域１ｃを形成したが、気相拡散、液相拡散に
よってドリフト領域１ｃを形成することも可能である。
【０２３１】（第２３実施形態）図４０に、本発明の第
２３実施形態におけるパワーＭＯＳＦＥＴの斜視断面図
を示す。
【０２３２】本実施形態は、第１５実施形態に対して、
ｎ+型ドレイン領域４の表層部にｎ+型ソース領域３と電
気的に接続されたｐ+型不純物拡散層９０を備えたもの
である。このｐ+型不純物拡散層９０は、例えば、ゲー
ト電極７を形成した後に、選択的にイオン注入を行うこ
とによって形成される。
【０２３３】このようなｐ+型不純物拡散層９０を備え
ることにより、サージ電流発生時に、ｎ+型ドレイン領
域４（ドリフト領域１ｃ）、ｐ型ベース領域２及びｎ+
型ソース領域３によって形成される寄生ｎｐｎトランジ
スタがオンするより先に、ｐ+型不純物拡散層９０とｎ+
型ドレイン領域４とによって形成されるＰＮ接合部がブ
レークダウンしてサージ電流を放散させることができ
る。これにより、サージ電流が寄生トランジスタに流れ
ることを防止することができ、寄生トランジスタが動作
することによって生じる発熱によるゲート酸化膜６の破
壊等を防止することができる。
【０２３４】（他の実施形態）上記各実施形態では、ｎ
-型基板１を用いてパワーＭＯＳＦＥＴ等を形成してい
るが、ｐ型基板を用いてパワーＭＯＳＦＥＴ等を形成す
るようにしてもよい。この場合、パワーＭＯＳＦＥＴは
図４１に示す構成となり、ｐ型ベース領域２をｐ型基板
４０で構成し、ドリフト領域１ｃをトレンチ形成等によ
って形成することになる。
【０２３５】また、上記各実施形態ではｎチャネルタイ
プのパワーＭＯＳＦＥＴ等を例に挙げているが、ｐチャ
ネルタイプのパワーＭＯＳＦＥＴ等に適用することも可
能である。さらに、上記各実施形態では、トレンチ５の
側面にｐ型半導体からなるｐ型ベース領域２が配置され
るようにし、ｐ型ベース領域２を反転させることによっ
てチャネル領域を形成する反転型のパワーＭＯＳＦＥＴ
等を示したが、ｐ型ベース領域２とトレンチ５との間に
薄膜のｎ型層を配置し、ｎ型層に蓄積させたキャリアに
てチャネル領域を形成する蓄積型のパワーＭＯＳＦＥＴ
等に適用することも可能である。
【０２３６】上記第１実施形態では、パワーＭＯＳＦＥ
Ｔの製造においてｐ型ベース領域２が配置されるトレン
チ、ｎ+型ソース領域３及びｎ+型ドレイン領域４が配置
されるトレンチ、及びゲート電極７が配置されるトレン
チ５のそれぞれを形成するために３回のトレンチ形成工
程を行う必要がある。しかしながら、３回ものトレンチ
形成工程を行わなければならず煩雑である。そこで、以
下の製造方法を採用してもよい。
【０２３７】まず、ｎ-型基板１を用意し、ｎ-型基板
１のうちｎ+型ソース領域３及びｎ+型ドレイン領域３の
形成予定領域にトレンチを形成したのち、トレンチ内を
含むｎ-型基板１の表面全面にマスク酸化膜を形成す
る。続いて、マスク酸化膜のうち、ｎ+型ソース領域３
の形成予定領域のトレンチ内に形成された部分を除去す
る。そして、ｎ+型ソース領域３の形成予定領域におけ
るトレンチからｎ-型基板１内へｐ型不純物を気相拡散
させる。このとき、マスク酸化膜で覆われていないｎ+
型ソース領域３の形成予定領域のトレンチからのみｐ型
不純物が拡散し、ｐ型ベース領域２が形成される。な
お、このとき気相拡散ではなく、トレンチ内をｐ型不純
物層で埋め込み、ｐ型不純物層からｐ型不純物を拡散さ
せる固相拡散によってｐ型ベース領域２を形成すること
も可能である。
【０２３８】この後、マスク酸化膜を全面除去し、ｎ+
型ソース領域３及びｎ+型ドレイン領域４の形成予定領
域における各トレンチをｎ型のポロシリコン層で埋め込
む。そして、ｎ型のポリシリコン層を平坦化してトレン
チ内にのみ残したのち、ポリシリコン層内のｎ型不純物
を熱拡散させることでｎ+型ソース領域３及びｎ+型ドレ
イン領域４が形成される。なお、ポリシリコン層でトレ
ンチを埋め込んだ場合、シリコンとポリシリコンとの接
合になってしまうが、上記熱処理によってポリシリコン
層内のｎ型不純物を拡散させることにより、拡散によっ
てできたｎ型層によってＰＮ接合を形成することが可能
である。
【０２３９】この後、第１実施形態と同様にトレンチ５
を形成したのち、ゲート酸化膜６及びゲート電極７を形
成することによって、図１に示すパワーＭＯＳＦＥＴを
形成することができる。このような工程によれば、トレ
ンチ形成工程を２回行うだけでパワーＭＯＳＦＥＴを製
造することができるため、製造工程の簡略化を図ること
ができる。
【０２４０】また、このようにｎ+型ソース領域３の形
成予定領域におけるトレンチからｐ型不純物を拡散させ
てｐ型ベース領域２を形成するため、ｐ型ベース領域２
とｎ +型ソース領域３とが自己整合的に形成されるよう
にできる。これにより、ｎ+型ソース領域３とドリフト
領域１ｃとの間に挟まれたｐ型ベース領域４の寸法が正
確に規定され、均一なＭＯＳ動作を行えるようにでき
る。
【０２４１】また、ｐ型基板を用いる場合には以下の
製造方法となる。図４１を参照してｐ型基板４０を用い
る場合のパワーＭＯＳＦＥＴの製造方法について説明す
る。
【０２４２】まず、主表面４０ａ及び裏面４０ｂを有す
るｐ型基板４０を用意する。ｐ型基板４０のうちｎ+型
ソース領域３及びｎ+型ドレイン領域４の形成予定領域
にトレンチを形成したのち、トレンチ内を含むｐ型基板
４０の表面全面にマスク酸化膜を形成する。続いて、マ
スク酸化膜のうち、ｎ+型ドレイン領域４の形成予定領
域のトレンチ内に形成された部分を除去する。そして、
ｎ+型ドレイン領域４の形成予定領域におけるトレンチ
からｐ型基板４０内へｎ型不純物を気相拡散させる。こ
のとき、マスク酸化膜で覆われていないｎ+型ドレイン
領域４の形成予定領域のトレンチからのみｎ型不純物が
拡散し、ドリフト領域１ｃが形成される。
【０２４３】この後、マスク酸化膜を全面除去し、ｎ+
型ソース領域３及びｎ+型ドレイン領域４の形成予定領
域における各トレンチをｎ型のポロシリコン層で埋め込
む。そして、ｎ型のポリシリコン層を平坦化してトレン
チ内にのみ残したのち、ポリシリコン層内のｎ型不純物
を熱拡散させることでｎ+型ソース領域３及びｎ+型ドレ
イン領域４が形成される。
【０２４４】この後、上記と同様にトレンチ５を形成し
たのち、ゲート酸化膜６及びゲート電極７を形成するこ
とによって、図１に示すパワーＭＯＳＦＥＴを形成する
ことができる。このようにｐ型基板４０を用いた場合に
おいても、トレンチ形成工程を２回行うだけでパワーＭ
ＯＳＦＥＴを製造することができるため、製造工程の簡
略化を図ることができる。
【０２４５】また、上記第１実施形態において本発明を
適用したパワーＭＯＳＦＥＴのレイアウト構成の一例
（図２参照）を示したが、これに限るものではなく他の
レイアウト構成、例えば図４３〜図５１に示すレイアウ
ト構成を採用しても良い。
【０２４６】図４３に示すパワーＭＯＳＦＥＴにおいて
は、図１に示す断面構成を１ユニットセルとし、この１
ユニットセルに対して線対称にもう一つのユニットセル
を配置し、これら２つのユニットセルを１組として複数
組のユニットセルを一方向に並べたレイアウト構成とし
ている。そして、組となっている各ユニットセルの対称
線上に、各ゲート電極７に接続されるゲート配線９１を
延設すると共に、このゲート配線９１の両側に、各トレ
ンチ５の間に配置されるｐ型ベース領域２とｎ +型ソー
ス領域３の双方に接続されるソース電極９を配置したレ
イアウト構成としている。このようなレイアウト構成を
本発明に適用することが可能である。
【０２４７】また、図４４に示すパワーＭＯＳＦＥＴに
おいては、図４３に示すパワーＭＯＳＦＥＴとほぼ同様
のレイアウト構成となっているが、チャネル領域を構成
するｐ型ベース領域２及びドリフト領域１ｃにオーバラ
ップするようにゲート配線９１を配置した点が異なる。
具体的には、ドリフト領域１ｃ上に設けられたＬＯＣＯ
Ｓ酸化膜（図示せず）を介してゲート電極７が配置され
ている。
【０２４８】このようなレイアウト構成とすれば、パワ
ーＭＯＳＦＥＴの耐圧を決定しているＰＮ接合部、つま
りｐ型ベース領域２及びドリフト領域１ｃによって構成
されるＰＮ接合部の上方にゲート配線が配置されること
になるため、フィールドプレート効果によって電界集中
が緩和され、より高耐圧なパワーＭＯＳＦＥＴとするこ
とができる。
【０２４９】また、図４５に示すパワーＭＯＳＦＥＴに
おいては、図４４に示すパワーＭＯＳＦＥＴとほぼ同様
のレイアウト構成となっているが、ソース電極９を１つ
おきに配置すると共に、ソース電極９が配置されなかっ
た位置にソース電極９の代りにトレンチ５、ゲート酸化
膜６及びゲート電極７からなるトレンチゲート構造を形
成した点が異なる。このようなレイアウト構成とすれ
ば、単位面積当たりのチャネル抵抗の低減が図れ、その
結果、オン抵抗のさらなる低減を図ることができる。
【０２５０】また、図４６に示すパワーＭＯＳＦＥＴに
おいては、図４４に示すパワーＭＯＳＦＥＴとほぼ同様
のレイアウト構成となっているが、図４４に示すパワー
ＭＯＳＦＥＴが各組のユニットセルの間すべてにソース
電極９を配置しているのに対し、各組のユニットセルの
間の任意の場所（本図では一方向に並べられたトレンチ
ゲート構造の両端）にのみソース電極９を配置している
点が異なる。このようなレイアウト構成とすれば、単位
面積当たりのチャネル抵抗の低減が図れ、オン抵抗のさ
らなる低減を図ることができる。
【０２５１】また、図４７に示すパワーＭＯＳＦＥＴに
おいては、図４４に示すパワーＭＯＳＦＥＴとほぼ同様
のレイアウト構成となっているが、各ユニットセル毎に
分割させたトレンチゲート構造となっている点が異な
る。このようなレイアウト構成を採用することも可能で
ある。特に、上述したようなトレンチ内をエピタキシャ
ル層で埋め込むことによってｐ型ベース領域２やｎ+型
ソース領域３等を形成する場合には、エピタキシャル層
を埋め込む際にトレンチ中央に「す」と呼ばれる空洞状
の結晶欠陥が形成される可能性があるが、本図に示すレ
イアウト構成とすることにより「す」を避けるようにト
レンチゲート構造を形成できる。なお、図４７ではゲー
ト配線をｐ型ベース領域２及びドリフト層１ｃの上に形
成した例を示したが、図４３に示すように各組のユニッ
トセルの中央に位置する対称線上にゲート配線を配置す
るようにしてもよい。
【０２５２】なお、図４３〜図４７に示すレイアウト構
成は第１実施形態のみではなく、他の実施形態について
も勿論適用可能である。また、図４３〜図４７に示すレ
イアウト構成例においてはドレイン電極を図示していな
いが、例えば第１実施形態に示すパワーＭＯＳＦＥＴの
場合にはドレイン電極を基板主表面側に設ければ良く、
第１５実施形態に示すパワーＭＯＳＦＥＴの場合にはド
レイン電極を基板主表面側と基板裏面側いずれに設けて
も良い。また、図４４、図４６、図４７においては、各
トレンチゲート構造の間に位置するソース電極９を対称
線を中心として分割した状態としているが、これらを繋
げても良い。
【０２５３】また、図４８に示すパワーＭＯＳＦＥＴに
おいては、ｎ+型ソース領域３を中心としてトレンチゲ
ート構造を四方に配置すると共に、ｎ+型ソース領域
３、ｐ型ベース領域２、ドリフト領域１ｃ及びｎ+型ド
レイン領域４を四角形状に形成することで、四角形状の
基本ユニットを構成したレイアウト構成となっている。
また、図４９に示すＭＯＳＦＥＴにおいては、ｎ+型ソ
ース領域３を中心としてトレンチゲート構造を六方に配
置すると共に、ｎ+型ソース領域３、ｐ型ベース領域
２、ドリフト領域１ｃ及びｎ+型ドレイン領域４を六角
形状に形成することで、六角形状の基本ユニットセルを
構成したレイアウト構成となっている。また、図５０に
示すＭＯＳＦＥＴにおいては、ｎ+型ソース領域３を中
心としてトレンチゲート構造を六方に配置すると共に、
ｎ+型ソース領域３、ｐ型ベース領域２、ドリフト領域
１ｃ及びｎ+型ドレイン領域４を円形状に形成すること
で、円形状の基本ユニットセルを構成したレイアウト構
成となっているこれらに示すようなレイアウト構成を採
用することも可能である。
【０２５４】逆に、ｎ+型ドレイン領域４を中心とした
レイアウト構成とすることも可能である。例えば、図５
１に示すパワーＭＯＳＦＥＴのように、ｎ+型ドレイン
領域４を中心として、トレンチゲート構造を六方に配置
すると共に、ｎ+型ドレイン領域４、ドリフト領域１
ｃ、ｐ型ベース領域２、及びｎ+型ソース領域３を六角
形状に形成することで、ｎ+型ドレイン領域４を中心と
した六角形状の基本ユニットセルを構成したレイアウト
構成とすることができる。
【０２５５】さらに、第１３、第１４実施形態では、ゲ
ート電極７とインジェクション層とを電気的に接続し、
ＭＯＳＦＥＴがオン状態となる場合にのみインジェクシ
ョン層からのキャリア注入が成されるようになっている
が、これらの以外の上記各実施形態においても同様の構
造を取ることができる。もちろん、第１４実施形態のよ
うに、インジェクション層とは抵抗を介して電気的に接
続することにより、ゲート印加電圧とインジェクション
層印加電圧とに電位差を設けることもできる。
【０２５６】また、第１６〜第１８本実施形態では、パ
ワーＭＯＳＦＥＴにおいて抵抗値低減層７０、７１を備
える場合について説明したが、ＩＧＢＴ、ＭＣＴ、ＡＣ
ＣＵＦＥＴに適用しても本実施形態と同様の効果を得る
ことができる。また、第２０〜第２２実施形態で示した
拡散によって各構成要素を製造する方法をＩＧＢＴ、Ｍ
ＣＴ、ＡＣＣＵＦＥＴに適用することも可能である。
【０２５７】また、上記第１５〜第２２実施形態では、
ｎ+型ドレイン領域４を構成するｎ+型基板６０について
の面方位については特に触れていないが、ｎ+型基板６
０に例えば（１１０）基板を用いるのが好適である。
【０２５８】このような（１１０）基板を用いた場合、
図４２に示すように、トレンチ６２の各側面が（１１
１）面となる。このような（１１０）面は異方性が出せ
るため、例えばＴＭＡＨによるウェットエッチングによ
って各溝を形成することが可能となる。なお、図４２
中、点線ハッチングで示した領域Ａは（１１０）基板を
用いた場合にエッチング時にテーパ形状となって残る部
分であり、この領域を避けてゲート電極７等を形成する
ようにしている。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面図である。
【図２】図１に示すパワーＭＯＳＦＥＴのレイアウトを
示す図である。
【図３】図１に示すパワーＭＯＳＦＥＴと従来のラテラ
ル型ＭＯＳＦＥＴのチャネル幅を比較するための説明図
である。
【図４】第２実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図５】第３実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図６】第４実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図７】第５実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図８】第６実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図９】第７実施形態におけるパワーＭＯＳＦＥＴの斜
視断面図である。
【図１０】第８実施形態におけるパワーＭＯＳＦＥＴの
斜視断面図である。
【図１１】第９実施形態におけるパワーＭＯＳＦＥＴの
斜視断面図である。
【図１２】第１０実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図１３】第１０実施形態に示す構造を採用したＩＧＢ
Ｔの斜視断面図である。
【図１４】第１１実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図１５】第１１実施形態に示す構造を採用したＩＧＢ
Ｔの斜視断面図である。
【図１６】第１２実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図１７】第１２実施形態に示す構造を採用したＩＧＢ
Ｔの斜視断面図である。
【図１８】第１３実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図１９】第１４実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図２０】第１５実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図２１】図２０に示すパワーＭＯＳＦＥＴのレイアウ
トを示す図である。
【図２２】トレンチ深さと規格化オン抵抗との関係を示
す図である。
【図２３】図２０に示すパワーＭＯＳＦＥＴと従来装置
とを比較説明するための図である。
【図２４】図２０に示すパワーＭＯＳＦＥＴの製造工程
を示す図である。
【図２５】図２４に続くパワーＭＯＳＦＥＴの製造工程
を示す図である。
【図２６】図２５に続くパワーＭＯＳＦＥＴの製造工程
を示す図である。
【図２７】第１５実施形態に示す構造を採用したＩＧＢ
Ｔの斜視断面図である。
【図２８】第１５実施形態に示す構造を採用したＭＣＴ
の斜視断面図である。
【図２９】第１５実施形態に示す構造を採用したＡＣＣ
ＵＦＥＴの斜視断面図である。
【図３０】第１６実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図３１】図３０に示すパワーＭＯＳＦＥＴの製造工程
の一例を示す図である。
【図３２】図３０に示すパワーＭＯＳＦＥＴの製造工程
の一例を示す図である。
【図３３】第１７実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図３４】第１８実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図３５】第１９実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図３６】第１９実施形態の構造の他の形態を示すパワ
ーＭＯＳＦＥＴの斜視断面図である。
【図３７】第２０実施形態にて説明する図２０のパワー
ＭＯＳＦＥＴの製造工程を示す図である。
【図３８】第２１実施形態にて説明する図２０のパワー
ＭＯＳＦＥＴの製造工程を示す図である。
【図３９】第２２実施形態にて説明する図２０のパワー
ＭＯＳＦＥＴの製造工程を示す図である。
【図４０】第２３実施形態におけるパワーＭＯＳＦＥＴ
の斜視断面図である。
【図４１】他の実施形態におけるパワーＭＯＳＦＥＴの
斜視断面図である。
【図４２】他の実施形態におけるパワーＭＯＳＦＥＴの
斜視図である。
【図４３】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４４】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４５】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４６】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４７】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４８】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図４９】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図５０】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図５１】他の実施形態で説明するパワーＭＯＳＦＥＴ
のレイアウト構成を示した図である。
【図５２】従来におけるパワーＭＯＳＦＥＴを説明する
ための図である。
【図５３】従来におけるパワーＭＯＳＦＥＴを説明する
ための図である。
【符号の説明】
１…ｎ-型基板、１ａ…主表面、１ｂ…裏面、２…ｐ型
ベース領域、３…ｎ+型ソース領域、４…ｎ+型ドレイン
領域、５…トレンチ、６…ゲート酸化膜、７…ゲート電
極、８…コンタクト領域、９…ソース電極、１０…ドレ
イン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/78 ６５２Ｇ ６５２Ｒ ６５５Ａ ６５５ ６５５Ｚ ６５６Ｃ ６５６ 29/74 Ｘ 29/74 29/78 ３０１Ｖ 29/786 ６２６Ｚ (72)発明者 榊原 純 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 柴田 巧 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 森下 敏之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F005 AC03 AE07 5F040 DA22 EB12 EB13 EB14 EC07 EC20 EF18 EK05 FC05 5F110 AA07 BB12 CC10 DD05 DD13 EE09 EE22 FF02 FF12 FF23 GG02 GG12 GG22 GG29 NN02 NN62 QQ17

Claims (77)

    【特許請求の範囲】
  1. 【請求項１】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記ソース領域から前記ベース領域を貫通す
    るように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    ソース領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  2. 【請求項２】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記ソース領域から前記ベース領域
    を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    ソース領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  3. 【請求項３】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）の前記裏面側と支持基板（１１）とを埋
    め込み絶縁膜（１２）を介して貼り合わせたＳＯＩ基板
    （１３）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面と平行を成す一方向において、前記ソース領
    域から前記ベース領域を貫通するように形成されたトレ
    ンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    ソース領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  4. 【請求項４】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）の前記裏面側と支持基板（１１）とを埋
    め込み絶縁膜（１２）を介して貼り合わせたＳＯＩ基板
    （１３）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面から垂直方向に延設されていると共に、前記
    ソース領域から前記ベース領域を貫通するように形成さ
    れたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    ソース領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  5. 【請求項５】 前記主表面と平行を成す一方向におい
    て、前記ソース領域、前記ベース領域、前記ドレイン領
    域が順に並べられていることを特徴とする請求項１乃至
    ４のいずれか１つに記載の半導体装置。
  6. 【請求項６】 前記トレンチは、前記主表面から垂直方
    向に延設されていると共に、前記ベース領域を貫通し、
    前記ドレイン領域まで達していることを特徴とする請求
    項１乃至５のいずれか１つに記載の半導体装置。
  7. 【請求項７】 前記ソース電極は、前記半導体基板の前
    記主表面側から前記ソース領域及び前記ベース領域との
    電気的接続がとられており、 前記ドレイン電極は、前記半導体基板の前記主表面側か
    ら前記ドレイン領域との電気的接続がとられていること
    を特徴とする請求項１乃至６のいずれか１つに記載の半
    導体装置。
  8. 【請求項８】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記ベース領域から離間するように、前記半導体基板の
    うち前記主表面から垂直方向に延設されていると共に該
    半導体基板のうち前記裏面側にも延設された第２導電型
    のドレイン領域（４）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記ソース領域から前記ベース領域を貫通す
    るように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  9. 【請求項９】 主表面（１ａ、４０ａ）及び前記主表面
    の反対面となる裏面（１ｂ、４０ｂ）を有する半導体基
    板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記ベース領域から離間するように、前記半導体基板の
    うち前記主表面から垂直方向に延設されていると共に該
    半導体基板のうち前記裏面側にも延設された第２導電型
    のドレイン領域（４）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記ソース領域から前記ベース領域
    を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  10. 【請求項１０】 前記ベース領域、前記ソース領域、前
    記ドレイン領域は、前記半導体基板の深さ方向及び前記
    トレンチが前記ソース領域から前記ベース領域を貫通す
    る方向において、不純物の濃度分布が均一となるように
    構成されていることを特徴とする請求項８又は９に記載
    の半導体装置。
  11. 【請求項１１】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記ベース領域から離間するよう
    に形成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記ソース領域から前記ベース領域を貫通す
    るように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域及び前記ソース領域は、前記半導体基板
    の深さ方向及び前記トレンチが前記ソース領域から前記
    ベース領域を貫通する方向において、不純物濃度が均一
    となるように構成されており、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  12. 【請求項１２】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記ベース領域から離間するよう
    に形成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記ソース領域から前記ベース領域
    を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域及び前記ソース領域は、前記半導体基板
    の深さ方向及び前記トレンチが前記ソース領域から前記
    ベース領域を貫通する方向において、不純物濃度が均一
    となるように構成されてており、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  13. 【請求項１３】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板の裏面側に配置され、前記ベース領域か
    ら離間するように形成された第２導電型のドレイン領域
    （４）と、 前記半導体基板の前記主表面から掘られ、前記主表面と
    平行を成す一方向において、前記ソース領域から前記ベ
    ース領域を貫通するように形成されたトレンチ（５）
    と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域及び前記ソース領域は、前記半導体基板
    の深さ方向及び前記トレンチが前記ソース領域から前記
    ベース領域を貫通する方向において、不純物濃度が均一
    となるように構成されていることを特徴とする半導体装
    置。
  14. 【請求項１４】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板の裏面側に配置され、前記ベース領域か
    ら離間するように形成された第２導電型のドレイン領域
    （４）と、 前記半導体基板の前記主表面から掘られ、前記主表面か
    ら垂直方向に延設されていると共に、前記ソース領域か
    ら前記ベース領域を貫通するように形成されたトレンチ
    （５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域及び前記ソース領域は、前記半導体基板
    の深さ方向及び前記トレンチが前記ソース領域から前記
    ベース領域を貫通する方向において、不純物濃度が均一
    となるように構成されていることを特徴とする半導体装
    置。
  15. 【請求項１５】 前記ソース電極は、前記半導体基板の
    前記主表面側から前記ソース領域及び前記ベース領域と
    の電気的接続がとられており、 前記ドレイン電極は、前記半導体基板の前記裏面側から
    前記ドレイン領域との電気的接続がとられていることを
    特徴とする請求項８乃至１４のいずれか１つに記載の半
    導体装置。
  16. 【請求項１６】 前記ドレイン領域内には、前記半導体
    基板の前記主表面から垂直方向に延設された抵抗値低減
    層が備えられていることを特徴とする請求項１乃至１２
    のいずれか１つに記載の半導体装置。
  17. 【請求項１７】 前記トレンチは、前記主表面と平行を
    成す一方向に対して垂直を成す方向に複数個配列されて
    おり、該トレンチの間に配置される前記ベース領域の少
    なくとも１つと前記ソース電極とが電気的に接続されて
    いることを特徴とする請求項１乃至１６のいずれか１つ
    に記載の半導体装置。
  18. 【請求項１８】 前記ベース領域は、前記ソース領域を
    中心として該ソース領域の両側に配置されており、 前記トレンチは、前記ソース領域の中心で分割されてい
    ることを特徴とする請求項１７に記載の半導体装置。
  19. 【請求項１９】 前記ソース領域を中心として、前記ベ
    ース領域、前記ドリフト領域及び前記ドレイン領域が順
    に同心円状に配置され、前記トレンチが前記ソース領域
    を中心として放射状に配置されていることを特徴とする
    請求項１乃至１２のいずれか１つに記載の半導体装置。
  20. 【請求項２０】 前記ドレイン領域を中心として、前記
    ドリフト領域、前記ベース領域及び前記ソース領域が順
    に同心円状に配置され、前記トレンチが前記ドレイン領
    域を中心として放射状に配置されていることを特徴とす
    る請求項１乃至１２のいずれか１つに記載の半導体装
    置。
  21. 【請求項２１】 前記ゲート電極に接続されるゲート配
    線を有し、該ゲート配線は、前記トレンチのうち前記ド
    リフト領域側の端部で前記ゲート電極に接続され、前記
    ドリフト領域と前記ベース領域からなるＰＮ接合部の上
    部に配設されていることを特徴とする請求項１７乃至２
    ０のいずれか１つに記載の半導体装置。
  22. 【請求項２２】 前記ドレイン領域内において、前記半
    導体基板の表面で終端するように第１導電型の不純物拡
    散層（９０）が形成されていることを特徴とする請求項
    ８乃至１０のいずれか１つに記載の半導体装置。
  23. 【請求項２３】 前記トレンチの両側面の一方には、前
    記ベース領域及び前記ソース領域が備えられていると共
    に、他方には、前記ベース領域のみが形成されたインジ
    ョクション層が備えられており、該インジェクション層
    と前記ドレイン領域との間が所定の電位差となるように
    前記インジェクション層が電位固定されていることを特
    徴とする請求項１乃至２２のいずれか１つに記載の半導
    体装置。
  24. 【請求項２４】 前記ドリフト領域内には、前記ベース
    領域から離間するように、かつ前記チャネル領域となる
    部分を避けるように第１導電型のインジェクション層
    （５０）が備えられていることを特徴とする請求項１乃
    至２２のいずれか１つに記載の半導体装置。
  25. 【請求項２５】 前記インジェクション層は、前記トレ
    ンチのうち前記ドリフト領域に達している側の先端部に
    沿うように設けられていることを特徴とする請求項２４
    に記載の半導体装置。
  26. 【請求項２６】 前記ドリフト領域を挟んで前記ベース
    領域の反対側には、前記半導体基板の前記主表面から垂
    直方向に延設された第１導電型のインジェクション層
    （５１）が備えられていることを特徴とする請求項１１
    乃至１５のいずれか１つに記載の半導体装置。
  27. 【請求項２７】 前記半導体基板の裏面側には第１導電
    型のインジェクション層（５２）が備えられていること
    を特徴とする請求項１乃至７、１１、１２のいずれか１
    つに記載の半導体装置。
  28. 【請求項２８】 前記ソース領域内には、前記半導体基
    板の前記主表面から垂直方向に延設された抵抗値低減層
    （７０、７８）が備えられていることを特徴とする請求
    項１乃至２７のいずれか１つに記載の半導体装置。
  29. 【請求項２９】 前記トレンチは、前記半導体基板の前
    記主表面の垂直方向において、前記ベース領域内もしく
    は前記ソース領域内で終端していることを特徴とする請
    求項１乃至２８のいずれか１つに記載の半導体装置。
  30. 【請求項３０】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第１導電型のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記エミッタ領域から前記ベース領域を貫通
    するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域、前記エミッタ領域、前記コレクタ領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    エミッタ領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  31. 【請求項３１】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第１導電型のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記エミッタ領域から前記ベース領
    域を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域、前記エミッタ領域、前記コレクタ領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    エミッタ領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  32. 【請求項３２】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板（１）の前記
    裏面側と支持基板（１１）とを埋め込み絶縁膜（１２）
    を介して貼り合わせたＳＯＩ基板（１３）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第１導電型のコレクタ領域（２７）と、 前記主表面と平行を成す一方向において、前記エミッタ
    領域から前記ベース領域を貫通するように形成されたト
    レンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域、前記エミッタ領域、前記コレクタ領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    エミッタ領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  33. 【請求項３３】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板（１）の前記
    裏面側と支持基板（１１）とを埋め込み絶縁膜（１２）
    を介して貼り合わせたＳＯＩ基板（１３）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第１導電型のコレクタ領域（２７）と、 前記主表面から垂直方向に延設されていると共に、前記
    エミッタ領域から前記ベース領域を貫通するように形成
    されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域、前記エミッタ領域、前記コレクタ領域
    は、前記半導体基板の深さ方向及び前記トレンチが前記
    エミッタ領域から前記ベース領域を貫通する方向におい
    て、不純物濃度が均一となるように構成されていること
    を特徴とする半導体装置。
  34. 【請求項３４】 前記主表面と平行を成す一方向におい
    て、前記エミッタ領域、前記ベース領域、前記コレクタ
    領域が順に並べられていることを特徴とする請求項３０
    乃至３３のいずれか１つに記載の半導体装置。
  35. 【請求項３５】 前記トレンチは、前記主表面と平行を
    成す一方向において、前記ベース領域を貫通し、前記コ
    レクタ領域まで達していることを特徴とする請求項３０
    乃至３４のいずれか１つに記載の半導体装置。
  36. 【請求項３６】 前記エミッタ電極は、前記半導体基板
    の前記主表面側から前記エミッタ領域及び前記ベース領
    域との電気的接続がとられており、 前記コレクタ電極は、前記半導体基板の前記主表面側か
    ら前記コレクタ領域との電気的接続がとられていること
    を特徴とする請求項３０乃至３５のいずれか１つに記載
    の半導体装置。
  37. 【請求項３７】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記ベース領域から離間するように、前記半導体基板の
    うち前記主表面から垂直方向に延設されていると共に該
    半導体基板のうち前記裏面側にも延設された第１導電型
    のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記エミッタ領域から前記ベース領域を貫通
    するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  38. 【請求項３８】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記ベース領域から離間するように、前記半導体基板の
    うち前記主表面から垂直方向に延設されていると共に該
    半導体基板のうち前記裏面側にも延設された第１導電型
    のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記エミッタ領域から前記ベース領
    域を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  39. 【請求項３９】 前記ベース領域、前記エミッタ領域、
    前記コレクタ領域は、前記半導体基板の深さ方向及び前
    記トレンチが前記ソース領域から前記ベース領域を貫通
    する方向において、不純物の濃度分布が均一となるよう
    に構成されていることを特徴とする請求項３７又は３８
    に記載の半導体装置。
  40. 【請求項４０】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記ベース領域から離間するよう
    に形成された第１導電型のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記エミッタ領域から前記ベース領域を貫通
    するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域及び前記エミッタ領域は、前記半導体基
    板の深さ方向及び前記トレンチが前記エミッタ領域から
    前記ベース領域を貫通する方向において、不純物濃度が
    均一となるように構成されており、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  41. 【請求項４１】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板のうち前記ベース領域から離間するよう
    に形成された第１導電型のコレクタ領域（２７）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記エミッタ領域から前記ベース領
    域を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域及び前記エミッタ領域は、前記半導体基
    板の深さ方向及び前記トレンチが前記エミッタ領域から
    前記ベース領域を貫通する方向において、不純物濃度が
    均一となるように構成されており、 前記ゲート電極に電圧を印加したときに、前記ベース領
    域のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  42. 【請求項４２】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板（１）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板の裏面側に配置され、前記ベース領域か
    ら離間するように形成された第１導電型のコレクタ領域
    （２７）と、 前記半導体基板の前記主表面から掘られ、前記主表面と
    平行を成す一方向において、前記ソース領域から前記ベ
    ース領域を貫通するように形成されたトレンチ（５）
    と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域及び前記エミッタ領域は、前記半導体基
    板の深さ方向及び前記トレンチが前記エミッタ領域から
    前記ベース領域を貫通する方向において、不純物濃度が
    均一となるように構成されていることを特徴とする半導
    体装置。
  43. 【請求項４３】 主表面（１ａ）及び前記主表面の反対
    面となる裏面（１ｂ）を有する半導体基板（１）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のエミッタ領域（２６）と、 前記ベース領域を挟んで前記エミッタ領域の反対側に備
    えられた第２導電型の低濃度コレクタ領域（１ｃ）と、 前記半導体基板の裏面側に配置され、前記ベース領域か
    ら離間するように形成された第１導電型のコレクタ領域
    （２７）と、 前記半導体基板の前記主表面から掘られ、前記主表面か
    ら垂直方向に延設されていると共に、前記ソース領域か
    ら前記ベース領域を貫通するように形成されたトレンチ
    （５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記エミッタ領域及び前記ベース領域に電気的に接続さ
    れたエミッタ電極と、 前記コレクタ領域に電気的に接続されたコレクタ電極と
    を備え、 前記ベース領域及び前記エミッタ領域は、前記半導体基
    板の深さ方向及び前記トレンチが前記エミッタ領域から
    前記ベース領域を貫通する方向において、不純物濃度が
    均一となるように構成されていることを特徴とする半導
    体装置。
  44. 【請求項４４】 前記エミッタ電極は、前記半導体基板
    の前記主表面側から前記エミッタ領域及び前記ベース領
    域との電気的接続がとられており、 前記コレクタ電極は、前記半導体基板の前記裏面側から
    前記コレクタ領域との電気的接続がとられていることを
    特徴とする請求項４２又は４３に記載の半導体装置。
  45. 【請求項４５】 前記コレクタ領域内には、前記半導体
    基板の前記主表面から垂直方向に延設された抵抗値低減
    層が備えられていることを特徴とする請求項３０乃至４
    １のいずれか１つに記載の半導体装置。
  46. 【請求項４６】 前記トレンチは、前記主表面と平行を
    成す一方向に対して垂直を成す方向に複数個配列されて
    おり、該トレンチの間に配置される前記ベース領域の少
    なくとも１つと前記エミッタ電極とが電気的に接続され
    ていることを特徴とする請求項３０乃至４５のいずれか
    １つに記載の半導体装置。
  47. 【請求項４７】 前記ベース領域は、前記エミッタ領域
    を中心として該エミッタ領域の両側に配置されており、 前記トレンチは、前記エミッタ領域の中心で分割されて
    いることを特徴とする請求項４６に記載の半導体装置。
  48. 【請求項４８】 前記エミッタ領域を中心として、前記
    ベース領域、前記ドリフト領域及び前記コレクタ領域が
    順に同心円状に配置され、前記トレンチが前記エミッタ
    領域を中心として放射状に配置されていることを特徴と
    する請求項３０乃至４１のいずれか１つに記載の半導体
    装置。
  49. 【請求項４９】 前記コレクタ領域を中心として、前記
    ドリフト領域、前記ベース領域及び前記エミッタ領域が
    順に同心円状に配置され、前記トレンチが前記コレクタ
    領域を中心として放射状に配置されていることを特徴と
    する請求項３０乃至４１のいずれか１つに記載の半導体
    装置。
  50. 【請求項５０】 前記ゲート電極に接続されるゲート配
    線を有し、該ゲート配線は、前記トレンチのうち前記ド
    リフト領域側の端部で前記ゲート電極に接続され、前記
    ドリフト領域と前記ベース領域からなるＰＮ接合部の上
    部に配設されていることを特徴とする請求項４６乃至４
    ９のいずれか１つに記載の半導体装置。
  51. 【請求項５１】 前記コレクタ領域内において、前記半
    導体基板の表面で終端するように第１導電型の不純物拡
    散層（９０）が形成されていることを特徴とする請求項
    ３７乃至３９のいずれか１つに記載の半導体装置。
  52. 【請求項５２】 前記トレンチの両側面の一方には、前
    記ベース領域及び前記エミッタ領域が備えられていると
    共に、他方には、前記ベース領域のみが形成されたイン
    ジョクション層が備えられており、該インジェクション
    層と前記ドレイン領域との間が所定の電位差となるよう
    に前記インジェクション層が電位固定されていることを
    特徴とする請求項３０乃至５１のいずれか１つに記載の
    半導体装置。
  53. 【請求項５３】 前記ドリフト領域内には、前記ベース
    領域から離間するように、かつ前記チャネル領域となる
    部分を避けるように第１導電型のインジェクション層
    （５０）が備えられていることを特徴とする請求項３０
    乃至５１のいずれか１つに記載の半導体装置。
  54. 【請求項５４】 前記インジェクション層は、前記トレ
    ンチのうち前記ドリフト領域に達している側の先端部に
    沿うように設けられていることを特徴とする請求項５３
    に記載の半導体装置。
  55. 【請求項５５】 前記ドリフト領域を挟んで前記ベース
    領域の反対側には、前記半導体基板の前記主表面から垂
    直方向に延設された第１導電型のインジェクション層
    （５１）が備えられていることを特徴とする請求項４０
    乃至４５のいずれか１つに記載の半導体装置。
  56. 【請求項５６】 前記半導体基板の裏面側には第１導電
    型のインジェクション層（５２）が備えられていること
    を特徴とする請求項３０乃至３６、４０、４１のいずれ
    か１つに記載の半導体装置。
  57. 【請求項５７】 前記エミッタ領域内には、前記半導体
    基板の前記主表面から垂直方向に延設された抵抗値低減
    層（７０、７８）が備えられていることを特徴とする請
    求項３０乃至５６のいずれか１つに記載の半導体装置。
  58. 【請求項５８】 前記トレンチは、前記半導体基板の前
    記主表面の垂直方向において、前記ベース領域内もしく
    は前記エミッタ領域内で終端していることを特徴とする
    請求項３０乃至４７のいずれか１つに記載の半導体装
    置。
  59. 【請求項５９】 前記トレンチは、前記主表面と平行を
    成す一方向に対して垂直を成す方向に複数個配列されて
    おり、該複数のトレンチのうちのいずれか１つ若しくは
    複数の側面に前記インジェクション層が備えられている
    ことを特徴とする請求項２３又は５２に記載の半導体装
    置。
  60. 【請求項６０】 前記ゲート電極と前記インジェクショ
    ン層とは電気的に接続されていることを特徴とする請求
    項２３乃至２７、５２乃至５６のいずれか１つに記載の
    半導体装置。
  61. 【請求項６１】 前記インジェクション層は、抵抗を介
    して前記ゲート電極と電気的に接続されていることを特
    徴とする請求項６０に記載の半導体装置。
  62. 【請求項６２】 前記ベース領域内には、前記半導体基
    板の前記主表面から垂直方向に延設されたコンタクト層
    （７７）が形成されていることを特徴とする請求項１乃
    至６１のいずれか１つに記載の半導体装置。
  63. 【請求項６３】 前記トレンチの深さが５μｍ以上、か
    つ３００μｍ以下となっていることを特徴とする請求項
    １乃至６２のいずれか１つに記載の半導体装置。
  64. 【請求項６４】 前記トレンチの深さが２０μｍ以上、
    かつ１００μｍ以下となっていることを特徴とする請求
    項６３に記載の半導体装置。
  65. 【請求項６５】 前記トレンチは、前記半導体基板を貫
    通して、前記埋め込み絶縁膜まで達するように形成され
    ていることを特徴とする請求項３、４、３３、３４のい
    ずれか１つに記載の半導体装置。
  66. 【請求項６６】 主表面（３０ａ）及び前記主表面の反
    対面となる裏面（３０ｂ）を有する第１導電型の半導体
    基板（３０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に第２導電型のソース領域（３１）と、 前記半導体基板のうち前記ソース領域から離間するよう
    に形成された第２導電型のドレイン領域（３２）と、 前記主表面から掘られ、前記ソース領域から前記ドレイ
    ン領域まで延設されたトレンチ（３３）と、 前記トレンチの表面に形成されたゲート絶縁膜（３４）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（３
    ５）と、 前記ソース領域に電気的に接続されたソース電極と、 前記ドレイン領域に電気的に接続されたドレイン電極と
    を備え、 前記ソース領域及び前記ドレイン領域は、前記半導体基
    板の深さ方向及び前記トレンチが前記ソース領域から前
    記ドレイン領域を貫通する方向において、不純物濃度が
    均一となるように構成されており、 前記ゲート電極に電圧を印加したときに、前記半導体基
    板のうち前記トレンチに隣接する部分に、前記トレンチ
    の深さ方向をチャネル幅方向とするチャネル領域を形成
    し、該チャネル領域において前記主表面と平行を成す一
    方向に電流が流れるようになっていることを特徴とする
    半導体装置。
  67. 【請求項６７】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面と平行を成す一方向
    において、前記ソース領域から前記ベース領域を貫通す
    るように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向において、不純物濃度が
    均一となるように構成されていることを特徴とする半導
    体装置。
  68. 【請求項６８】 主表面（１ａ、４０ａ）及び前記主表
    面の反対面となる裏面（１ｂ、４０ｂ）を有する半導体
    基板（１、４０）と、 前記半導体基板のうち前記主表面から該主表面の垂直方
    向に延設された第１導電型のベース領域（２）と、 前記ベース領域内に形成され、前記主表面から垂直方向
    に延設された第２導電型のソース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に備え
    られたドリフト領域（１ｃ）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
    れていると共に、前記ベース領域から離間するように形
    成された第２導電型のドレイン領域（４）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
    されていると共に、前記ソース領域から前記ベース領域
    を貫通するように形成されたトレンチ（５）と、 前記トレンチの表面に形成されたゲート絶縁膜（６）
    と、 前記ゲート絶縁膜の表面に形成されたゲート電極（７）
    と、 前記ソース領域及び前記ベース領域に電気的に接続され
    たソース電極（９）と、 前記ドレイン領域に電気的に接続されたドレイン電極
    （１０）とを備え、 前記ベース領域、前記ソース領域、前記ドレイン領域
    は、前記半導体基板の深さ方向において、不純物濃度が
    均一となるように構成されていることを特徴とする半導
    体装置。
  69. 【請求項６９】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から該主表
    面の垂直方向に第１のトレンチを形成する工程と、 前記第１のトレンチを第２導電型半導体で埋め込んで第
    ２導電型のベース領域（２）を形成する工程と、 前記ベース領域内の所定領域に、前記主表面側から該主
    表面の垂直方向に第２のトレンチを形成すると共に、前
    記半導体基板のうち前記ベース領域から離間した所定領
    域に、前記主表面側から該主表面の垂直方向に第３のト
    レンチを形成する工程と、 第２のトレンチを第１導電型半導体で埋め込んで第１導
    電型のソース領域（３）を形成すると共に、前記第３の
    トレンチを第１導電型半導体で埋め込んで第１導電型の
    ドレイン領域（４）を形成する工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第４のトレンチ
    （５）を形成する工程と、 前記第４のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  70. 【請求項７０】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の第１の所定領域に、前記主表面側から
    該主表面の垂直方向に第１のトレンチを形成すると共
    に、前記半導体基板のうち該第１の所定領域から離間し
    た第２の所定領域に、前記主表面側から該主表面の垂直
    方向に第２のトレンチを形成する工程と、 前記第１のトレンチを開口させたマスクにて、前記第２
    のトレンチを含む前記半導体基板の表面を覆う工程と、 前記マスクを用いて、前記第１のトレンチから前記半導
    体基板内に第２導電型不純物を拡散させ、第２導電型の
    ベース領域を形成する工程と、 前記マスクを除去した後、前記第１のトレンチを第１導
    電型半導体で埋め込んで第１導電型のソース領域（３）
    を形成すると共に、第２のトレンチを第１導電型半導体
    で埋め込んで第１導電型のドレイン領域（４）を形成す
    る工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第３のトレンチ
    （５）を形成する工程と、 前記第４のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  71. 【請求項７１】 主表面（４０ａ）及び該主表面の反対
    面となる裏面（４０ｂ）を有する第２導電型の半導体基
    板（４０）を用意する工程と、 前記半導体基板の第１の所定領域に、前記主表面側から
    該主表面の垂直方向に第１のトレンチを形成すると共
    に、前記半導体基板のうち該第１の所定領域から離間し
    た第２の所定領域に、前記主表面側から該主表面の垂直
    方向に第２のトレンチを形成する工程と、 前記第２のトレンチを開口させたマスクにて、前記第１
    のトレンチを含む前記半導体基板の表面を覆う工程と、 前記マスクを用いて、前記第２のトレンチから前記半導
    体基板内に第１導電型不純物を拡散させ、第１導電型の
    ドリフト領域（１ｃ）を形成する工程と、 前記マスクを除去した後、前記第１のトレンチを第１導
    電型半導体で埋め込んで第１導電型のソース領域（３）
    を形成すると共に、第２のトレンチを第１導電型半導体
    で埋め込んで第１導電型のドレイン領域（４）を形成す
    る工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第３のトレンチ
    （５）を形成する工程と、 前記第４のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  72. 【請求項７２】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から該主表
    面の垂直方向に第１のトレンチ（６２）を形成する工程
    と、 前記第１のトレンチの内壁を覆うように、かつ前記第１
    のトレンチの凹みが残るように、第１導電型のドリフト
    領域（１ｃ）を構成するドリフト形成用膜（６３）を成
    膜する工程と、 前記第１のトレンチ内の前記ドリフト領域を覆うよう
    に、かつ前記第１のトレンチの凹みが残るように、第２
    導電型のベース領域（２）を構成するベース形成用膜
    （６４）を成膜する工程と、 前記第１のトレンチ内の前記ベース領域を覆うように、
    第１導電型のソース領域（３）を構成するソース形成用
    膜（６５）を成膜する工程と、 前記ドリフト形成用膜、前記ベース形成用膜、及び前記
    ソース形成用膜のそれぞれを平坦化する工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第２のトレンチ
    （５）を形成する工程と、 前記第２のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  73. 【請求項７３】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から該主表
    面の垂直方向に第１のトレンチ（６２）を形成する工程
    と、 前記第１のトレンチの内壁を覆うように、かつ前記第１
    のトレンチの凹みが残るように、第１導電型のドリフト
    領域（１ｃ）を構成するドリフト形成用膜（８０）を形
    成する工程と、 前記第１のトレンチ内に形成された前記ドリフト領域の
    表層部に第２導電型不純物をドーピングし、前記ドリフ
    ト形成用膜の表層部を第２導電型のベース領域（２）と
    する工程と、 前記第１のトレンチ内の前記ベース領域を覆うように、
    第１導電型のソース領域（３）を構成するソース形成用
    膜（６５）を形成する工程と、 前記ドリフト形成用膜、及び前記ソース形成用膜のそれ
    ぞれを平坦化する工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第２のトレンチ
    （５）を形成する工程と、 前記第２のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  74. 【請求項７４】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から該主表
    面の垂直方向に第１のトレンチ（８２）を形成する工程
    と、 前記第１のトレンチの内壁から第２導電型不純物をドー
    ピングし、ドリフト領域（１ｃ）を形成する工程と、 前記第１のトレンチの内壁から第２導電型不純物をドー
    ピングし、前記ドリフト領域内に配置されるように第２
    導電型のベース領域（２）を形成する工程と、 前記第１のトレンチ内の前記ベース領域を覆うように、
    第１導電型のソース領域（３）を構成するソース形成用
    膜（６５）を形成する工程と、 前記ソース形成用膜を平坦化する工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第２のトレンチ
    （５）を形成する工程と、 前記第２のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  75. 【請求項７５】 主表面（１ａ）及び該主表面の反対面
    となる裏面（１ｂ）を有する第１導電型の半導体基板
    （１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から該主表
    面の垂直方向に第１のトレンチ（８４）を形成する工程
    と、 前記第１のトレンチの内壁から第２導電型不純物をドー
    ピングし、ドリフト領域（１ｃ）を形成する工程と、 前記第１のトレンチ内の前記ドリフト領域を覆うよう
    に、かつ前記第１のトレンチの凹みが残るように、第２
    導電型のベース領域（２）を構成するベース形成用膜
    （８６）を形成する工程と、 前記第１のトレンチ内の前記ベース領域を覆うように、
    第１導電型のソース領域（３）を構成するソース形成用
    膜（６５）を形成する工程と、 前記ベース形成用膜、及びソース形成用膜を平坦化する
    工程と、 前記ソース領域から前記ベース領域を貫通するように、
    前記主表面側から該主表面の垂直方向に第２のトレンチ
    （５）を形成する工程と、 前記第２のトレンチ内にゲート絶縁膜（６）を形成する
    工程と、 前記ゲート絶縁膜の表面にゲート電極（７）を形成する
    工程と、 前記ソース領域及び前記ベース領域に電気的に接続され
    るソース電極（９）を形成する工程と、 前記ドレイン領域に電気的に接続されるドレイン電極
    （１０）を形成する工程と、を有することを特徴とする
    半導体装置の製造方法。
  76. 【請求項７６】 前記半導体基板として（１１０）基板
    を用いることを特徴とする請求項７３乃至７５のいずれ
    か１つに記載の半導体装置の製造方法。
  77. 【請求項７７】 前記ソース領域と前記ドレイン領域内
    に、前記半導体基板の前記主表面から垂直方向に延設さ
    れるように第３のトレンチ（７４）を形成する工程と、 前記第３のトレンチ内に抵抗値低減層（７０、７１、７
    ８）を形成する工程と、を含んでいることを特徴とする
    請求項７３乃至７６のいずれか１つに記載の半導体装置
    の製造方法。
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