JP2005260241A - 半導体デバイスの製造方法および半導体デバイス - Google Patents

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Abstract

【課題】比較的簡単で、現在および将来のＣＭＯＳ技術と非常に良好な互換性を有するデュアルゲートトランジスタの製造方法を提供する。
【解決手段】
本発明に係る方法では、表面を伴うシリコンの半導体ボディ（１）に、第１伝導性タイプのソース領域（２）とドレイン領域（３）、およびソース領域（２）とドレイン領域（３）との間の第１伝導性タイプとは反対の第２伝導性タイプのチャンネル領域（４）、および、第１ゲート誘電体（６Ａ）によりチャンネル領域（４）から分離され、チャンネル領域（４）の一方の側に位置する第１ゲート領域（５Ａ）、および、第２ゲート誘電体（６Ｂ）によりチャンネル領域（４）から分離され、チャンネル領域（４）の反対側に位置する第２ゲート領域（５Ｂ）が設けられ、さらに、双方のゲート領域（５Ａ．５Ｂ）は、半導体ボディ内に形成された溝（７）の内部に形成されている。
【選択図】図８

Description

本発明は、デュアルゲート電界効果トランジスタを含む半導体デバイスの製造方法に関するものであり、本方法では、表面を伴うシリコンの半導体ボディに、第１伝導性タイプのソース領域とドレイン領域、およびソース領域とドレイン領域との間の第１伝導性タイプとは反対の第２伝導性タイプのチャンネル領域、および、第１ゲート誘電体によりチャンネル領域から分離されたチャンネル領域の一方の側に位置する第１ゲート領域、および、第２ゲート誘電体によりチャンネル領域から分離され、チャンネル領域の反対側に位置する第２ゲート領域が提供され、さらに、双方のゲート領域は、半導体ボディ内に形成された溝の内部に形成されている。ダブルゲート構造の使用は、一般に、トランジスタがオフの時に漏洩電流を減少させるのに用い、トランジスタがオンの時にドライブ電流を増加させるのに用いることができる。これらの態様は、ＣＭＯＳデバイスのさらなる小型化、低電力の使用、および、さらに良好な高周波動作に対する要求がなおも適切であるので、ますます重要になっている。本発明は、上述の構造の半導体デバイスに関する。
冒頭パラグラフで言及される方法は、２００３年６月１７日に発行された、特許文献１により知られている。そこでは（例えば、図１２Ｂ、および明細書コラム７〜１４参照）、デュアルゲートトランジスタが溝内に提供される方法が説明されている。ゲート領域のうちの１つは溝の底部に形成され、他のゲート領域は溝の上部に形成されており、チャンネル領域はこの２つのゲート領域の間に挿入される。
米国特許第６，５８０，１３７ Ｂ２号明細書
既知の方法の欠点は、この方法がかなり複雑であり、比較的多くのステップを必要とすることである。そのため、現在の、さらに、将来のＣＭＯＳ技術に容易に組み込むことができる、デュアルゲートトランジスタの形成方法が、なおも必要とされている。
したがって、本発明の目的は、上述の欠点を避け、さらに、比較的簡単な、そして、現在および将来のＣＭＯＳ技術と非常に良好な互換性を有する、デュアルゲートトランジスタの製造方法を提供することである。
これを達成するために、冒頭パラグラフで説明されるタイプの方法は、以下で特徴づけられる。第１溝内に第１ゲート領域が形成され、さらに、第２溝内に第２ゲート領域が形成され、さらに、第１および第２溝の間の半導体ボディの部分によりチャンネル領域が形成され、さらに、半導体ボディの表面にソースおよびドレイン領域が形成される。こうした方法は、比較的簡単であり、現在、およびおそらく将来のＣＭＯＳ技術と非常に良好な互換性を有する。形成されたデュアルゲートトランジスタは、一方では、チャンネル領域が半導体ボディの表面に対して垂直な平面内に形成されるので垂直となり、他方では、ソースおよびドレイン領域が従来の方法で半導体ボディの表面に形成されるので水平となる。隣接した２つの溝内に存在するデュアルゲートにより、チャンネルはより効率的に制御されるようになる。
本発明に従う方法の好適な実施例では、２つの平行な溝が半導体ボディの表面内に形成され、さらに、その壁に誘電性層が提供され、さらに、半導体ボディ上に導電層を付着させることにより導体で満たされ、さらに、半導体ボディ表面のトップ上のその部分が、化学機械研磨により除去される。こうした方法は、標準のＣＭＯＳ技術と非常に良好な互換性がある。導体は好ましくは金属である。代替的に、導体は、２つのステージで形成可能である。例えば、シリコン層を付着させることにより、および、シリコン層上に例えばニッケル層などの金属層を付着させることにより、続いて、例えば高伝導性を提供するニッケル珪化物が形成される摂氏３００度で、数分間低温アニールすることによる。
さらなる実施例では、ソースおよびドレイン領域は、半導体ボディの表面上にストリップ形のマスク層を付着することにより形成され、それにより、溝が形成された、あるいは形成されることになる、この２つの領域をブリッジし、その後、ストリップ形のマスク層の両側の半導体ボディに第１伝導性タイプのドーパントが導入される。ソースおよびドレイン領域は、溝が形成され、さらに導体／金属で満たされた後に形成されるのが好ましい。イオン注入は、本発明に従う方法でソースおよびドレイン領域を形成するための、非常に適切な技術である。低温の、いわゆるＳＰＥ（＝固相エピタキシ）再成長処理は、低サーマルバジェットを可能にするよう使用され得る。接合の高温活性化を用いた製造処理では、チャンネル、およびソースおよびドレインは、溝の作成前に形成可能である。
他の好適な実施例では、半導体ボディ内に２つのデュアルゲートトランジスタが形成され、さらに、互いに隣合わせに、３つの溝を半導体ボディ内に形成することにより、真ん中の１つが２つのデュアルゲートトランジスタの双方の共通ゲートを形成する。このように、例えばインバータは、簡単な方法で形成され、また、非常にコンパクトである。この場合、２つのデュアルゲートトランジスタのうちの一方はｎｐｎトランジスタとして形成され、他方はｐｎｐトランジスタとして形成される必要がある。ソースおよびドレイン領域の双方が半導体ボディの表面上に形成されるので、後者は、本発明に従う方法で容易に得ることができる。また、２つのトランジスタのうちの１つのチャンネル領域は、半導体ボディの表面でのローカル注入による他の―反対の―伝導性タイプで提供されてもよい。
デュアルゲートトランジスタのソースおよびドレイン領域は、さらなる溝により、チャンネル領域の反対側の半導体ボディから分離されるのが好ましい。
本発明は、デュアルゲート電界効果トランジスタを含む半導体デバイスに関するものであり、半導体デバイスは、表面を伴うシリコンの半導体ボディに、第１伝導性タイプのソース領域およびドレイン領域、およびソース領域とドレイン領域の間の第１伝導性タイプとは反対の第２伝導性タイプのチャンネル領域、および、第１ゲート誘電体によりチャンネル領域から分離され、チャンネル領域の一方の側に位置する第１ゲート領域、および、第２ゲート誘電体によりチャンネル領域から分離され、チャンネル領域の反対側に位置する第２ゲート領域が提供され、さらに、双方のゲート領域は、半導体ボディ内に形成された溝の内部に形成されている。本発明によると、こうしたデバイスは、以下で特徴付けられる。第１溝内に第１ゲート領域が形成され、および、第２溝内に第２ゲート領域が形成され、第１および第２溝の間の半導体ボディの部分によりチャンネル領域が形成され、さらに、半導体ボディの表面にソースおよびドレイン領域が形成される。
こうしたデバイスは、将来のＣＭＯＳ ＩＣ内での使用に非常に適切であり、本発明に従う方法を用いて容易に得ることができる。こうしたデバイスは、共通の１つのゲートを有する２つの隣接したデュアルゲートトランジスタを含んでいるのが好ましい。
本発明のこれらの、および他の態様は、図面に関連して、以下に説明される実施例を参照することから明白となり、かつ明瞭になる。
図面はダイアグラムであり、正しい縮尺で描かれてはおらず、より判りやすくするために、厚み方向の大きさが特に誇張されている。様々な図面において、対応する部品には、概して、同一参照番号および同一ハッチングが与えられている。
図１から図８は、本発明に従う方法を用いるデバイスの製造における様々なステージでの、本発明に従うデュアルゲート電界効果トランジスタを伴う半導体デバイスの、断面図（図１から図５）、あるいは上面図（図６から図８）を示している。この例では、デバイス１０を形成する方法は、基板１１から始まり（図１参照）、この場合（必ずしもそうでなければならないわけではないが）、シリコンを含み、したがってシリコンの半導体ボディ１の部分を形成し、この例では、これは、ｐ型伝導性のものである。ここで、基板１１は、反対の伝導性タイプを有することも可能であることに留意されなければならない。さらに、領域１１は、例えば、それぞれがｐ型とｎ型など、反対の伝導性タイプのシリコン基板内部の、例えば、ｎウェル（あるいは、そういうことなら、ｐウェル）であってもよい。さらに、この場合、基板／領域１１は、反対の伝導性タイプの層１２（ここではｎ型）の形で形成されたトランジスタのチャンネル領域４を含んでいる。この層は注入、拡散、あるいはエピタキシにより形成されてもよい。この場合、形成されるデバイス１０は、実際に、その境界近くに、いわゆる溝、あるいは、ＬＯＣＯＳ（＝シリコンのローカル酸化）絶縁のような絶縁領域１２を包含する（デュアルゲート）ＮＭＯＳＴを含んでおり、前者は先進技術ノードにおいては好まれている。実際には、多くの場合、デバイス１０はＩＣ（＝集積回路）であり、したがって、多くのトランジスタを含んでいる。ＣＭＯＳデバイス１０には、ＮＭＯＳおよびＰＭＯＳタイプの双方のトランジスタが存在していることになろう。
半導体ボディ１（図２参照）の表面では、マスク１３は、所望されるなら、（それぞれ、フォトレジストあるいは誘電体を含んでいる）誘電体材料の付着後に、フォトリソグラフィーによりに形成され、半導体ボディ１上に付着される。マスク１３は、異方性（プラズマ）エッチングにより、この例では、３つの溝７Ａ、７Ｂ、７Ｃを形成するために使用される。各対の隣接する溝７の間の半導体ボディ１の領域４、４’は、形成される２つのデュアルゲートトランジスタＴ１、Ｔ２のチャンネル領域を形成することになる。溝７の深さは、領域１１、１２間のｐｎ接合部を横切るようなものである。
マスク１３（図３参照）の除去後、半導体ボディ１上に、例えば二酸化珪素を含む誘電体層６０が付着される。層６０は、ＣＶＤ（＝化学蒸着）により形成可能であるが、この目的には熱酸化も適している。
続いて（図４参照）、導電層８０―この場合、金属層８０（この例ではタングステンを含む）―が半導体ボディ１に付着される。層８０の厚みは、溝７が完全に満たされるように選定される。層８０は、ＣＶＤ、あるいは真空蒸着、あるいはスパッタリングのような、物理的技術により形成されてもよい。
次に（図５参照）、半導体ボディ１は、溝７の外側の金属層８０の領域が除去されるような形で、化学機械研磨により平坦化される。この層８０の残余部分は、２つのトランジスタＴ１、Ｔ２の、４つのゲート領域（５Ａ、５Ｂ）、（５Ａ’、５Ｂ’）の物質を形成し、ゲート領域５Ｂ、５Ａ’は、双方のトランジスタに対する共通のゲート領域を形成する。
その後（デバイス１０の上面図を示す図６参照）、例えば二酸化珪素あるいは窒化珪素のマスク９が、半導体ボディ１のトップ上に形成される。マスク９はストリップ形であり、小さな幅を有し、形成される２つのトランジスタの２つのチャンネル領域４、４’をブリッジする。
続いて（図７参照）、チャンネル領域４、４’のものとは反対の伝導性タイプのドーパント（この場合、ホウ素などのｐ型不純物）が、ここではイオン注入を用いて半導体ボディ１に導入される。このように、２つのトランジスタのソースおよびドレイン領域２、３、２’、３’が形成される。注入（および、そのアニーリング）後に、マスク９は再度除去される。２つのデュアルゲートトランジスタＴ１、Ｔ２が、２つのうちの一方がｎｐｎ型のものであり、他方がｐｎｐ型のものであるといった逆構造のものとなる必要がある場合は、追加注入は、２つのトランジスタのうちの１つのチャンネル領域を作成するために使用される。また、ソースおよびドレイン構成は、２つのトランジスタのうちの１つがマスクされる分離ステップ内に実行される。
次に（図８参照）、この例では、さらなる溝１７が、２つのトランジスタＴ１、Ｔ２の周りに形成される。これは、溝７に対するのと同様の方法で実行される。さらなる溝１７は、例えば、溝７に対して前に説明したものと同じ方法で、電気的絶縁材料により、部分的に、あるいは完全に満たされてもよい。
最終的に、ｎ−ＭＯＳＦＥＴの製造は、例えば二酸化珪素などのプレ金属誘電体を付着し、続いて、それをパターン化し、例えばアルミニウムなどの接点金属層を付着し、さらに続いて、接点領域を形成するパターン化により完了する。これらのステップは図示されていない。 （自己配列）珪化物処理は、ゲート領域５が例えば導電物質８としてのポリシリコンを含む場合、ソース領域２およびドレイン領域３とゲート領域５とを接触させるよう、さらに使用可能である。
本発明は、本明細書に説明される例に限定されるものでなく、本発明の範囲内において、多くの変形および修正が可能であることは、当技術分野の熟練者にとって明白であろう。
半導体ボディの断面図である。 半導体ボディにマスクを用いて溝を形成した状態を示す断面図である。 図２の状態からマスクを除去し、誘電体層を付着した状態を示す断面図である。 図３の状態に対して導電層を付着した状態を示す断面図である。 図４の状態に対して平坦化を行った状態を示す断面図である。 図５の状態に対して、２つのトランジスタのチャンネル領域をブリッジするマスクを形成した状態を示す上面図である。 ２つのトランジスタのリースおよびドレイン領域を形成した状態を示す上面図である。 ２つのトランジスタの周りにさらなる溝を形成した状態を示す上面図である。
符号の説明
１ 半導体ボディ、２ ソース領域、３ ドレイン領域、４ チャンネル領域、７ 溝（トレンチ）、９ マスク、１０ デバイス、１１ 基板、１２ 層、１７ 溝（トレンチ）。

Claims (11)

  1. 表面を伴うシリコンの半導体ボディ（１）に、第１伝導性タイプのソース領域（２）およびドレイン領域（３）と、ソース領域（２）とドレイン領域（３）との間の第１伝導性タイプとは反対の第２伝導性タイプのチャンネル領域（４）と、第１ゲート誘電体（６Ａ）によりチャンネル領域（４）から分離されチャンネル領域（４）の一方の側に位置する第１ゲート領域（５Ａ）と、第２ゲート誘電体（６Ｂ）によりチャンネル領域（４）から分離されチャンネル領域（４）の反対側に位置する第２ゲート領域（５Ｂ）とが設けられ、さらに、双方のゲート領域（５Ａ、５Ｂ）は、半導体ボディ内に形成された溝（７）の内部に形成されている、デュアルゲート電界効果トランジスタを含む半導体デバイス（１０）の製造方法であって、
    第１溝（７Ａ）内に第１ゲート領域（５Ａ）が形成され、さらに、第２溝（７Ｂ）内に第２ゲート領域（５Ｂ）が形成され、
    さらに、第１および第２溝（７Ａ，７Ｂ）の間の半導体ボディ（１）の部分によりチャンネル領域（４）が形成され、
    さらに、半導体ボディ（１）の表面にソースおよびドレイン領域（２，３）が形成されることを特徴とする半導体デバイスの製造方法。
  2. ２つの平行な溝（７Ａ，７Ｂ）が半導体ボディの表面内に形成され、その壁に誘電性層（６０）が設けられ、さらに、半導体ボディ（１）上に導電層（８０）を付着させることにより溝が導体（８）で満たされ、さらに、半導体ボディ（１）の表面のトップ上のその部分が、化学機械研磨により除去されることを特徴とする、請求項１に記載の半導体デバイスの製造方法。
  3. 導電層（８０）として金属層が選択されることを特徴とする、請求項２に記載の半導体デバイスの製造方法。
  4. ソースおよびドレイン領域（２，３）が、半導体ボディ（１）の表面上にストリップ形のマスク層（９）を付着することにより形成され、それにより、溝が形成された、あるいは形成されることになる、この２つの領域をブリッジし、その後、ストリップ形のマスク層（９）の両側の半導体ボディ（１）に第１伝導性タイプのドーパントが導入されることを特徴とする、請求項１〜３のいずれか１つに記載の半導体デバイスの製造方法。
  5. ソースおよびドレイン領域（２、３）が注入によって形成されることを特徴とする、請求項１〜４のいずれか１つに記載の半導体デバイスの製造方法。
  6. 半導体ボディ（１）内に２つのデュアルゲートトランジスタ（Ｔ１，Ｔ２）を形成し、さらに、互いに隣合わせに、３つの溝（７Ａ，７Ｂ，７Ｃ）を半導体ボディ（１）内に形成することにより、その真ん中の１つ（７Ｂ）が２つのデュアルゲートトランジスタ（Ｔ１，Ｔ２）の双方のための共通ゲート領域を形成することを特徴とする、請求項１〜５のいずれか１つに記載の半導体デバイスの製造方法。
  7. ２つのデュアルゲートトランジスタ（Ｔ１，Ｔ２）のうちの一方がｎｐｎトランジスタとして形成され、他方がｐｎｐトランジスタとして形成されることを特徴とする、請求項６に記載の半導体デバイスの製造方法。
  8. デュアルゲートトランジスタのソースおよびドレイン領域（２，３）が、さらなる溝（１７）により、チャンネル領域（４）の反対側の半導体ボディ（１）から分離されることを特徴とする、請求項１〜７のいずれか１つに記載の半導体デバイスの製造方法。
  9. デュアルゲートトランジスタが、従来のＣＭＯＳ技術により作成される他の従来のトランジスタと共に形成されることを特徴とする、請求項１〜８のいずれか１つに記載の半導体デバイスの製造方法。
  10. 表面を伴うシリコンの半導体ボディ（１）と、第１伝導性タイプのソース領域（２）およびドレイン領域（３）と、ソース領域（２）とドレイン領域（３）との間の第１伝導性タイプとは反対の第２伝導性タイプのチャンネル領域（４）と、第１ゲート誘電体（６Ａ）によりチャンネル領域（４）から分離されチャンネル領域（４）の一方の側に位置する第１ゲート領域（５Ａ）と、第２ゲート誘電体によりチャンネル領域（４）から分離されチャンネル領域（４）の反対側に位置する第２ゲート領域（５Ｂ）を伴う半導体ボディ（１）とを有し、さらに、双方のゲート領域（５Ａ，５Ｂ）が、半導体ボディ内に形成された溝（７）の内部に形成されているデュアルゲート電界効果トランジスタを含む半導体デバイスであって、
    第１溝内（７Ａ）に第１ゲート領域（５Ａ）が形成され、
    さらに、第２溝（７Ｂ）内に第２ゲート領域（５Ｂ）が形成され、
    さらに、第１および第２溝（７Ａ，７Ｂ）の間の半導体ボディ（１）の部分によりチャンネル領域（４）が形成され、
    さらに、半導体ボディ（１）の表面にソースおよびドレイン領域（２，３）が形成されていることを特徴とする半導体デバイス。
  11. デバイスが、共通の１つのゲート領域を有する２つの隣接するデュアルゲートトランジスタを含んでいることを特徴とする、請求項１０に記載の半導体デバイス。
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