JP2009010111A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】レイアウトに依存することなく深さが制御されかつ結晶欠陥の発生が抑えられたエピタキシャル成長層が設けられ、これにより特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板３上に設けられたゲート電極９と、ゲート電極９両脇に不純物を導入して設けられたソース／ドレイン領域１５とを備えた半導体装置１ａにおいて、ソース／ドレイン領域１５は、ゲート電極９脇における半導体基板３を掘り下げた位置に当該半導体基板３とは格子定数が異なる半導体材料をエピタキシャル成長させてなるエピタキシャル成長層１１と、半導体基板３の表面層に設けた基板拡散層１３とで構成されている。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特にはゲート電極脇の掘り下げ部に格子定数の異なる半導体材料をエピタキシャル成長させてなる半導体装置およびその製造方法に関する。
ＭＯＳ型のトランジスタを備えた半導体装置においては、半導体基板のチャネル部への応力印加によってキャリア移動度を向上させる技術が積極的に利用されている。このような技術の一つとして、図１１に示す構成が提案されている。すなわち、半導体基板１０１の表面側が素子分離１０２で分離され、分離されたアクティブ領域１０３上を横切る状態でゲート電極１０４が設けられ、この両脇が掘り下げられている。そして掘り下げたリセス部分に、半導体基板１０１とは格子定数が異なる半導体材料がエピタキシャル成長層１０５として設けられ、これをソース／ドレイン領域とする構成である。
この場合、例えばｐ型のＭＯＳトランジスタ（ＰＭＯＳ）においては、半導体基板１０１を構成するシリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）がエピタキシャル成長層１０５として形成される。これにより、チャネル部ｃｈに圧縮応力が印加されてキャリア移動度が改善される（例えば、下記特許文献1参照）。
一方、ｎ型のＭＯＳトランジスタ（ＮＭＯＳ）においては、半導体基板１０１を構成するシリコン（Ｓｉ）よりも格子定数の小さいシリコンカーボン（ＳｉＣ）がエピタキシャル成長層１０５として形成される。これにより、チャネル部ｃｈに引張応力が印加されてキャリア移動度が改善される（例えば、下記非特許文献1参照）。
特開２００６−１６５０１２号公報 Kah Wee Ang,etal、"Enhanced Performance in 50 nm N-MOSFETs with Silicon-Carbon Source/Drain Regions"、２００４年１２月、IEDM Tech. Dig.、pp-1069-1071
ところで、上述した構成の半導体装置において、各トランジスタの特性を均一化するためには、チャネル部に印加される応力のバラツキを抑えることが重要である。そして、チャネル部に印加される応力は、エピタキシャル成長層の深さ、すなわち半導体基板の掘り下げ深さによって制御される。
しかしながら、半導体基板の掘り下げ深さは、半導体基板を掘り下げるエッチングにおいて発生するマイクロローディング効果により、掘り下げ面積が小さいほど小さくなる。このため、各エピタキシャル成長層の深さは、半導体基板（アクティブ領域）上におけるゲート電極のレイアウトに依存してばらついてしまう。
また、シリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル成長層は、レイアウト面積が大きくなると結晶欠陥が多くなり、接合リークの増加を引き起こす問題もあった。
さらに、ＭＯＳトランジスタにおいては、ソース／ドレイン領域の一方に隣接させて逆導電型の拡散層を設け、これらの表面層に形成したシリサイド層によってソース／ドレイン領域の一方と逆導電型の拡散層とを短絡させた構成とすることで、レイアウト面積が縮小される。このような構成において、ＰＭＯＳトランジスタのソース／ドレイン領域としてシリコンゲルマニウム（ＳｉＧｅ）からなるエピタキシャル成長層を適用した場合、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物を半導体基板の表面層に拡散させてなるｎ型拡散層が、逆導電型の拡散層として設けられることになる。
ところが、シリコンからなる半導体基板中に対して、ＳｉＧｅ中においてのｎ型不純物の拡散速度は、ヒ素（Ａｓ）で７倍、リン（Ｐ）で２倍程度大きい。したがって、逆導電型の拡散層（ｎ型拡散層）中のｎ型不純物が、これに接して設けられたソース／ドレイン領域（ＳｉＧｅからなるエピタキシャル成長層）中を拡散してチャネル部に達し易く、ＭＯＳトランジスタの閾値を高くしてしまう問題があった。
そこで本発明はレイアウトに依存することなく深さが制御されかつ結晶欠陥の発生が抑えられたエピタキシャル成長層が設けられ、これにより特性の向上を図ることが可能な半導体装置およびその製造方法を提供することを目的とする。
このような目的を達成するための本発明の半導体装置は、半導体基板上に設けられたゲート電極と、このゲート電極両脇に不純物を導入して設けられたソース／ドレイン領域とを備えた半導体装置に関する。そして特に、ソース／ドレイン領域は、ゲート電極脇における半導体基板を掘り下げた位置に当該半導体基板とは格子定数が異なる半導体材料をエピタキシャル成長させてなるエピタキシャル成長層と共に、半導体基板の表面層に設けた基板拡散層とで構成されていることを特徴としている。
また本発明は、このような半導体装置の製造方法でもあり、次の工程を順に行うことを特徴としている。先ず第１工程では、半導体基板上にゲート電極を形成する。次の第２工程では、マスクパターン上からのエッチングにより、ゲート電極脇における前記半導体基板の表面層を掘り下げる。第３工程では、掘り下げられた半導体基板の表面に当該半導体基板とは格子定数が異なる半導体材料からなるエピタキシャル成長層を形成する。次いで第４工程では、マスクパターンを除去して前記半導体基板の表面を露出させる。その後、エピタキシャル成長層と半導体基板の表面層とに不純物を拡散させる。これにより、不純物が拡散された当該エピタキシャル成長層と、半導体基板の表面層に不純物を拡散させてなる基板拡散層とで構成されたソース／ドレイン領域を形成する。
以上のような半導体装置および製造方法では、エピタキシャル成長層と基板拡散層とでソース／ドレイン領域が構成されている。このため、エピタキシャル成長層の幅が、基板拡散層によって調整される。これにより、レイアウトに依存することなく、エピタキシャル成長層が設けられる部分となる半導体基板の掘り下げ部の幅が制御され、この掘り下げ部をエッチングによって掘り下げる場合の深さが制御されることになる。したがって、例えば基板拡散層によってエピタキシャル成長層の幅を所定の一定幅とすることで、レイアウトに依存することなくエピタキシャル成長層が設けられる半導体基板の掘り下げ深さが均一化される。また、レイアウトに依存することなく、基板拡散層を設けた分だけエピタキシャル成長層の形成面積（レイアウト面積）が縮小されるため、結晶欠陥の少ないエピタキシャル成長層が得られる。
以上説明したように本発明によれば、レイアウトに依存することなくエピタキシャル成長層が設けられる半導体基板の掘り下げ深さを制御できるため、制御された深さのエピタキシャル成長層によってゲート電極下のチャネル部に印加する応力のバラツキを抑えることが可能になる。また、レイアウトに依存することなく結晶欠陥の少ないエピタキシャル成長層が得られることから、接合リークを抑えることが可能になる。この結果、半導体装置の特性の向上を図ることが可能になる。
以下本発明の実施の形態を、図面に基づいて詳細に説明する。尚ここでは、基板上に複数のＭＯＳトランジスタを設けた半導体装置の構成を説明する。
＜第１実施形態＞
図1は第１実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置１ａは、シリコン（Ｓｉ）からなる半導体基板３の表面側が、素子分離５で分離され、分離されたアクティブ領域７上を横切る状態でゲート電極９を設けてなる。また、ゲート電極９の両側における半導体基板３の表面が掘り下げられている。この掘り下げたリセス部分には、半導体基板３とは格子定数が異なる半導体材料がエピタキシャル成長層１１として設けられ、不純物が拡散されている。また、ゲート電極９に対してエピタキシャル成長層１１の外側には、半導体層３の表面層に不純物を拡散してなる基板拡散層１３が設けられている。
そして本第１実施形態においては、ゲート電極９の両脇において、不純物が拡散されたエピタキシャル成長層１１と基板拡散層１３とで、ソース／ドレイン領域１５が構成されているとろこが特徴的である。
ここで、各ゲート電極９の両脇に設けられたエピタキシャル成長層１１は、基板拡散層１３によって制御された所定幅Ｗで形成されていることとする。ここでは一例として、同一規格のＭＯＳトランジスタであればチャネル長方向に略同一の所定幅Ｗを有して設けられていることとする。このため、基板拡散層１３は、エピタキシャル成長層１１が同一幅となるように、エピタキシャル成長層１１の外側の一部のみに設けられていれば良い。尚、エピタキシャル成長層１１のチャネル長方向における所定幅Ｗは、１０〜１００ｎｍ程度であることとする。
尚、半導体装置１ａに設けられるＭＯＳトランジスタのうち、ｐ型のＭＯＳトランジスタ（ＰＭＯＳ）には、エピタキシャル成長層１１として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）が設けられている。これにより、チャネル部ｃｈに圧縮応力が印加される構成となっている。
一方、この半導体装置１ａに設けられるＭＯＳトランジスタのうち、ｎ型のＭＯＳトランジスタ（ＮＭＯＳ）には、エピタキシャル成長層１１として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の小さいシリコンカーボン（ＳｉＣ）が設けられている。これにより、チャネル部ｃｈに引張応力が印加される構成となっている。
次に上記構成の半導体装置１ａの詳細な構成を、図２〜図５の断面工程図に基づいて製造工程順に説明する。
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３を用意する。この半導体基板３は、例えば比抵抗が約１０ｍｍΩ・ｃｍであることとする。尚、半導体基板３としては、表面層が単結晶シリコンで構成されていれば、ＳＯＩ(silicon-on-insulator)やＳｉＧｅ層を含む基板を用いても良い。
そして、この半導体基板３の表面層に、熱酸化によって膜厚約１５ｎｍのパッド酸化膜２１を形成する。次に、ＬＰ−ＣＶＤ（Low Pressure ＣＶＤ)法により、膜厚約１６０ｎｍの窒シリコン膜２２を堆積成膜する。尚、パッド酸化膜２１上に窒化シリコン膜２２を積層した構造以外に、ポリシリコン膜上に窒化シリコン膜を積層した構造、またはパッド酸化膜上に窒化シリコン膜を積層した構造としても良い。
次に、図２（２）に示すように、窒化シリコン膜２２およびパッド酸化膜２１に、素子分離形成部に対応する開口２２ａを形成する。ここでは、リソグラフィー技術によってレジストパターン（図示省略）を形成し、これをマスクに用いたエッチングによって窒化シリコン膜２２およびパッド酸化膜２１を加工する。エッチングには、ＲＩＥ(Reactive Ion Etching)装置またはＥＣＲ(Electron Cyclotron Resonance)装置などを用いる。加工後には、アッシング装置などを用いてレジストパターンを除去する。
次に、図２（３）に示すように、開口２２ａを設けた窒化シリコン膜２２をマスクに用いて半導体基板３をエッチングすることにより、半導体基板３に素子分離用のトレンチ３ａを形成する。トレンチ３ａの深さは、約０．３μｍ程度とする。またこのエッチングには、ＲＩＥ(Reactive Ion Etching)装置またはＥＣＲ(Electron Cyclotron Resonance)装置などを用いる。
この状態で、熱酸化処理を行うことにより、ここでの図示を省略したライナー酸化膜を膜厚約４〜１０ｎｍの膜厚で形成する。この熱酸化処理は、約８００℃〜９００℃の温度で行うこととする。このライナー酸化膜は、窒素を含んだ酸化膜であっても良い。尚、ライナー酸化膜に換えて、ＣＶＤ法によって堆積成膜した窒化膜を成膜しても良い。
次に、図２（４）に示すように、トレンチ３ａ内を絶縁膜で埋め込んでなる素子分離５を形成し、半導体基板３の表面側を複数のアクティブ領域７に分離する。この素子分離５は、トレンチ３ａ内を埋め込む状態でＨＤＰ(High Density Plasma)酸化膜、ＳＯＧ(Spin on Glass)などの無機膜、または有機酸化膜などの絶縁膜を成膜し、次に窒化シリコン膜２２が露出するまで絶縁膜をＣＭＰ(Chemical Mechanical Polishing)法によって研磨することによって形成する。
次に、図２（５）に示すように、半導体基板３の表面に対する素子分離５の高さを調整するために、トレンチ３ａ内に埋め込まれた絶縁膜（例えば酸化膜）をウェットエッチングする。エッチング膜厚は、例えば約４０ｎｍ〜１００ｎｍである。次にホット燐酸によって窒化シリコン膜（２２）を除去し、パッド酸化膜２１を露出させる。
次に、図３（１）に示すように、半導体基板３の表面層にウェル拡散層２３を形成すると共にチャネル注入を行う。ここでは、レジストパターンをマスクに用いることにより、ｐ型のＭＯＳトランジスタを形成する領域（以下ＰＭＯＳ領域と記す）と、ｎ型のＭＯＳトランジスタを形成する領域（以下ＮＭＯＳ領域と記す）とに対してそれぞれ個別にイオン注入を行う。
ＰＭＯＳ領域には、ｎ型のウェル拡散層２３を形成する。この場合、リン（Ｐ）イオンを２００ＫｅＶの注入エネルギーで、約１Ｅ１３個／ｃｍ2のドーズ量で注入する。またチャネル注入は、ヒ素（Ａｓ）イオンを１００ｋｅＶの注入エネルギーで、約１Ｅ１１〜２Ｅ１３個／ｃｍ2のドーズ量で注入する。
一方、ＮＭＯＳ領域には、ｐ型のウェル拡散層２３を形成する。この場合、ホウ素（Ｂ）イオンを２００ｋｅＶの注入エネルギーで、約１Ｅ１３個／ｃｍ2のドーズ量で注入する。またチャネル注入は、ホウ素（Ｂ）イオンを１０〜２０ＫｅＶの注入エネルギーで、約１Ｅ１１〜２Ｅ１３個／ｃｍ2のドーズ量で注入する。
以上のようなイオン注入が終了した後にはレジストパターンを除去する。また、パッド酸化膜２１をウェットエッチングによって除去する。
次に、図３（２）に示すように、半導体基板３の表面にゲート絶縁膜２５を形成する。ここでは、高耐圧のＭＯＳトランジスタが形成される領域に厚膜のゲート絶縁膜２５を形成する一方、低電圧用のＭＯＳトランジスタが形成される領域には薄膜のゲート絶縁膜２５を形成する。
この際先ず、酸化シリコンからなる厚膜のゲート絶縁膜２５を形成する。例えば電源電圧３．３Ｖ用のＭＯＳトランジスタでは膜厚約７．５ｎｍ、電源電圧２．５Ｖ用のＭＯＳトランジスタでは膜厚約５．５ｎｍである。その後、レジストパターンをマスクに用いたエッチングにより、低電圧用のＭＯＳトランジスタが形成される領域における厚膜のゲート絶縁膜２５を除去する。
次に、低電圧用のＭＯＳトランジスタが形成される領域に薄膜のゲート絶縁膜２５を形成する。例えば、１．０Ｖ用のＭＯＳトランジスタでは膜厚約１．２〜１．８ｎｍである。
以上のようなゲート酸化膜２５は、熱酸化膜、ＲＴＯ(Rapid Thermal Oxidation)によって成膜した酸窒化膜でも良い。また、ゲートリークをさらに低減するためにＨｆやＺｒ系などの酸化膜を用いた高誘電体膜でもよい。
次に、ＬＰＣＶＤ法によって、ゲート絶縁膜２５上に、ゲート電極構成膜としてポリシリコン膜２７を堆積成膜する。ポリシリコン膜２７の膜厚は、技術ノードにもよるが、９０ｎｍノードでは、約１５０〜２００ｎｍである。また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。
次に、ポリシリコン膜２７に対してゲート空乏化対策のための不純物を導入する。この際、レジストパターンをマスクに用いることにより、ＮＭＯＳ領域にはリン（Ｐ）またはヒ素（Ａｓ）をイオン注入し、ＰＭＯＳ領域にはホウ素（Ｂ）またはフッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入する。注入ドーズ量は、約１Ｅ１５〜１Ｅ１６個／ｃｍ2である。ここで、ゲート空乏化対策とは、ゲート酸化膜厚薄膜化に伴い、物理的なゲート酸化膜厚だけでなくゲートポリシリコン内の空乏層膜厚の影響が無視できなくなることにより、実効的なゲート膜厚が薄くならず、Tr.性能が落ちてしまう問題に対する対策のことである。
この場合、ポリシリコン膜２７に導入した不純物のゲート絶縁膜２５直下への突き抜けを防ぐために、窒素（Ｎ2）注入を組み合わせても良い。
尚、ゲート空乏化対策としては、ゲート電極構成膜としてポリシリコン膜の代わりにＳｉＧｅのポリ膜を成膜したり、ゲート電極をフルシリサイド化させたり、金属ゲートを用いる方法を適用しても良い。
次に、ポリシリコン膜２７上に、ゲート加工時のマスクとなるマスク層２９を成膜する。このマスク層２９としては、酸化シリコン膜または窒化シリコン膜などが用いられる。膜厚は約１０〜１００ｎｍである。
次いで図３（３）に示すように、レジストパターンをマスクにしてＲＩＥ装置等を用いたエッチングにより、マスク層２９をゲート電極の形状にパターニングする。エッチング終了後にはレジストパターンを除去する。
その後、ＲＩＥ装置等を用い、パターニングされたマスク層２９上からポリシリコン膜２７をエッチングし、ポリシリコン膜２７をパターニングしてなるゲート電極９を形成する。またこの際ゲート絶縁膜２５もエッチングによってパターニングされても良い。
次ぎに、ゲート電極９の側壁にオフセットスペーサ３１を形成する。ここでは先ず、ＴＥＯＳ膜、ＨＴＯ膜、または窒化シリコン膜等のオフセット用の絶縁膜を成膜し、ＲＩＥ装置を用いてこの絶縁膜をエッチバックすることにより、オフセットスペーサ３１を得る。このオフセットスペーサ３１は、ゲート電極３１の側壁に設けることにより、実効チャネル長を長くし、短チャネル効果を抑制する効果がある。また、オフセットスペーサ３１を形成する前に、ＲＴＯなどでゲート電極の側壁を酸化させる工程を行っても良い。この工程は、寄生容量であるゲートオーバーラップ容量を低減する効果がある。
次に、ゲート電極９脇の半導体基板３の表面側にポケット注入を行うと共に（プロファイルの図示省略）、エクステンション拡散層３３を形成する。ここでは、レジストパターンをマスクに用いることにより、ＰＭＯＳ領域とＮＭＯＳ領域とに対してそれぞれ個別にイオン注入を行う。
ＰＭＯＳ領域のポケット注入は、ヒ素（Ａｓ）またはリン（Ｐ）を約１Ｅ１２〜１Ｅ１４個／ｃｍ2のドーズ量で行う。エクステンション拡散層３３には、ホウ素（Ｂ）またはフッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）を約１Ｅ１５〜２Ｅ１５個／ｃｍ2のドーズ量でイオン注入する。
一方、ＮＭＯＳ領域のポケット注入は、ホウ素（Ｂ）またはフッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）を、約１Ｅ１２〜１Ｅ１４個／ｃｍ2のドーズ量で行う。エクステンション拡散層３３は、ヒ素（Ａｓ）またはリン（Ｐ）を約１Ｅ１４〜２Ｅ１５個／ｃｍ2のドーズ量でイオン注入する。なお、ＮＭＯＳ領域に本発明の構造を採用する場合は、このエクステンション拡散層３３の形成は省略して良い。
また、ＮＭＯＳ領域およびＰＭＯＳ領域へのポケット注入前に、注入のチャネリング抑制技術として、Ｇｅを注入することなどでプリアモルファス化を行ってもよい。また、エクステンション拡散素３３の形成後にＴＥＤ(Transient Enhanced Diffusion)などを引き起こす注入欠陥を小さくするために、８００〜９００℃程度のＲＴＡ(Rapid Thermal Annealing)処理を追加しても良い。
そして次の、図３（４）に示す工程が、本発明に特徴的な工程の１つとなる。
すなわち、先ずＣＶＤ法により、膜厚約１０ｎｍの酸化シリコン膜３５と、膜厚約５０ｎｍの窒化シリコン膜３７とをこの順に成膜する。またここでの図示は省略したが、さらに酸化シリコン膜を積層成膜しても良い。
次に、レジストパターン（すなわちマスクパターンでありここでの図示は省略）をマスクに用いたエッチングにより、酸化シリコン膜３５／窒化シリコン膜３７の積層膜をパターニングする。ここでは、ゲート電極９の両脇に、酸化シリコン膜３５／窒化シリコン膜３７の積層膜からなるサイドウォールを介して、チャネル長方向に所定幅Ｗの開口が設けられるように、酸化シリコン膜３５／窒化シリコン膜３７をパターニングする。これにより、ゲート電極９の両脇における所定幅Ｗの外側には、酸化シリコン膜３５／窒化シリコン膜３７の積層膜が残される部分も発生する。
尚、上記所定幅Ｗは、例えば同一規格のＭＯＳトランジスタにおいて略同一の値であることとする。
次に、上記レジストパターンをマスクに用いたＲＩＥにより、半導体基板３を掘り下げるリセスエッチングを行う。これにより、半導体基板３（ウェル拡散層２３）の表面側に上記所定幅Ｗのリセス部３９を形成する。この際、リセス深さを１５０ｎｍ程度とする。ここでのリセス深さと、後工程の熱処理により、ソース／ドレイン領域の接合深さが決まる。したがって、テクノロジーノードが進むと、微細化が進み、そのエッチング深さは浅くなる方向になる。
以上のエッチングが終了した後には、レジストパターンを除去する。
次に、図４（１）に示すように、掘り下げられた半導体基板３の表面、すなわちリセス部３９に、半導体基板３とは格子定数が異なる半導体材料からなるエピタキシャル成長層１１を形成する。
ここでは、図１を用いて説明したように、ｐＭＯＳ領域には、エピタキシャル成長層１１として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）を形成する。この際、ｎＭＯＳ領域は酸化膜シリコン膜あるいは酸化シリコン膜/窒化シリコン膜の積層膜で覆った状態としておく。そして、温度６００℃〜８００℃で、ガス種としてジクロロシラン（Ｓｉ２Ｈ2Ｃｌ2）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）等を用いることにより、ホウ素（Ｂ）を含有するシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させる。
一方、ｎＭＯＳ領域には、エピタキシャル成長層１１として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の小さいシリコンカーボン（ＳｉＣ）を形成する。この際、ｐＭＯＳ領域は酸化膜シリコン膜あるいは酸化シリコン膜/窒化シリコン膜の積層膜で覆った状態としておく。そして、温度６００℃〜８００℃で、ガス主としてシラン（ＳｉＨ4）,プロパン（Ｃ3Ｈ6）、ホスフィン（ＰＨ3）、塩化水素（ＨＣｌ）等を用いることにより、リン（Ｐ）を含有するシリコンカーボン（ＳｉＣ）をエピタキシャル成長させる。
次に、図４（２）に示すように、酸化シリコン膜３５／窒化シリコン膜３７の積層膜をエッチバックし、ゲート電極９の側壁にサイドウォール３７ａを形成する。これにより、アクティブ領域７の一部において半導体基板３の表面Ａが露出する。
次に、図４（３）に示すように、ソース／ドレイン領域１５を形成する。ここでは、レジストパターンをマスクに用いることにより、ＰＭＯＳ領域とＮＭＯＳ領域とに対してそれぞれ個別にイオン注入を行う。
ＰＭＯＳ領域には、ｐ型の不順物としてホウ素（Ｂ）またはフッ化ホウ素（ＢＦ2）を、１Ｅ１５〜１Ｅ１６個／ｃｍ2のドーズ量でイオン注入する。
一方、ＮＭＯＳ領域には、ｎ型の不純物としてヒ素（Ａｓ）またはリン（Ｐ）を、１Ｅ１５〜１Ｅ１６個／ｃｍ2のドーズ量でイオン注入する。
上記イオン注入の終了後にはレジストパターンを除去し、約８００〜１１００℃で、活性化アニールを行う。装置は、ＲＴＡ, Spike-ＲＴＡなどを用いる。
これにより、ゲート電極９の両脇に、不純物が拡散されたエピタキシャル成長層１１と基板拡散層１３とで構成されたソース／ドレイン領域１５が設けられたｐ型またはｎ型のＭＯＳトランジスタＴｒが得られる。
次に、図４（４）に示すように、シリコンの露出表面をシリサイド化させたシリサイド層４１を形成する。ここでは、先ず自然酸化膜のウェットエッチング処理を行った後、スパッタ装置を用いて例えばニッケル（Ｎｉ）からなる金属膜を約１０ｎｍの膜厚で堆積成膜する。次に、約３００〜４００℃程度の温度でアニール処理することにより、シリコンの露出部分をシリサイド化させる。その後、シリサイド化の後に残った金属膜をウェットエッチングによって除去する。その後、さらに５００〜６００℃程度でアニール処理を行うことにより、ニッケルシリサイドからなるシリサイド層４１を形成する。このシリサイド層４１は、ポリシリコンからなるゲート電極９、シリコンゲルマニウム（ＳｉＧｅ）からなるエピタキシャル層１１、および単結晶シリコンからなる基板拡散層１３の表面のみに、自己整合的に形成される。
尚、金属膜としては、ニッケル（Ｎｉ）の他に、コバルト（Ｃｏ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）、タングステン（Ｗ）などが用いられ、それぞれコバルトシリサイド（ＣｏＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、プラチナシリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）が得られる。
次に、図５（１）に示すように、ゲート電極９、エピタキシャル層１１、および基板拡散層１３の上部に、窒化シリコンからなる応力膜４３を形成する。ここでは、ｎ型のＭＯＳトランジスタＴｒが形成された領域に引張応力が印加され、ｐ型のＭＯＳトランジスタＴｒが形成された領域に圧縮応力が印加されるように、それぞれ異なる応力膜４３を形成する。
この際先ず、ＬＰＣＶＤ法またはｐ−ＣＶＤ法等により、応力膜４２として引張応力を与える窒化シリコン膜（Tensile Si3N4）を約５ｎｍ〜１００ｎｍの膜厚で堆積成膜する。次いで、応力膜４３を加工する際のストッパ膜（図示省略）として、ＣＶＤ法等により酸化シリコン膜（TEOS、PSG、BPSG、SOG膜など）を１００ｎｍ程度の膜厚で堆積成膜する。その後、レジストパターンをマスクに用いたエッチングにより、ｐ型のＭＯＳトランジスタＴｒが形成された領域におけるストッパ膜を除去し、さらにこのストッパ膜をマスクに用いて応力膜４２を除去する。このとき、pFETのサイドウォール膜もエッチングの選択比・オーバーエッチの関係で、削れてしまう。
以上により、ｎ型のＭＯＳトランジスタＴｒが形成された領域を、チャネル部ｃｈに対して引張応力を与える応力膜４３で覆う。
次に、ＣＶＤ法等により、応力膜４３として圧縮応力を与える窒化シリコ膜（Compressive Si3N4）を約５ｎｍ〜１００ｎｍお膜厚で堆積成膜する。次いで、ｎ型のＭＯＳトランジスタＴｒが形成された領域において、このような圧縮応力を与える応力膜４３を除去する。
以上によりｐ型のＭＯＳトランジスタＴｒが形成された領域を、チャネル部ｃｈに対して圧縮応力を与える応力膜４３で覆う。
また以上までの工程で、図１に示したと同様の構成の半導体装置１ａが得られる。以下においては、さらに引き続き行われる工程を説明する。
先ず、図５（２）に示すように、ＣＶＤ法によって、応力膜４３を覆う状態でTEOS、PSG、BPSG、SOG膜などの酸化シリコン膜４５を、約１００〜１０００ｎｍ程度の膜厚で堆積成膜し、ＣＭＰを行うことにより平坦化する。
次に、図５（３）に示すように、酸化シリコン膜４５および応力膜４３に、ソース／ドレイン領域１５表面のシリサイド層４１に達する接続孔４７を形成する。ここでは、レジストパターン（図示省略）をマスクに用いたＲＩＥを行う。またＲＩＥによる接続孔４７形成後には、レジストパターンを除去する。
その後、図５（４）に示すように、接続孔２７内を導電性材料で埋め込むことによりコンタクト４９を形成する。ここでは、先ず、バリアメタル膜として、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層膜をスパッタ法またはＣＶＤ法によって堆積成膜し、さらにタングステン（Ｗ）膜をＣＶＤ法によって堆積成膜する。タングステン膜の膜厚は約１００〜５００ｎｍである。次にタングステン膜をＣＭＰまたはエッチンバックし、接続孔４７内のみに埋めんでなるコンタクト４９を形成する。
次に、コンタクト４９に接続された配線５１を酸化シリコン膜４５上に形成する。ここでは先ず、アルミニウム（Ａｌ）膜をスパッタ法で堆積成膜し、次にレジストパターンをマスクに用いたＲＩＥによりアルミニウム膜をパターンエッチングすることにより、アルミニウムからなる配線５１を形成する。尚、配線５１の材料としては、より低抵抗である銅（Ｃｕ）を用いてもよい。
以上の後は、ここでの図示は省略するが、さらに上層の配線を形成し、２層、３層、４層、またはそれ以上の他層配線構造を形成しても良く、これによって層配線構造を備えた半導体装置を得ることができる。
以上説明した第１実施形態によれば、エピタキシャル成長層１１と基板拡散層１３とでソース／ドレイン領域１５が構成された半導体装置１ａを得ることができる。このため、エピタキシャル成長層１１の幅を、基板拡散層１３によって調整することができる。
これにより、図３（４）で説明した工程では、エピタキシャル成長層の幅に対応する所定幅Ｗのリセス部３９を形成するが、この工程では、アクティブ領域７に対するゲート電極９のレイアウトに依存することなく、リセス部３９の幅を所定幅Ｗに制御することで、エッチングの際のマイクロローディング効果も考慮したエッチング深さでリセス部３９を形成することが可能になる。具体的には、リセス部３９の幅を一定の所定幅Ｗとすることで、マイクロローディング効果によるエッチング深さのバラツキが抑えられたリセス部３９を得ることが可能である。
これにより、このリセス部３９に形成するエピタキシャル成長層１１の深さを制御して一定とすることができる。
また、レイアウトに依存することなく、基板拡散層１３を設けた分だけエピタキシャル成長層１１の形成面積（レイアウト面積）が抑えられるため、結晶欠陥の少ないエピタキシャル成長層１１を得ることができる。
以上の結果、制御された一定深さのエピタキシャル成長層１１によってゲート電極９下のチャネル部ｃｈに印加する応力のバラツキを抑えることが可能になる。また、レイアウトに依存することなく結晶欠陥の少ないエピタキシャル成長層１１が得られることから、接合リークを抑えることが可能になる。この結果、トランジスタＴｒの特性の向上を図ることが可能になる。
尚、このような構成により、エピタキシャル成長層１１のボリュームが抑えられるが、エピタキシャル成長層１１の深さをある程度に保つことにより、チャネル部ｃｈに与える応力を維持することができる（K. Ota et al “Scalable eSiGe S/D technology with less layout dependence for 45-nm generation”,「2006 Symposium VLSI Technology Digest of Technical Papers」，2006年、参照）。
また、上述したように基板拡散層１３を設けた分だけエピタキシャル成長層１１の形成面積（レイアウト面積）が抑えられるため、エピタキシャル成長層１１における外側の側壁を覆う応力膜４３部分がチャネル部ｃｈに近くなる。これにより、応力膜４３によるチャネル部ｃｈへの応力印加の効果を高めることができる。
＜第２実施形態＞
図６は、第２実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置１ｂが、図１を用いて説明した第１実施形態の半導体装置１ａと異なるところは、ソース／ドレイン領域１５を構成する基板拡散層１３の深さが、エピタキシャル成長層１１の深さよりも深いところにある。他の構成は第１実施形態と同様であることとする。
このような構成の半導体装置１ｂにおいては、ゲート電極９に対してエピタキシャル成長層１１よりも外側にある基板拡散層１３を深くすることにより、第１実施形態の効果に加えて、短チャネル効果の影響を小さく抑えながらも、ｐｎ接合の空乏層電界を小さく抑えて接合リークをさらに改善できる。また、基板拡散層１３を深くすることにより、接合部の基板不純物濃度が下がるため、接合容量を小さくでき、ＭＯＳトランジスタＴｒの動作速度の向上を図ることができる。
＜第３実施形態＞
図７は、第３実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置１ｃが、図１を用いて説明した第１実施形態の半導体装置１ａと異なるところは、ソース／ドレイン領域１５を構成する基板拡散層１３の表面高さが、ゲート電極９下の半導体基板３の表面高さよりも低いところにある。他の構成は第１実施形態と同様であることとする。
このような構成の半導体装置１ｃにおいては、トランジスタＴｒを覆う応力膜４３がチャネル部ｃｈよりも低い位置にまで延設されることになる。これにより、第１実施形態の効果に加えて、さらに応力膜４３によるチャネル部ｃｈへの応力印加の効果を高めることができる。
＜第４実施形態＞
図８は、第４実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置６１ａは、特にｐ型のＭＯＳトランジスタＴｒを備えた構成であることとする。そして、この半導体装置６１ａが、図１を用いて説明した第１実施形態の半導体装置１ａと異なるところは、ソース／ドレイン領域１５の一方のみがエピタキシャル成長層１１を用いて構成されており、ソース／ドレイン領域１５の他方は基板拡散層１３のみを用いて構成されているところにある。また、基板拡散層１３に隣接させて、ソース／ドレイン領域１５とは逆導電型（ｎ型）の拡散層（逆導電型拡散層６３）が設けられている。以下、第１実施形態と同様の構成に付いての重複する説明は省略する。
このような半導体装置６１ａにおいて、逆導電型拡散層６３は、ウェル拡散層２３に対するコンタクト領域として設けられている。この逆導電型拡散層６３と、これに隣接して設けられたソース／ドレイン領域１５とは、これらの表面層に設けられたシリサイド層４１によって短絡されている。この半導体装置６１ａは、このような構成とすることにより、ウェルコンタクトを縮小化している。
このような構成であれば、ウェル拡散層２３に対するコンタクト領域（逆導電型拡散層６３）に隣接させて短絡させたソース／ドレイン領域１５を、基板拡散層１３で構成したことにより、逆導電型拡散層６３内のｎ型不純物がソース／ドレイン領域１５を拡散してチャネル部ｃｈにまで達することを防止できる。
つまり、図９の比較構成例に示したように、逆導電型拡散層６３に隣接して設けられたソース／ドレイン領域１５としてシリコンゲルマニウム（ＳｉＧｅ）からなるエピタキシャル成長層１１を適用した場合には、逆導電型拡散層６３中のｎ型不純物がエピタキシャル成長層１１内を拡散してチャネル部ｃｈにまで達し易い。これは、シリコンからなる半導体基板中に対して、ＳｉＧｅ中においてのｎ型不純物の拡散速度は、ヒ素（Ａｓ）で７倍、リン（Ｐ）で２倍程度大きいためである。
したがって、図８のように、ソース／ドレイン領域１５の一方のみがエピタキシャル成長層１１を用いて構成し、逆導電型拡散層６３に隣接させるソース／ドレイン領域１５を基板拡散層１３で構成することにより、逆導電型拡散層６３内のｎ型不純物がチャネル部ｃｈにまで拡散することを防止でき、ｐ型のＭＯＳトランジスタＴｒにおける閾値の変動を抑制することが可能になる。
＜第５実施形態＞
図１０は、第５実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置６１ｂが、第４実施形態の半導体装置６１ａと異なるところは、ソース／ドレイン領域１５の一方が、エピタキシャル成長層１１と共に基板拡散層１３を用いて構成されているところにあり、他の構成は同様であることとする。
この場合、ゲート電極９脇には、エピタキシャル成長層１１を介して基板拡散層１３が設けられていることとする。
このような構成とすることにより、エピタキシャル成長層１１におけるチャネル長方向の幅が、基板拡散層１３によって制御された所定幅Ｗとすることができる。これにより、第１実施形態と同様の効果を得ることが可能である。
第１実施形態の半導体装置の構成を示す概略断面図である。 第１実施形態の半導体装置の製造工程図（その１）である。 第１実施形態の半導体装置の製造工程図（その２）である。 第１実施形態の半導体装置の製造工程図（その３）である。 第１実施形態の半導体装置の製造工程図（その４）である。 第２実施形態の半導体装置の構成を示す概略断面図である。 第３実施形態の半導体装置の構成を示す概略断面図である。 第４実施形態の半導体装置の構成を示す概略断面図である。 第４実施形態に対する比較例を示す概略断面図である。 第５実施形態の半導体装置の構成を示す概略断面図である。 従来の半導体装置の構成を示す概略断面図である。
符号の説明
１ａ，１ｂ，１ｃ，６１ａ，６１ｂ…半導体装置、３…半導体基板、９…ゲート電極、１１…エピタキシャル成長層、１３…基板拡散層、１５…ソース／ドレイン領域、４１…シリサイド層、６３…逆導電型拡散層、Ｗ…所定幅

Claims (10)

  1. 半導体基板上に設けられたゲート電極と、前記ゲート電極両脇に不純物を導入して設けられたソース／ドレイン領域とを備えた半導体装置において、
    前記ソース／ドレイン領域は、
    前記ゲート電極脇における前記半導体基板を掘り下げた位置に当該半導体基板とは格子定数が異なる半導体材料をエピタキシャル成長させてなるエピタキシャル成長層と、
    前記半導体基板の表面層に設けた基板拡散層とで構成されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記エピタキシャル成長層は前記ゲート電極の両脇に設けられ、
    前記基板拡散層は前記エピタキシャル成長層の外側に設けられた
    ことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記エピタキシャル成長層は、チャネル長方向に所定幅で設けられている
    ことを特徴とする半導体装置。
  4. 請求項２記載の半導体装置において、
    前記基板拡散層の表面は、前記ゲート電極の直下における前記半導体基板の表面よりも低い
    ことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記ソース／ドレイン領域のうちの一方が前記エピタキシャル成長層を用いて構成され、他方が前記基板拡散層のみで構成された
    ことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記基板拡散層に隣接して当該基板拡散層とは異なる導電型の逆導電型拡散層が設けられ、
    前記ソース／ドレイン領域と前記逆導電型拡散層との表面に設けられたシリサイド層によって、前記基板拡散層と当該逆導電型拡散層とが短絡している
    ことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記半導体基板はシリコンからなり、
    前記エピタキシャル成長層は、シリコンゲルマニウムからなる
    ことを特徴とする半導体装置。
  8. 請求項５記載の半導体装置において、
    前記ソース／ドレイン領域のうちの一方は、前記エピタキシャル成長層と、その外側に設けられた前記基板拡散層とで構成されている
    ことを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記基板拡散層の表面は、前記ゲート電極の直下における前記半導体基板の表面よりも低い
    ことを特徴とする半導体装置。
  10. 半導体基板上にゲート電極を形成する第１工程と、
    マスクパターン上からのエッチングにより、前記ゲート電極脇における前記半導体基板の表面層を掘り下げる第２工程と、
    前記掘り下げられた半導体基板の表面に当該半導体基板とは格子定数が異なる半導体材料からなるエピタキシャル成長層を形成する第３工程と、
    前記マスクパターンを除去して前記半導体基板の表面を露出させた後、前記エピタキシャル成長層と前記半導体基板の表面層とに不純物を拡散させることにより、不純物が拡散された当該エピタキシャル成長層と当該半導体基板の表面層に不純物を拡散させてなる基板拡散層とで構成されたソース／ドレイン領域を形成する第４工程とを行う
    ことを特徴とする半導体装置の製造方法。
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