CN116546811B - 一种半导体集成器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体集成器件及其制作方法，属于半导体技术领域。所述半导体集成器件包括：衬底，且所述衬底上设置有驱动晶体管、负载晶体管和传输晶体管；凹部，设置在所述衬底中，且所述凹部位于所述驱动晶体管和所述负载晶体管的有源区所在的所述衬底中；第一外延层，设置在所述凹部中；以及第二外延层，设置在所述凹部中，所述第二外延层位于所述第一外延层上，且所述第一外延层的晶格常数大于所述第二外延层的晶格常数。通过本发明提供的一种半导体集成器件及其制作方法，可提高半导体集成器件的性能和稳定性。

Description

一种半导体集成器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体集成器件及其制作方法。
背景技术
静态随机存取存储器（Static Random-Access Memory，SRAM）包括驱动晶体管、负载晶体管及传输晶体管。静态随机存取存储器单元稳定性的关键指标包括静态噪声容限(Static Noise Margin，SNM)和写入噪音容限(Wrtie Noise Margin，WNM)，且以驱动晶体管的开启电流与传输晶体管的开启电流的比值衡量静态噪声容限的大小，以传输晶体管的开启电流与负载晶体管的开启电流的比值衡量写入噪音容限的大小。
在形成半导体器件时，对于沟道宽度不同的器件，会存在负载效应，故形成的有源区形貌特征会存在差异。有源区的形貌会影响半导体器件的性能。且由于沟道宽度较为固定，不同半导体器件之间的开启电流为固定比值，很大程度限制了静态随机存取存储器静态噪声容限和写入噪音容限，影响半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体集成器件及其制作方法，通过本发明提供的一种半导体集成器件及其制作方法，可提高有源区的均匀性，并提高半导体集成器件的静态噪声容限和写入噪音容限，进而提高半导体集成器件的稳定性，进而提高半导体器件的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体集成器件，至少包括：
衬底，且所述衬底上设置有驱动晶体管、负载晶体管和传输晶体管；
凹部，设置在所述衬底中，且所述凹部位于所述驱动晶体管和所述负载晶体管的有源区所在的所述衬底中；
第一外延层，设置在所述凹部中；以及
第二外延层，设置在所述凹部中，所述第二外延层位于所述第一外延层上，且所述第一外延层的晶格常数大于所述第二外延层的晶格常数。
在本发明一实施例中，所述半导体集成器件还包括应力缓冲层，所述应力缓冲层设置在所述驱动晶体管和所述传输晶体管之间。
在本发明一实施例中，当所述凹部位于所述驱动晶体管所在的所述衬底中时，所述凹部延伸至所述驱动晶体管和所述传输晶体管之间的所述衬底中。
在本发明一实施例中，当所述凹部位于所述驱动晶体管所在的所述衬底中时，所述应力缓冲层和所述第二外延层并排设置在所述第一外延层上。
在本发明一实施例中，所述传输晶体管和所述驱动晶体管的有源区宽度相同。
在本发明一实施例中，所述第一外延层为硅锗外延层，所述第二外延层为单晶硅外延层。
在本发明一实施例中，所述有源区包括沟道区，且所述沟道区的深度小于所述第二外延层的深度。
在本发明一实施例中，所述有源区包括源掺杂区和漏掺杂区，且所述源掺杂区和所述漏掺杂区的深度大于所述第二外延层的深度，且小于所述第一外延层的深度。
在本发明一实施例中，所述半导体集成器件包括逻辑电路，在所述逻辑电路中包括P型晶体管和N型晶体管，所述凹部位于所述N型晶体管和所述P型晶体管漏掺杂区所在的衬底中。
在本发明一实施例中，所述第一外延层填满所述P型晶体管漏掺杂区的所述凹部，并覆盖所述N型晶体管区域中所述凹部的底壁，所述第二外延层位于所述N型晶体管区域中的所述第一外延层上。
在本发明一实施例中，所述逻辑电路中还包括沟槽隔离结构，所述沟槽隔离结构位于所述N型晶体管和所述P型晶体管之间，且所述沟槽隔离结构的深度大于所述第一外延层的深度。
本发明还提供一种半导体集成器件的制作方法，至少包括以下步骤：
提供一衬底，且所述衬底上设置有驱动晶体管、负载晶体管和传输晶体管；
蚀刻所述衬底，形成凹部，且所述凹部位于所述驱动晶体管和所述负载晶体管的有源区所在的所述衬底中；
在所述凹部中形成第一外延层；以及
在所述凹部中形成第二外延层，所述第二外延层位于所述第一外延层上，且所述第一外延层的晶格常数大于所述第二外延层的晶格常数。
如上所述，通过本发明提供的一种半导体集成器件及其制作方法，意想不到的效果是可改善沟槽蚀刻工艺中的负载效应，有利于提高有源区的均匀性。形成的半导体器件还可以提高静态随机存取存储器的静态噪音容限和写入噪音容限，进而提高静态随机存取存储器的稳定性。形成的半导体器件还可以提高电子迁移率。通过本发明提供的一种半导体集成器件，可提高半导体器件的性能和稳定性。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种静态随机存取存储器等效线路图。
图2为一种静态随机存取存储器的有源区及栅极结构分布图。
图3为图2的A-A’处形成凹部时的截面图。
图4为图2的B-B’处形成凹部时的截面图。
图5为图2的A-A’处形成第一外延层和第二外延层时的截面图。
图6为图2的B-B’处形成第一外延层和第二外延层时的截面图。
图7为图2的A-A’处形成沟道区时的截面图。
图8为图2的B-B’处形成沟道区时的截面图。
图9为图2的A-A’处形成栅介质层、栅极和侧墙时的截面图。
图10为图2的B-B’处形成栅介质层、栅极和侧墙时的截面图。
图11为图2的A-A’处形成掺杂区时的截面图。
图12为图2的B-B’处形成掺杂区时的截面图。
图13为图2的A-A’处形成凹槽时的截面图。
图14为图2的A-A’处形成氧化硅薄膜时的截面图。
图15为图2的A-A’处形成应力缓冲层时的截面图。
图16为逻辑电路中形成凹部的结构示意图。
图17为逻辑电路中形成第一外延层和第二外延层的结构示意图。
图18为逻辑电路中形成浅沟槽隔离结构的结构示意图。
图19为逻辑电路中形成沟道区的结构示意图。
图20为逻辑电路中形成栅介质层、栅极和侧墙的结构示意图。
图21为逻辑电路中形成掺杂区的结构示意图。
标号说明：
101、衬底；1011、凹部；1012、沟槽隔离结构；102、第一外延层；103、第二外延层；104、沟道区；105、栅介质层；106、栅极；1061、第一栅极结构；1062、第二栅极结构；1063、第三栅极结构；1064、第四栅极结构；107、侧墙；108、掺杂区；1081、源掺杂区；1082、漏掺杂区；1083、凹槽；109、氧化硅薄膜；1091、应力缓冲层；201、第一有源区；202、第二有源区；203、第三有源区；204、第四有源区；PG传输晶体管；PD驱动晶体管；PU负载晶体管；PG1第一传输晶体管；PG2第二传输晶体管；PD1第一驱动晶体管；PD2第二驱动晶体管；PU1第一负载晶体管；PU2第二负载晶体管；BL、读端口位线；BLB、互补读端口位线；WL、写端口字线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供一种半导体集成器件，所半导体集成器件包括静态随机存取存储器和逻辑电路，静态随机存取存储器的等效电路图如图1所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。
进一步地，两个负载晶体管PU为P型晶体管(positive channel Metal OxideSemiconductor，P沟道金属氧化物半导体)，两个驱动晶体管PD为N型晶体管（N型金属-氧化物-半导体，N-Metal-Oxide-Semiconductor），从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管PG为N型晶体管晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管PU为拉向电源线Vcc或接地线Vss的晶体管，存储器通过两个负载晶体管PU拉向电源线Vcc而运行。
请参阅图1所示，两个负载晶体管PU的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管PD的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极分别与第二负载晶体管PU2和第二驱动晶体管PD2的栅极电连接。
进一步的，两个传输晶体管PG的漏极分别电连接到读端口位线BL和互补读端口位线BLB。两个传输晶体管PG的栅极电连接到写端口字线WL。读端口位线BL和互补读端口位线BLB和写端口字线WL可以延伸到其他SRAM单元和/或其他元件。
在本申请中，逻辑电路可以为任意一种设置在衬底上的电路，例如包括P型晶体管（PMOS）和N型晶体管（NMOS）。
请参阅图2、图11、图13和图21所示，在本发明一实施例中，在衬底101上，设置有多个并排设置的有源区，在有源区上还设置有多个栅极结构。其中，有源区包括一个或多个半导体器件的沟道区104，以及位于沟道区104两侧的源掺杂区1081和漏掺杂区1082。栅极结构包括至少一个半导体器件的栅极106，也可以是相互连接的多个半导体器件的栅极106。栅极结构和有源区共同形成多个半导体器件。且每个半导体器件包括设置在衬底101中的沟道区104，位于沟道区104两侧的源掺杂区1081和漏掺杂区1082，位于沟道区104上的栅介质层105，位于栅介质层105上的栅极106，以及位于栅极106两侧的侧墙107。
请参阅图1和图2所示，在本发明一实施例中，在静态随机存取存储器所在的衬底101上，设置有例如4个有源区和4个栅极结构，且四个有源区和四个栅极结构形成第一驱动晶体管PD1、第二驱动晶体管PD2、第一负载晶体管PU1、第二负载晶体管PU2、第一传输晶体管PG1和第二传输晶体管PG2。具体的，四个有源区包括依次并排设置的第一有源区201、第二有源区202、第三有源区203和第四有源区204。其中，第一有源区201包括第一传输晶体管PG1和第一驱动晶体管PD1的有源区，第二有源区202包括第一负载晶体管PU1的有源区，第三有源区203包括第二负载晶体管PU2的有源区，第四有源区204包括第二传输晶体管PG2和第二驱动晶体管PD2的有源区。每个有源区在其延伸方向上，宽度相同。四个栅极结构包括第一栅极结构1061、第二栅极结构1062、第三栅极结构1063和第四栅极结构1064。第一栅极结构1061横跨第一有源区201、第二有源区202和第三有源区203，且第一栅极结构1061包括第一驱动晶体管PD1和第一负载晶体管PU1的栅极。第二栅极结构1062位于第一有源区201上，且第二栅极结构1062包括第一传输晶体管PG1的栅极。第三栅极结构1063与第一栅极结构1061对称设置，且第三栅极结构1063横跨第二有源区202、第三有源区203和第四有源区204，包括第二驱动晶体管PD2和第二负载晶体管PU2的栅极。第四栅极结构1064与第二栅极结构1062对称设置，且第四栅极结构1064位于第四有源区204上，包括第二传输晶体管PG2的栅极。
请参阅图3和图4所示，在本发明一实施例中，在静态随机存取存储器所在的衬底101中，设置有凹部1011。凹部1011位于驱动晶体管PD和负载晶体管PU的有源区所在的衬底101中，即位于第一驱动晶体管PD1和第一负载晶体管PU1、第二驱动晶体管PD2和第二负载晶体管PU2的有源区所在的衬底101中。凹部1011的深度范围为例如100nm~150nm。具体的，在本申请中，当凹部1011位于驱动晶体管PD的有源区所在的衬底101中时，凹部1011延伸至驱动晶体管PD和传输晶体管PG之间的衬底101中。
请参阅图5和图6所示，在本发明一实施例中，在凹部1011中，设置有第一外延层102和第二外延层103，第二外延层103位于第一外延层102上，且第一外延层102的晶格常数大于第二外延层103的晶格常数。在本申请中，第一外延层102例如为硅锗外延层，第二外延层103例如为单晶硅外延层。其中，第一外延层102的厚度为例如50nm~100nm。第二外延层103的厚度为例如20nm~50nm。在本申请中，第二外延层103与衬底101表面齐平。
请参阅图5和图6所示，在本发明一实施例中，当凹部1011位于驱动晶体管PD的有源区所在的衬底101中时，第一外延层102覆盖凹部1011的底壁和侧壁。即第一外延层102填满驱动晶体管PD和传输晶体管PG之间的凹部1011，且覆盖位于驱动晶体管PD所在的凹部1011的底壁，第二外延层103设置在驱动晶体管PD所在的凹部1011中的第一外延层102上。当凹部1011位于负载晶体管PU的有源区所在的衬底101中时，第一外延层102覆盖凹部1011的底壁，第二外延层103覆盖第一外延层102。
请参阅图2、图9和图10所示，在本申请中，由于第一外延层102的晶格常数大于第二外延层103的晶格常数，故在驱动晶体管PD所在的凹部1011底壁上的第一外延层102以及在负载晶体管PU所在的凹部1011底壁上的第一外延层102使得第二外延层103中产生平行于导电沟道方向的张应力，该张应力可增大电子迁移率，同时降低空穴迁移率。故在本申请中，传输晶体管PG中未设置第一外延层102和第二外延层103，故传输晶体管PG的开启电流不受影响。而驱动晶体管PD和负载晶体管PU中设置有第一外延层102和第二外延层103，由于驱动晶体管PD为N型晶体管，故驱动晶体管PD的开启电流增大。由于负载晶体管PU为P型晶体管，故负载晶体管PU的开启电流减小。故驱动晶体管PD的开启电流与传输晶体管PG的开启电流的比值增大，进而导致静态噪声容限的增大，传输晶体管PG的开启电流与负载晶体管PU的开启电流的比值也增大，进而导致写入噪音容限增大，可提高静态随机存取存储器的稳定性。
请参阅图7和图8所示，在本发明一实施例中，在静态随机存取存储器中的每个半导体器件有源区所在的位置中，设置有沟道区104。沟道区104位于栅极结构底部，且位于栅极结构与有源区的重叠位置。在本申请中，可通过向衬底101中注入第一类型离子，形成沟道区104。其中，沟道区104中注入的第一类型离子依据半导体器件的类型确定。在P型半导体器件中，第一类型离子为N型离子，形成N型沟道区104。在N型半导体器件中，第一类型离子为P型离子，形成P型沟道区104。在本申请中，传输晶体管PG和驱动晶体管PD的沟道区104中注入的第一类型离子为P型离子，负载晶体管PU的沟道区104中注入的第一类型离子为N型离子。本申请对每个沟道区104中离子的注入量不作限制，满足器件的工作需求即可，也通过调节沟道区104中掺杂离子的剂量调节后续形成的驱动晶体管PD、传输晶体管PG以及负载晶体管PU的阈值电压。
请参阅图7和图8所示，在本发明一实施例中，沟道区104的深度小于第二外延层103的深度。即传输晶体管PG的沟道区104位于衬底101中，且传输晶体管PG的沟道区104的深度小于第二外延层103的深度。负载晶体管PU和驱动晶体管PD的沟道区104位于第二外延层103中，且负载晶体管PU和驱动晶体管PD的沟道区104的深度小于第二外延层103的深度。
请参阅图9和图10所示，在本发明一实施例中，在衬底101上，还设置有栅介质层105和栅极结构。栅介质层105位于衬底101和栅极结构之间，可改善半导体结构的击穿和漏电现象。故在衬底101上形成栅极结构时，先在衬底101上沉积一层氧化硅，再在氧化硅上沉积一层多晶硅层。并在多晶硅层上形成一层图案化光阻层（图中未显示），图案化光阻层定义出栅极结构的位置。再以图案化光阻层掩模，先蚀刻多晶硅层，形成栅极结构。再依据形成的栅极结构蚀刻氧化硅层，形成栅介质层105。最后，移除图案化光阻层。其中，每个栅极结构包括至少一个半导体器件的栅极106。
请参阅图9和图10所示，在本发明一实施例中，在栅极106的侧壁上，还设置有侧墙107。在本申请中，侧墙107位于栅极106两侧。侧墙107可以包括氧化硅，可以包括氮化硅，也可以包括层叠的氧化硅和氮化硅。
请参阅图11和图12所示，在本发明一实施例中，在静态随机存取存储器中的每个半导体器件有源区所在的位置中，还设置有源掺杂区1081和漏掺杂区1082。在每个半导体器件中，源掺杂区1081和漏掺杂区1082位于沟道区104两侧，且位于栅极106两侧，且位于侧墙107两侧。在本申请中，可通过向衬底101中注入第二类型离子，形成源掺杂区1081和漏掺杂区1082。其中，源掺杂区1081和漏掺杂区1082中注入的第二类型离子依据半导体器件的类型确定。在P型半导体器件中，第二类型离子为P型离子，形成P型的源掺杂区1081和漏掺杂区1082。在N型半导体器件中，第二类型离子为N型离子，形成N型的源掺杂区1081和漏掺杂区1082。在本申请中，传输晶体管PG和驱动晶体管PD的沟道区104中注入的第二类型离子为N型离子，负载晶体管PU的沟道区104中注入的第二类型离子为P型离子。
请参阅图11和图12所示，在本发明一实施例中，源掺杂区1081和漏掺杂区1082的深度大于第二外延层103的深度，且小于第一外延层102的深度。即传输晶体管PG的源掺杂区1081和漏掺杂区1082位于衬底101中，传输晶体管PG的源掺杂区1081和漏掺杂区1082的深度大于第二外延层103的深度，且小于第一外延层102的深度。负载晶体管PU和驱动晶体管PD的源掺杂区1081和漏掺杂区1082由第一外延层102延伸至第二外延层103中，且与负载晶体管PU和驱动晶体管PD的源掺杂区1081和漏掺杂区1082与第一外延层102底部具有预设距离，即负载晶体管PU和驱动晶体管PD的源掺杂区1081和漏掺杂区1082的深度大于第二外延层103的深度，且小于第一外延层102的深度。
请参阅图13至图15所示，在本发明一实施例中，在驱动晶体管PD和传输晶体管PG之间的衬底101中，还设置有应力缓冲层1091。应力缓冲层1091位于驱动晶体管PD和传输晶体管PG之间，且位于驱动晶体管PD靠近传输晶体管PG的掺杂区108和传输晶体管PG靠近驱动晶体管PD的掺杂区108之间。
具体的，请参阅图13所示，在本发明一实施例中，在形成应力缓冲层1091时，先蚀刻掉覆盖凹部1011侧壁上的第一外延层102，即蚀刻掉覆盖凹部1011底壁之外的第一外延层102，形成凹槽1083。在驱动晶体管PD所在的衬底101中，以及驱动晶体管PD和传输晶体管PG之间的衬底101中，形成的凹槽1083和第二外延层103并排设置在第一外延层102上。
请参阅图13所示，在本发明一实施例中，在蚀刻第一外延层102时，选择性蚀刻第一外延层102。在选择性蚀刻时，蚀刻溶液为氢氟酸、双氧水和醋酸的混合溶液。该蚀刻溶液对锗硅和硅的蚀刻选择比可达例如80：1，在选择性蚀刻锗硅的同时，几乎不会损伤硅衬底。在蚀刻第一外延层102后，高于第一外延层102厚度的且位于凹部侧壁上的第一外延层102被蚀刻掉，形成凹槽1083。由于位于凹部侧壁上的第一外延层102会使得第二外延层103中产生垂直于导电沟道方向的张应力，该张应力会降低电子迁移率。在蚀刻掉高于第一外延层102厚度的且位于凹部侧壁上的第一外延层102后，可以释放第一外延层102带来的垂直于沟道方向的张应力，避免造成驱动晶体管PD和传输晶体管PG的电子迁移率下降，从而提高驱动晶体管PD和传输晶体管PG的器件性能。
请参阅图13至图14所示，在本发明一实施例中，在形成凹槽1083后，在凹槽1083、衬底101表面以及栅极106上沉积一层氧化硅薄膜109。在本实施例中，可采用化学气相沉积法沉积氧化硅薄膜109。在沉积过程中，凹槽1083的底壁和侧壁会同时沉积氧化硅，最终在凹槽1083中填满氧化硅。
请参阅图13至图15所示，在本发明一实施例中，在形成氧化硅薄膜109后，各向同性刻蚀氧化硅薄膜109，将衬底101和栅极106上的氧化硅薄膜109去除，仅保留凹槽1083中的氧化硅薄膜109，形成应力缓冲层1091。设置在凹槽1083中的应力缓冲层1091，弹性模量小，且氧化硅容易发生形变，可以缓冲传输晶体管PG对驱动晶体管PD中平行于沟道方向的张应力的抑制作用，进而可以提高驱动晶体管PD的沟道张应力和电子迁移率，从而提高驱动晶体管PD的器件性能。
请参阅图2、图12和图15所示，在本申请中，第一传输晶体管PG1和第一驱动晶体管PD1的有源区为同类型有源区，且相互连接，形成第一有源区201。第一负载晶体管PU1的有源区形成第二有源区202。第二负载晶体管PU2的有源区形成第三有源区203，第二传输晶体管PG2和第二驱动晶体管PD2的有源区为同类型有源区，且相互连接，形成第四有源区204。其中，第一有源区201、第二有源区202、第三有源区203和第四有源区204的宽度为相等的固定值。在制造该半导体集成器件时，有利于提高有源区的均匀性。
请参阅图16至图21所示，在本发明中，在逻辑电路N型晶体管区域和P型晶体管漏掺杂区1082所在的衬底101中，设置有凹部1011。在本申请中，凹部1011位于N型晶体管所在的衬底101，且凹部1011向着P型晶体管所在的衬底101延伸，且凹部1011延伸至P型晶体管漏掺杂区1082所在的衬底101中。在凹部1011中，设置有第一外延层102和第二外延层103。第一外延层102覆盖凹部1011的侧壁和底壁，即第一外延层102填满P型晶体管漏掺杂区1082区域的凹部1011，且覆盖N型晶体管区域中凹部1011的底壁。第二外延层103位于第一外延层102上，即第二外延层103位于N型晶体管区域中的第一外延层102上。在逻辑电路所在的衬底101中，还设置有沟槽隔离结构1012。沟槽隔离结构1012设置在不同类型的半导体器件之间，即位于P型晶体管和N型晶体管之间。沟槽隔离结构1012的深度大于第一外延层102的深度。P型晶体管和N型晶体管均包括沟道区104，且P型晶体管的沟道区104位于衬底101中，N型晶体管的沟道区104位于第二外延层103中。在衬底101上，设置有栅介质层105和栅极106。栅介质层105位于P型晶体管和N型晶体管的沟道区104上，栅极106位于栅介质层105上。在栅极106两侧，设置有侧墙107。侧墙107包覆栅极106和栅介质层105的侧壁。在沟道区104两侧的衬底101中，还设置有源掺杂区1081和漏掺杂区1082。P型晶体管的源掺杂区1081设置在衬底101中，P型晶体管的漏掺杂区1082设置在第二外延层103层中。N型晶体管的源掺杂区1081和漏掺杂区1082由第二外延层103延伸至第一外延层102中。在本申请中，在N型晶体管的有源区位置设置第一外延层102和第二外延层103，可以在N型晶体管的沟道中引入平行于沟道方向的张应力，从而可提高电子迁移率，进而提高N型晶体管的性能。在P型晶体管的漏掺杂区1082设置第一外延层102，可以在P型晶体管的沟道中引入垂直于沟道方向的张应力，从而可提高空穴迁移率，进而提高P型晶体管的性能。
请参阅1至图21所示，在形成本申请提供的半导体集成器件时，首先，如图3和图16所示，蚀刻衬底101，形成多个凹部1011。凹部1011位于静态随机存取存储器中驱动晶体管PD和负载晶体管PU的有源区位置，静态随机存取存储器中驱动晶体管PD和负载晶体管PG之间，逻辑电路中N型晶体管的位置，以及逻辑电路中P型晶体管的漏掺杂区1082所在的位置。在形成多个凹部1011后，如图5、图6及图17所示，在凹部1011中形成第一外延层102和第二外延层103，且第二外延层103位于第一外延层102上。在形成第一外延层102和第二外延层103后，如图18所示，在不同类型的半导体器件之间形成沟槽隔离结构1012。在形成沟槽隔离结构1012后，如图7、图8及图19所示，在每个半导体器件所在的衬底101中注入第一类型离子，形成沟道区104。在形成沟道区104后，如图9、图10及图20所示，在沟道区104上形成栅介质层105，在栅介质层105上形成栅极106，在栅极106的两侧形成侧墙107。在形成侧墙107后，如图11、图12及图21所示，在沟道区104两侧的衬底101中注入第二类型离子，形成源掺杂区1081和漏掺杂区1082。在形成源掺杂区1081和漏掺杂区1082之后，如图13所示，选择性刻蚀驱动晶体管PD区域和负载晶体管PG之间的第一外延层102，使凹部侧壁的第一外延层102的高度与凹部底部的第一外延层102的高度相平，形成凹槽1083。在此过程中用掩模版覆盖住逻辑电路区域，因而可以保留逻辑电路中P型晶体管漏端的锗硅层。在降低第一外延层102的高度之后，如图14和图15所示，沉积氧化硅薄膜109，并进行各向同性刻蚀，从而在刻蚀第一外延层102所形成的凹槽1083中填充氧化硅层，形成应力缓冲层1091。
综上所述，本发明提供一种半导体集成器件，包括静态随机存取存储器和逻辑电路，在静态随机存取存储器和逻辑电路中包括多个半导体器件。半导体器件设置在衬底上，且在静态随机存取存储器中驱动晶体管和负载晶体管的有源区所在的衬底中，以及逻辑电路中N型晶体管所在的衬底中，设置有凹部，凹部中设置有第一外延层和第二外延层，第二外延层位于第一外延层上。且每个半导体器件包括设置在衬底中的沟道区，位于沟道区两侧的掺杂区，以及位于衬底上的栅极。在栅极和衬底之间，设置有栅介质层。在栅极两侧，还设置有侧墙。通过本发明提供一种半导体集成器件，可以提高静态随机存取存储器和逻辑电路的性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种半导体集成器件，其特征在于，至少包括：
衬底，且所述衬底上设置有驱动晶体管、负载晶体管和传输晶体管；
凹部，设置在所述衬底中，且所述凹部位于所述驱动晶体管和所述负载晶体管的有源区所在的所述衬底中；
第一外延层，设置在所述凹部中；以及
第二外延层，设置在所述凹部中，所述第二外延层位于所述第一外延层上，且所述第一外延层的晶格常数大于所述第二外延层的晶格常数；所述有源区包括沟道区，且所述驱动晶体管和所述负载晶体管的沟道区位于所述第二外延层中。
2.根据权利要求1所述的一种半导体集成器件，其特征在于，所述半导体集成器件还包括应力缓冲层，所述应力缓冲层设置在所述驱动晶体管和所述传输晶体管之间。
3.根据权利要求1所述的一种半导体集成器件，其特征在于，当所述凹部位于所述驱动晶体管所在的所述衬底中时，所述凹部延伸至所述驱动晶体管和所述传输晶体管之间的所述衬底中。
4.根据权利要求2所述的一种半导体集成器件，其特征在于，当所述凹部位于所述驱动晶体管所在的所述衬底中时，所述应力缓冲层和所述第二外延层并排设置在所述第一外延层上。
5.根据权利要求1所述的一种半导体集成器件，其特征在于，所述传输晶体管和所述驱动晶体管的有源区宽度相同。
6.根据权利要求1所述的一种半导体集成器件，其特征在于，所述第一外延层为硅锗外延层，所述第二外延层为单晶硅外延层。
7.根据权利要求1所述的一种半导体集成器件，其特征在于，所述沟道区的深度小于所述第二外延层的深度。
8.根据权利要求1所述的一种半导体集成器件，其特征在于，所述有源区包括源掺杂区和漏掺杂区，且所述源掺杂区和所述漏掺杂区的深度大于所述第二外延层的深度，且小于所述第一外延层的深度。
9.根据权利要求1所述的一种半导体集成器件，其特征在于，所述半导体集成器件包括逻辑电路，在所述逻辑电路中包括P型晶体管和N型晶体管，所述凹部位于所述N型晶体管和所述P型晶体管漏掺杂区所在的衬底中。
10.根据权利要求9所述的一种半导体集成器件，其特征在于，所述第一外延层填满所述P型晶体管漏掺杂区的所述凹部，并覆盖所述N型晶体管区域中所述凹部的底壁，所述第二外延层位于所述N型晶体管区域中的所述第一外延层上。
11.根据权利要求10所述的一种半导体集成器件，其特征在于，所述逻辑电路中还包括沟槽隔离结构，所述沟槽隔离结构位于所述N型晶体管和所述P型晶体管之间，且所述沟槽隔离结构的深度大于所述第一外延层的深度。
12.一种半导体集成器件的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，且所述衬底上设置有驱动晶体管、负载晶体管和传输晶体管；
蚀刻所述衬底，形成凹部，且所述凹部位于所述驱动晶体管和所述负载晶体管的有源区所在的所述衬底中；
在所述凹部中形成第一外延层；以及
在所述凹部中形成第二外延层，所述第二外延层位于所述第一外延层上，且所述第一外延层的晶格常数大于所述第二外延层的晶格常数；所述有源区内形成沟道区，且所述驱动晶体管和所述负载晶体管的沟道区位于所述第二外延层中。
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