TW202414841A - 電晶體結構 - Google Patents

Abstract

一種電晶體結構包括半導體基材、第一閘極區、第一凹部、彎曲狀或凹陷開口以及第一導電區。半導體基材具有一個原始半導體表面。第一凹部形成於半導體基材中，且位於原始半導體表面下方。彎曲狀或凹陷開口，沿著第一凹部中的半導體基材的側壁的垂直方向形成。第一導電區形成於第一凹部中，並包括第一摻雜區和第二摻雜區。其中，第一摻雜區是以半導體基材的側壁為基底，沿著半導體基的側壁的垂直方向所形成的。

Description

電晶體結構

本發明是關於一種新型的電晶體和一種互補式金氧半場效電晶體(MOSFET)結構，特別是關於用在動態隨機存取記憶體(DRAM)的週邊電路或感測放大器的平面電晶體和/或平面互補式MOSFET結構，其能夠減少漏電流、降低短通道效應、和防止閂鎖效應。

雖然先進技術節點(如3 nm至7 nm)在高效能計算應用(如人工智慧(Artificial Intelligence, AI)、中央處理器(CPU)、圖形處理器(GPU)等)中被頻繁使用，但成熟技術節點(如20 nm至30 nm)仍在許多積體電路(IC)應用如電源管理IC、主控設備(MCU)、或DRAM晶片中受到歡迎。以DRAM為例，目前大多數客製化的DRAM仍採用成熟技術節點(如12 nm至30 nm)來製造，且DRAM晶片17(如第1A圖所示)中所有的電晶體，包含週邊電路171(至少包含資料/位址輸入/輸出電路、位址解碼器、指令邏輯、和更新電路等)中的電晶體和陣列核心電路172(包含記憶體陣列、感測放大器等)中的電晶體，仍然是平面電晶體。

第1B圖係繪示位於DRAM晶片的週邊電路中和DRAM晶片的陣列核心電路的感測放大器中最廣泛使用的最先進的互補式金氧半場效電晶體(Complementary Metal-Oxide-Semiconductor Field-Effect Transistor, CMOSFET)10的剖面圖。CMOSFET 10包含一個平面N型金氧半(NMOS)電晶體11和一個平面P型金氧半(PMOS)電晶體12，其中，淺溝槽隔離(Shallow Trench Isolation, STI)區13位在NMOS電晶體11與PMOS電晶體12之間。NMOS電晶體11或PMOS電晶體12的閘極結構14是使用導電材料(像是金屬、多晶矽、或或多晶矽-矽化物(polyside)等)，在絕緣體(如氧化物、氧化物/氮化物、或一些高介電常數介電質等)上方，形成在互補式金氧半(CMOS)的頂部。其側壁，藉由使用絕緣材料(如氧化物、或氧化物/氮化物、或其他介電質)，而與其他電晶體的側壁隔離。NMOS電晶體11具有源極區和汲極區，其是藉由離子植入與熱退火技術將N型摻雜物植入P型基材(或P型井)從而形成二個分離的N+/P接面區來形成。PMOS電晶體12的源極區和汲極區是藉由離子植入將P型摻雜物植入N型井從而形成二個分離的P+/N接面區來形成。而且，為了在高摻雜的N+/P或P+/N接面之前減少碰撞游離和熱載子注入，通常會在閘極結構下方形成輕摻雜汲極(lightly doped-drain, LDD)區15。

一方面，在前述熱退火製程期間，CMOSFET 10中植入的N型或P型摻雜物將不可避免地向不同方向擴散，並擴大源極區和汲極區的面積。並且，在形成電容器於DRAM晶片的陣列核心電路的存取電晶體上方時，會進行另一次熱退火製程，以降低電容器與存取電晶體之間的連接電阻。這種第二次的熱退火製程會再次導致N型或P型摻雜物的擴散並增加源極區和汲極區的面積。源極區和汲極區因熱退火製程而造成的面積越大，源極區和汲極區之間的有效通道長度(第1B圖所示的Leff)中越短，這種減小的有效通道長度Leff將導致短通道效應(short channel effect, SCE)。因此，為了降低短通道效應的影響，通常會保留更長的閘極長度，以適應熱退火引起的N型或P型摻雜物的擴散。以25 nm的技術節點(λ)為例，保留的閘極長度將會是大約100 nm，幾乎是技術節點λ的4倍。

另一方面，由於NMOS電晶體11和PMOS電晶體12分別位在彼此緊鄰形成的P型基材和N型井的某些相鄰區域內，因此形成稱為N+/P/N/P+(第1B圖中以虛線標示的路徑被稱為N+/P/N/P+閂鎖路徑)寄生雙極裝置的寄生接面結構，其輪廓從NMOS電晶體11的N+區開始，到P型井，到鄰近的N型井，再進一步往上到PMOS電晶體12的P+區。

一旦有明顯的雜訊(noise)發生在N+/P接面或P+/N接面，就可能有特別大的電流異常地流經這個N+/P/N/P+接面，其可能會停止CMOS電路的某些操作並導致整個晶片的故障。這種被稱為閂鎖效應的異常現象有害於CMOS的操作，必須避免。針對確實身為CMOS弱點的閂鎖效應增加抵抗力的一種方法，是增加N+區到P+區的距離(第1B圖中標示成閂鎖距離)，且N+區和P+區都必須設計成藉由將一些作為隔離區的垂直方向的氧化物(或其他適合的絕緣材料)加以隔離，其通常是淺溝槽隔離區13。以25 nm的技術節點(λ)為例，保留的閂鎖距離將會是大約500 nm，幾乎是技術節點λ的20倍。更認真地避免閂鎖效應的努力方式，則必須設計進一步增加N+區與P+區之間距離的保護間隔結構，且/或必須增加額外的N+區或P+區以收集來自雜訊源的異常電荷。這些隔離方案總是會增加額外的平面面積，犧牲CMOS電路的晶片尺寸。

當前採用平面電晶體或互補式MOSFET的DRAM設計還引來或惡化其他問題：

(1)由形成輕摻雜汲極(LDD)結構至基材/井區中、形成N+源極/汲極結構至P型基材中、和形成P+源極/汲極結構至N型井中之類的接面形成製程導致的所有接面洩漏變得越來越難以控制，這是因為漏電流發生在週邊區和底部區，離子植入造成晶格缺陷在該些區域造成難以修復的額外損傷如電洞和電子的空陷阱。

(2)此外，由於形成LDD結構(或N+/P接面或P+/N接面)的離子注入的工作方式類似於撞擊，以便將離子從矽表面頂部直接向下插入至基材中，因此很難創造從源極區和汲極區到通道和基材主體區缺陷稀少的均勻材料介面，這是因為摻雜濃度垂直地從較高摻雜濃度的上表面向下到較低摻雜濃度的接面區是不均勻地分布。

(3)只使用傳統利用閘極、間隙壁、和離子植入形成的自對準方法越來越難以將LDD接面邊緣在完美的位置對齊電晶體閘極結構的邊緣於。此外，用於去除離子植入損傷的熱退火處理，必須仰賴高溫處理技術，例如使用各種能源的快速熱退火方法或其他熱製程。其所導致的其中一個問題便是閘極引發汲極漏電流(Gate-induced Drain Leakage, GIDL)。如第1C圖所示(引用自：A. Sen and J. Das, “MOSFET GIDL Current Variation with Impurity 摻雜濃度 – A Novel Theoretical Approach”IEEE ELECTRON DEVICE LETTERS,VOL.38, NO.5, MAY 2017)，具有接近於閘極和汲極區/源極區之薄氧化物的金氧半場效電晶體結構，其存在寄生金屬閘二極體(Metal-Gated-Diode)，形成在閘極至源極區/汲極區之間的寄生金屬閘二極體會導致汲極漏電流GIDL的發生，且儘管想要使汲極漏電流GIDL最小化以減少漏電流，但汲極漏電流GIDL仍難以控制。其他衍生的問題是，難以控制有效通道長度，從而難以使短通道效應最小化。

(4)由於在裝置隔離區的平面寬度必須縮小的同時，難以將淺溝槽隔離結構的垂直長度做得更深(否則對於蝕刻、填充、和平坦化的整合製程而言會造成糟糕的深度與開孔的深寬比)，預留用來防止閂鎖效應發生於縮小的λ的相鄰電晶體的N+區和P+區之間的平面隔離距離的比例不能降低，反而會增加，因而在縮小CMOS裝置時有害於晶片面積的縮小。

本發明揭露數種新的概念以理解新的電晶體和互補式MOSFET結構，特別是用在DRAM晶片的週邊電路中和DRAM晶片的陣列核心電路的感測放大器中，其大幅改善或甚至解決了上述大部分的問題，例如使漏電流最小化、增加通道導通性能和控制、最佳化源極區和汲極區的功能如以無縫有序的結晶晶格匹配來提升源極區和汲極區對於金屬互連元件的導通性以及對於通道區的最接近物理完整性、增加CMOS電路對於閂鎖效應的抗擾性、和使NMOS和PMOS之間的佈局隔離區的平面面積最小化以避免閂鎖效應。

本說明書的一個面向是提供一種電晶體結構，此電晶體結構包括半導體基材、第一閘極區、第一凹部、彎曲狀或凹陷開口以及第一導電區。半導體基材具有一個原始半導體表面。第一凹部形成於半導體基材中，且位於原始半導體表面下方。彎曲狀或凹陷開口，沿著第一凹部中的半導體基材的側壁的垂直方向形成。第一導電區形成於第一凹部中，並包括第一摻雜區和第二摻雜區。其中，第一摻雜區是以半導體基材的側壁為基底，沿著半導體基的側壁的垂直方向所形成的。

根據本說明書的一個實施例，其中第二摻雜區的頂面是水平或平坦的。

根據本說明書的一個實施例，其中彎曲狀或凹陷開口是一種楔形(Σ)側蝕開口(sigma-shaped (Σ) undercut)。

根據本說明書的一個實施例，電晶體結構更包括一個金屬插塞，與第二摻雜區的頂面和最橫向的側壁接觸，其中第二摻雜區是一個重摻雜區。

根據本說明書的一個實施例，其中彎曲狀或凹陷開口包括複數個非垂直半導體分段壁(non-vertical semiconductor segmental walls)，第一摻雜區是以複數個非垂直半導體分段壁為基底，通過選擇性生長(selectively grown)所形成。

根據本說明書的一個實施例，電晶體結構更包括一個第一隔離區，位於第一凹部中，且第一導電區位於第一隔離區上方。

根據本說明書的一個實施例，其中彎曲狀或凹陷開口位於第一閘極區下方。

本說明書的另一個面向是提供一種電晶體結構，此電晶體結構包括：具有原始半導體表面(OSS)的半導體基材、第一電晶體和第二電晶體。第一電晶體包括第一閘極區、第一凹部、第一彎曲狀或凹陷開口以及第一導電區。第一閘極區位於原始半導體表面上方。第一凹部形成於半導體基材中，且位於原始半導體表面下方。第一彎曲狀或凹陷開口，沿著第一凹部中的半導體基材的側壁的垂直方向形成。第一導電區形成於第一凹部中，並包括第一摻雜區和第二摻雜區。其中，第一摻雜區的至少一部分位於第一彎曲狀或凹陷側蝕開口之中。第二電晶體包括第二閘極區、第二凹部、第二彎曲狀或凹陷開口以及第二導電區。第二閘極區位於原始半導體表面上方。第二凹部形成於半導體基材中，且位於原始半導體表面下方。第二彎曲狀或凹陷開口，沿著第二凹部中的半導體基材的側壁的垂直方向形成。第二導電區形成於第二凹部中，並包括第三摻雜區和第四摻雜區。其中第三摻雜區的至少一部分位於第二彎曲狀或凹陷側蝕開口之中。

根據本說明書的一個實施例，其中電晶體結構更包括第一金屬插塞以及第二金屬插塞。第一金屬插塞與第二摻雜區的頂面和最橫向的側壁接觸，其中第二摻雜區是一種重摻雜區。第二金屬插塞與第四摻雜區的頂面和最橫向的側壁接觸，其中第四摻雜區是一種重摻雜區。

根據本說明書的一個實施例，其中電晶體結構更包括第一隔離區以及第二隔離區。第一隔離區位於第一凹部中，且第一導電區位於第一隔離區上方。第二隔離區位於第一凹部中，且第二導電區位於第二隔離區上方。

根據本說明書的一個實施例，其中第二摻雜區的頂面是水平或平坦的；其中第四摻雜區的頂面是水平或平坦的。

根據本說明書的一個實施例，其中第一彎曲狀或凹陷開口包括複數個非垂直半導體分段壁，第一摻雜區是以複數個第一非垂直半導體分段壁為基底，通過選擇性生長所形成。第二彎曲狀或凹陷開口包括複數個非垂直半導體分段壁，第三摻雜區是以複數個非垂直半導體分段壁為基底，通過選擇性生長所形成。

根據本說明書的一個實施例，其中第一摻雜的摻雜濃度與第三摻雜區的摻雜濃度不同。

根據本說明書的一個實施例，其中第二摻雜的摻雜濃度與第四摻雜區的摻雜濃度相同或實質相同。

本說明書是提供一種電晶體結構及其製造方法。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

本發明揭露一種電晶體和一種平面互補式MOSFET結構，特別是用在DRAM晶片的週邊電路中和DRAM晶片的陣列核心電路的感測放大器中。所提出的NMOS電晶體和PMOS電晶體的製造方法示例性地說明如下： 步驟10：開始。 步驟20：基於半導體基材，定義出NMOS電晶體和PMOS電晶體的主動區，以及形成深的淺溝槽隔離結構。 步驟30：在半導體基材的原始半導體表面上方形成閘極結構。 步驟40：形成間隙壁覆蓋閘極結構，以及在半導體基材中形成凹部。 步驟50：在凹部中形成局部隔離層。 步驟60：將凹部中的矽側壁曝露於外，以及從凹部中曝露於外的矽側壁上，橫向成長出半導體區以形成NMOS電晶體和PMOS電晶體的源極區和汲極區。

請參照第2A圖和第2B圖，步驟20可以包含： 步驟202：形成墊氧化物層22，以及沉積墊氮化物層23。 步驟204：使用圖案化光阻(photo-resistance, PR)定義NMOS電晶體和PMOS電晶體的主動區，並移除半導體基材中主動區圖案以外的一部分矽材料，以創造出臨時溝槽。 步驟206：沉積氧化物層在所創造的臨時溝槽中，接著回蝕並平坦化氧化物層，以形成淺溝槽隔離元件21，其中，淺溝槽隔離元件21的上表面對齊墊氮化物層23的上表面，如第2B圖所示，其是沿著第2A圖中X軸切線的剖面圖。

請參照第3A和3B圖至第5A和5B圖，形成閘極結構的步驟30可以包含： 步驟302：使用另一個圖案化光阻31以定義NMOS電晶體和PMOS電晶體的閘極區的閘極長度Lgate，接著去除墊氧化物層22和墊氮化物層23未被光阻覆蓋的部分，以形成閘極容納溝槽32，如第3A圖和第3B圖所示，其中，第3B圖是沿著第3A圖中X軸切線的剖面圖。 步驟304：然後，形成閘極介電層331(如熱氧化物或高介電常數材料)、包含有高摻雜多晶矽的閘極導電層332(用於MOS的N+多晶矽和用於MOS的P+多晶矽)、鈦/氮化鈦(Ti/TiN)層333、和鎢層334在閘極容納溝槽32中，如第4A圖和第4B圖所示，其中，第4B圖是沿著第4A圖中X軸切線的剖面圖。 步驟306：形成一氮化物覆蓋層335和一氧化物覆蓋層336在鎢層334上方，以完成NMOS電晶體和PMOS電晶體的閘極區，如第5A圖和第5B圖所示，其中，第5B圖是沿著第5A圖中X軸切線的剖面圖。

接著，請參照第6A和6B圖至第8A和8B圖，步驟40可以包含： 步驟402：移除位於淺溝槽隔離元件21與前述閘極區之間的墊氧化物層22和墊氮化物層23，藉以露出基材的原始矽表面OSS，如第6A圖和第6B圖所示。其中，第6B圖是沿著第6A圖中X軸切線的剖面圖。 步驟404：在前述閘極區的側面上形成間隙壁。其中，間隙壁可以包含熱生長在基材的原始矽表面OSS上的薄氧化物子層343、以及位於薄氧化物子層343上方的薄氮化物子層341和薄氧化物子層342，如第7A圖和第7B圖所示。其中，第7B圖是沿著第7A圖中X軸切線的剖面圖。 步驟406：蝕刻部分的半導體基材，以在半導體基材中形成凹部，如第8A圖和第8B圖所示。其中，第8B圖是沿著第8A圖中X軸切線的剖面圖。當半導體基材是矽基材時，每一個凹部包含曝露的具有(110)晶格的一個垂直側表面36，垂直側表面36位於步驟404中的間隙壁的正下方。

請參照第9A圖和第9B圖，步驟50可以包含：熱成長氧化物-3層41，其包含一個垂直氧化物-3V層411和一個水平氧化物-3B層412，垂直氧化物-3V層411覆蓋前述步驟406的凹部的側壁，水平氧化物-3B層412覆蓋前述凹部的底部。之後，沉積足夠厚度的氮化物-3材料以完全填滿前述凹部，接著利用回蝕製程去除不需要的氮化物-3材料部分，以在前述凹部內只留下適合的氮化物-3層42，如第9A圖和第9B圖所示，其中，第9B圖是沿著第9A圖中X軸切線的剖面圖。要提到的是，氮化物-3層42可以被任何適合的絕緣材料替代。

需要提到的是，第9B圖和後續圖式中繪示的氧化物-3V層411和氧化物-3B層412的厚度只用於說明目的，但是設計這個熱生長的氧化物-3層41使得氧化物-3V層411的厚度在精準控制的熱氧化溫度、定時、和成長速率下被非常精確地控制是非常重要的。在明確定義的矽表面上的熱氧化，應該使得氧化物-3V層411中40%的厚度從前述曝露的(110)垂直側表面36減去部分的矽基材，剩餘的60%厚度的氧化物-3V層411被視為在前述曝露的(110)垂直側表面36外的附加物(第9B圖中特別清楚地示出這種在氧化物-3V層411上的40％和60％的分佈)。由於氧化物-3V層411是基於熱氧化製程被非常精準地控制，氧化物-3V層411的邊緣可以對齊閘極區的邊緣。當然，在另一實施例中，取決於蝕刻條件和熱氧化成長條件，部分(如少於5%至10%)的氧化物-3V層411可以位在閘極結構下方。

請參照第10A圖至第12B圖，步驟60可以包含： 步驟602：移除氧化物-3V層411位在氮化物-3層42上方的部分，以曝露出一部分的垂直半導體側壁501和502，再一次地，當半導體基材是矽基材時，這些垂直半導體側壁501和502具有(110)晶格。剩餘的氧化物-3層41和氮化物-3層42可以被稱為矽基材中的局部隔離區(Localized Isolation into Silicon Substrate, LISS)。 步驟604：蝕刻具有(110)晶格的垂直半導體側壁501和502，以沿著垂直側壁的方向移除一部分的通道區，並在NMOS和PMOS電晶體的閘極區下方定義出多個彎曲狀或凹陷的開口(例如圓弧形的開口，或楔形(Σ)側蝕開口512和513)。例如，每一個楔形(Σ) 側蝕開口512和513分別與相應的凹部311和312連通，並且包括多個非垂直半導體分段壁(non-vertical semiconductor segmental walls)，如第11A圖和第11B圖所示。 步驟606：從楔形(Σ) 側蝕開口512和513暴露於外的多個非垂直的半導體側壁上分別橫向成長第一半導體區430。每一個第一半導體區430可以包含至少填充相應的楔形(Σ)側蝕開口512或513，並且包括一個輕摻雜區(或輕摻雜汲極(lightly doped-drain, LDD))，或者包含一個未摻雜區加上一輕摻雜區。第一半導體區430可以藉由選擇性磊晶成長(Selective Epitaxial Growth, SEG)技術或原子層沉積(Atomic Layer Deposition, ALD)技術之類的選擇性成長方法來形成。 步驟608：從這些第一半導體區430橫向成長第二半導體區；每一個第二半導體區包含一高摻雜區，高摻雜區同樣可以藉由選擇性成長方法來形成。從而，NMOS電晶體的汲極區包含一個N-LDD區和一個N+摻雜區431， NMOS電晶體的源極區包含另一個N-LDD區和一個N+摻雜區432。類似地， PMOS電晶體的汲極區包含一個P-LDD區和一個P+摻雜區441， PMOS電晶體的源極區包含另一個P-LDD區和一個P+摻雜區442，如第12A圖和第2B圖所示。其中，P+摻雜區441(442)或N+摻雜區431(432) 的頂面可以是水平或平坦的，或者實質上與半導體基材的OSS平行。

要注意的是，在一些實施例中，由於每一個N-LDD區和P-LDD區(例如第一半導體區430)均通過磊晶成長(SEG)技術或原子層沉積(ALD)技術形成，因此其水平邊界與半導體基材的OSS對齊(或基本對齊)，如第12B圖所示。藉由與半導體積材的OSS對準，可以為後續生長NMOS電晶體和PMOS電晶體的源極/汲極區的第二半導體區域(例如，P+摻雜區域441和412或N+摻雜區域431和432)提供更穩定的(平面)。

在本說明書的一些實施例中，第一半導體區430和第二半導體區(例如，P+摻雜區441和412或N+摻雜區431和432)可以由選擇性磊晶的矽(Si)或矽/鍺所形成(SiGe)。在採用矽/鍺的實施例中，矽/鍺可以為源極/汲極區提供壓縮應力(compressive strain)，進而使NMOS電晶體和PMOS電晶體的驅動電流(Ion)提高10~20%。

而且在電晶體形成期間由於不需要離子植入和熱退火，也不需要離子植入來形成LDD區或源極區/汲極區，因此不需要使用熱退火製程來減少缺陷。也不會產生一旦誘發即使通過藉由退火製程也難以完全消除的額外缺陷，故而可以將任何導致漏電流的意外最少化。

在一些實施例中， NMOS電晶體和PMOS電晶體還包括多個金屬區351，其中，金屬區351分別形成在NMOS電晶體的源極/汲極區之N+摻雜區431和432的上方，以及形成在PMOS電晶體源極/汲極區之P+摻雜區441和442的上方。在本實施例中，如第12C-1圖所示，NMOS電晶體源極/汲極區中的N+摻雜區431和432以及PMOS電晶體源極/汲極中的P+摻雜區441和442並未完全填滿凹部311-314，金屬區351形成於N+摻雜區431和432以及P+摻雜區441和442上方，且以分別完全填滿凹部311-314並圍繞N+摻雜區431和432以及P+摻雜區441和442的側壁。

在本說明書的一些其他實施例中，可以省略(不設置)矽基材中的局部隔離區(LISS，包括氧化物-3層41和氮化物-3層42)。 例如，可以通過直接蝕刻凹部311-314暴露於外的底面和垂直側面36，在NMOS和PMOS電晶體的閘極區下方形成多個楔形(Σ)側蝕開口512'和513'(如第11B-1圖所示)。

隨後，可以通過選擇性生長技術，形成第一半導體區和第二半導體區。例如，以多個楔形(Σ)側蝕開口(例如NMOS電晶體的楔形(Σ)側蝕開口512'和513')的非垂直半導體分段壁為基底，採用選擇性生長技術來形成NMOS電晶體源極/汲極區的N-LDD區430'。以NMOS電晶體源極/汲極區的N-LDD區430'為基底，採用選擇性生長技術來形成NMOS電晶體源極中的N+摻雜區431'和汲極區中的N+摻雜區432'(如第12B-1圖所示)。並通過類似的方法來形成PMOS電晶體源極/汲極區的P-LDD區和P+摻雜區(未繪示)。

此時，在第12B圖的實施例中，每一個根據本發明的電晶體的源極區和汲極區都藉由位在底部結構上的絕緣材料(氮化物-3層42和剩餘的氧化物-3層41)加以隔離，並藉由淺溝槽隔離元件21的層沿著三個側壁加以隔離，接面洩漏的可能可以只發生在第一半導體區430到通道區(電晶體閘極區的正下方)的極小區域，因此明顯降低接面洩漏的可能。

另外在前述的另一個實施例中，在形成閘極結構之前，(例如，可以通過離子植入)在原始矽表面OSS下方靠近原始矽表面OSS處形成一個通道區。然後，除了藉由離子植入形成的通道區之外，可以選擇性成長出一個通道區。舉例來說，在形成第4B圖中的閘極介電層331之前，可以蝕刻露出的矽表面，以形成深度是1.5 nm至3 nm的一個淺溝槽，如第3-1A圖和第3-1B圖所示。

接著，選擇性成長出一個通道區24在該淺溝槽中，如第3-2A圖和第3-2B圖所示。之後，可以類似地應用第4A圖/第4B圖至第12A圖/第12B圖提到的形成閘極區、源極區、和汲極區的製程，以形成如第12C圖所示的另一電晶體結構。

在又一實施例中，在形成第4B圖中的閘極介電層331之前，可以蝕刻露出的矽表面，以形成具有圓弧形狀或彎曲形狀的一個淺溝槽，如第3-3A圖和第3-3B圖所示。接著，沿著該淺溝槽的側壁選擇性成長一個通道區24，如第3-4A圖和第3-4B圖所示。由於半導體通道區24是沿著彎曲或圓弧形狀的淺溝槽的側壁來成長，因此這個實施例中的通道長度可以較長。之後，可以類似地應用第4A圖/第4B圖至第12A圖/第12B圖提到的形成閘極區、源極區、和汲極區的製程，以形成另一電晶體。

在另一些實施例中(如第12C-1圖所繪示)，源極(或汲極)區還可以包括一些由例如氮化鈦/鎢或其他合適的金屬插塞，其與源極(或汲極)區的重摻雜區的頂面和最橫向的側壁接觸。使源極(或汲極)區成為一種複合的源極(或汲極)區，使外部金屬接觸可以連接到複合源極(或汲極)區域的金屬區上。相較於傳統的矽-金屬接觸，這種金屬區與金屬接觸之間有較小的電阻。

而且，如第13A圖和第13B圖所示，第13A圖是根據本發明的新的CMOS結構的俯視圖，第13B圖是說明該新的CMOS結構沿著第13A圖的切線(Y軸)的結構剖面圖。第13A圖中的PMOS電晶體和NMOS電晶體是垂直並排設置。在第13A圖中，新的CMOS結構的四個側邊被淺溝槽隔離元件21環繞。並且，如第13B圖所示，存在一複合局部隔離元件(包含氧化物-3B層412和氮化物-3層42)於PMOS作為源極區的P+摻雜區442(或作為汲極區的P+摻雜區441)與N型井之間，所以也存在另一複合局部隔離元件(包含氧化物-3B層412和氮化物-3層42)於NMOS作為源極區的N+摻雜區432(或作為汲極區的N+摻雜區431)與P型井或基材之間。

也就是說，新的CMOS結構的每一個汲極區和源極區在三個側壁上被淺溝槽隔離元件21且在下側壁上被複合局部隔離元件環繞。從而，從PMOS的P+區的底部到NMOS的N+區的底部的潛在閂鎖路徑被局部隔離元件完全擋住。因此，可以盡可能地縮短閂鎖距離Xp+Xn(於平面上量測)，而不會引發嚴重的閂鎖問題。另一方面，在傳統的CMOS結構中，N+區和P+區未完全被絕緣體隔離，如第1B圖或第14圖所示，存在潛在閂鎖路徑從N+/P接面經過P型井/N型井接面到N/P+接面，包含長度a、長度b、和長度c。

而且，請參照根據本發明另一實施例的第15A圖和第15B圖。第15A圖是具有NMOS電晶體和PMOS電晶體的新的CMOS結構的俯視圖，第15B圖是說明該新的CMOS結構沿著第15A水平虛線之切線的剖面圖的圖式。第15A圖和第15B圖中的PMOS電晶體和NMOS電晶體15B橫向並排設置。如第15B圖所示，可以簡化成PMOS電晶體與NMOS電晶體之間有交叉狀的LISS 70。交叉狀的LISS 70包含一垂直延伸隔離區71(如淺溝槽隔離元件21，在OSS下方的垂直深度如第15B圖所示將會是大約150 nm至300 nm，如200 nm)、一第一水平延伸隔離區72(垂直深度將會是大約50 nm至120 nm，如100 nm)位在垂直延伸隔離區71的右手側、和一第二水平延伸隔離區73(垂直深度將會是大約50 nm至120 nm，如100 nm)位在垂直延伸隔離區71的左手側。每一個水平延伸隔離區可以包含氧化物-3層41和氮化物-3層42。PMOS電晶體/NMOS電晶體的源極區/汲極區的垂直深度會是大約30 nm至150 nm，如40nm。PMOS電晶體/NMOS電晶體的閘極區的垂直深度會是大約40 nm至60 nm，如第15B圖所示的50 nm。

在這個實施例中，第一水平延伸隔離區72和第二水平延伸隔離區73並不直接位在電晶體的閘極結構或通道下方。第一水平延伸隔離區72(垂直延伸隔離區71的右手側)接觸PMOS電晶體的源極區/汲極區的底側，第二水平延伸隔離區732(垂直延伸隔離區71的左手側)接觸NMOS電晶體的源極區/汲極區的底側。因此，PMOS電晶體和NMOS電晶體中的源極區/汲極區的底側被從半導體基材遮蔽。並且，第一水平延伸隔離區72或第二水平延伸隔離區73可以是一複合隔離元件，其可以包含二或更多個不同的隔離材料(如氧化物-3層41和氮化物-3層42)，或者二或更多個相同的隔離材料但每一個隔離材料由不同的製程形成。

如在前文和第1B圖所描述地，相較於純NMOS技術而言，傳統的CMOS型態/技術的一個缺點是一旦存在N+/P型基材/N型井/P+接面之類的寄生雙極結構，且不幸地某些糟糕的設計無法抵抗觸發閂鎖效應的雜訊所導致的大電流突波，會導致整個晶片操作關閉或晶片功能永久損壞。傳統CMOS的佈局和製程規則總是需要非常大的空間來分離NMOS的N+源極區/汲極區與PMOS的P+源極區/汲極區分開，其稱為閂鎖距離(第1B圖)，會消耗大量的平面表面空間來抑制任何閂鎖效應的可能。並且，如果源極區/汲極N+/P和P+/N半導體接面面積過大，一旦引發順向偏壓事故，就會觸發大電流突波，導致閂鎖效應。

第15B圖中的新的CMOS結構使得從N+/P接面經過P型井(或P型基材)/N型井接面到N/P+接面的路徑較長。如第13B圖所示，根據本發明，從LDD-N/P接面經過P型井/N型井接面到N/LDD-P接面的潛在閂鎖路徑包含第15B圖中標示的長度①、長度②(一水平延伸隔離區的下側壁的長度)、長度③、長度④、長度⑤、長度⑥、長度⑦(另一水平延伸隔離區的下側壁的長度)、和長度⑧。

另一方面，在傳統的CMOS結構中，從N+/P接面經過P型井接面到N/P+接面的潛在閂鎖路徑只包含長度d、長度e、長度f、和長度g(如第16圖所示)。第15B圖中的這類潛在閂鎖路徑比第16圖中的潛在閂鎖路徑更長。因此，從裝置佈局的角度來看，根據本發明的第15B圖中的NMOS和PMOS之間保留的邊緣距離(Xn+Xp)可以小於第16圖中保留的邊緣距離(Xn+Xp)。並且，相較於第16圖中的N+/P接面到N/P+接面，在第15B圖中，閂鎖路徑從LDD-N/P接面開始到N/LDD-P接面。由於第15B圖的LDD-N區或LDD-P區中的摻雜濃度低於第16圖的N+區或P+區中的摻雜濃度，從第15B圖的LDD-N區或LDD-P區發射的電子或電洞的量，將會遠低於從第16圖的N+區或P+區發射的量。這種較低的載子發射不只有效地降低引發閂鎖現象的可能性，即使引發閂鎖現象也會明顯降低電流。由於N+/P接面和P+/N接面的面積都明顯減小，即使這些接面有一些突然的順向偏壓也可以減小異常電流幅度，從而減少形成第15B圖中閂鎖效應的機會。

請再次參照第15B圖，根據本發明，PMOS的源極區或汲極區被第一水平延伸隔離區72和垂直延伸隔離區71環繞，只有PMOS的源極區或汲極區的LDD區(垂直長度將會是大約10 nm至50 nm)接觸半導體基材形成LDD-P/N接面，而不是P+/N接面。類似地， NMOS的源極區或汲極區被第二水平延伸隔離區73和垂直延伸隔離區71環繞，只有NMOS的源極區或汲極區的LDD區(垂直長度將會是大約40 nm)接觸半導體基材形成LDD-N/P接面，而不是P+/N接面。因此，NMOS的N+區和PMOS的P+區被從基材或井區遮蔽。並且，由於第一水平延伸隔離區72或第二水平延伸隔離區73是複合隔離元件並足夠厚，可以最小化引發在源極區(或汲極區)與矽基材之間的寄生金屬閘二極體。此外，閘極引發汲極漏電流(GIDL)效應也可以得到改善。預期的是，保留給相鄰NMOS電晶體和PMOS電晶體的平面閂鎖距離被大幅縮短，使得新的CMOS的平面面積能夠大幅縮小。

總而言之，由於CMOS結構中電晶體的源極源極/汲極區是從彎曲狀或凹陷開口的側壁沿著半導體側壁的垂直方向橫向成長出來的，因此源極/汲極區的頂面可以是具有高品質的水平或平面。而且，輕摻雜汲極LDD的面是在選擇性成長期間以原位摻雜技術從電晶體通道和基材本體水平成長出來，沒有進行只能從矽的頂部向下至源極區/汲極區中的離子植入製程，也沒有進行令接面邊界難以定義和控制的熱退火製程。不像傳統的摻雜區由離子植入製程形成，這種選擇性成長半導體區(如未摻雜區、LDD區、和重摻雜區)獨立於半導體基材。本發明的實施例不僅可以應用於平面電晶體結構，也可以應用於鰭式(fin-shape)電晶體結構。

另外，在本發明中，選擇性磊晶成長形成LDD至重摻雜區甚至包含各種非矽摻雜物如鍺或碳原子，增加應力以提高通道遷移率。在根據本發明的源極區/汲極區的選擇性磊晶成長/原子層沉積形成中，摻雜濃度分佈是可控的或可調整的。

本發明所屬技術領域中具有通常知識者將輕易地觀察到，在保留本發明的教示的同時，可以對裝置和方法進行多種修改和改變。因此，上述揭露應該被解釋成只受到請求項的範圍和界限限制。

10:CMOSFET 11:NMOS電晶體 12:PMOS電晶體 13:淺溝槽隔離區 14:閘極結構 15:LDD區 17:DRAM晶片 21:淺溝槽隔離元件 22:墊氧化物層 23:墊氮化物層 24:通道區 31:圖案化光阻 32:閘極容納溝槽 36:垂直側表面 41:氧化物-3層 42:氮化物-3層 70:交叉狀的LISS 71:垂直延伸隔離區 72:第一水平延伸隔離區 73:第二水平延伸隔離區 171:週邊電路 172:陣列核心電路 201:基材 202:淺溝槽隔離區 204:井區 208A:U形通道區 208B:U形通道區 209:閘極介電層 210A:閘極導電區 210B:閘極導電區 213A:源極區 213B:汲極區 213C:源極區 214A:介電閘極覆蓋元件 214B:介電閘極覆蓋元件 216A:第一凹部 216B:第二凹部 216C:第三凹部 217A:LDD區 217B:LDD區 217C:LDD區 218A:重摻雜區 218B:重摻雜區 218C:重摻雜區 311-314:凹部 331:閘極介電層 332:閘極導電層 333:鈦/氮化鈦層 334:鎢層 335:氮化物覆蓋層 336:氧化物覆蓋層 341:薄氮化物子層 342:薄氧化物子層 343:薄氧化物子層 411:氧化物-3V層 412:氧化物-3B層 430:第一半導體區 431:N+摻雜區 432:N+摻雜區 441:P+摻雜區 442:P+摻雜區 501:垂直半導體側壁 502:垂直半導體側壁 512:側蝕開口 513:側蝕開口 512':側蝕開口 513':側蝕開口 4301:垂直P型層 4302:LDD區 BL:位元線 C1:儲存電容器 C2:儲存電容器 Leff:有效通道長度 Lgate:閘極長度 OSS:原始矽表面 Xn, Xp:距離

在閱讀下列較佳實施例的詳細敘述並結合以下所繪示的各種圖式之後，本發明所屬技術領域中具有通常知識者將對本發明的發明內容與標有更好的理解。 第1A圖係根據習知技術所繪示之DRAM晶片的電路圖； 第1B圖係繪示係根據習知技術所繪示的一種傳統CMOS結構的剖面示意圖； 第1C圖根據習知技術繪示形成在MOSFET的閘極至源極區/汲極區之中，並且在MOSFET中衍生出GIDL問題，的寄生金屬閘二極體的示意圖； 第2A圖係繪示在半導體基材中沉積墊氮化物層，並形成STI以限定義出NMOS和PMOS電晶體的主動區之後的製程結構上視圖；第2B圖係沿著第2A圖的切線(X軸)所繪示的結構剖面圖； 第3A圖係繪示定義出閘極長度之後的製程結構上視圖；第3B圖係沿著第3A圖的切線(X軸)所繪示的結構剖面圖； 第3-1A圖係繪示形成用於製作通道區的淺溝槽之後的製程結構上視圖；第3-1B圖係沿著第3-1A圖的切線(X軸)所繪示的結構剖面圖； 第3-2A圖係繪示在淺溝槽中選擇性形成通道區後之後的製程結構上視圖；第3-2B圖係沿著第3-2A圖的切線(X軸)所繪示的結構剖面圖； 第3-3A圖係根據另一實施例繪示，形成用於製作通道區的彎曲或圓弧形狀淺溝槽之後的製程結構上視圖；第3-3B圖係沿著第3-3A圖的切線(X軸)所繪示的結構剖面圖； 第3-4A圖係繪示在圓弧形狀的淺溝槽中選擇性形成通道區後之後的製程結構上視圖；第3-4B圖係沿著第3-4A圖的切線(X軸)所繪示的結構剖面圖； 第4A圖係繪示形成閘極導電區之後的製程結構上視圖；第4B圖係沿著第4A圖的切線(X軸)所繪示的結構剖面圖； 第5A圖係繪示形成閘極覆蓋區之後的製程結構上視圖；第5B圖係沿著第5A圖的切線(X軸)所繪示的結構剖面圖； 第6A圖係繪示移除閘極區外的墊氮化物和墊氧化物之後的製程結構上視圖；第6B圖係沿著第6A圖的切線(X軸)所繪示的結構剖面圖； 第7A圖係繪示在閘極區的側壁上形成間隙壁之後的製程結構上視圖；第7B圖係沿著第7A圖的切線(X軸)所繪示的結構剖面圖； 第8A圖係繪示在閘極區外部形成凹部之後的製程結構上視圖；第8B圖係沿著第8A圖的切線(X軸)所繪示的結構剖面圖； 第9A圖係繪示在凹部中形成局部隔離層之後的製程結構上視圖；第9B圖係沿著第9A圖的切線(X軸)所繪示的結構剖面圖； 第10A圖係繪示移除凹部中的一部分局部隔離層以暴露垂直半導體側壁之後的製程結構上視圖；第10B圖係沿著第10A圖的切線(X軸)所繪示的結構剖面圖； 第11A圖係繪示蝕刻垂直半導體側壁以定義多個楔形(Σ)側蝕開口之後的製程結構上視圖；第11B圖係沿著第11A圖的切線(X軸)所繪示的結構剖面圖； 第11B-1圖係根據另一實施例繪示，蝕刻垂直半導體側壁以定義多個彎曲狀或凹陷開口，例如多個楔形(Σ)側蝕開口，之後的製程結構剖面圖； 和第12A圖係繪示從多個彎曲狀或凹陷開口，例如多個楔形(Σ)側蝕開口，暴露於外的矽側壁上橫向生長半導體區後的製程結構上視圖；第12B圖係沿著第12A圖的切線(X軸)所繪示的結構剖面圖； 第12B-1圖係繪示從第11B-1圖的楔形(Σ)側蝕開口暴露於外的矽側壁上橫向生長半導體區後的製程結構剖面圖； 第12C圖係根據另一實施例繪示，從凹部暴露於外的矽側壁上橫向生長半導體區後的製程結構剖面圖； 第12C-1圖係根據又一實施例繪示，從凹部暴露於外的矽側壁上橫向生長半導體區後的製程結構剖面圖； 第13A圖係根據本發明的一實施例繪示一種新型CMOS結構的製程結構上視圖；第13B圖係沿著第13A圖的切線(Y軸)所繪示的結構剖面圖； 第14圖係繪示一種傳統的CMOS的結構示意圖，其中N+區和P+區未完全被絕緣體隔離。 第15A圖係繪示具有NMOS電晶體和PMOS 電晶體的新型平面 CMOS 結構的上視圖；第15B圖係沿著第15A圖的切線(X軸)所繪示的結構剖面圖；以及 第16圖係繪示傳統的CMOS結構從N+/P接面經過P型井/N型井接面到N/P+接面結構的潛在閂鎖路徑的示意圖。

21:淺溝槽隔離元件

41:氧化物-3層

42:氮化物-3層

332:閘極導電層

333:鈦/氮化鈦層

334:鎢層

335:氮化物覆蓋層

336:氧化物覆蓋層

341:薄氮化物子層

342:薄氧化物子層

343:薄氧化物子層

411:氧化物-3V層

412:氧化物-3B層

430:第一半導體區

431:N+摻雜區

432:N+摻雜區

OSS:原始矽表面

Claims (14)

1. 一電晶體結構，包括： 一半導體基材，具有一原始半導體表面； 一第一閘極區； 一第一凹部，形成於該半導體基材中，且位於該原始半導體表面下方； 一彎曲狀或凹陷開口，沿著該第一凹部中的該半導體基材的一側壁的一垂直方向形成；以及 一第一導電區，形成於該第一凹部中，並包括一第一摻雜區和一第二摻雜區； 其中，該第一摻雜區是以該半導體基材的該側壁為基底，沿著該半導體基的該側壁的該垂直方向所形成的。
2. 如請求項1所述之電晶體結構，其中該第二摻雜區的一頂面是水平或平坦的。
3. 如請求項1所述之電晶體結構，其中該彎曲狀或凹陷開口是一楔形(Σ)側蝕開口(sigma-shaped (Σ) undercut)。
4. 如請求項1所述之電晶體結構，更包括一金屬插塞，與該第二摻雜區的一頂面和一最橫向的側壁接觸，其中該第二摻雜區是一重摻雜區。
5. 如請求項1所述之電晶體結構，其中該彎曲狀或凹陷開口包括複數個非垂直半導體分段壁(non-vertical semiconductor segmental walls)，該第一摻雜區是以該複數個非垂直半導體分段壁為基底，通過選擇性生長(selectively grown)所形成。
6. 如請求項1所述之電晶體結構，更包括一第一隔離區，位於該第一凹部中，且該第一導電區位於該第一隔離區上方。
7. 如請求項1所述之電晶體結構，其中該彎曲狀或凹陷開口位於該第一閘極區下方。
8. 一電晶體結構，包括： 一半導體基材，具有一原始半導體表面； 一第一電晶體，包括: 一第一閘極區，位於該原始半導體表面上方； 一第一凹部，形成於該半導體基材中，且位於該原始半導體表面下方； 一第一彎曲狀或凹陷側蝕開口，形成該半導體基材之中，位於該第一閘極區下方並與第一凹部連通；以及 一第一導電區，包括一第一摻雜區和一第二摻雜區，其中該第一摻雜區的至少一部分位於該第一彎曲狀或凹陷側蝕開口之中；以及 一第二電晶體，包括: 一第二閘極區，位於該原始半導體表面上方； 一第二凹部，形成於該半導體基材中，且位於該原始半導體表面下方； 一第二彎曲狀或凹陷側蝕開口，形成該半導體基材之中，位於該第二閘極區下方並與第二凹部連通；以及 一第二導電區，包括一第三摻雜區和一第四摻雜區，其中該第三摻雜區的至少一部分位於該第二彎曲狀或凹陷側蝕開口之中。
9. 如請求項8所述之電晶體結構，更包括: 一第一金屬插塞，與該第二摻雜區的一頂面和一最橫向的側壁接觸，其中該第二摻雜區是一重摻雜區；以及 一第二金屬插塞，與該第四摻雜區的一頂面和一最橫向的側壁接觸，其中該第四摻雜區是一重摻雜區。
10. 如請求項8所述之電晶體結構，更包括: 一第一隔離區，位於該第一凹部中，且該第一導電區位於該第一隔離區上方；以及 一第二隔離區，位於該第一凹部中，且該第二導電區位於該第二隔離區上方。
11. 如請求項8所述之電晶體結構，其中該第二摻雜區的一頂面是水平或平坦的；其中該第四摻雜區的一頂面是水平或平坦的。
12. 如請求項8所述之電晶體結構，其中該第一彎曲狀或凹陷開口包括複數個非垂直半導體分段壁，該第一摻雜區是以該複數個第一非垂直半導體分段壁為基底，通過選擇性生長所形成；該第二彎曲狀或凹陷開口包括複數個非垂直半導體分段壁，該第三摻雜區是以該複數個非垂直半導體分段壁為基底，通過選擇性生長所形成。
13. 如請求項8所述之電晶體結構，其中該第一摻雜的一摻雜濃度與該第三摻雜區的一摻雜濃度不同。
14. 如請求項8所述之電晶體結構，其中該第二摻雜的一摻雜濃度與該第四摻雜區的一摻雜濃度相同或實質相同。

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