TW202410451A - 電晶體結構及其製造方法 - Google Patents

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gate conductive
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盧超群
郭明宏
陸君南
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新加坡商發明與合作實驗室有限公司
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Abstract

一種電晶體結構包括半導體基材、閘極區、間隙壁、第一溝槽、第一隔離區和導電區。半導體基材具有主動區，主動區具有半導體基材表面。閘極區具有位於主動區中的半導體基材表面上方的第一閘極導電部和位於第一閘極導電部分上方的第二閘極導電部分。間隙壁蓋閘極區的側壁。第一溝槽形成在半導體基材表面下方。第一隔離區位於第一溝槽中。導電區位於第一隔離區上方。其中，第一閘極導電部的橫向長度大於第二閘極導電部的橫向長度。

Description

電晶體結構及其製造方法
本揭露書是有關於一種半導體結構及其製造方法，且特別是有關於一種電晶體結構及其製造方法。
低功耗積體電路產業的成功主要歸功於互補式金屬氧化物半導體(CMOS)技術，其中積體電路的關鍵角色是金屬氧化物半導體電晶體(MOSFET)。雖然先進技術節點(例如，3奈米(nm)至10節點) 的鰭式結構(Fin structure)電晶體經常使用在高性能計算應用(如人工智能AI、CPU、GPU等)中，但成熟技術節點(如12奈米至30奈米)的平面金屬氧化物半導體電晶體(MOSFET)在許多積體電路應用中，例如電源管理IC、DRAM和MCU晶片，仍然很受歡迎。
第1圖係根據習知技術繪示一種包含有PMOS電晶體11和NMOS電晶體12平面CMOS元件10的結構剖面圖。電晶體閘極結構11G/12G，是使用導電材料(例如，金屬、多晶矽或矽化物等)形成在位於絕緣體(例如，矽氧化物、矽氧化物/氮化矽或一些高k介電材料等)上方的矽表面頂部上。並且透過絕緣材料103(例如，矽氧化物、矽氧化物/氮化矽或其他介電材料等)將CMOS元件10與其他電晶體(未繪示)的閘極結構隔離。NMOS電晶體12具有源極區和汲極區12S/D，其係藉由離子植入和熱退火技術將n型摻質植入到p型基材100 (或p型阱)中所形成，可形成兩個彼此分離的n+/p接面區104。PMOS電晶體11具有源極區和汲極區11S/D，兩者都是透過將p型摻質離子植入到n阱中所形成，可形成兩個彼此分離p+/n接面區104。
然而，在前述的熱退火過程中，植入的n型或p型摻質將不可避免地向不同方向擴散，從而使源極/汲極區的範圍擴大。由於熱退火製程導致源極區和汲極區的面積擴大，源極區和汲極區之間的有效通道長度就越短，這種有效通道長度Leff的減少將導致短通道效應(SCE)的發生。當有效通道長度Leff 與源極/汲極的接面耗盡寬度相當時，MOS 電晶體可視為短路。 當有效通道長度Leff進一步降低時，汲極電流最終無法關閉，閘極無法控制電荷，即所謂的穿隧效應，將會給微縮化的元件帶來了嚴重的問題。 因此，為了減少短通道效應的影響，通常保留較長的閘極長度以適應熱退火所引起的n型或p型摻質擴散。以25奈米 (Lamda或λ)技術節點為例，一般會預留60奈米至100奈米的閘極長度。而這將導致電晶體的尺寸無法按比例縮小。
目前所採用12奈米至30奈米成熟製程技術節點所製造的平面MOSFET還引入了其他問題或讓短通道問題變得更加嚴重：(1) 所有接面洩漏的問題均由形成接面的製程所導致，例如當在基材/阱區域中形成輕摻雜汲極(LDD)結構時，在p型基材中形成n+源極/汲極結構，以及在n型阱中形成p+ 源極/汲極結 的技術越來越難以控制。這是因為離子植入所產生的晶格缺陷，例如電洞和電子空位缺陷(vacant traps)等額外損壞，難以協調，進而導致週邊和底部區域產生漏電流。(2)此外，由於形成輕摻雜汲極結構(或n+/p接面或p+/n接面)的離子植入的工作原理類似於轟擊，以便將離子從基材矽質表面的頂部直接向下植入到基材之中。由於摻質濃度從具有較高摻雜濃度的頂面向下到具有較低的摻雜濃度的接面區，其垂直分佈並不均勻；這很難形成一個缺陷較少的均勻材料介面，從源極和汲極區延伸至通道和基材主體區。 (3)使用傳統的自對準方法，僅採用閘極、間隙壁和離子植入來形成輕摻雜汲極，將會使輕摻雜汲極的接面邊緣與閘極結構邊緣二者之間的對準變得越來越困難。 此外，由於用來消除離子植入損傷的熱退火製程必須依靠高溫製程技術，例如使用各種能源的快速熱退火方法或其他熱製程。由此產生的其中一個問題是，在閘極至源極/汲極區中所形成的閘極二極體結構會引發嚴重的閘極引發汲極漏電流 (Gate-Induced-Drain-Leakage，GIDL)漏電，儘管應該將其最小化以減少漏電流，但仍難以控制。由此產生的另一個問題是有效通道長度難以控制，因此也很難將短通道效應最小化。(4) 隨著電晶體尺寸的不斷微縮，製造參數的波動會導致不良結果並影響電路性能，例如線邊緣粗糙度(line edge roughness，LER)、隨機摻雜波動(random dopant fluctuations，RDF)和多晶粒粒度(poly grain granularity，PGG) ，將不可避免地引起閘極長度(或有效通道長度)的變異，進而導致臨界電壓VT的變異，如第1圖所繪示。
因此，有需要提供一種先進的電晶體結構及其製作方法，來解決習知技術所面臨的問題。
本發明揭露一種實現新穎電晶體結構(例如平面電晶體)的幾個新概念，其極大地改善甚至解決了上述大部分問題，例如最小化漏電流、提高通道傳導性能和控制，優化源極和汲極區的功能，例如透過無縫有序的晶格匹配，改善其與金屬內連線的電導性以及改善其最接近通道之區域的物理完整性。
本說明書的一個面向是在提供一種電晶體結構，此電晶體結構包括半導體基材、閘極區、間隙壁、溝槽、隔離區以及導電區。 半導體基材具有一個主動區，主動區具有一個半導體基材表面。閘極區具有第一閘極導電部和第二閘極導電部。第一閘極導電部位於主動區中的半導體基材表面上方；第二閘極導電部位於第一閘極導電部上方。間隙壁覆蓋於閘極區的側壁。溝槽形成在半導體基材表面下方。隔離區位於溝槽中。導電區位於隔離區上。其中，第一閘極導電部的橫向長度大於第二閘極導電部的橫向長度。
在本說明書的一實施例中，隔離區包括一個垂直層和一個底部層；垂直層的邊緣位於間隙壁的下方；垂直層的邊緣與閘極區的第一閘極導電部的邊緣之間的間隙約小於3奈米。
在本說明書的一實施例中，導電區獨立於半導體基材之外。
在本說明書的一實施例中，此電晶體結構是一個平面NMOS電晶體，其包括一個n型輕摻雜汲極(LDD)區，以及一個與n型輕摻雜汲極(LDD)接觸的n型重摻雜區。
在本說明書的一實施例中，N型輕摻雜汲極區的頂面被間隙壁完全覆蓋。
在本說明書的一實施例中，隔離區還包括位於底部層上的填充介電區，且垂直層的頂面與填充介電區的頂面對齊或基本對齊。
在本說明書的一實施例中，隔離區的垂直層和底部層由熱氧化物所製成，填充介電區由旋塗摻質(spin-on-dopant，SOD)層所製成。
在本說明書的一實施例中，n型輕摻雜汲極區位於垂直層上方，n型重摻雜區位於填充介電區上方。
在本說明書的一實施例中，n型輕摻雜汲極區的垂直厚度約小於20奈米，n型輕摻雜汲極區的橫向寬度約為20奈米。
在本說明書的一實施例中，電晶體結構還包括一個位於半導體基材表面下方的淺溝隔離(STI)區以及一個位於淺溝隔離區上方的延伸介電層，其中延伸介電層包括一個垂直部，且垂直部的頂面高於半導體基材主動區中的半導體基材表面。
在本說明書的一實施例中，導電區是藉由延伸介電層的垂直部所定義的。
本發明的另一個面向在於提供一個電晶體結構，其中此電晶體結構包括半導體基材、第一溝槽、第二溝槽、第一隔離區、第二隔離區、閘極區、通道區、汲極區和源極區。半導體基板具有主動區，主動區具有半導體基材表面。第一溝槽和第二溝槽均形成在半導體基材表面下方。第一隔離區位於第一溝槽中；第二隔離區位於第二溝槽中。閘極區具有一個第一閘極導電部和一個第二閘極導電部。第一閘極導電部位於半導體基材表面上方；第二閘極導電部位於第一閘極導電部上方。通道區位於閘極區下方。汲極區位於第一隔離區上方。源極區位於第二隔離區上方。其中，第一閘極導電部的橫向長度與第二閘極導電部的橫向長度不同，且第一隔離區的邊緣與第二隔離區的邊緣之間的距離，大於第一閘極導電部的橫向長度。
在本說明書的一實施例中，第一隔離區的邊緣和第二隔離區的邊緣之間的距離，大於第一閘極導電部的橫向長度約4奈米。
在本說明書的一實施例中，電晶體結構還包括位於半導體基材主動區中的半導體基材表面下方的淺溝隔離區，以及位於淺溝隔離區上方的延伸介電層，其中延伸介電層包括一個圍繞主動區的垂直部，且垂直部的頂面高於半導體基材表面。
在本說明書的一實施例中，汲極區和源極區是由延伸介電層的垂直部所定義的。
本發明的再一個面向是在提供一種電晶體結構，此電晶體結構包括半導體基材以及閘極區。半導體基材具有主動區，主動區具有半導體基材表面。閘極區具有第一閘極導電部和第二閘極導電部。第一閘極導電部位於半導體基材表面上方；第二閘極導電部位於第一閘極導電部上方。 其中，第一閘極導電部的橫向長度大於第二閘極導電部的橫向長度。
在本說明書的一實施例中，電晶體結構還包括第一間隙壁和第二間隙壁，其中第二間隙壁第二閘極導電部的側壁接觸，而不與第一閘極導電部接觸，並且第一間隙壁與第一閘極導電部的側壁接觸。
在本說明書的一實施例中，第二閘極導電部的邊緣與第二間隙壁的邊緣對齊或基本對齊。
在本說明書的一實施例中，第二閘極導電部包括一種含金屬材料，且第一閘極導電部是由一種第一半導體材料所製成，此第一半導體材料與上述含金屬材料不同。
在本說明書的一實施例中，第二閘極導電部的含金屬材料被第二間隙壁所圍繞。
在本說明書的一實施例中，第二間隙壁是由氮化矽所製成。
在本說明書的一實施例中，電晶體結構還包括位於第一閘極導電部下方的閘極介電層，且閘極介電層的橫向長度大於第二閘極導電部的橫向長度。
在本說明書的一實施例中，閘極區的長度不受閘極線邊緣粗糙度的影響。
在本說明書的一實施例中，第一閘極導電部的垂直厚度介於10奈米至15奈米之間。
在本說明書的一實施例中，電晶體結構還包括第一間隙壁和第二間隙壁，其中第二間隙壁與第二閘極導電部的側壁接觸，且位於第一閘極導電部的頂面上方。
本說明書是提供一種電晶體結構及其製作方法。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個實施例，並配合所附圖式作詳細說明。
下述說明書結合所附圖式公開了本發明的幾個實施例。然而，實施例中所揭露的結構和內容僅用於例示和說明的目的，本說明書的保護範圍不限於這些實施例。需要說明的是，本發明並未例示所有可能的實施例，任何本發明所屬技術領域的技術人員都可以基於下述公開的說明書進行適當的修改或變化，以滿足實際需要而不脫離本發明的精神。本發明所揭露的內容適用於說明書中未公開的其他實施方式。
以在p型基板(或p型阱)中製作平面NMOS電晶體的方法為例，來說明本發明的製造過程和關鍵屬性。同時，類似的製程和結構也可以應用於在p型基板的N型阱中製作平面的PMOS電晶體。
實施例 1
以下的描述內容，是根據本說明書的一個實施例，公開形成一種電晶體結構20的製程步驟。在本說明書的一個實施例中，電晶體結構20可以包括平面CMOS電晶體元件，此平面CMOS電晶體元件包括PMOS電晶體21和NMOS電晶體22。電晶體結構20的形成包括以下步驟： 步驟S21：提供半導體基材，此半導體基材具有至少一個主動區，此至少一個主動區是由至少一個淺溝隔離(STI)區在半導體基材的半導體基材表面上所定義而成。 步驟S22：在淺溝隔離區上方形成延伸介電層，其中此延伸介電層包括垂直部，此垂直部的頂面高於半導體基材主動區中的半導體基材表面。此延伸介電層的形成，包括下述子步驟S221-S223: 子步驟S221：依序沉積矽氧化物層、氮化矽(SiN)層和旋塗摻質(SOD)層覆蓋於半導體基材表面。 子步驟S222：回蝕旋塗摻質層，使得旋塗摻質層的頂面與位於此至少一個主動區上方的一部分氮化矽層對準；以及 子步驟S223：刻蝕一部分氮化矽層和矽氧化物層，藉以將此至少一個主動區暴露於外； 步驟S23：在半導體基材表面上方形成具有上導電部和下導電部的閘極區，下導電部的橫向長度大於上導電部的橫向長度。此閘極區的形成，包括下述子步驟S231-S235: 子步驟S231：依序形成閘極介電層、閘極半導體層、阻障層、金屬層、氮化矽覆蓋層和矽氧化物覆蓋層，以覆蓋主動區中的半導體基材表面； 子步驟S232：蝕刻一部分的矽氧化物覆蓋層、氮化矽覆蓋層、金屬層、阻障層和閘極半導體層，藉以形成位於主動區半導體基材表面上方的閘極區的上導電部; 子步驟S233：形成一個內側間隙壁，使其與閘極區上導電部的側壁接觸； 子步驟S234：在閘極介電層上形成閘極區的下導電部，使其位於上導電部的下方；以及 子步驟S235：形成一個外側間隙壁，使其與下導電部的側壁接觸； 步驟S24：在半導體基材主動區中的半導體基材表面下方形成至少一個隔離區。此至少一個隔離區的形成，包括下述子步驟S241-S243: 子步驟S241：在半導體基材主動區中的半導體基材表面下方形成至少一個溝槽； 子步驟S242：在此至少一個溝槽的底部和側壁上形成一個熱氧化層；以及 子步驟S243：採用介電材料填充此至少一個溝槽；以及 步驟S25：形成至少一個導電區，位於此至少一個隔離區上方，且獨立於半導體基材之外。此至少一個導電區域的形成，包括下述子步驟S251-S253： 子步驟S251：在閘極區下方形成至少一個側蝕開口，以暴露出 一部分的半導體基材； 子步驟S252：在此至少一個側蝕開口中形成至少一個導電區，使其具有一個第一選擇性生長部；以及 子步驟S253：在此至少一隔離區的介電材料上方形成此至少一個導電區的一個第二選擇性生長部。
請參照步驟S21：形成半導體基材，此半導體基材具有由至少一個牽溝隔離區，用以在半導體基材的半導體基材表面上定義出至少一個主動區。第2A圖是根據本說明的一實施例，繪示半導體基材201的結構剖面圖，半導體基材201具有由多個淺溝隔離區202於半導體基材表面201s上所定義的主動區201P和201N。
在本說明書的一些實施例中，提供半導體基材(例如，矽基材)201；並在半導體基材201中形成n型阱和p型阱，例如通過在半導體基材表面201s(即矽基材的原始矽質表面(OSS))上進行至少兩次離子植入製程來形成n型阱和p型阱。然後蝕刻半導體基材201以形成多個溝槽201T；並且在溝槽201T中填充介電材料，以分別形成圍繞成n型阱和p型阱的淺溝隔離區202。其中，被淺溝隔離區202包圍的n型阱，可以作為PMOS電晶體21的主動區；被淺溝隔離區202包圍的p型阱，可以作為NMOS電晶體22的主動區。
值得注意的是，矽基材的原始矽質表面(OSS) (半導體基材201的半導體基材表面201s)高於淺溝隔離區202的頂面202s。例如，在本說明書的一些實施例中，當沿著垂直於半導體基材表面201s的方向測量時，半導體基材表面201s(矽基材的原始矽質表面(OSS))與淺溝隔離區202的頂面202s之間的距離H，可以介於約20奈米至40奈米之間(例如，約為30奈米)。
請參照步驟S22:在淺溝隔離區202上方形成延伸介電層，其中，延伸介電層包括垂直部，且垂直部的頂面高於半導體基材主動區中的半導體基材表面。延伸介電層的形成，包括下述子步驟S221-S223:
請參照子步驟S221和S222：依序沉積矽氧化物層203、氮化矽層204和旋塗摻質層205，以覆蓋半導體基材表面201s，並回蝕旋塗摻質層205，使剩餘旋塗摻質層205的頂面對準位於主動區上方的一部分氮化矽層204。
為了提供簡潔清楚的描述，僅以平面CMOS電晶體元件的及其製備方法的部分製程結構為例進行說明。例如請參照第2B圖，第2B圖是根據本說明的一實施例，繪示在半導體基材表面201s上依序沉積矽氧化物層203、氮化矽層204和旋塗摻質層205，並對旋塗摻質層205進行回蝕之後(用於形成NMOS電晶體)的部分結構剖面圖
在本實施例中，透過在半導體基材表面201s上順序執行一系列沉積製程(例如，低壓化學氣相沉積(LPCVD))來形成矽氧化物層203、氮化矽層204和旋塗摻質層205。矽氧化物層203可以是與半導體基材201的半導體基材表面201s和淺溝隔離區202的頂面202s共形的二氧化矽(SiO 2)層。氮化矽層204與矽氧化物層203共形。旋塗摻質層205與氮化矽層204共形。矽氧化物層203和氮化矽層204二者的厚度，均小於淺溝隔離區202的頂面202s與半導體基材表面201s之間的距離H。在一些實施例中，矽氧化物層203和氮化矽層204二者的厚度，可以均介於約8奈米至12奈米之間。例如，約為10奈米。
在一個實施例中，矽氧化物層203至少包括設置在淺溝隔離區202的頂面202s上方的第一矽氧化物部分203a、設置在主動區201N上方的第二矽氧化物部分203b以及設置在p型阱區201N上方的垂直矽氧化物部分203v。氮化矽層204也至少包括設置在第一矽氧化物部分203a上方的第一氮化矽部分204a、設置在第二矽氧化物部分203b上方的第二氮化矽部分204b以及設置在垂直矽氧化物部分203v外側的垂直氮化矽部分204v。
如第2B圖所繪示，在回蝕旋塗摻質層205之後，將位於主動區201N和201P上方的氮化矽層204的第二氮化矽部分204b暴露於外，且蝕旋塗摻質層205的頂面205s與暴露的第二氮化矽部分204b對準。
請參照子步驟S223:蝕刻一部分矽氧化物層203和氮化矽層204，將至少一個主動區暴露於外。第2C圖是根據本說明的一實施例，繪示刻蝕一部分矽氧化物層203和氮化矽層204以暴露一部分主動區201N之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，進行各非等向性蝕刻(anisotropic etching)，例如乾式蝕刻或反應式離子蝕刻(reactive ion etching，RIE)，藉以移除未被旋塗摻質層205覆蓋的矽氧化物層203的第二矽氧化物部分203b和氮化矽層204的第二氮化矽部分204b ，藉以將半導體基材201主動區201N的半導體基材表面201s暴露於外。
必須注意的是，矽氧化物層203的垂直矽氧化物部分203v和氮化矽層204的垂直氮化矽部分204v可以延伸到半導體基材201的半導體基材表面201s(OSS)上方，並且圍繞主動區201N (如第2C圖所繪示)。其中，氮化矽層204被保留下來的一部份第一氮化矽部分204a和垂直氮化矽部分204v可以作為延伸介電層214；垂直氮化矽部分204v的頂面204s高於半導體基材201的半導體基材表面201s(OSS)。矽氧化物層203的垂直矽氧化物部分203v的頂面可以與半導體基材201的半導體基材表面201s(OSS)基本上對準。
請參照步驟S23：在半導體基材表面201s上方形成具有上導電部和下導電部的閘極區，下導電部的橫向長度大於上導電部的橫向長度。此閘極區的形成，包括下述子步驟S231-S235:
請參照子步驟S231：依序形成閘極介電層206、閘極半導體層207、阻障層208、金屬層209、氮化矽覆蓋層210和矽氧化物覆蓋層211，以覆蓋主動區中的半導體基材表面。第2D圖是根據本說明的一實施例，繪示形成閘極介電層206、閘極半導體層207、阻障層208、金屬層209、氮化矽覆蓋層210和矽氧化物覆蓋層211，以覆蓋主動區201N的半導體基材表面201s之後(用於形成NMOS電晶體)的部分結構剖面圖。
在本說明書的一些實施例中，閘極介電層206的形成包括以下步驟：首先，形成閘極介電材料層(例如，矽氧化物層或高K介電層)以覆蓋半導體基材201中用來形成主動區201N的半導體基材表面201s。在一實施例中，介電材料層僅覆蓋於半導體基材201中用來形成主動區201N的半導體基材表面201s上方。
隨後，執行一系列沉積製程(例如，低壓化學氣相沉積(LPCVD))以依序沉積閘極半導體層207、阻障層208、金屬層209、氮化矽覆蓋層210和矽氧化物覆蓋層211，以覆蓋半導體基材201主動區201N的半導體基材表面201s和延伸介電層214。在本實施例中，閘極半導體層207可以是一種閘極多晶矽層；阻障層208可以是一種氮化鈦/鈦(TiN/Ti)複合層；金屬層209可以是一種鎢/矽鎢(W/WSi)層；矽氧化物覆蓋層211可以是一種二氧化矽(SiO 2)層。
請參照子步驟S232: 蝕刻一部分的矽氧化物覆蓋層211、氮化矽覆蓋層210、金屬層209、阻障層208和閘極半導體層207，藉以於主動區201N的半導體基材表面201s上方形成閘極區212的上導電部212U。第2E圖是根據本說明的一實施例，繪示在主動區201N的半導體基材表面201s上形成閘極區212的上導電部212U之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，閘極區212的上導電部212U的形成，包含以下步驟：首先在矽氧化物覆蓋層211上形成圖案化光阻層213(如第2D圖所繪示)。然後藉由蝕刻製程對矽氧化物覆蓋層211、氮化矽覆蓋層210和金屬層209進行圖案化。在移除矽氧化物覆蓋層211之後，以氮化矽覆蓋層210的剩餘部分作為蝕刻罩幕，進行另一次蝕刻製程，以移除一部分阻障層208和閘極半導體層207，從而在氮化矽覆蓋層210、金屬層209和阻障層208剩餘的部分下方，形成半導體(例如，多晶矽)柱狀體207P。其中，半導體柱狀體207P及金屬層209和阻障層208的剩餘部分可以組合起來作為閘極區212的上導電部212U(如第2E圖所繪示)。
請參照子步驟S233: 形成一個內側間隙壁215，使其與閘極區212上導電部212U的側壁接觸。第2F圖是根據本說明的一實施例，繪示形成與上導電部212U的側壁接觸的內側間隙壁215之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，形成內側間隙壁215的步驟如下：首先，形成一個介電層(例如，氮化矽層)，以覆蓋閘極區212的上導電部212U以及氮化矽覆蓋層210的剩餘部分。然後，蝕刻介電層以保留其覆蓋於氮化矽覆蓋層210的剩餘部分和上導電部212U的側壁上的部分，以以作為內側間隙壁215。在本說明書的一些實施例中，上導電部分212U的邊緣212e與內側間隙壁215的內緣215e對齊或基本對齊。內側間隙壁215的橫向厚度215t，可以介於約4奈米至8奈米之間。例如，約為5奈米。
請參照子步驟S234: 在閘極介電層206上方形成閘極區212的下導電部212L，使其位於上導電部212U的下方(例如，蝕刻內側間隙壁215外側的閘極半導體層(多晶矽層)207)。第2G圖是根據本說明的一實施例，繪示在閘極介電層206上方形成閘極區212的下導電部212L，以使其位於上導電部212U的下方之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本說明書的一些實施例中，下導電部212L設置在半導體基材201主動區201N的半導體基材表面201s上方，且上導電部212U設置在下導電部212L上方；上導電部212U包括一種含有金屬的材料，而下導電部212L則由與此種含有金屬的材料不同的第一半導體材料所製成。
在本實施例中，可以採用蝕刻製程來移除閘極半導體層207未被氮化矽覆蓋層210的剩餘部分和內側間隙壁215所覆蓋的部分，藉以形成下導電部212L。其中，位於內側間隙壁215下方的閘極半導體層207剩餘部分，即可以用來作為所述的下導電部分212L。此時，閘極區212包括:下導電部212L(由多晶矽所製成的)、包含有半導體柱207P(由多晶矽製成)的上導電部212U、金屬(鎢/矽鎢層)層209和阻障層208(氮化鈦/鈦複合層)的剩餘部分。
如第2G圖所示，閘極區212就像一頂「高帽(top-hat)」一樣，具有較寬的下導電部212L和較窄的上導電部212U。其中，下導電部212L設置於半導體基材201主動區201N的半導體基材表面201s上方，且下導電部212L的底部與閘極介電層206接觸。上導電部212U位於(連接於)下導電部212L的頂面212Ls。下導電部212L的橫向長度TL大於上導電部212U的橫向長度TU。在本書明書的一些實施例中，閘極區212的上導電部212U具有的垂直厚度TV介於約10奈米至15奈米之間。
請參照子步驟S235:形成一個外側間隙壁216，使其與下導電部212L的側壁接觸。在本實施例中，外側間隙壁216的形成，包括以下步驟：首先，採用與構成內側間隙壁215的介電材料(例如，二氧化矽)不同的介電材料，來形成介電材料層216a，至少覆蓋在內側間隙壁215、下導電部212L的側壁以及閘極介電層206的上方。然後，蝕刻介電材料層216a，以保留其覆蓋於下導電部212L和內側間隙壁215 的側壁的部分，從而使一部分的半導體基材201主動區201N的半導體基材表面201s暴露於外。
值得注意的是，在本說明書的一些實施例中，未被氮化矽覆蓋層210、內側間隙壁215和介電材料層216a的剩餘部分所覆蓋的一部分閘極介電層206，可以藉由相同的蝕刻製程同時移除。 因此，餘留下來的部分閘極介電層206的橫向長度TD大於上導電部212U的橫向長度TU，同時也大於下導電部212L的橫向長度TL。此外，旋塗摻質層205的剩餘部分和矽氧化物層203的垂直矽氧化物部分203v也可以藉由相同的蝕刻製程去除。這使得延伸介電層214的垂直氮化矽部分204v與半導體基材201的垂直側壁201v之間形成間隙217(如第2H圖所繪示)。
隨後，採用與構成介電材料層216a的介電材料(例如氮化矽)不同的介電材料，來形成另一個介電材料層216b，用以覆蓋氮化矽層210的頂面、內側間隙壁215、介電材料層216a、半導體基材201主動區201N暴露於外的半導體基材表面201s和延伸介電層214。其中，而這種介電材料也可以填滿間隙217。然後，蝕刻介電材料層216b將半導體基材201主動區201N的一部分半導體基材表面201s暴露於外。其中，覆蓋於內側間隙壁215和閘極區212上方的這兩個介電材料層216a和216b二者的組合，可以形成一個外側間隙壁216。
在本說明書的一些實施例中，由於延伸介電層214和介電材料層216b由相同的材料(例如氮化矽)所製成，因此，餘留在延伸介電層214上方的一部分介電材料層216b，可以讓延伸介電層214的厚度增厚。類似地，餘留在間隙217中的另一部分介電材料層216b，可以讓延伸介電層214的橫向寬度變寬。
第2I圖是根據本說明的一實施例，繪示形成外側間隙壁216，並且填充位於主動區201N與淺溝隔離區202之間的間隙217，以增強化(包括從間隙217暴露在外的一部分垂直氮化矽部分204v和第一矽氧化物部分203a的)限制壁之後(用於形成NMOS電晶體22)的部分結構剖面圖。根據本說明書的一個實施例，這兩個介電材料層216a和216b的橫向寬度分別約為5奈米。其中，內側間隙壁215與上導電部212U的側壁接觸，而不與下導電部212L接觸；且構成外側間隙壁216的介電材料層216a與下導電部212L接觸。構成外側間隙壁216的介電材料層216b與介電材料層216a接觸。
請參照步驟S24: 在半導體基材201主動區201N的半導體基材表面201s下方形成至少一個隔離區。此至少一個隔離區的形成，包括下述子步驟S241-S243:
請參照子步驟S241: 在半導體基材201主動區201N的半導體基材表面201s形成至少一個溝槽218A和218B。第2J圖是根據本說明的一實施例，繪示在半導體基材201主動區201N的半導體基材表面201s下方形成多個溝槽218A和218B之後(用於形成NMOS電晶體22)的部分結構剖面圖。在本說明書的一個實施例中，藉由非等向蝕刻(例如，乾式蝕刻或反應式離子蝕刻)移除半導體基材201主動區201N中的一部分，藉以形成溝槽218A和218B。
其中，每一個溝槽218A和218B具有一個從底部218b沿著垂直側壁218v方向量測的深度，垂直側壁218v具有位於外側間隙壁216正下方具有預定晶格方向(例如，(110))的矽。溝槽218A和218B的深度可以介於約100奈米到120奈米(例如，約110奈米)，且溝槽218A和218B的其中一個側壁，可以藉由淺溝隔離 202來加以定義。
請參照子步驟S242: 在此至少一個溝槽(例如，溝槽218A和218B)的底部218b和側壁218v上形成一個熱氧化層219。第2K圖是根據本說明的一實施例，繪示在溝槽218A和218B的底部218b和側壁218v上形成熱氧化層219之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，先進行熱氧化製程藉以在溝槽218A和218B的218b和側壁218v上生長熱氧化物層219(例如，矽氧化物層)。接著如第2K圖所繪示，溝槽218A和218B中的每一個熱氧化物層219，都具有一個熱氧化物垂直部219A以及一個熱氧化物底部219B。其中，熱氧化物垂直部219A穿過溝槽218A或218B暴露於外，且具有(例如，(110))晶格方向的矽質垂直側壁218v，進入到半導體基材201之中。熱氧化物底部219B穿過溝槽218A或218B的底部218b進入到半導體基材201之中。
在一個實施例中，熱氧化物垂直部219A和熱氧化物底部219B的厚度可約為20奈米。而重要的是，通過熱氧化工製程設計精確控制熱氧化溫度、時間和生長速率，可以非常精確地控制熱氧化物垂直部219A的厚度。在已經明確定義的矽質表面上進行熱氧化，藉以使熱氧化物垂直部219A有40%的厚度，從暴露於外且具有(例如，(110))晶格方向的矽質垂直側壁218v延伸到電晶體本體(即半導體基材201)之中。熱氧化物垂直部219A剩餘60％的厚度，則被視為附加部分，從垂直側壁218v反向延伸到溝槽218A或218B之中。
由於通過熱氧化製程可以非常精確地控制熱氧化物垂直部219A的厚度，因此可以控制熱氧化物垂直部219A的邊緣219e的位置，例如使熱氧化物垂直部219A的邊緣219e與閘極區212下導電部212L的邊緣212e二者之間的間隙G距離(如第2K圖所繪示)介於約2奈米至4奈米之間，或者更小，或者可以使間隙G距離為0。
請參照子步驟S243：採用介電材料填充此至少一個溝槽，以形成至少一個隔離區。第2L圖是根據本說明的一實施例，繪示在採用介電材料220填充溝槽218A和218B以形成多個隔離區221之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，首先將介電材料220，例如旋塗摻質或氮化矽，沉積在閘極區212、氮化矽層210、內側間隙壁215、外側間隙壁216、延伸介電層214和主動區201，並使其具有足夠的厚度以完全填滿溝槽218A和218B。然後，進行回蝕製程藉以移除介電材料220的不需要的部分，僅在溝槽218A和218B內部留下適當厚度的介電材料220(也稱之為填充介電區域)。其中，設置在溝槽218A和218B之一中的部分熱氧化層219和剩餘介電材料220(SOD)的組合，可以作為隔離區221之一者，也稱之為矽基材局部隔離區(localized isolation into silicon substrate，LISS)221。值得注意的是，半導體基材201的半導體基材表面201s(OSS)與餘留下的介電材料220的頂面之間的間隙222距離實質介於約6奈米至12奈米之間，例如約9奈米。
請參照步驟S25：形成至少一個導電區，位於此至少一個隔離區上方，且獨立於半導體基材之外。此至少一個導電區域的形成，包括下述子步驟S251-S253：
請參照子步驟S251：在閘極區212下方形成至少一個側蝕開口223，以暴露出一部分的半導體基材201。第2M圖是根據本說明的一實施例，繪示在閘極區212下方形成多個側蝕開口223以部分暴露半導體基材201之後(用於形成NMOS電晶體22)的部分結構剖面圖。在本實施例中，進行精心設計的等向性蝕刻(例如，濕蝕刻)製程來移除溝槽218A和218B中的一部分熱氧化物垂直部219A，從而將半導體基板201具有(例如，(110))晶格方向的一部分矽質表面暴露於外。
值得注意的是(如第2M圖所繪示)半導體基材201經由側蝕開口223暴露於外的每一部分，均具有適當凹陷厚度的垂直邊界；藉此使側蝕開口223位於外側間隙壁216的正下方，而不是位於閘極區212的正下方。這樣，可以保證閘極區212下方的閘極介電層206的部分不會被蝕刻，進而保持其完整性。在一實施例中，半導體基材201的半導體基材表面201s(OSS)與熱氧化物垂直部219A剩餘部分的頂部之間的間隙224距離可介於約17奈米至19奈米之間。
請參照子步驟S252：在此至少一個側蝕開口223中成至少一個導電區225，使其具有一個第一選擇性生長部225A。第2N圖是根據本說明的一實施例，繪示在側蝕開口223中形成多個第一選擇性生長部225A之後(用於形成NMOS電晶體22)的部分結構剖面圖。
採用選擇性生長技術(例如，選擇性磊晶生長(selective epitaxial growth，SEG) 技術或其他合適的技術，例如原子層沉積(atomic layer deposition，ALD)或原子層沉積選擇性生長(ALD-SALD))，在經由側蝕開口223暴露於外的矽質表面上，生長出第一選擇性生長部225A。在本實施例中，每個第一選擇性生長部225A可以具有作為輕摻雜汲極區的n型電性；並且可以用來作為晶種，用以形成NMOS電晶體22的源極/汲極區，使其具有(例如，(110))晶格方向，且橫跨熱氧化物層219。每一個第一選擇性生長部225A具有大約20奈米的橫向厚度。
請參照子步驟S253：在此至少一隔離區221的介電材料220上方形成此至少一個導電區225的一個第二選擇性生長部225B。第2O圖是根據本說明的一實施例，繪示在隔離區221上的介電材料220形成多個導電區225之後(用於形成NMOS電晶體22)的部分結構剖面圖。
在本實施例中，在形成第二選擇性生長部225B之前，可以形成一個可選擇的(optional)複合介電層，其包含有依序沉積的一個氮化矽層和一個二氧化矽(或氮碳氧化矽SiCON)層，以覆蓋氮化層210、內側間隙壁215和外側間隙壁216、隔離區221和延伸介電層214。之後，採用多次蝕刻製程來蝕刻此複合介電層，形成一個複合間隙壁226，覆蓋在外側間隙壁216和(作為n型輕摻雜汲極區(N-LDD)之)第一選擇性生長部225A的頂部上。值得注意的是，由於(作為n型輕摻雜汲極區(N-LDD)之)第一選擇性生長部225A被複合間隙壁226所覆蓋，因此可以防止第一選擇性生長部225A繼續向上生長。
然後，進行進一步的選擇性生長製程，沿著具有(例如，(110))晶格方向的第一選擇性生長部225A的垂直側壁，生長出n型摻雜區N+，從而在溝槽218A和218B內形成延伸至溝槽218A和218B外部的第二選擇性生長部225B。其中，位於同一溝槽(例如，溝槽218A或218B)中的第一選擇性生長部225A與第二選擇性生長部分225B的組合，可稱為導電區225，並可作為NMOS電晶體22的源極區或者的汲極區。
在本說明書的一些實施例中，導電區域225被延伸介電層214所限制。請參照第2O圖，第二選擇性生長部225B的n型摻雜區N+橫向生長直至圍繞主動區201N的延伸介電層214的垂直部214v(包括垂直氮化矽部分204v和填充間隙217的一部分介電材料層216b)。換句話說，圍繞主動區201N的延伸介電層214的垂直部214v，是用來作為選擇性生長製程中的參考或阻障結構，藉以生長出導電區225的第二選擇性生長部225B。
類似地，也可以藉由上述用來形成平面NMOS電晶體22的相同製程，來同時形成平面PMOS電晶體21。或者藉由獨立於形成平面NMOS電晶體22的製程，來形成平面PMOS電晶體21。在進行一系列後段製程步驟後，即可完成電晶體結構(例如，第2P圖所繪示的CMOS電晶體元件20)的製備。
需要說明的是，本發明中源極/汲極區(導電區225) 的橫向選擇性生長步驟可以分為兩個或兩個以上，第一個步驟為n型輕摻雜汲極區(N-LDD) (例如，第一選擇性生長部分225A)或p型輕摻雜汲極區(P-LDD)的橫向選擇性生長。第二個是n型摻雜區N+(例如，第二選擇性生長部分225B)或p型摻雜區P+摻雜區的橫向選擇性生長。 第一步的生長溫度可以與第二步的生長溫度不同。 此外，第一步的生長材料(例如Si)可以與第二步的生長材料(例如SiGe、SiC、W或其他選擇性生長材料)不同，以降低源極/汲極區的電阻，或增加源極/汲極區進入通道區的初始部分的應力，以增加遷移率。
在完成用於形成源極/汲極區(導電區225)的擇性生長製程之後，可以實現了一些新穎的結果： (1)與採用傳統方法，從兩個不同晶種區所生長出，具有(110) 晶格方向矽質晶體和(100)晶格方向矽質晶體混合物的源極/汲極區相比，全部由(110)晶格方向的矽質晶體所形成的新型源極/汲極區，可以改善習源極/汲極區的性能。 (2)新生長出來的矽質結構具有完美的(110)晶格方向，使有效通道長度緊密無縫且完好無損，這可以對電晶體的寬度尺寸提供精確的控制。 (3)新生長出來的矽質區域，可以採用原位摻質(in-situ doped dopants) (若是NMOS電晶體則採用磷/砷原子，或若是PMOS電晶體則採用硼原子)來進行生長。 採用這種原位摻雜矽生長技術(in-situ doped dopants)，可以先很好地設計輕摻雜汲極(LDD)區，以實現橫向可控的距離；然後再改進行重摻雜製程以形成區源極/汲極區。由於輕摻雜汲極(LDD)區被(複合間隙壁的)二氧化矽層和氮化矽層所覆蓋，可以防止輕摻雜汲極(LDD)區在在進行重摻雜製程形成源極/汲極區的期間向上生長。 (4)由於不需要使用離子植入製程來形成輕摻雜汲極(LDD)區，因此不需要使用熱退火製程來減少晶格缺陷。因此，不會產生一旦誘發即便使用退火製程也難以完全消除的額外缺陷。故而，大幅減少任何意外的漏電流。 (5) 相較於傳統形成此類傳導通道的方法，必須處理具有(110)晶格方向和(100)晶格方向的混合晶格結構，本發明僅須處理沿著通道至源極/汲極區域具有(110)晶格方向的晶格結構。因此，可以預期以精確可控的選擇性磊晶生長技術SEG，從電晶體本體和通道區域中新生長出來的矽質區域，應該會在源極/汲極區至通道之間，創建出更高品質/高性能的傳導機制，降低亞臨界漏電(sub-threshold leakage)。由於從通道通過到重摻雜的源極/汲極區之間的傳導機制可以具有整體設計，因此可以增強通道傳導性能。上述的整體設計甚至包括應力通道遷移率增強技術(stressed-channel-mobility-enhancement technique):其係藉由將外來原子/離子均勻植入到源極/汲極區中，以增強應力，進而可以對增強導通性能產生協同效應(綜效)。 (6)另一個優點是，由於基於熱氧化製程的可控性，可以很好地定義閘極區邊緣和新生長矽質區邊緣之間的垂直邊界，因此與採用輕摻雜汲極(LDD)植入製程，來使閘極邊緣與輕摻雜汲極(LDD)區對準的傳統方式相比，本發明的閘極引發汲極漏電流(GIDL)效應明顯降低減少。又由於基於熱氧化製程可以非常精確地控制熱氧化層垂直部的厚度，因此可以控制垂直熱氧化層的邊緣，使其正好位於外側間隙壁的下方，而不是位於閘極區域的下方，從而確保在蝕刻複合介電材料層以形成複合間隙壁的過程中，閘極介電層(如閘極氧化層)不被蝕刻，並保持完整。在一實施例中，熱氧化物層的垂直部的邊緣與閘極區的下導電部的邊緣之間的間隙約為2奈米(如第2K圖所繪示)。因此，閘極區的長度短於源極溝槽中的熱氧化物層的垂直部與汲極溝槽中的熱氧化物層的另一個垂直部之間的橫向距離。 (7)由於大部分源極/汲極區都被包含矽基材局部隔離區(LISS)底部結構的絕緣材料所隔離，因此接面漏電的可能性只會發生在新生長的矽質區到通道區之間的一個非常小的區域，從而顯著降低接面漏電。 (8)圍繞主動區的氮化矽層(例如，延伸的介電層)可以用來作為選擇性生長出源極/汲極區時的參考或阻障結構，因此源極/汲極區的選擇性生長製程將不會延伸到氮化矽層(例如，延伸介電層)上方，而與藉由其他選擇性生長製程形成的源極/汲極區接觸。
在形成如上所述和所繪示的新生長矽質區域時，形成電晶體的其他步驟仍可繼續進行，以根據製程需要設計摻雜濃度分佈來填充整個源極/汲極區。完成源極/汲極區的主動部分的另一種方式，是形成一些鎢(或其他合適的金屬材料)插塞與源極/汲極區的矽質部分水平連接，以完成整個源極/汲極區。流向未來金屬內連線(例如Metal-1層)的主動通道電流，通過輕摻雜汲極(LDD)和重摻雜導電矽質源極/汲極區到達鎢(或其他金屬材料)插塞，這些插塞透過良好的金屬對金屬歐姆接觸(Metal-to-Metal Ohmic contact)，直接連接到Metal-1層。其中，金屬對金屬歐姆接觸的電阻比傳統矽對金屬接觸(Silicon-to-Metal contact)的電阻低得多。
當然，本發明不僅可以在平面MOSFET中實施，還可以在非平面MOSFET，例如FinFET、三閘極電晶體、 環繞式閘極(Gate-All-Around，GAA)電晶體中實施。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:平面CMOS元件 11:PMOS電晶體 12:NMOS電晶體 11G/12G:電晶體閘極結構 100:p型基材 103:絕緣材料 104:p+/n接面區 LDD:輕摻雜汲極 20:電晶體結構 21:PMOS電晶體 22:NMOS電晶體 201:半導體基材 202:淺溝隔離區 201s:半導體基材表面 201P:主動區 201N:主動區 201T:溝槽 202s:淺溝隔離區的頂面 203:矽氧化物層 203a:第一矽氧化物部分 203b:第二矽氧化物部分 203v:垂直矽氧化物部分 204:氮化矽層 204a:第一氮化矽部分 204b:第二氮化矽部分 204v:垂直矽氧化物部分 204s:垂直氮化矽部分的頂面 205:旋塗摻質層 205s:蝕旋塗摻質層的頂面 206:閘極介電層 207:閘極半導體層 207P:柱狀體 208:阻障層 209:金屬層 210:氮化矽覆蓋層 211:矽氧化物覆蓋層 212:閘極區 212U:上導電部 212e:上導電部分的邊緣 212L:下導電部 212Ls:下導電部的頂面 213:圖案化光阻層 214:延伸介電層 215:內側間隙壁 216:外側間隙壁 216a:介電材料層 216b:介電材料層 217:間隙 218A:溝槽 218B:溝槽 218b:底部 218v:垂直側壁 219:熱氧化物層， 219A:熱氧化物垂直部 219B:熱氧化物底部 219e:熱氧化物垂直部的邊緣 220:介電材料 221:隔離區 222:間隙 223:側蝕開口 225:導電區 225A:第一選擇性生長部分 225B:第二選擇性生長部分 226:複合間隙壁 G:間隙 H:距離 S21-S25:步驟 S221-S223:子步驟 S231-S235:子步驟 S241-S243:子步驟 S251-S253:子步驟 TL:下導電部的橫向長度 TU:上導電部的橫向長度 TV:上導電部的垂直厚度
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下： 第1圖係根據習知技術繪示一種包含有PMOS電晶體和NMOS電晶體平面CMOS元件的結構剖面圖； 第2圖係根據本說明的一實施例，繪示形成電晶體結構的步驟流程圖； 第2A圖是根據本說明的一實施例，繪示半導體基材的結構剖面圖，半導體基材具有由多個淺溝隔離區於半導體基材表面上所定義的主動區； 第2B圖是根據本說明的一實施例，繪示在半導體基材表面上依序沉積矽氧化物層、氮化矽層和旋塗摻質(SOD)層，並對旋塗摻質層進行回蝕之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2C圖是根據本說明的一實施例，繪示刻蝕部分矽氧化物層和氮化矽層以暴露一部分主動區之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2D圖是根據本說明的一實施例，繪示形成閘極介電層、閘極半導體層、阻障層、金屬層、氮化矽覆蓋層和矽氧化物覆蓋層以覆蓋主動區中的半導體基材表面之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2E圖是根據本說明的一實施例，繪示在主動區中的半導體基材表面上形成閘極區的上導電部之後(用於形成NMOS電晶體)的部分結構剖面圖; 第2F圖是根據本說明的一實施例，繪示形成與上導電部的側壁接觸的內側間隙壁之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2G圖是根據本說明的一實施例，繪示在閘極介電層上方形成閘極區的下導電部，以使其位於上導電部的下方之後(用於形成NMOS電晶體)的部分結構剖面圖; 第2H圖是根據本說明的一實施例，繪示形成用於形成外側間隙壁的介電材料層之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2I圖是根據本說明的一實施例，繪示形成外側間隙壁之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2J圖是根據本說明的一實施例，繪示在半導體基材主動區中的半導體基材表面下方形成多個溝槽之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2K圖是根據本說明的一實施例，繪示在溝槽的底部和側壁上形成熱氧化層之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2L圖是根據本說明的一實施例，繪示形成多個隔離區之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2M圖是根據本說明的一實施例，繪示在閘極區下方形成多個側蝕開口(undercuts)以部分暴露半導體基材之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2N圖是根據本說明的一實施例，繪示在側蝕開口中形成多個第一選擇性生長部之後(用於形成NMOS電晶體)的部分結構剖面圖； 第2O圖是根據本說明的一實施例，繪示在隔離區上形成多個導電區之後(用於形成NMOS電晶體)的部分結構剖面圖；以及 第2P圖是根據本說明的一實施例所繪示的電晶體結構剖面圖。
無
20:電晶體結構
21:PMOS電晶體
22:NMOS電晶體
201:半導體基材
202:淺溝隔離區
203a:第一矽氧化物部分
206:閘極介電層
207P:柱狀體
208:阻障層
209:金屬層
210:氮化矽覆蓋層
212U:上導電部
212L:下導電部
214:延伸介電層
215:內側間隙壁
216:外側間隙壁
216a:介電材料層
216b:介電材料層
219:熱氧化物層
219A:熱氧化物垂直部
219B:熱氧化物底部
220:介電材料
221:隔離區
225:導電區
225A:第一選擇性生長部分
225B:第二選擇性生長部分

Claims (22)

  1. 一種電晶體結構，包括： 一半導體基材，具有一主動區，該主動區具有一半導體基材表面； 一閘極區，具有一第一閘極導電部和一第二閘極導電部，該第一閘極導電部位於該主動區中的該半導體基材表面上方；該第二閘極導電部位於該第一閘極導電部上方； 一間隙壁，覆蓋於該閘極區的一側壁； 一溝槽，形成在該半導體基材表面下方； 一隔離區，位於該溝槽中；以及 一導電區，位於該隔離區上方，並位於該溝槽中； 其中，該第一閘極導電部的一橫向長度大於該第二閘極導電部的一橫向長度。
  2. 如請求項1所述之電晶體結構，其中該隔離區包括一垂直層和一底部層；該垂直層的一邊緣位於該間隙壁的下方；該垂直層的一邊緣與該閘極區的該第一閘極導電部的一邊緣之間的一間隙約小於3奈米。
  3. 如請求項1所述之電晶體結構，其中該導電區獨立於該半導體基材之外。
  4. 如請求項3所述之電晶體結構，其中該電晶體結構是一平面NMOS電晶體，該平面NMOS電晶體包括一n型輕摻雜汲極區(LDD)，以及與該n型輕摻雜汲極區接觸的一n型重摻雜區。
  5. 如請求項4所述之電晶體結構，其中該N型輕摻雜汲極區的一頂面被該間隙壁實質上覆蓋。
  6. 如請求項5所述之電晶體結構，其中該隔離區還包括位於該底部層上的一填充介電區，且該垂直層的一頂面對齊或基本對齊該填充介電區的一頂面。
  7. 如請求項6所述之電晶體結構，其中該隔離區的該垂直層和該底部層由一熱氧化物所製成，該填充介電區由一旋塗摻質(spin-on-dopant，SOD)層所製成。
  8. 如請求項6所述之電晶體結構，其中該n型輕摻雜汲極區位於該垂直層上方，該n型重摻雜區位於該填充介電區上方。
  9. 如請求項8所述之電晶體結構，其中該n型輕摻雜汲極區的一垂直厚度約小於20奈米，該n型輕摻雜汲極區的一橫向寬度約介於10奈米至30奈米之間。
  10. 如請求項1所述之電晶體結構，更包括一淺溝隔離(STI)區以及一延伸介電層，該淺溝隔離(STI)區位於 該半導體基材該主動區中的該半導體基材表面下方；該延伸介電層位於該淺溝隔離區上方；其中該延伸介電層包括一垂直部，且該垂直部的一頂面高於該半導體基材表面。
  11. 如請求項10所述之電晶體結構，其中該導電區是藉由該延伸介電層的該垂直部所定義的。
  12. 一種電晶體結構，包括： 一半導體基材，具有一主動區，該主動區具有一半導體基材表面； 一第一溝槽； 一第二溝槽和一第一隔離區，二者皆形成在該半導體基材表面下方； 一第一隔離區，位於該第一溝槽中； 一第二隔離區，位於該第二溝槽中； 一閘極區，具有一第一閘極導電部和一第二閘極導電部，該第一閘極導電部位於該半導體基材表面上方；該第二閘極導電部位於該第一閘極導電部上方； 一通道區，位於該閘極區下方； 一汲極區，位於該第一隔離區上方；以及 一源極區，位於該第二隔離區上方； 其中，該第一閘極導電部的一橫向長度與該第二閘極導電部的一橫向長度不同，且該第一隔離區的一邊緣與該第二隔離區的一邊緣之間的一距離，大於該第一閘極導電部的該橫向長度。
  13. 如請求項12所述之電晶體結構，其中該第一隔離區的該邊緣和該第二隔離區的該邊緣之間的該距離，大於該第一閘極導電部的該橫向長度約2奈米至6奈米。
  14. 如請求項12所述之電晶體結構，更包括一淺溝隔離區以及一延伸介電層；該淺溝隔離區位於該半導體基材表面下方；該延伸介電層位於該淺溝隔離區上方；其中該延伸介電層包括一垂直部，圍繞該主動區，且該垂直部的一頂面高於該半導體基材表面。
  15. 如請求項14所述之電晶體結構，其中該汲極區和該源極區是藉由該延伸介電層的該垂直部所定義的。
  16. 一種電晶體結構，包括： 一半導體基材，具有一主動區，該主動區具有一半導體基材表面；以及 一閘極區，具有一第一閘極導電部和一第二閘極導電部，該第一閘極導電部位於該半導體基材表面上方；該第二閘極導電部位於該第一閘極導電部上方； 其中，該第一閘極導電部的一橫向長度大於該第二閘極導電部的一橫向長度。
  17. 如請求項16所述之電晶體結構，更包括一第一間隙壁和一第二間隙壁，其中該第二間隙壁與該第二閘極導電部的一側壁接觸，而不與該第一閘極導電部接觸，且該第一間隙壁與該第一閘極導電部的一側壁接觸。
  18. 如請求項17所述之電晶體結構，其中該第二閘極導電部的一邊緣對齊或基本對齊該第二間隙壁的一邊緣。
  19. 如請求項17所述之電晶體結構，其中該第二閘極導電部包括一含金屬材料，且該第一閘極導電部是由一第一半導體材料所製成，該第一半導體材料與該含金屬材料不同。
  20. 如請求項16所述之電晶體結構，更包括一閘極介電層，位於該第一閘極導電部下方，且該閘極介電層的一橫向長度大於該第二閘極導電部的該橫向長度。
  21. 如請求項16所述之電晶體結構，其中該閘極區的一長度不受一閘極線邊緣粗糙度的影響。
  22. 如請求項16所述之電晶體結構，其中該第一閘極導電部的一垂直厚度介於10奈米至15奈米之間。
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