CN103311281A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其中第一栅极堆叠结构包括第一栅极绝缘层、第一功函数金属层、第二功函数金属扩散阻挡层、栅极填充层，第二栅极堆叠结构包括第二栅极绝缘层、第一功函数金属层、第二功函数金属层、栅极填充层，其特征在于：第一功函数金属层具有第一应力，栅极填充层具有第二应力。通过形成不同应力的两个金属栅极层，从而有效、精确地向不同MOSFET的沟道区施加不同的应力，简单高效地提高了器件载流子迁移率，从而提高了器件性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种利用具有应力的金属栅向沟道区施加应力以提高载流子迁移率的MOSFET及其制造方法。
背景技术
从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain ChannelEngineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT× 2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。
此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiNx层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。
然而，这些常规应力技术效果随着器件尺寸持续缩小而被不断削弱。对于nMOS而言，随着特征尺寸缩减，提供应力的各层薄膜之间的错位和偏移越来越明显，这就要求薄膜厚度减薄的同时还能精确提供更高的应力。对于pMOS而言，嵌入式SiGe源漏技术的沟道载流子迁移率显著取决于特征尺寸，尺寸缩减使得载流子迁移率提高的效果大打折扣。
一种新的思路是采用金属栅应力(MGS)对器件沟道提供应变，从而减少源漏异质外延层、应变内衬绝缘层等常规应力源随器件尺寸缩减而不断减少的不利影响，使得应力层对于沟道直接作用而与尺寸无关。例如ChangYongKang等人于2008年5月在IEEE ELETRON DEVICELETTERS，VOL.29，NO.5上发表的《Effects of Film Stress ModulationUsing TiN Metal Gate on Stress Engineering and Its Impact onDevice Characteristics in Metal Gate/High-k Dielectric SOIFinFETs》，在金属栅堆叠中采用了高应力的TiN而对衬底中沟道直接施加应力，从而相应地提高了沟道载流子迁移率，改善了器件的电学性能。此外，美国专利US2008/0203485A1以及US2004/0137703A1也采用了类似结构。
另一方面，从45nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，为了抑制短沟道效应，CMOS器件中栅绝缘介质层的等效氧化层厚度(EOT)必需同步减少。然而，超薄的(例如10nm)常规氧化层或氮氧化层由于(相对)介电常数不高(例如3.9左右)，绝缘性能难以承受这种超小器件中相对高的场强，将产生严重的栅漏电。因此，传统的多晶硅(poly-si)/SiON体系不再适用。
有鉴于此，业界开始使用高介电常数(高k，HK)材料来作为栅绝缘介质层。然而，高k材料的界面电荷与极化电荷导致器件的阈值调节困难，poly-si与高k结合将产生费米能级钉扎效应，因而不能用于MOSFET的阈值调节，故栅电极必需应用不同金属材料来调节器件阈值，也即采用金属栅(MG)/HK结构。
对于不同MOSFET的阈值调节，比如对于NMOS与PMOS，需要不同功函数的金属电极。可采用单一金属栅工艺调节方法，然而调节范围有限。例如采用了单一金属栅工艺的具有较低待机功率的平面SOI多栅器件，对应于n+poly-si的4.1eV功函数以及p+poly-si的5.2eV功函数，可以选择合适的金属电极使得栅极功函数在两者之间的中位值附近，例如为4.65eV或者4.65±0.3eV。但这种小范围微调难以有效控制器件阈值。最优工艺方法应当是采用不同金属材料的栅电极，例如NMOS采用导带金属，PMOS采用价带金属，以使得NMOS和PMOS的栅极功函数分别位于导带和价带边缘处，例如4.1±0.1eV和5.2±0.1eV。业界已经就这些栅极金属(包括金属氮化物)的材料选择做了详尽研究，在此不再赘述。
图1所示为Intel公司45/32nm制程下的一种典型MG/HK结构的CMOSFET，左侧部分为PMOS，右侧部分为NMOS，虽然两者在图中显示为相邻，但是在实际版图中也可以具有多个中间间隔元件，具体依照版图设计需要而设定，以下同理。具体地，CMOS包括衬底1、衬底1中的浅沟槽隔离(STI)2、源漏区3、源漏扩展区4、栅极侧墙5、源漏区上的金属硅化物层6、接触蚀刻停止层(CESL)7、层间介质层(ILD)8、栅极绝缘层9、栅极导电层10、源漏接触11。其中，源漏区3优选是嵌入式应力源漏区，对于PMOS而言是(抬升的)SiGe，对于NMOS而言是Si:C。栅极绝缘层9优选地包括多层堆叠结构，例如低介电常数(低k，LK)的界面层以及高介电常数(高k，HK)的绝缘介质层，界面层例如SiO2，绝缘介质层例如HfO2等Hf系氧化物，界面层用于优化栅极绝缘层与衬底中沟道之间的界面、减小缺陷。
栅极导电层10优选地包括多层堆叠结构，例如TiN材质的栅极材料层10a以调节功函数，TaN等材质的栅极阻挡层10b以选择性控制栅极填充，TiAl等材质的栅极填充层10c。其中PMOS的栅极导电层10包括以上10a、10b和10c，而NMOS的栅极导电层10仅包括10a和10c，并且在NMOS中Al扩散到TiN层中从而使得形成TiAl/TiN-Al的层叠结构。该CMOS器件通过层10a与层10c的厚度比例来调节TiAl层中Al原子扩散到TiN层中的深度，从而调节功函数，Al扩散到HK中与远离HK(相当于纯TiN金属栅)都将导致功函数提高并适用于PMOS，而只有在接近HK/TiN界面的上界面处才能产生较低的功函数并且适用于NMOS。
具体地，形成栅极导电层10的多层堆叠结构的方法可以包括，刻蚀形成PMOS栅极沟槽和NMOS栅极沟槽，在两个沟槽中依次沉积PMOS功函数金属层10a和NMOS功函数金属扩散阻挡层10b，然后选择性刻蚀去除NMOS栅极沟槽中的NMOS功函数金属扩散阻挡层10b，在两个沟槽中沉积填充金属10c，其中填充金属10c也作为NMOS功函数扩散金属层，然后CMP直至暴露ILD8。如此可以形成单层HK双功函数金属栅的MOSFET。
然而，栅极导电层10的多层堆叠结构并未具有较高应力，因此无法有效提高沟道载流子迁移率，器件性能提高幅度不大。
发明内容
由上所述，本发明的目的在于提供一种能有效提高沟道应力的金属栅新型CMOSFET及其制造方法。
为此，本发明提供了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其中第一栅极堆叠结构包括第一栅极绝缘层、第一功函数金属层、第二功函数金属扩散阻挡层、栅极填充层，第二栅极堆叠结构包括第二栅极绝缘层、第一功函数金属层、第二功函数金属层、栅极填充层，其特征在于：第二功函数金属扩散阻挡层具有第一应力，栅极填充层具有第二应力，第一应力与第二应力是相对的。
其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。其中，高k材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
其中，第一功函数金属层包括a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
其中，第二功函数金属扩散阻挡层包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M包括Ta、Ti、Hf、Zr、Mo、W及其组合。
其中，栅极填充层包括：a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；和/或c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；和/或d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；和/或e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅及其组合；以及上述材料的多层复合层。
其中，第一应力为张应力且第二应力为压应力，或者第一应力为压应力而第二应力为张应力。
其中，第一应力和/或第二应力的绝对值大于1GPa。
本发明还提供了一种半导体器件制造方法，包括以下步骤：在衬底中形成多个源漏区；在衬底上形成多个栅极侧墙结构，其中栅极侧墙结构包围了多个第一栅极沟槽和多个第二栅极沟槽，栅极侧墙结构周围具有层间介质层；在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝缘层、第一功函数金属层、具有第一应力的第二功函数金属扩散阻挡层；选择性刻蚀去除第二栅极沟槽中的第二功函数金属扩散阻挡层，直至露出第一功函数金属层；在第一栅极沟槽中的第二功函数金属扩散阻挡层上、以及在第二栅极沟槽中的第一功函数金属层上沉积具有第二应力的栅极填充层，其中第一应力与第二应力是相对的。
其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
其中，高k材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
其中，第一功函数金属层包括a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
其中，第二功函数金属扩散阻挡层包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M包括Ta、Ti、Hf、Zr、Mo、W及其组合。
其中，栅极填充层包括：a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；和/或c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；和/或d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；和/或e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅及其组合；以及上述材料的多层复合层。
其中，第一应力为张应力且第二应力为压应力，或者第一应力为压应力且第二应力为张应力。
其中，第一应力和/或第二应力的绝对值大于1GPa。
其中，调整沉积方法、工艺参数实现不同的第一应力和第二应力。
其中，形成栅极填充层之后，采用表面高温快速退火来提高或者改变应力。
其中，沉积栅极填充层之后退火或者后继沉积工艺形成第二功函数金属层，其中温度小于等于550℃，退火时间小于等于30分钟。
依照本发明的半导体器件及其制造方法，通过分别形成不同应力类型和/或大小的两个金属栅极层，从而有效、精确地向不同MOSFET的沟道区施加不同的应力，简单高效地提高了器件载流子迁移率，从而提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为现有技术的后栅工艺MOSFET的剖面示意图；以及
图2至图8为依照本发明的MOSFET的制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高沟道区应力的新型MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将参照图2至图8的剖面示意图来详细说明依照本发明的CMOSFET的制造方法各步骤，其中特别地，所述方法优先适用于后栅工艺(gate-last)。
首先，参照图2，形成CMOS基础结构，也即在包含STI的衬底中分别形成至少一个第一MOSFET和至少一个第二MOSFET，其中第一MOSFET包括第一源漏区、第一源漏扩展区、第一栅绝缘层、第一栅极侧墙、第一金属硅化物、第一接触刻蚀停止层、第一层间介质层，第二MOSFET包括第二源漏区、第二源漏扩展区、第二栅绝缘层、第二栅极侧墙、第二金属硅化物、第二接触刻蚀停止层、第二层间介质层。第一MOSFET与第二MOSFET类型相反，例如第一MOSFET为PMOS时第二MOSFET为NMOS，第一MOSFET为NMOS时第二MOSFET为PMOS。类似地，以下涉及“第一”和“第二”的材料、结构或特性的限定均可以互换。
具体地，首先提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strai ned S i)、锗硅(S i Ge)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳米管等等。衬底1如图所示为块状，第一MOSFET和第二MOSFET相邻地形成在其中，但是两个器件也可以相间隔地形成，例如分别形成在不同导电类型的阱区(未示出)中或其间具有其他间隔电子元件或结构。
其次，在衬底1中形成浅沟槽隔离(STI)2，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI 2。其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。如图所示，STI2将所包围的衬底1分成至少一个第一MOSFET有源区和至少一个第二MOSFET有源区，后续的各种工序将针对两者选择性地沉积、刻蚀以此形成不同类型的器件。
再次，在整个晶片表面也即衬底1和STI2表面依次沉积垫氧化层和伪栅极层并刻蚀形成第一和第二伪栅极堆叠结构(均未示出)。第一和第二伪栅极堆叠结构将在后续工艺中去除，因此垫氧化层优选为氧化硅，伪栅极层优选为多晶硅、非晶硅或微晶硅甚至是氧化硅。第一和第二伪栅极堆叠结构的宽度和厚度依照PMOS、NMOS版图设计规则、器件导电特性需要而制定。
然后，在第一和第二伪栅极堆叠结构两侧形成第一和第二伪栅极侧墙(未示出)。例如在器件表面沉积氧化硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成伪栅极侧墙。
接着，在伪栅极侧墙两侧衬底1中形成第一源漏区3A和第二源漏区3B。传统工艺的源漏区3A/3B可以是利用不同的掩膜分别向衬底1中进行第一次源漏离子注入，以选择性注入不同导电类型的掺杂离子形成，例如向第一MOSFET有源区注入p型杂质，向第二MOSFET有源区注入n型杂质。在本发明优选实施例中，源漏区3A/3B是嵌入式应变源漏区，也即分别以第一和第二伪栅极侧墙为掩模刻蚀衬底1的第一MOSFET有源区和第二MOSFET有源区形成第一和第二源漏凹槽(未示出)，然后在第一和第二源漏凹槽中选择性外延生长SiGe或Si:C等与衬底1材质不同的高应力材料从而形成相应材质的嵌入式应变源漏区。其中嵌入式应变源漏区3A/3B的上表面不限于图2所示与衬底1上表面齐平，而是可以高于衬底1上表面形成提升源漏。优选地，也可以向嵌入式应变源漏区3A/3B中注入掺杂离子以调节类型和浓度，或者在形成上述嵌入式源漏同时进行原位掺杂，第一MOSFET对应于PMOS则源漏区3A是嵌入式应变SiGe(e-SiGe)并且掺杂硼、铝、镓、铟等，第二MOSFET对应于NMOS则源漏区3B是嵌入式应变Si:C(e-Si:C)且掺杂磷、砷、锑等，反之亦然。
随后，分别去除第一或第二伪栅极侧墙并在第一或第二伪栅极堆叠结构两侧的衬底1中分别形成第一源漏扩展区4A或第二源漏扩展区4B。可以通过湿法腐蚀去除氮化硅或氮氧化硅的伪栅极侧墙，然后进行第二次源漏离子注入，形成轻掺杂(LDD)的源漏扩展区4A/4B。其中，源漏扩展区4A/4B的导电类型分别与源漏区3A/3B的导电类型相同，只是掺杂浓度较低、结深较浅。
然后，在第一和第二伪栅极堆叠结构两侧分别形成第一栅极侧墙结构5A和第二栅极侧墙结构5B。栅极侧墙结构5A/5B的材质可以是无应力或者低应力的常规材料，例如氧化硅(SiOx)或氮化硅(SiNx，x可为1～2，不限于整数)或氮氧化硅(SiOxNy，x、y可依照需要合理调整)及其组合。或者优选地，第一和/或第二栅极侧墙结构5A/5B至少为两层层叠结构，例如先在器件表面通过传统工艺沉积较低应力的栅极侧墙材料，可为氧化硅(SiOx)或氮化硅(SiNx，x可为1～2，不限于整数)或氮氧化硅(SiOxNy，x、y可依照需要合理调整)，也可为这些材料的堆叠，然后控制刻蚀掩模版图和刻蚀工艺参数使得刻蚀得到的低应力栅极侧墙的剖面形状为L形，也即包括与伪栅极堆叠结构直接接触的垂直部分，以及与嵌入式应变源漏区3A/3B和/或源漏扩展区4A/4B直接接触的水平部分。第一栅极侧墙41用作高应力侧墙的缓冲层，其厚度优选为1～25nm，较薄的厚度有利于应力传递。形成低应力栅极侧墙之后，再形成高应力栅极侧墙。通过磁过滤脉冲阴极真空弧放电(FCVA)、PECVD、磁控溅射等低温方法沉积形成具有较高本征应力的类金刚石无定形碳(DLC)薄膜，然后采用O2和/或Ar等离子体干法刻蚀形成位于低应力栅极侧墙水平部分上的高应力栅极侧墙，并使其剖面形状为近似三角形或1/4椭圆。其中，由于DLC薄膜的材料特性很大程度上取决于sp3键的含量，较高的sp3键的含量使得DLC结构更类似于金刚石而不是石墨，因此为了提高本征应力，本发明优选实施例中控制工艺参数使得DLC中sp3键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，如此使得用作高应力栅极侧墙的DLC薄膜本征应力不小于2GPa并优选为4～10GPa。高应力栅极侧墙的厚度优选为2～60nm，这种高应力栅极侧墙能向沟道区提供更高的应力，从而提高载流子迁移率、改善器件性能。对于nMOS而言DLC薄膜为张应力，而对于pMOS而言DLC薄膜为压应力，因此在CMOS器件的制造工艺中高应力栅极侧墙要分两次形成以分别控制应力种类和大小。
随后，分别以第一和第二栅极侧墙5A/5B为掩模，执行自对准硅化物工艺，在整个器件表面沉积Pt、Co、Ni、Ti等金属或金属合金的薄膜，然后高温退火处理，使得嵌入式应变源漏区3A/3B中所含的硅与金属发生反应生成如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等第一/第二源漏接触金属硅化物6A/6B以降低源漏接触电阻，从而进一步提高器件性能。
形成源漏接触金属硅化物6A/6B之后，在整个器件表面沉积形成接触刻蚀停止层(CESL)7，也即CESL 7位于STI 2、源漏接触金属硅化物6A/6B、栅极侧墙5A/5B、伪栅极堆叠结构上，其材质可以是具有高应力的传统的SiOx、SiNx材料，或者是前述的高应力DLC。CESL7提供额外的应力增强，进一步增大了沟道区应力。具体地，CESL7所谓的高应力在本发明中为材料的本征应力大于1GPa，并优选介于2～10GPa。
淀积层间介质层(ILD)8用于后栅工艺，该层可以为氧化硅、磷硅玻璃、掺氟氧化硅、掺碳氧化硅、氮化硅或者低介电常数(low-k，LK)材料，或者多层复合层；运用CMP，干法回刻等方法平坦化8，使之上表面与伪栅极堆叠结构顶部平齐。
通过湿法腐蚀去除第一和第二伪栅极堆叠结构，留下第一和第二栅极沟槽，如图2中所示。然后通过PECVD、HDPCVD、ALD等方法在第一和第二栅极沟槽中分别沉积氧化硅、掺氮氧化硅、氮化硅、或其它高K材料从而形成第一栅极绝缘层9A和第二栅极绝缘层9B，栅极绝缘层9A/9B可以仅位于栅极沟槽底部也可位于栅极沟槽底部和侧壁。栅极绝缘层9A/9B所用的高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。优选地，高k材料构成的栅极绝缘层9A/9B与衬底1之间还具有低k材料的界面层(未分层示出)，以改善界面缺陷，其材质例如为氧化硅、掺氮氧化硅、氮化硅及其组合。
至此，参照图2的基础结构已经形成，以下将参照图3至图8来进一步详细说明形成本发明的双应力金属栅的工艺顺序。
接着，参照图3，在第一和第二栅极沟槽中的第一和第二栅极绝缘层9A/9B上通过PVD、CVD、ALD等常规方法沉积第一功函数金属层10A，以调节第一MOSFET金属栅极的功函数。第一功函数金属层10A可包括a)金属氮化物，其材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属，以及上述材料的组合，且其中可掺入C、F、N、O、B、P、As等元素以调节导电类型。
随后，参照图4，通过PVD、CVD、ALD等常规方法在第一功函数金属层10A上沉积具有第一应力的第二功函数金属扩散阻挡层10B，其材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。依照第一栅极沟槽对应的MOSFET类型，可以通过调节沉积工艺方法和参数来调节金属晶向、材料成分比、晶态、晶相、O/N含量等等来调节层10B的应力类型和大小。例如当第一MOSFET为PMOS时层10B提供张应力，当第一MOSFET为NMOS时层10B提供压应力。材料的本征应力的绝对值大于1GPa，并优选介于2～10GPa。优选地，第一功函数金属层10A与第二功函数金属扩散阻挡层10B不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成第一功函数金属层10A与第二功函数金属扩散阻挡层10B的材料同时沉积在栅极绝缘层9A/9B上，因此栅极材料层包括上述阻挡层的材料。具有应力的第二功函数金属扩散阻挡层10B将透过其下方的第一功函数金属层10A以及第一栅极绝缘层9A而向第一MOSFET的沟道区施加应力，提高第一MOSFET沟道区载流子迁移率，从而提高第一MOSFET的性能。
然后，参照图5，选择性刻蚀去除位于第二MOSFET上的部分第二功函数金属扩散阻挡层10B，从而露出第二栅极沟槽中的第一功函数金属层10A。例如采用硬掩膜和光刻胶(未示出)覆盖第一MOSFET，然后采用湿法腐蚀或者干法刻蚀去除部分的第二功函数金属扩散阻挡层10B。
接着，参照图6，通过PVD、CVD、ALD等常规方法在第一和第二MOSFET上沉积具有第二应力的栅极填充层10C。栅极填充层10C同时也作为第二功函数扩散金属层，其材质可以包括：a)金属氮化物，例如MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素；b)金属或金属合金，例如Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La；c)金属硅化物，例如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等；d)金属氧化物导体，例如In2O3、SnO2、ITO、IZO等；e)半导体材料，例如掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等。优选地，可掺入C、F、N、O、B、P、As等元素以调节功函数，并且进一步地，整个器件表面(尤其是栅极填充10C的顶面)优选采用例如包括激光退火、Spike退火的高温快速退火来提高或者改变应力。栅极填充层10C可以依照如同第二功函数金属扩散阻挡层10B的形成方法，调节工艺参数来使得层10C具有与层10B的第一应力的应力类型不同的第二应力，例如层10B具有张应力时则层10C具有压应力，反之亦然。层10C的应力绝对值也优选地大于1GPa，并介于2GPa～10GPa。层10C的应力同样透过第一功函数金属层10A以及第二栅极绝缘层9B而进入第二MOSFET的沟道，从而提高了第二MOSFET的载流子迁移率，进而提高了器件特性。
随后，参照图7，采用CMP等工艺平坦化第一MOSFET和第二MOSFET，直至露出层间介质层8A。此时可以采用退火或者后继工艺温度的方法，使得栅极填充层10C中元素扩散至第一功函数金属层10A与第二栅极绝缘层9B界面的上界面处，形成第二功函数金属层10D。其中，退火温度小于等于550℃，退火时间小于等于30分钟，采用RTA退火、炉管退火或者激光退火。其中后继工艺包括多层的栅填充层沉积，后一层的沉积可以使第一层中的离子扩散到到10A中形成10D。第二功函数金属层10D可以位于层10A上从而形成10C/10D/10A/9B的四层结构，或者位于层10A下而形成10C/10A/10D/9B的四层结构，还可以与层10A重合而形成10C/10A(10D)/9B的三层结构，因此不限于图7中所示的具体位置，只要能依照调节第二MOSFET的金属栅功函数需要而确定。优选地，层10D与层10A/层9B的界面之间的距离小于等于20nm，更优选地小于等于10nm。例如当栅极填充层10C包括TiAl时，Al扩散到TiN的层10A与高k的第二栅极绝缘层9B的界面处，使得第二MOSFET的栅极功函数使得第二MOSFET的金属栅功函数小于4.55eV从而对应于NMOS，又或者大于4.55eV从而对应于PMOS。
最后，参照图8，完成器件制造。在整个器件表面沉积形成第二层间介质(ILD)8B并CMP平坦化，刻蚀第一ILD8A、第二ILD 8B以及CESL7形成源漏接触孔以暴露第一和第二源漏接触金属硅化物6A/6B，沉积接触金属形成第一和第二源漏金属塞11A/11B并CMP平坦化直至暴露ILD 8B。
最终形成的半导体器件结构如图8所示，包括衬底1、STI2、至少一个第一MOSFET和至少一个第二MOSFET，其中，第一MOSFET包括衬底1中的第一源漏区3A、第一源漏区3A内侧的第一源漏扩展区4A、第一源漏扩展区4A上的第一栅极侧墙5A、第一源漏区3A上的第一源漏接触金属硅化物6A、衬底1上第一栅极侧墙5A之间的第一栅极堆叠结构、接触刻蚀停止层7A、层间介质层8A/8B、穿过层间介质层而与第一源漏接触金属硅化物6A接触的第一源漏金属塞11A，接触刻蚀停止层7位于第一源漏接触金属硅化物6A、第一栅极侧墙5A以及第一栅极堆叠结构上，其中第一栅极堆叠结构依次包括第一栅极绝缘层9A、第一功函数金属层10A、第二功函数金属扩散阻挡层10B、栅极填充层10C；第二MOSFET包括衬底1中的第二源漏区3B、第二源漏区3B内侧的第二源漏扩展区4B、第二源漏扩展区4B上的第二栅极侧墙5B、第二源漏区3B上的第二源漏接触金属硅化物6B、衬底1上第二栅极侧墙5B之间的第二栅极堆叠结构、接触刻蚀停止层7、层间介质层8/8B、穿过层间介质层而与第二源漏接触金属硅化物6B接触的第二源漏金属塞11B，接触刻蚀停止层7B位于第二源漏接触金属硅化物6B、第二栅极侧墙5B以及第二栅极堆叠结构上，其中第二栅极堆叠结构依次包括第二栅极绝缘层9B、第一功函数金属层10A、第二功函数金属层10D、栅极填充层10C。特别地，第一功函数金属层10A具有第一应力，而栅极填充层10C具有第二应力，第一应力与第二应力类型相反，例如为张应力/压应力，或者为压应力/张应力，其绝对值大于1GPa，并优选介于2GPa～10GPa。以上各层的具体材质、形成方法已详述在以上制造方法中，在此不再赘述。
此外，虽然本发明附图中仅显示了平面沟道的MOSFET示意图，但是本领域技术人员应当知晓的是本发明的MOSFET结构也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。
依照本发明的半导体器件及其制造方法，通过分别形成不同应力类型和/或大小的两个金属栅极层，从而有效、精确地向不同MOSFET的沟道区施加不同的应力，简单高效地提高了器件载流子迁移率，从而提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (19)

1.一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其中第一栅极堆叠结构包括第一栅极绝缘层、第一功函数金属层、第二功函数金属扩散阻挡层、栅极填充层，第二栅极堆叠结构包括第二栅极绝缘层、第一功函数金属层、第二功函数金属层、栅极填充层，其特征在于：第二功函数金属扩散阻挡层具有第一应力，栅极填充层具有第二应力，第一应力与第二应力是相对的。
2.如权利要求1的半导体器件，其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
3.如权利要求2的半导体器件，其中，高k材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
4.如权利要求1的半导体器件，其中，第一功函数金属层包括a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
5.如权利要求1的半导体器件，其中，第二功函数金属扩散阻挡层包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M包括Ta、Ti、Hf、Zr、Mo、W及其组合。
6.如权利要求1的半导体器件，其中，栅极填充层包括：a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；和/或c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；和/或d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；和/或e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅及其组合；以及上述材料的多层复合层。
7.如权利要求1的半导体器件，其中，第一应力为张应力且第二应力为压应力，或者第一应力为压应力而第二应力为张应力。
8.如权利要求1的半导体器件，其中，第一应力和/或第二应力的绝对值大于1GPa。
9.一种半导体器件制造方法，包括以下步骤：
在衬底中形成多个源漏区；
在衬底上形成多个栅极侧墙结构，其中栅极侧墙结构包围了多个第一栅极沟槽和多个第二栅极沟槽，栅极侧墙结构周围具有层间介质层；
在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝缘层、第一功函数金属层、具有第一应力的第二功函数金属扩散阻挡层；
选择性刻蚀去除第二栅极沟槽中的第二功函数金属扩散阻挡层，直至露出第一功函数金属层；
在第一栅极沟槽中的第二功函数金属扩散阻挡层上、以及在第二栅极沟槽中的第一功函数金属层上沉积具有第二应力的栅极填充层，其中第一应力与第二应力是相对的。
10.如权利要求9的半导体器件制造方法，其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
11.如权利要求10的半导体器件制造方法，其中，高k材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
12.如权利要求9的半导体器件制造方法，其中，第一功函数金属层包括a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
13.如权利要求9的半导体器件制造方法，其中，第二功函数金属扩散阻挡层包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M包括Ta、Ti、Hf、Zr、Mo、W及其组合。
14.如权利要求9的半导体器件制造方法，其中，栅极填充层包括：a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；和/或c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；和/或d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；和/或e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅及其组合；以及上述材料的多层复合层。
15.如权利要求9的半导体器件制造方法，其中，第一应力为张应力且第二应力为压应力，或者第一应力为压应力且第二应力为张应力。
16.如权利要求9的半导体器件制造方法，其中，第一应力和/或第二应力的绝对值大于1GPa。
17.如权利要求9的半导体器件制造方法，其中，调整沉积方法、工艺参数实现不同的第一应力和第二应力。
18.如权利要求9的半导体器件制造方法，其中，形成栅极填充层之后，采用表面高温快速退火来提高或者改变应力。
19.如权利要求9的半导体器件制造方法，其中，沉积栅极填充层之后退火或者后继沉积工艺形成第二功函数金属层，其中温度小于等于550℃，退火时间小于等于30分钟。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795333A (zh) * 2015-04-22 2015-07-22 上海华力微电子有限公司 一种鳍式场效应晶体管的制备方法
CN105990436A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108231812A (zh) * 2018-01-24 2018-06-29 德淮半导体有限公司 晶体管及其制造方法以及cmos图像传感器
CN110021559A (zh) * 2018-01-09 2019-07-16 联华电子股份有限公司 半导体元件及其制作方法
CN109037046B (zh) * 2017-06-08 2021-04-02 中芯国际集成电路制造（天津）有限公司 金属栅极、半导体器件及其制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836041B2 (en) 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
CN103855094A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
US8962490B1 (en) * 2013-10-08 2015-02-24 United Microelectronics Corp. Method for fabricating semiconductor device
CN105097461B (zh) * 2014-04-21 2018-03-30 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
US9614091B2 (en) * 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9607989B2 (en) * 2014-12-04 2017-03-28 Globalfoundries Inc. Forming self-aligned NiSi placement with improved performance and yield
TWI635535B (zh) * 2015-03-10 2018-09-11 聯華電子股份有限公司 具有不同臨界電壓的金屬閘極的半導體製程及半導體結構
KR102174803B1 (ko) * 2015-04-23 2020-11-05 히타치 긴조쿠 가부시키가이샤 피복 금형 및 그 제조 방법
US20170092725A1 (en) * 2015-09-29 2017-03-30 International Business Machines Corporation Activated thin silicon layers
US10141417B2 (en) * 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
CN107731747B (zh) * 2016-08-12 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
US10510888B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
WO2019139620A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Isolation wall stressor structures to improve channel stress and their methods of fabrication
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US10665511B2 (en) * 2018-06-07 2020-05-26 International Business Machines Corporation Self-limiting liners for increasing contact trench volume in N-type and P-type transistors
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10755964B1 (en) 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US11244945B2 (en) * 2019-08-22 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111415934B (zh) * 2020-03-31 2023-06-09 上海华力集成电路制造有限公司 Pmos和nmos的集成结构及其制造方法
US11699755B2 (en) * 2020-08-24 2023-07-11 Applied Materials, Inc. Stress incorporation in semiconductor devices
US11575023B2 (en) 2020-11-11 2023-02-07 International Business Machines Corporation Secure chip identification using random threshold voltage variation in a field effect transistor structure as a physically unclonable function
US11728427B2 (en) * 2021-06-21 2023-08-15 Infineon Technologies Austria Ag Power semiconductor device having a strain-inducing material embedded in an electrode
US20230087668A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Thin film transistors having strain-inducing structures integrated with 2d channel materials

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066001A1 (en) * 2005-09-16 2007-03-22 Toshihiko Iinuma Semiconductor device and manufacturing method thereof
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
CN101471303A (zh) * 2007-11-13 2009-07-01 台湾积体电路制造股份有限公司 双工函数半导体元件及其制法
CN101677087A (zh) * 2008-09-12 2010-03-24 台湾积体电路制造股份有限公司 半导体元件的制法
US20100193872A1 (en) * 2009-01-30 2010-08-05 Richard Carter Work function adjustment in a high-k gate electrode structure after transistor fabrication by using lanthanum
US20100301427A1 (en) * 2009-05-29 2010-12-02 Markus Lenski Work function adjustment in high-k metal gate electrode structures by selectively removing a barrier layer

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861712B2 (en) * 2003-01-15 2005-03-01 Sharp Laboratories Of America, Inc. MOSFET threshold voltage tuning with metal gate stack control
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US8101485B2 (en) * 2005-12-16 2012-01-24 Intel Corporation Replacement gates to enhance transistor strain
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US8084824B2 (en) * 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US8643113B2 (en) * 2008-11-21 2014-02-04 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
US8120117B2 (en) * 2009-05-01 2012-02-21 Kabushiki Kaisha Toshiba Semiconductor device with metal gate
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
CN102299154B (zh) * 2010-06-22 2013-06-12 中国科学院微电子研究所 半导体结构及其制作方法
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8674452B2 (en) * 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
US8642424B2 (en) * 2011-07-12 2014-02-04 International Business Machines Corporation Replacement metal gate structure and methods of manufacture
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
US8962477B2 (en) * 2011-08-12 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. High temperature anneal for stress modulation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066001A1 (en) * 2005-09-16 2007-03-22 Toshihiko Iinuma Semiconductor device and manufacturing method thereof
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
CN101471303A (zh) * 2007-11-13 2009-07-01 台湾积体电路制造股份有限公司 双工函数半导体元件及其制法
CN101677087A (zh) * 2008-09-12 2010-03-24 台湾积体电路制造股份有限公司 半导体元件的制法
US20100193872A1 (en) * 2009-01-30 2010-08-05 Richard Carter Work function adjustment in a high-k gate electrode structure after transistor fabrication by using lanthanum
US20100301427A1 (en) * 2009-05-29 2010-12-02 Markus Lenski Work function adjustment in high-k metal gate electrode structures by selectively removing a barrier layer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990436A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN105990436B (zh) * 2015-03-16 2019-07-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104795333A (zh) * 2015-04-22 2015-07-22 上海华力微电子有限公司 一种鳍式场效应晶体管的制备方法
CN109037046B (zh) * 2017-06-08 2021-04-02 中芯国际集成电路制造（天津）有限公司 金属栅极、半导体器件及其制造方法
CN110021559A (zh) * 2018-01-09 2019-07-16 联华电子股份有限公司 半导体元件及其制作方法
CN108231812A (zh) * 2018-01-24 2018-06-29 德淮半导体有限公司 晶体管及其制造方法以及cmos图像传感器

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