KR101857873B1 - 로직 반도체 소자 - Google Patents

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KR101857873B1
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Abstract

본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.

Description

로직 반도체 소자{Logic Semiconductor Devices}
본 발명은 로직 실리콘 반도체 소자에 관한 것이며, 보다 상세하게는 p-n-i-n 나노구조체 소자의 양성 피드백 루프(positive feedback loop) 메커니즘으로 구동하는 로직 반도체 소자에 관한 것이다.
기존 폰 노이만 기반의 컴퓨터는 메모리에 저장되어 있는 데이터에 계속적으로 접근하는 동시에 그 메모리에 저장되어 있는 프로그램을 수행하는 방식이다. 컴퓨터 성능의 증가에 따라 데이터 처리속도의 병목 현상을 개선하기 위해 병렬 처리의 비중을 높이는 형태로 진화하며 발전해왔다. 그러나 기하급수적으로 증가하는 대용량 데이터의 처리에 한계가 있어, 새로운 방식의 마이크로프로세서의 개발이 필요하다.
인간의 신경망은 뉴런과 시냅스가 병렬적으로 연결되어 저전력으로 기억, 연산, 추론 등을 동시에 수행할 수 있어 폰 노이만 기반의 컴퓨터에 비해 고도의 응용 처리가 가능하다. 뉴로모픽(Neuromorphic) 기술은 이러한 인간의 신경 구조를 CMOS 집적회로 기술 기반 하드웨어로 모방하기 위한 기술이다.
하지만 현재의 뉴로모픽 기술은 대규모 뉴런과 시냅스의 집적이 어렵고, 기존 CMOS 공정 기반으로는 뉴런의 학습기능을 구현하기 어렵다는 것이 문제점이다. 이를 구현하기 위해서는 칩 외부에 학습 동작을 제어하는 별도의 프로세서가 필요하여 실용화에 큰 제약이 되고 있다. 따라서 기존 CMOS 공정을 활용하면서, 기존과는 새로운 방식의 기억이 가능한 논리소자의 개발이 필요하다.
미국 등록특허 5,612,563은 수직형 MOS 트렌지스터를 이용한 논리 소자를 개시한다. 그러나, 미국 등록특허 5,612,563은 게이트 전극에 입력 신호가 제거되면, 그 전 상태의 데이터를 소실하여, 이전 상태를 기억하는 논리소자를 제공할 수 없다.
본 발명의 해결하고자 하는 일 기술적 과제는 기존 CMOS 공정을 활용할 수 있는 시냅스 모방소자를 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 논리 연산과 기억이 가능한 뉴런 모방소자를 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 메모리와 프로세서의 분리로 인한 처리속도 및 집적화 한계를 극복한 소자를 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 인간의 두뇌처럼 적은 전력소모로 프로세싱이 가능한 차세대 뉴로모픽 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
본 발명의 일 실시예에 있어서, 복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고, 상기 제1 트렌지스터의 제1 도전형은 n형이고, 상기 제2 트렌지스터의 제1 도전형은 p형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제1 도전 영역을 포함할 수 있다. 상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트렌지스터의 게이트 전극은 상기 제2 트렌지스터의 게이트 전극에 전기적으로 연결되어 "1" 또는 "0"을 나타내는 입력 신호를 제공받을 수 있다. 상기 제1 트렌지스터의 제2 도전 영역은 상기 제2 트렌지스터의 제2 도전 영역에 전기적으로 연결되어 출력 신호를 제공할 수 있다. 상기 제1 트렌지스터의 제1 도전 영역은 접지되고, 상기 제2 트렌지스터의 제1 도전 영역은 인가 전압에 연결되고, 상기 제1 트렌지스터와 상기 제2 트렌지스터는 로직 인버터를 제공하고, 상기 입력 신호와 상기 출력 신호는 서로 반대 부호일 수 있다.
본 발명의 일 실시예에 있어서, 상기 로직 인버터는 상기 제1 트렌지스터의 게이트 전극에 상기 입력 신호가 제거된 경우에도, 이전 상태의 출력 신호를 유지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다. 상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고, 상기 제1 트렌지스터의 제1 도전형은 p형이고, 상기 제2 트렌지스터의 제1 도전형은 n형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고, 상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌지스터의 게이트 전극에 인가되는 입력 신호는 제1 논리 상태를 나타내는 양의 제1 게이트 전압과 제2 논리 상태를 나타내는 음의 제2 게이트 전압이고, 상기 입력 신호가 제거된 경우에도 상기 NOR 논리 회로 또는 NAND 논리회로는 이전 상태의 데이터를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함할 수 있다. 상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역을 포함할 수 있다. 상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다. 상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함할 수 있다. 상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다. 상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함할 수 있다. 상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트렌지스터의 제1 도전형은 p형이고, 상기 제2 트렌지스터의 제1 도전형은 n형일 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌지스터는 하부층에 배치된 제1 트렌지스터와 상부층에 배치된 제2 트렌지스터를 포함할 수 있다. 상기 제1 트렌지스터는, 기판 상에 배치된 제1 하부 층간 절연막; 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막; 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극; 상기 제2 하부 층간 절연막, 상기 하부 게이트 전극, 및 상기 제1 하부 층간 절연막을 관통하여 배치된 하부 반도체 컬럼; 상기 하부 반도체 컬럼과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막; 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선; 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 트렌지스터는, 상기 제3 하부 층간 절연막 상에 배치된 제1 상부 층간 절연막; 상기 제1 상부 층간 절연막 상에 배치된 제2 상부 층간 절연막; 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극; 상기 제2 상부 층간 절연막, 상기 상부 게이트 전극, 및 상기 제1 상부 층간 절연막을 관통하여 배치된 상부 반도체 컬럼; 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막; 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 게이트 전극을 분리하는 하부 게이트 분리막; 상기 하부 반도체 컬럼의 하부면에 접촉하여 연장되는 하부 보조 배선; 및 상기 하부 게이트 분리막을 관통하여 상기 하부 보조 배선에 연결되는 하부 배선 콘택 플러그를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 게이트 전극을 분리하는 상부 게이트 분리막; 상기 상부 반도체 컬럼의 하부면에 접촉하여 연장되는 상부 보조 배선; 및 상기 상부 게이트 분리막을 관통하여 상기 상부 보조 배선에 연결되는 상부 배선 콘택 플러그를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다. 상기 게이트 전극에 인가되는 입력 전압이 제거된 경우에도 이전 상태의 데이터를 출력한다.
본 발명의 일 실시예에 있어서, 상기 트렌지스터는 상기 반도체 컬럼의 제1 도전형이 n형인 n 채널 반도체 소자와 상기 반도체 컬럼의 제1 도전형이 p 형인 p 채널 반도체 소자를 각각 포함할 수 있다. 상기 트렌지스터는 인버터, NAND, 또는 NOR 논리 연산 중에서 적어도 하나를 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 채널 반도체 소자와 상기 n 채널 반도체 소자는 적층된 구조를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기존 CMOS 공정을 활용하면서 집적도 향상과 소비전력의 감소를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기억이 가능한 논리소자를 이용하여 뉴런 모방소자를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 프로세서와 메모리가 분리되어 발전된 폰-노이만 아키텍쳐를 벗어난 차세대 고속 뉴로모픽 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 프로세서와 메모리의 기능적 융합으로 전력소모가 적은 소자를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 n 채널 반도체 소자들을 나타내는 개념도들이다.
도 1c는 도 1a 및 도 1b의 n 채널 반도체 소자를 나타내는 기호이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 p 채널 반도체 소자들을 나타내는 개념도들이다.
도 2c는 도 2a 및 도 2b의 p 채널 반도체 소자를 나타내는 기호이다.
도 3은 본 발명의 일 실시예에 따른 n 채널 반도체 소자와 p 채널 반도체 소자의 게이트 전압(VGS)에 따른 드레인 전류(IDS)를 나타내는 IDS-VGS 커브를 나타낸다.
도 4a는 본 발명의 일 실시예에 따른 로직 인버터를 나타내는 기호이다.
도 4b는 도 4a의 로직 인버터를 나타내는 구조도이다.
도 5는 도 4a의 로직 인버터의 타이밍도이다.
도 6a는 도 4b의 로직 인버터를 나타내는 평면도이다.
도 6b는 도 6a의 로직 인버터의 A-A' 선을 따라 자른 단면도이다.
도 7a 내지 도 7l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 8은 본 발명의 다른 실시시예에 따른 로직 인버터를 나타내는 개념도이다.
도 9는 도 8의 로직 인버터를 나타내는 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 NAND 회로를 나타내는 회로도이다.
도 11은 도 10의 NAND 회로를 나타내는 개념도이다.
도 12는 도 11의 NAND 회로의 상태를 나타내는 타이밍도이다.
도 13은 도 11의 NAND 회로를 나타내는 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 NAND 회로를 나타내는 개념도이다.
도 15는 도 14의 NAND 회로를 나타내는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 NOR 회로를 나타내는 회로도이다.
도 17은 도 16의 NOR 회로를 나타내는 개념도이다.
도 18은 도 17의 NOR 회로의 상태를 나타내는 타이밍도이다.
도 19는 도 17의 NOR 회로를 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 NOR 회로를 나타내는 개념도이다.
도 21은 도 20의 NOR 회로를 나타내는 단면도이다.
본 발명의 일 실시예에 따르면, 기억 가능한 논리소자는 피드백(feedback) 동작 메커니즘을 적용한 메모리 소자를 집적화한 소자로, 소자 내부 포텐셜 장벽 형성에 따라 나타나는 전기적 특성을 응용하여 메모리 및 논리연산을 수행할 수 있다.
기존 폰 노이만 아키텍쳐 기반의 반도체 소자는 논리연산 소자와 메모리 소자가 분리되어 두 소자를 구조적으로 결합하는 형태로만 발전해왔다. 인간의 두뇌를 모방하기 위해서는 논리연산과 기억이 가능한 새로운 형태의 소자 개발이 필요하다. 본 발명에서 제시하는 기억이 가능한 논리소자는 논리연산 동작과 이를 기억하는 동작이 가능하여 이는 인간의 두뇌의 기능을 단순히 흉내내는 다른 뉴로모픽 소자들보다 한 단계　발전된 소자이다. 기본적인 논리소자인 인버터(inverter) 뿐만 아니라 NAND, NOR 등의 논리소자에도 적용이 가능하며, 기존 CMOS 공정 기반의 소자로 대규모 집적화가 가능하다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 구체적인 내용을 실시예에 기초하여 설명한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 발명에 있어서, n 채널 반도체 소자는 일반적인 MOS-FET와 달리 상기 반도체 컬럼(110)의 진성 영역(114)을 기준으로 양측에 n형 불순물로 도핑된 경우를 말한다. 한편, p 채널 반도체 소자는 상기 반도체 컬럼(110)의 진성 영역(114)을 기준으로 양측에 p형 불순물로 도핑된 경우를 말한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 n 채널 반도체 소자들을 나타내는 개념도들이다.
도 1c는 도 1a 및 도 1b의 n 채널 반도체 소자를 나타내는 기호이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(100a, 100b)는 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역(112)과 상기 제2 도전 영역(118) 사이에 배치된 진성 영역(114), 및 상기 진성 영역(114)과 상기 제2 도전 영역(118) 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역(114)을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극(130)과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다. 상기 게이트 전극(130)에 인가되는 게이트 전압과 상기 제2 도전 영역(드레인)에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작한다. 수직 방향은 기판 상에서 상기 반도체 컬럼이 연장되는 방향이다. 상기 반도체 컬럼의 상기 제1 도전형이 n형인 경우, 상기 반도체 소자는 n 채널 반도체 소자로 동작하고 MOS-FET의 n 채널 소자와 히스테리시스 특성을 제외한 유사한 특성을 보인다. n 채널 반도체 소자의 경우, 제1 도전 영역은 소오스로 동작하고, 상기 제2 도전 영역은 드레인으로 동작할 수 있다.
상기 기판은 단결정 실리콘 기판이고, 상기 반도체 컬럼은 다결정 상태 또는 단결정 상태의 실리콘일 수 있다. 상기 반도체 컬럼(110)은 상기 기판 상에서 수직 위치에 따라 제1 도전형 또는 제2 도전형으로 도핑될 수 있다. 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다. 상기 게이트 절연막(120)은 상기 진성 영역을 감싸도록 배치되고 실리콘 산화막일 수 있다. p+-n+-i-n+ 구조는 제1 p-n접합(111a), 제2 p-n 접합(111b), 그리고 제3 p-n 접합(111c)을 포함한다.
도 1a를 참조하면, 상기 반도체 컬럼(110)은 기판 상에서 수직으로 연장되도록 배치될 수 있다. 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다. 상기 제1 도전 영역(112), 상기 진성 영역(114), 상기 장벽 영역(116), 및 상기 제2 도전 영역(118)은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라 차례로 배치될 수 있다. 상기 게이트 절연막(120)은 상기 진성 영역(114)을 감싸도록 배치되고, 상기 게이트 전극(130)은 상기 게이트 절연막(120)을 개재하여 상기 진성 영역(114)만을 선택적으로 감싸도록 배치될 수 있다.
도 1b를 참조하면, 상기 반도체 컬럼(110)은 기판 상에서 수직으로 연장되도록 배치될 수 있다. 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다. 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라 차례로 배치될 수 있다. 상기 게이트 절연막(120)은 진성 영역(114)을 감싸도록 배치되고, 상기 게이트 전극(130)은 상기 게이트 절연막을 개재하여 상기 진성 영역만을 선택적으로 감싸도록 배치될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 p 채널 반도체 소자들을 나타내는 개념도들이다.
도 2c는 도 2a 및 도 2b의 n 채널 반도체 소자를 나타내는 기호이다.
도 2a 내지 도 2c를 참조하면, 반도체 소자(100c,100d)는 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역(112)과 상기 제2 도전 영역(118) 사이에 배치된 진성 영역(114), 및 상기 진성 영역(114)과 상기 제2 도전 영역(118) 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역(114)을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다. 상기 게이트 전극에 인가되는 게이트 전압(VGS)과 상기 제1 도전 영역(드레인) 에 인가되는 드레인 전압(VDS)에 따라 스위치 또는 휘발성 메모리로 동작한다. 수직 방향은 기판 상에서 상기 반도체 컬럼이 연장되는 방향이다.
상기 반도체 컬럼의 상기 제1 도전형이 p형인 경우, 상기 반도체 소자는 p 채널 반도체 소자로 동작하고 MOS-FET의 p 채널 소자와 히스테리시스 특성을 제외한 유사한 특성을 보인다. p 채널 반도체 소자의 경우, 제1 도전 영역은 드레인으로 동작하고, 상기 제2 도전 영역은 소오스로 동작할 수 있다.
상기 기판은 단결정 실리콘 기판이고, 상기 반도체 컬럼(110)은 다결정 상태 또는 단결정 상태의 실리콘일 수 있다. 상기 반도체 컬럼(110)은 상기 기판 상에서 수직 위치에 따라 제1 도전형 및 제2 도전형으로 도핑될 수 있다. 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다. 상기 게이트 절연막(120)은 상기 진성 영역을 감싸도록 배치되고 실리콘 산화막일 수 있다. n+-p+-i-p+ 구조는 제1 p-n접합(111a), 제2 p-n 접합(111b), 그리고 제3 p-n 접합(111c)을 포함한다.
도 2a를 참조하면, 상기 반도체 컬럼(110)은 기판 상에서 수직으로 연장되도록 배치될 수 있다. 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다. 상기 제1 도전 영역(112), 상기 진성 영역(114), 상기 장벽 영역(116), 및 상기 제2 도전 영역(118)은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼(110)을 따라 차례로 배치될 수 있다. 상기 게이트 절연막(120)은 진성 영역을 감싸도록 배치되고, 상기 게이트 전극(130)은 상기 게이트 절연막(120)을 개재하여 상기 진성 영역만을 선택적으로 감싸도록 배치될 수 있다.
도 2b를 참조하면, 상기 반도체 컬럼(110)은 기판 상에서 수직으로 연장되도록 배치될 수 있다. 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다. 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라 차례로 배치될 수 있다. 상기 게이트 절연막은 진성 영역을 감싸도록 배치되고, 상기 게이트 전극(130)은 상기 게이트 절연막을 개재하여 상기 진성 영역만을 선택적으로 감싸도록 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 n 채널 반도체 소자와 p 채널 반도체 소자의 게이트 전압(VGS)에 따른 드레인 전류(IDS)를 나타내는 IDS-VGS 커브를 나타낸다.
도 3을 참조하면, n 채널 반도체 소자(100a,110b)는 양의 드레인 전압(VDS=1V)에서 게이트 전압(VGS)에 따라 0 V를 중심으로 히스테리시스 특성을 나타낸다.
또한, p 채널 반도체 소자(100c,100d)는 양의 드레인 전압(VDS=1V)에서 게이트 전압(VGS)에 따라 0 V를 중심으로 히스테리시스 특성을 나타낸다.
스위칭 가능한 메모리인 피드백 반도체 소자는 집적화되면 기억이 가능한 논리소자를 구현할 수 있고, 인간의 뉴런을 기능적으로 구현할 수 있다. p 채널/n 채널 피드백 반도체 소자는 IDS-VGS 변환 커브(transfer curve)에서 히스테리시스 특성을 모두 0 V를 중심으로 대칭되도록 구현된다. 상기 n 채널 피드백 소자(100a,100b)는 n 채널 MOS-FET과 유사하게 동작하고, 상기 p 채널 피드백 반도체 소자(100c,100d)는 p 채널 MOS-FET과 유사하게 동작할 수 있다. 이에 따라, p 채널/n 채널 피드백 반도체 소자는 서로 연결되어 로직 인버터(inverter)를 구현할 수 있다. 또한, p 채널/n 채널 피드백 반도체 소자는 서로 연결되어 NAND 및 NOR 등의 논리 집적회로를 구현할 수 있다. 상기 논리 집적회로는 논리 연산 후 입력 전압이 게이트 전극에 인가되지 않아도 그 연산 결과를 계속 기억할 수 있다. 이에 따라, 저전력 고집적 뉴로모픽 칩을 개발하기 위한 뉴런 소자가 제공될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 로직 인버터를 나타내는 기호이다.
도 4b는 도 4a의 로직 인버터를 나타내는 구조도이다.
도 5는 도 4a의 로직 인버터의 타이밍도이다.
도 4a, 도 4b, 및 도 5를 참조하면, 로직 인버터 반도체 소자(200)는 복수의 적층된 트렌지스터(100a,100d)를 포함한다. 상기 트렌지스터(100a,100d) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다.
복수의 적층된 트렌지스터(100a,100d)는 하부에 배치된 제1 트렌지스터(100a) 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터(100d)를 포함한다. 상기 제1 트렌지스터(100a)의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100d)의 제1 도전형은 p형일 수 있다. 구체적으로, 상기 제1 트렌지스터(100a)는 n 채널 피드백 반도체 소자이고, 상기 제2 트렌지스터(100d)는 p 채널 피드백 반도체 소자일 수 있다.
상기 제1 트렌지스터(100a)의 상기 반도체 컬럼(110)은 수직 방향으로 순차적으로 상기 제1 도전 영역(112), 상기 진성 영역(114), 상기 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다. 상기 제2 트렌지스터(100d)의 상기 반도체 컬럼(100)은 수직 방향으로 순차적으로 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다.
상기 제1 트렌지스터(100a)의 게이트 전극(130)은 상기 제2 트렌지스터(100d)의 게이트 전극(130)에 전기적으로 연결되어 "1" 또는 "0"을 나타내는 입력 신호(VIN)를 제공받을 수 있다. "1" 상태는 양의 전압이, "0" 상태는 음의 전압일 수 있다.
상기 제1 트렌지스터(100a)의 제2 도전 영역(118)은 상기 제2 트렌지스터(100d)의 제2 도전 영역(118)에 전기적으로 연결되어 출력 신호(VOUT)를 제공할 수 있다. 상기 출력 신호(VOUT)는 "0" 상태 및 "1" 상태를 나타낼 수 있다.
상기 제1 트렌지스터(100a)의 제1 도전 영역(112)은 접지되고, 상기 제2 트렌지스터(100d)의 제1 도전 영역(118)은 인가 전압(VDD)에 연결될 수 있다. 상기 제1 트렌지스터(100a)와 상기 제2 트렌지스터(100d)는 로직 인버터를 제공하고, 상기 입력 신호(VIN)와 상기 출력 신호(VOUT)는 서로 반대 상태일 수 있다.
상기 로직 인버터에서, 입력 신호(VIN)가 제공되지 않거나 접지된 경우, 상기 출력 신호(VOUT)는 이전 상태의 결과를 기억하고 출력할 수 있다. 예를 들어, T6 시각에 입력 신호(VIN)가 "1" 또는 "0"을 나타내지 않는 접지 신호인 경우, 상기 출력 신호(VOUT)는 이전 구간(T5-T6)에 기억된 데이터("0" 상태)를 계속 유지할 수 있다. 즉, 상기 로직 인버터(200)는 상기 입력 신호(VIN)가 제거된 경우에도, 이전 상태의 출력 신호를 유지할 수 있다.
도 6a는 도 4b의 로직 인버터를 나타내는 평면도이다.
도 6b는 도 6a의 로직 인버터의 A-A' 선을 따라 자른 단면도이다.
도 4b, 도 6a 및 도 6b를 참조하면, 로직 반도체 소자(200)는 복수의 적층된 트렌지스터(100a,100d)를 포함한다. 상기 트렌지스터(100a,100d) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110a,110b); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130a,130b); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120a,120b)을 포함한다.
복수의 적층된 트렌지스터(100a,100d)는 하부에 배치된 제1 트렌지스터(100a) 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터(100d)를 포함한다. 상기 제1 트렌지스터(100a)의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100d)의 제1 도전형은 p형일 수 있다. 구체적으로, 상기 제1 트렌지스터(100a)는 n 채널 피드백 반도체 소자이고, 상기 제2 트렌지스터(100d)는 p 채널 피드백 반도체 소자일 수 있다.
상기 제1 트렌지스터(100a)의 하부 반도체 컬럼(110a)은 수직 방향으로 순차적으로 상기 제1 도전 영역(112), 상기 진성 영역(114), 상기 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다. 상기 제2 트렌지스터(100d)의 상부 반도체 컬럼(110b)은 수직 방향으로 순차적으로 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다.
상기 트렌지스터(100a,100d)는 하부층에 배치된 제1 트렌지스터(100a)와 상부층에 배치된 제2 트렌지스터(100d)를 포함할 수 있다.
상기 제1 트렌지스터(100a)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막(203) 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130a); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130a), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110); 상기 하부 반도체 컬럼(110)과 상기 하부 게이트 전극(130) 사이에 배치된 하부 게이트 절연막(120a); 상기 제2 하부 층간 절연막(205) 및 상기 하부 반도체 컬럼(110) 상에 배치된 하부 배선(253); 및 상기 하부 배선(253) 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다.
상기 기판(201)은 실리콘 반도체 기판일 수 있다. 상기 반도체 기판 상에 하부 보조 배선(209)이 형성될 수 있다. 상기 하부 보조 배선(209)은 상기 하부 반도체 컬럼(110a)의 제1 도전 영역(112)과 접촉하면서, 전기적 연결을 위하여 제1 도전형 불순물로 고농도 도핑된 실리콘일 수 있다. 상기 하부 보조 배선(209)은 STI(Shallow Trench Isolation) 공정을 사용하여 활성 영역을 정의하고, 상기 활성 영역을 제1 도전형의 불순물로 고농도로 도핑하여 형성될 수 있다. 상기 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 보조 배선(209)은 절연막 상에 배치되고, 제1 도전형의 불순물로 도핑된 실리콘 패턴으로 형성될 수 있다.
상기 제1 하부 층간 절연막(203)은 상기 기판 상에 배치될 수 있다. 상기 제1 하부 층간 절연막(203)은 실리콘 산화막일 수 있다. 상기 제1 하부 층간 절연막과 상기 기판 사이에 식각 정지막(202)이 배치될 수 있다. 상기 식각 정지막(202)은 실리콘 질화막일 수 있다.
상기 제1 하부 층간 절연막(203) 상에 하부 게이트 전극(130a)이 배치될 수 있다. 상기 하부 게이트 전극(130a)은 도핑된 폴리 실리콘일 수 있다. 상기 하부 게이트 전극(130a)은 아일랜드 형태의 판 형상일 수 있다.
상기 하부 게이트 전극(130a) 상에 제2 하부 층간 절연막(205)이 배치될 수 있다. 상기 제2 하부 층간 절연막(205)은 실리콘 산화막일 수 있다.
하부 반도체 컬럼(110a)은 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130a), 상기 제1 하부 층간 절연막(203), 및 상기 식각 정지막(202)을 관통하여 배치될 수 있다. 상기 하부 반도체 컬럼(110a)은 기판에서 수직하게 연장될 수 있다. 상기 하부 반도체 컬럼(110a)은 위치에 따라 서로 다른 도핑 영역을 가지는 실리콘 컬럼일 수 있다. 상기 하부 반도체 컬럼(110a)의 하부면은 상기 하부 보조 배선(209)과 연결되고, 상기 하부 반도체 컬럼(110a)의 상부면은 하부 배선(253)과 연결될 수 있다.
하부 게이트 절연막(120a)은 상기 하부 반도체 컬럼(110a)의 진성 영역(114)을 감싸고 상기 하부 반도체 컬럼(110a)과 상기 하부 게이트 전극(130a) 사이에 배치될 수 있다. 상기 하부 게이트 절연막(120a)은 실리콘 산화막일 수 있다. 상기 하부 게이트 절연막(120a)은 상기 하부 게이트 전극(130a)을 열산화시키어 형성될 수 있다.
하부 배선(253)은 상기 제2 하부 층간 절연막(205) 및 상기 하부 반도체 컬럼(110a) 상에 배치될 수 있다. 상기 하부 배선(253)은 도핑된 폴리 실리콘, 금속, 금속 합금, 또는 실리사이드일 수 있다.
제3 하부 층간 절연막(206)은 상기 하부 배선(253) 및 상기 제2 층간 절연막(205) 상에 배치될 수 있다. 상기 제3 하부 층간 절연막(206)은 실리콘 산화막일 수 있다.
하부 게이트 분리막(242)은 상기 하부 게이트 전극(130a)을 분리하고, 상기 하부 게이트 전극(130a)을 감싸도록 배치될 수 있다. 상기 하부 게이트 분리막(242)은 하부 게이트 전극(130a)의 주위를 채우고 분리된 제2 하부 층간 절연막(205)을 채울 수 있다.
하부 보조 배선 콘택 플러그(251)는 상기 하부 게이트 분리막(242) 및 상기 제1 하부 층간 절연막(203)을 관통하여 상기 하부 보조 배선(209)에 연결될 수 있다. 상기 하부 보조 배선 콘택 플러그(251)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다. 상기 하부 보조 배선 콘택 플러그(251)는 상기 하부 배선(253)과 연결될 수 있다.
하부 게이트 콘택 플러그(252)는 상기 제2 하부 층간 절연막(205)을 관통하여 상기 하부 게이트 전극(130a)에 접촉하도록 배치될 수 있다. 상기 하부 게이트 콘택 플러그(252)는 상기 하부 배선(253)과 연결될 수 있다. 상기 하부 게이트 콘택 플러그(252)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 하부 비아 플러그(254)는 상기 제3 층간 절연막(206)을 관통하여 상기 하부 배선(253)에 연결될 수 있다. 상기 하부 비아 플러그(254)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 제2 트렌지스터(100d)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(303) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막(303)과 상기 제2 상부 층간 절연막() 사이에 배치된 상부 게이트 전극(130b); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130b), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110b); 상기 상부 반도체 컬럼(110b)과 상기 상부 게이트 전극(130b) 사이에 배치된 상부 게이트 절연막(120b); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼(110b) 상에 배치된 상부 배선(353)을 포함할 수 있다.
상기 상부 반도체 컬럼(110b)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110b)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100d)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
상기 기판 또는 상기 제3 하부 층간 절연막(206) 상에 상부 보조 배선(309)이 형성될 수 있다. 상기 상부 보조 배선(309)은 상기 상부 반도체 컬럼(110b)의 제2 도전 영역(118)과 접촉하면서, 전기적 연결을 위하여 제2 도전형 불순물로 고농도 도핑된 실리콘일 수 있다. 상기 상부 보조 배선(309)은 상기 제3 하부 절연막(206) 상에 배치되고, 제2 도전형의 불순물로 도핑된 실리콘 패턴으로 형성될 수 있다.
상기 제1 상부 층간 절연막(303)은 상기 상부 보조 배선(309) 상에 배치될 수 있다. 상기 제1 상부 층간 절연막(303)은 실리콘 산화막일 수 있다.
상기 제1 상부 층간 절연막(303) 상에 상부 게이트 전극(130b)이 배치될 수 있다. 상기 상부 게이트 전극(130b)은 도핑된 폴리 실리콘일 수 있다. 상기 상부 게이트 전극(130b)은 아일랜드 형태의 판 형상일 수 있다.
상기 상부 게이트 전극(130b) 상에 제2 상부 층간 절연막(305)이 배치될 수 있다. 상기 제2 상부 층간 절연막(305)은 실리콘 산화막일 수 있다.
상부 반도체 컬럼(110b)은 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130b), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치될 수 있다. 상기 상부 반도체 컬럼(110b)은 기판에서 수직하게 연장될 수 있다. 상기 상부 반도체 컬럼(110b)은 위치에 따라 서로 다른 도핑 영역을 가지는 실리콘 컬럼일 수 있다. 상기 상부 반도체 컬럼(110b)의 하부면은 상기 상부 보조 배선(309)과 연결되고, 상기 상부 반도체 컬럼(110b)의 상부면은 상부 배선(353)과 연결될 수 있다.
상부 게이트 절연막(120b)은 상기 상부 반도체 컬럼(110b)의 진성 영역을 감싸고 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치될 수 있다. 상기 상부 게이트 절연막(120b)은 실리콘 산화막일 수 있다. 상기 상부 게이트 절연막(120b)은 상기 상부 게이트 전극을 열산화시키어 형성될 수 있다.
상부 배선(353)은 상기 제2 상부 층간 절연막(305) 및 상기 상부 반도체 컬럼(110b) 상에 배치될 수 있다. 상기 상부 배선(353)은 도핑된 폴리 실리콘, 금속, 금속 합금, 또는 실리사이드일 수 있다.
상부 게이트 분리막(342)은 상기 상부 게이트 전극(130b)을 분리하고, 상기 상부 게이트 전극(130b)을 감싸도록 배치될 수 있다. 상기 상부 게이트 분리막(342)은 상부 게이트 전극의 주위를 채우고 분리된 제2 상부 층간 절연막(305)을 채울 수 있다.
상부 보조 배선 콘택 플러그(351)는 상기 상부 게이트 분리막(342) 및 상기 제1 상부 층간 절연막(303)을 관통하여 상기 상부 보조 배선(309)에 연결될 수 있다. 상기 상부 보조 배선 콘택 플러그(351)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다. 상기 상부 보조 배선 콘택 플러그(351)는 상기 상부 배선(353)과 연결될 수 있다.
상부 게이트 콘택 플러그(352)는 상기 제2 상부 층간 절연막(305)을 관통하여 상기 상부 게이트 전극(130b)에 접촉하도록 배치될 수 있다. 상기 상부 게이트 콘택 플러그(352)는 상기 상부 배선(353)과 연결될 수 있다. 상기 상부 게이트 콘택 플러그(352)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도 7a 내지 도 7l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 7a를 참조하면, 기판(201) 상에 보조 하부 배선(209)을 형성할 수 있다. 상기 보조 하부 배선(209)은 기판 상에 마스크를 이용한 이온 주입 공정을 통하여 형성될 수 있다. 상기 하부 보조 배선(209)은 상기 하부 반도체 컬럼(110b)의 제1 도전 영역과 접촉하면서, 전기적 연결을 위하여 제1 도전형 불순물(예를 들어, n형 불순물)로 고농도 도핑된 실리콘일 수 있다.
상기 하부 보조 배선(209)이 형성된 기판(201) 상에 식각 정지막(202), 제1 하부 층간 절연막(203), 하부 게이트 전극막(204), 및 제2 하부 층간 절연막(205)이 순차적으로 형성될 수 있다. 상기 식각 정지막(202)은 실리콘 질화막이고, 상기 제1 하부 층간 절연막(203) 및 상기 제2 하부 층간 절연막(205)은 실리콘 산화막일 수 있다. 상기 하부 게이트 전극막(204)은 추후에 패터닝되어 하부 게이트 전극(130a)을 형성할 수 있다. 상기 제2 하부 층간 절연막(205)의 두께는 상기 제1 하부 층간 절연막(203) 또는 상기 하부 게이트 전극막(204)의 두께보다 클 수 있다.
패터닝 공정을 이용하여 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극막(204), 상기 제1 하부 층간 절연막(203), 및 상기 식각 정지막(202)을 연속적으로 패터닝하여 관통홀(110c)을 형성할 수 있다.
도 7b를 참조하면, 상기 관통홀(110c)의 노출된 하부 게이트 전극막(204)에 하부 게이트 절연막(120a)을 형성할 수 있다. 상기 하부 게이트 절연막(120a)은 열산화 공정에 의하여 형성된 실리콘 산화막일 수 있다. 상기 하부 게이트 절연막(120b)이 형성되는 경우, 상기 노출된 보조 하부 배선(209) 상에 하부 보조 절연막(121)이 형성될 수 있다.
도 7c를 참조하면, 상기 하부 게이트 절연막(121)이 형성된 기판 상에 하부 측벽 보호막이 증착될 수 있다. 상기 하부 측벽 보호막을 이방성 식각하여, 하부 측벽(122)을 형성할 수 있다. 상기 하부 측벽(122)을 마스크로 하여 상기 하부 보조 절연막(121)을 식각하여 상기 보조 하부 배선(209)을 노출시킬 수 있다.
도 7d를 참조하면, 상기 하부 측벽(122)을 습식 식각을 통하여 선택적으로 제거될 수 있다. 상기 관통홀(110c)에 하부 반도체 컬럼(110a)이 형성될 수 있다. 상기 하부 반도체 컬럼(110a)은 선택적 에피탁시얼 성장법 또는 화학 기상 증착법으로 형성될 수 있다. 화학 기상 증착법을 사용한 경우, 폴리 실리콘으로 상기 관통홀을 채우고 열처리하여 단결정화될 수 있다. 상기 하부 반도체 컬럼(110a)의 상부면은 평탄화 공정에 의하여 평탄화될 수 있다. 선택적 에피탁시얼 성장법을 사용하는 경우, 상기 하부 반도체 컬럼의 성장과 동시에 불순물 도핑이 수행될 수 있다. 또한, 상기 하부 반도체 컬럼의 불순물 도핑은 이온 주입 공정을 통하여 수행될 수도 있다. 이에 따라, 상기 하부 반도체 컬럼(110a)은 기판에 수직하게 순차적으로 배치된 제1 도전형의 제1 도전 영역(112), 진성 영역(114), 제1 도전형의 장벽 영역(116), 및 제2 도전형의 제2 도전 영역(118)을 포함할 수 있다. 상기 진성 영역(114)은 상기 하부 게이트 전극막(204)과 정렬될 수 있다.
도 7e를 참조하면, 상기 하부 게이트 전극막(204)을 분리하여 하부 게이트 전극(130a)을 형성하기 위하여, 패터닝 공정을 사용하여 상기 제2 하부 층간 절연막(205) 및 상기 하부 게이트 전극막(204)을 식각하여 트렌치(242a)를 형성할 수 있다. 이에 따라, 상기 하부 게이트 전극막(204)은 아일랜드 형태로 분리되어 하부 게이트 전극(130a)을 형성할 수 있다. 상기 트렌치(242a)를 매립하는 하부 게이트 분리막(242)이 증착될 수 있다. 상기 하부 게이트 분리막(242)은 실리콘 산화막일 수 있다. 상기 하부 게이트 분리막(242)이 형성된 상기 기판은 평탄화되어 상기 하부 반도체 컬럼(110a)의 상부면이 노출될 수 있다.
도 7f를 참조하면, 상기 하부 게이트 전극(130a)을 전기적으로 연결하기 위하여, 패터닝 공정을 이용하여 하부 게이트 콘택홀이 형성될 수 있다. 또한, 상기 하부 보조 배선을 전기적으로 연결하기 위하여, 하부 보조 배선 콘택홀이 형성될 수 있다. 상기 하부 게이트 콘택홀과 상기 하부 보조 배선 콘택홀은 동시에 형성될 수 있다. 하부 게이트 콘택 플러그(252)는 도전성 물질로 상기 하부 게이트 콘택홀을 채울 수 있다. 상기 하부 보조 배선 콘택 플러그(251)는 상기 하부 보조 배선 콘택홀을 채울 수 있다. 상기 하부 보조 배선 콘택 플러그(251)와 상기 하부 게이트 콘택 플러그(252)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도 7g를 참조하면, 하부 배선(253)이 상기 하부 보조 배선 콘택 플러그(251), 상기 하부 게이트 콘택 플러그(252), 및 상기 하부 반도체 컬럼(110) 상에 각각 배치될 수 있다. 상기 하부 배선(253)은 전기적 연결을 위하여 동일 평면에서 연장될 수 있다.
도 7h를 참조하면, 상기 하부 배선(253)이 형성된 기판 상에 제3 하부 층간 절연막(206)이 배치될 수 있다. 하부 비아 플러그(254)는 상기 제3 층간 절연막(206)을 관통하여 상기 하부 배선(253)에 연결될 수 있다. 상기 하부 비아 플러그(254)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도 7i를 참조하면, 상기 제3 층간 절연막(206) 상에 보조 상부 배선(309)이 형성될 수 있다. 상기 보조 상부 배선(309)은 상기 상부 반도체 컬럼(110)의 형성을 위한 시드를 제공하고, 후에 형성될 콘택 플러그를 위한 패드 역할을 할 수 있다. 상기 보조 상부 배선(309)은 하부 비아 플러그(254)와 연결될 수 있다.
상기 보조 상부 배선(309)은 도핑된 실리콘일 수 있다. 상기 보조 상부 배선의 도전형은 상기 상부 반도체 컬럼의 하부면의 도전형과 동일하게 형성될 수 있다.
도 7j를 참조하면, 상기 제3 하부 층간 절연막(206)과 상기 보조 상부 배선(309) 상에 차례로 제1 상부 층간 절연막(303), 상부 게이트 전극막(304), 및 제2 상부 층간 절연막(305)이 형성될 수 있다. 상기 제1 상부 층간 절연막(303) 및 상기 제2 상부 층간 절연막(305)은 실리콘 산화막이고, 상기 상부 게이트 전극막(304)은 도핑된 폴리 실리콘일 수 있다. 상기 제1 상부 층간 절연막(303)의 두께는 상기 제2 상부 층간 절연막(305) 또는 상기 상부 게이트 전극막(304)보다 클 수 있다.
도 7k를 참조하면, 패터닝 공정을 이용하여 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극막(304), 및 상기 제1 상부 층간 절연막(303)을 연속적으로 패터닝하여 관통홀(110c)을 형성할 수 있다. 상기 관통홀(110c)의 노출된 상부 게이트 전극막(304)에 상부 게이트 절연막(120b)을 형성할 수 있다. 상기 상부 게이트 절연막(120b)은 열산화 공정에 의하여 형성된 실리콘 산화막일 수 있다. 상기 상부 게이트 절연막이 형성되는 경우, 상기 노출된 보조 상부 배선 상에 상부 보조 절연막이 형성될 수 있다.
상기 상부 게이트 절연막이 형성된 기판 상에 상부 측벽 보호막이 증착될 수 있다. 상기 상부 측벽 보호막을 이방성 식각하여, 상부 측벽을 형성할 수 있다. 상기 상부 측벽을 마스크로 하여 상기 상부 보조 절연막(321)을 식각하여 상기 보조 상부 배선을 노출시킬 수 있다.
상기 상부 측벽을 습식 식각을 통하여 선택적으로 제거될 수 있다. 상기 관통홀에 상부 반도체 컬럼이 형성될 수 있다. 상기 상부 반도체 컬럼(110b)은 선택적 에피탁시얼 성장법 또는 화학 기상 증착법으로 형성될 수 있다. 화학 기상 증착법을 사용한 경우, 폴리 실리콘으로 상기 관통홀을 채우고 열처리하여 단결정화될 수 있다. 상기 상부 반도체 컬럼의 상부면은 평탄화 공정에 의하여 평탄화될 수 있다. 선택적 에피탁시얼 성장법을 사용하는 경우, 상기 상부 반도체 컬럼의 성장과 동시에 불순물 도핑이 수행될 수 있다. 또한, 상기 상부 반도체 컬럼의 불순물 도핑은 이온 주입 공정을 통하여 수행될 수도 있다. 이에 따라, 상기 상부 반도체 컬럼(110b)은 기판에 수직하게 순차적으로 배치된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 진성 영역(114)은 상기 상부 게이트 전극막(304)과 정렬될 수 있다. 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다.
도 7l을 참조하면, 상기 상부 게이트 전극막(304)을 분리하여 상부 게이트 전극(130b)을 형성하기 위하여, 패터닝 공정을 사용하여 상기 제2 상부 층간 절연막 및 상기 상부 게이트 전극막을 식각하여 트렌치를 형성할 수 있다. 이에 따라, 상기 상부 게이트 전극막은 아일랜드 형태로 분리되어 상부 게이트 전극(130b)을 형성할 수 있다. 상기 트렌치를 매립하는 상부 게이트 분리막(342)이 증착될 수 있다. 상기 상부 게이트 분리막은 실리콘 산화막일 수 있다. 상기 상부 게이트 분리막이 형성된 상기 기판은 평탄화되어 상기 상부 반도체 컬럼(110b)의 상부면이 노출될 수 있다.
상기 상부 게이트 전극(130b)을 전기적으로 연결하기 위하여, 패터닝 공정을 이용하여 상부 게이트 콘택홀이 형성될 수 있다. 또한, 상기 상부 보조 배선을 전기적으로 연결하기 위하여, 상부 보조 배선 콘택홀이 형성될 수 있다. 상기 상부 게이트 콘택홀과 상기 상부 보조 배선 콘택홀은 동시에 형성될 수 있다. 상부 게이트 콘택 플러그(352)는 도전성 물질로 상기 상부 게이트 콘택홀을 채울 수 있다. 상기 상부 보조 배선 콘택 플러그(351)는 상기 상부 보조 배선 콘택홀을 채울 수 있다. 상기 상부 보조 배선 콘택 플러그(351)와 상기 상부 게이트 콘택 플러그(352)는 금속, 금속 합금, 및 실리사이드 중에서 적어도 하나를 포함할 수 있다.
다시, 도 6b를 참조하면, 상부 배선(353)이 상기 상부 보조 배선 콘택 플러그(351), 상기 상부 게이트 콘택 플러그(352), 및 상기 상부 반도체 컬럼(110) 상에 각각 배치될 수 있다. 상기 상부 배선은 전기적 연결을 위하여 동일 평면에서 연장될 수 있다.
도 8은 본 발명의 다른 실시시예에 따른 로직 인버터를 나타내는 개념도이다.
도 9는 도 8의 로직 인버터를 나타내는 단면도이다.
도 8 및 도 9를 참조하면, 인버터 로직 반도체 소자(200a)는 복수의 적층된 트렌지스터(100b, 100d)를 포함한다. 상기 트렌지스터(100b, 100d) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110a,110b); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130a,130b); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120a,120b)을 포함한다.
복수의 적층된 트렌지스터(100b, 100d)는 하부에 배치된 제1 트렌지스터(100b) 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터(100d)를 포함한다. 상기 제1 트렌지스터(100b)의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100d)의 제1 도전형은 p형일 수 있다. 구체적으로, 상기 제1 트렌지스터(100b)는 n 채널 피드백 반도체 소자이고, 상기 제2 트렌지스터(100d)는 p 채널 피드백 반도체 소자일 수 있다.
상기 제1 트렌지스터(100b)의 하부 반도체 컬럼(110a)은 수직 방향으로 순차적으로 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 상기 진성 영역(114), 및 제1 도전형의 상기 제1 도전 영역(112)을 포함할 수 있다. 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100d)의 상기 상부 반도체 컬럼(110b)은 수직 방향으로 순차적으로 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 상기 진성 영역(114), 및 제1 도전형의 상기 제1 도전 영역(112)을 포함할 수 있다. 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
상기 트렌지스터(100b, 100d)는 하부층에 배치된 제1 트렌지스터(100b)와 상부층에 배치된 제2 트렌지스터(100d)를 포함할 수 있다.
상기 제1 트렌지스터(100b)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130a); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130a), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110a); 상기 하부 반도체 컬럼(110a)과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막(120a); 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선(253); 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다. 상기 제1 트렌지스터(100b)의 상기 하부 반도체 컬럼(110a)은 수직 방향으로 순차적으로 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다. 상기 하부 반도체 컬럼(110b)은 n 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제1 트렌지스터(100b)의 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100d)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(303) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극(130b); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130b), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110b); 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막(120b); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선(253)을 포함할 수 있다.
상기 상부 반도체 컬럼(110b)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118),제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110d)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100d)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 NAND 회로를 나타내는 회로도이다.
도 11은 도 10의 NAND 회로를 나타내는 개념도이다.
도 12는 도 11의 NAND 회로의 상태를 나타내는 타이밍도이다.
도 13은 도 11의 NAND 회로를 나타내는 단면도이다.
도 10 내지 도 13을 참조하면, NAND 로직 반도체 소자(300)는 복수의 적층된 트렌지스터(100al,100ar,100dl,100dr)를 포함한다. 상기 트렌지스터(100al,100ar,100dl,100dr) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다.
상기 복수의 적층된 트렌지스터(100al,100ar,100dl,100dr)는 하부층에 배치된 한 쌍의 제1 트렌지스터(100al,100ar)와 상부층에 배치된 한 쌍의 제2 트렌지스터(100dl,100dr)를 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)의 상기 반도체 컬럼(100)은 수직 방향에서 순차적으로 제1 도전 영역(112), 진성 영역(114), 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다.
상기 제2 트렌지스터(100dl,100dr)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)와 상기 제2 트렌지스터(100dl,100dr)는 NAND 논리회로를 구성할 수 있다. 상기 제1 트렌지스터(100al,100ar)의 반도체 컬럼의 제1 도전형은 n형이고, n 채널 반도체 소자를 제공할 수 있다.
상기 제2 트렌지스터(100dl,100dr)의 반도체 컬럼의 제1 도전형은 p형일 수 이고, p 채널 반도체 소자를 제공할 수 있다.
한 쌍의 제1 트렌지스터(100al,100ar)는 제1 좌측 트렌지스터(100al)와 제1 우측 트렌지스터(100ar)를 포함할 수 있다. 상기 제1 좌측 트렌지스터(100al)의 제1 도전 영역(소오스)은 접지되고, 상기 제1 좌측 트렌지스터(100al)의 제2 도전 영역(드레인)은 상기 제1 우측 트렌지스터(100ar)의 제1 도전 영역(소오스)에 연결될 수 있다. 제1 좌측 트렌지스터(100ar)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받고, 상기 제1 우측 트렌지스터(100ar)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받을 수 있다.
한 쌍의 상기 제2 트렌지스터(100dl,100dr)는 제2 좌측 트렌지스터(100dl)와 제2 우측 트렌지스터(100dr)를 포함할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 제1 도전 영역들(드레인들)은 서로 연결되어 외부 인가 전압(VDD)에 연결되고, 한 쌍의 상기 제2 트렌지스터(100dl,100dr)의 제2 도전 영역들(소오스들)은 서로 연결되어 출력 신호(VOUT)를 제공하고, 상기 제1 우측 트렌지스터(100ar)의 제2 도전 영역(드레인)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받고, 상기 제2 우측 트렌지스터(100dr)의 게이트 전극(130)은 제2 입력 신호((VIN2)를 제공받을 수 있다.
제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)는 "1" 또는 "0"을 나타낼 수 있다. "1" 상태는 양의 전압이, "0" 상태는 음의 전압일 수 있다. 상기 출력 신호(VOUT)는 NAND 로직에 따라 "0" 상태 및 "1" 상태를 나타낼 수 있다.
상기 NAND 회로에서, 입력 신호(VIN1, VIN2)가 제공되지 않거나 접지된 경우, 상기 출력 신호(VOUT)는 이전 상태의 결과를 기억하고 출력할 수 있다. 예를 들어, T6 시각에 입력 신호(VIN1, VIN2)가 "1" 또는 "0"을 나타내지 않는 접지 신호인 경우, 상기 출력 신호(VOUT)는 이전 구간(T5-T6)에 기억된 데이터("0" 상태)를 계속 유지할 수 있다. 즉, 상기 NAND 회로는 상기 입력 신호(VIN1, VIN2)가 제거된 경우에도, 이전 상태의 출력 신호(VOUT)를 유지할 수 있다.
상기 제1 트렌지스터(100al,100ar)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110); 상기 하부 반도체 컬럼(110)과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막(120); 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선(253); 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)의 상기 하부 반도체 컬럼(110)은 수직 방향으로 순차적으로 상기 제1 도전 영역(112), 상기 진성 영역(114), 상기 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다. 상기 하부 반도체 컬럼(110)은 n 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제1 트렌지스터(100bl,100br)의 상기 하부 반도체 컬럼(110)의 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100dl,100dr)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(203) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극(130); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110); 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막(120); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선(253)을 포함할 수 있다.
상기 상부 반도체 컬럼(110)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 상기 상부 반도체 컬럼(110)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 NAND 회로를 나타내는 개념도이다.
도 15는 도 14의 NAND 회로를 나타내는 단면도이다.
도 14 및 도 15를 참조하면, NAND 로직 반도체 소자(300a)는 복수의 적층된 트렌지스터(100bl,100br,100dl,100dr)를 포함한다. 상기 트렌지스터(100bl,100br,100dl,100dr) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(116), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다.
상기 복수의 적층된 트렌지스터(100bl,100br,100dl,100dr)는 하부층에 배치된 한 쌍의 제1 트렌지스터(100bl,100br)와 상부층에 배치된 한 쌍의 제2 트렌지스터(100dl,100dr)를 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 제1 도전 영역(112)을 포함할 수 있다.
상기 제2 트렌지스터(100dl,100dr)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 제1 도전 영역(112)을 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)와 상기 제2 트렌지스터(100dl,100dr)는 NAND 논리회로를 구성할 수 있다. 상기 제1 트렌지스터(100bl,100br)의 반도체 컬럼의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100dl,100dr)의 반도체 컬럼의 제1 도전형은 p형일 수 있다.
한 쌍의 제1 트렌지스터(100bl,100br)는 제1 좌측 트렌지스터(100bl)와 제1 우측 트렌지스터(100br)를 포함할 수 있다. 상기 제1 좌측 트렌지스터(100bl)의 제 도전 영역(소오스)은 접지되고, 상기 제1 좌측 트렌지스터(100bl)의 제2 도전 영역(드레인)은 상기 제1 우측 트렌지스터(100br)의 제1 도전 영역(소오스)에 연결될 수 있다. 제1 좌측 트렌지스터(100bl)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받고, 상기 제1 우측 트렌지스터(100br)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받을 수 있다.
한 쌍의 상기 제2 트렌지스터(100dl,100dr)는 제2 좌측 트렌지스터(100dl)와 제2 우측 트렌지스터(100dr)를 포함할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 제1 도전 영역들(드레인들)은 서로 연결되어 외부 인가 전압(VDD)에 연결되고, 한 쌍의 상기 제2 트렌지스터(100dl,100dr)의 제2 도전 영여들(소오스들)은 서로 연결되어 출력 신호(VOUT)를 제공하고, 상기 제1 우측 트렌지스터(100br)의 제2 도전 영역(드레인)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받고, 상기 제2 우측 트렌지스터(100dr)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받을 수 있다.
상기 제1 트렌지스터(100bl,100br)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110); 상기 하부 반도체 컬럼(110)과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막(120); 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선(253); 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)의 상기 하부 반도체 컬럼(110)은 수직 방향으로 순차적으로 상기 제2 도전 영역(118), 상기 장벽 영역(116), 상기 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다. 상기 하부 반도체 컬럼(110)은 n 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제1 트렌지스터(100bl,100br)의 하부 반도체 컬럼의 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100dl,100dr)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(203) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극(130); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110); 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막(120); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선(253)을 포함할 수 있다.
상기 상부 반도체 컬럼(110)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 NOR 회로를 나타내는 회로도이다.
도 17은 도 16의 NOR 회로를 나타내는 개념도이다.
도 18은 도 17의 NOR 회로의 상태를 나타내는 타이밍도이다.
도 19는 도 17의 NOR 회로를 나타내는 단면도이다.
도 16 내지 도 19를 참조하면, NOR 로직 반도체 소자(400)는 복수의 적층된 트렌지스터(100al,100ar,100dl,100dr)를 포함한다. 상기 트렌지스터(100al,100ar,100dl,100dr) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다.
상기 복수의 적층된 트렌지스터(100al,100ar,100dl,100dr)는 하부층에 배치된 한 쌍의 제1 트렌지스터(100al,100ar)와 상부층에 배치된 한 쌍의 제2 트렌지스터(100dl,100dr)를 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제1 도전 영역(112), 진성 영역(114), 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다.
상기 제2 트렌지스터(100dl,100dr)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 상기 제1 도전 영역(112)을 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)와 상기 제2 트렌지스터(100dl,100dr)는 NOR 논리회로를 구성할 수 있다. 상기 제1 트렌지스터(100al,100ar)의 반도체 컬럼의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100dl,100dr)의 반도체 컬럼의 제1 도전형은 p형일 수 있다.
한 쌍의 제1 트렌지스터(100al,100ar)는 제1 좌측 트렌지스터(100al)와 제1 우측 트렌지스터(100ar)를 포함할 수 있다. 상기 제1 좌측 트렌지스터(100al)의 제1 도전 영역(소오스)과 상기 제1 우측 트렌지스터(100ar)의 제1 도전 영역(소오스)는 서로 연결되어 접지될 수 있다. 상기 제1 좌측 트렌지스터(100al)의 제2 도전 영역(드레인)과 상기 제1 우측 트렌지스터(100ar)의 제2 도전 영역(드레인)은 서로 연결되어 출력 신호(VOUT)를 제공할 수 있다.
제1 좌측 트렌지스터(100al)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받고, 상기 제1 우측 트렌지스터(100br)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받을 수 있다.
한 쌍의 상기 제2 트렌지스터(100dl,100dr)는 제2 좌측 트렌지스터(100dl)와 제2 우측 트렌지스터(100dr)를 포함할 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 제2 도전 영역(소오스)은 상기 제1 트렌지스터(100al,100ar)의 제2 도전 영역(드레인)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 제1 도전 영역(드레인)은 상기 제2 우측 트렌지스터(100dr)의 제2 도전 영역(소오스)에 연결될 수 있다. 상기 제2 우측 트렌지스터(100dr)의 제1 도전 영역(드레인)은 외부 인가 전압(VDD)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받고, 상기 제2 우측 트렌지스터(100dr)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받을 수 있다.
제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)는 "1" 또는 "0"을 나타낼 수 있다. "1" 상태는 양의 전압이, "0" 상태는 음의 전압일 수 있다. 상기 출력 신호(VOUT)는 NOR 로직에 따라 "0" 상태 및 "1" 상태를 나타낼 수 있다.
상기 NOR 회로에서, 입력 신호(VIN1, VIN2)가 제공되지 않거나 접지된 경우, 상기 출력 신호(VOUT)는 이전 상태의 결과를 기억하고 출력할 수 있다. 예를 들어, T5 시각에 입력 신호(VIN1, VIN2)가 "1" 또는 "0"을 나타내지 않는 접지 신호인 경우, 상기 출력 신호(VOUT)는 이전 구간(T4-T5)에 기억된 데이터("1" 상태)를 계속 유지할 수 있다. 즉, 상기 NOR 회로는 상기 입력 신호가 제거된 경우에도, 이전 상태의 출력 신호를 유지할 수 있다.
상기 제1 트렌지스터(100al,100ar)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110); 상기 하부 반도체 컬럼(110)과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막(120); 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선(253); 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다.
상기 제1 트렌지스터(100al,100ar)의 상기 하부 반도체 컬럼(110)은 수직 방향으로 순차적으로 제1 도전 영역(112), 진성 영역(114), 장벽 영역(116), 및 상기 제2 도전 영역(118)을 포함할 수 있다. 상기 하부 반도체 컬럼(110)은 n 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제1 트렌지스터(100al,100ar)의 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100dl,100dr)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(203) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극(130); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110); 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막(120); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선(253)을 포함할 수 있다.
상기 상부 반도체 컬럼(110)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 NOR 회로를 나타내는 개념도이다.
도 21은 도 20의 NOR 회로를 나타내는 단면도이다.
도 20 및 도 21를 참조하면, NOR 로직 반도체 소자(400a)는 복수의 적층된 트렌지스터(100bl,100br, 100dl,100dr)를 포함한다. 상기 트렌지스터(100bl,100br, 100dl,100dr) 각각은 제1 도전형의 제1 도전 영역(112), 제2 도전형의 제2 도전 영역(118), 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역(114), 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역(116)을 포함하는 반도체 컬럼(110); 상기 진성 영역을 감싸도록 배치된 게이트 전극(130); 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막(120)을 포함한다.
상기 복수의 적층된 트렌지스터(100bl,100br, 100dl,100dr)는 하부층에 배치된 한 쌍의 제1 트렌지스터(100bl,100br)와 상부층에 배치된 한 쌍의 제2 트렌지스터(100dl,100dr)를 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 제1 도전 영역(112)을 포함할 수 있다.
상기 제2 트렌지스터(100dl,100dr)의 상기 반도체 컬럼(110)은 수직 방향에서 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 제1 도전 영역(112)을 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)와 상기 제2 트렌지스터(100dl,100dr)는 NOR 논리회로를 구성할 수 있다. 상기 제1 트렌지스터(100bl,100br)의 제1 도전형은 n형이고, 상기 제2 트렌지스터(100dl,100dr)의 제1 도전형은 p형일 수 있다.
한 쌍의 제1 트렌지스터(100bl,100br)는 제1 좌측 트렌지스터(100bl)와 제1 우측 트렌지스터(100br)를 포함할 수 있다. 상기 제1 좌측 트렌지스터(100bl)의 제1 도전 영역(소오스)은 접지될 수 있다. 상기 제1 좌측 트렌지스터(100bl)의 제2 도전 영역(드레인)은 상기 제1 우측 트렌지스터(100br)의 제2 도전 영역에 서로 연결되고, 출력 신호(VOUT)를 제공할 수 있다. 상기 제1 우측 트렌지스터(100br)의 제1 영역(소오스)는 접지될 수 있다.
제1 좌측 트렌지스터(100bl)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받고, 상기 제1 우측 트렌지스터(100br)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받을 수 있다.
한 쌍의 상기 제2 트렌지스터(100dl,100dr)는 제2 좌측 트렌지스터(100dl)와 제2 우측 트렌지스터(100dr)를 포함할 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 제2 도전 영역(소오스)는 상기 제1 트렌지스터(100bl,100br)의 제2 도전 영역(드레인)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 제1 영역(드레인)은 상기 제2 우측 트렌지스터(100dr)의 제2 영역(소오스)에 연결될 수 있다. 상기 제2 우측 트렌지스터(100dr)의 제1 도전 영역(드레인)은 외부 인가 전압(VDD)에 연결될 수 있다. 상기 제2 좌측 트렌지스터(100dl)의 게이트 전극(130)은 제2 입력 신호(VIN2)를 제공받고, 상기 제2 우측 트렌지스터(100dr)의 게이트 전극(130)은 제1 입력 신호(VIN1)를 제공받을 수 있다.
상기 제1 트렌지스터(100bl,100br)는, 기판(201) 상에 배치된 제1 하부 층간 절연막(203); 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막(205); 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극(130); 상기 제2 하부 층간 절연막(205), 상기 하부 게이트 전극(130), 및 상기 제1 하부 층간 절연막(203)을 관통하여 배치된 하부 반도체 컬럼(110); 상기 하부 반도체 컬럼(110)과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막(120); 상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선(253); 및 상기 하부 배선 상에 배치된 제3 하부 층간 절연막(206)을 포함할 수 있다.
상기 제1 트렌지스터(100bl,100br)의 상기 하부 반도체 컬럼(110)은 수직 방향으로 순차적으로 제2 도전 영역(118), 장벽 영역(116), 진성 영역(114), 및 제1도전 영역(112)을 포함할 수 있다. 상기 하부 반도체 컬럼(110)은 n 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제1 트렌지스터(100bl,100br)의 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
상기 제2 트렌지스터(100dl,100dr)는, 상기 제3 하부 층간 절연막(206) 상에 배치된 제1 상부 층간 절연막(303); 상기 제1 상부 층간 절연막(203) 상에 배치된 제2 상부 층간 절연막(305); 상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극(130); 상기 제2 상부 층간 절연막(305), 상기 상부 게이트 전극(130), 및 상기 제1 상부 층간 절연막(303)을 관통하여 배치된 상부 반도체 컬럼(110); 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막(120); 및 상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선(253)을 포함할 수 있다.
상기 상부 반도체 컬럼(110)은 수직 방향으로 차례로 적층된 제2 도전형의 제2 도전 영역(118), 제1 도전형의 장벽 영역(116), 진성 영역(114), 및 제1 도전형의 제1 도전 영역(112)을 포함할 수 있다. 상기 상부 반도체 컬럼(110)은 p 채널 피드백 반도체 소자를 제공할 수 있다. 상기 제2 트렌지스터(100dl,100dr)의 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
n 채널 반도체 소자(100a, 100b)와 p 채널 반도체 소자(100c,100d)는 서로 같은 평면 또는 수직으로 적층된 구조에서 결합하여 인버터, NOR, NAND와 같은 논리 소자, 또는 시냅스 모방소자를 제공할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 반도체 소자
110: 반도체 컬럼
120: 게이트 절연막
130: 게이트 전극
200: 인버터

Claims (19)

  1. 복수의 적층된 트렌지스터를 포함하고,
    상기 트렌지스터 각각은:
    제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;
    상기 진성 영역을 감싸도록 배치된 게이트 전극; 및
    상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터의 제1 도전형은 n형이고,
    상기 제2 트렌지스터의 제1 도전형은 p형인 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역을 포함하고,
    상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 제1 트렌지스터의 게이트 전극은 상기 제2 트렌지스터의 게이트 전극에 전기적으로 연결되어 "1" 또는 "0"을 나타내는 입력 신호를 제공받고,
    상기 제1 트렌지스터의 제2 도전 영역은 상기 제2 트렌지스터의 제2 도전 영역에 전기적으로 연결되어 출력 신호를 제공하고,
    상기 제1 트렌지스터의 제1 도전 영역은 접지되고,
    상기 제2 트렌지스터의 제1 도전 영역은 인가 전압에 연결되고,
    상기 제1 트렌지스터와 상기 제2 트렌지스터는 로직 인버터를 제공하고,
    상기 입력 신호와 상기 출력 신호는 서로 반대 부호인 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 로직 인버터는 상기 제1 트렌지스터의 게이트 전극에 상기 입력 신호가 제거된 경우에도, 이전 상태의 출력 신호를 유지하는 것을 특징으로 하는 반도체 소자.
  6. 제2 항에 있어서,
    상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,
    상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터의 제1 도전형은 p형이고,
    상기 제2 트렌지스터의 제1 도전형은 n형인 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 트렌지스터의 게이트 전극에 인가되는 입력 신호는 제1 논리 상태를 나타내는 양의 제1 게이트 전압과 제2 논리 상태를 나타내는 음의 제2 게이트 전압이고,
    상기 입력 신호가 제거된 경우에도 상기 NOR 논리 회로 또는 NAND 논리회로는 이전 상태의 데이터를 출력하는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역을 포함하고,
    상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,
    상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자.
  11. 제1 항에 있어서,
    상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,
    상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,
    상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 트렌지스터의 제1 도전형은 p형이고,
    상기 제2 트렌지스터의 제1 도전형은 n형인 것을 특징으로 하는 반도체 소자.
  13. 제1 항에 있어서,
    상기 트렌지스터는 하부층에 배치된 제1 트렌지스터와 상부층에 배치된 제2 트렌지스터를 포함하고,
    상기 제1 트렌지스터는:
    기판 상에 배치된 제1 하부 층간 절연막;
    상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막;
    상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극;
    상기 제2 하부 층간 절연막, 상기 하부 게이트 전극, 및 상기 제1 하부 층간 절연막을 관통하여 배치된 하부 반도체 컬럼;
    상기 하부 반도체 컬럼과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막;
    상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선; 및
    상기 하부 배선 상에 배치된 제3 하부 층간 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제2 트렌지스터는:
    상기 제3 하부 층간 절연막 상에 배치된 제1 상부 층간 절연막;
    상기 제1 상부 층간 절연막 상에 배치된 제2 상부 층간 절연막;
    상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극;
    상기 제2 상부 층간 절연막, 상기 상부 게이트 전극, 및 상기 제1 상부 층간 절연막을 관통하여 배치된 상부 반도체 컬럼;
    상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막; 및
    상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제13 항에 있어서,
    상기 하부 게이트 전극을 분리하는 하부 게이트 분리막;
    상기 하부 반도체 컬럼의 하부면에 접촉하여 연장되는 하부 보조 배선; 및
    상기 하부 게이트 분리막을 관통하여 상기 하부 보조 배선에 연결되는 하부 배선 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제14 항에 있어서,
    상기 상부 게이트 전극을 분리하는 상부 게이트 분리막;
    상기 상부 반도체 컬럼의 하부면에 접촉하여 연장되는 상부 보조 배선; 및
    상기 상부 게이트 분리막을 관통하여 상기 상부 보조 배선에 연결되는 상부 배선 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;
    상기 진성 영역을 감싸도록 배치된 게이트 전극; 및
    상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하고,
    상기 게이트 전극에 인가되는 입력 전압이 제거된 경우에도 이전 상태의 데이터를 출력하는 것을 특징으로 하는 반도체 소자.
  18. 제17 항에 있어서,
    트렌지스터는 상기 반도체 컬럼의 제1 도전형이 n형인 n 채널 반도체 소자와 상기 반도체 컬럼의 제1 도전형이 p 형인 p 채널 반도체 소자를 각각 포함하고,
    상기 트렌지스터는 인버터, NAND, 또는 NOR 논리 연산 중에서 적어도 하나를 수행하는 것을 특징으로 하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 p 채널 반도체 소자와 상기 n 채널 반도체 소자는 적층된 구조를 가지는 것을 특징으로 하는 반도체 소자.
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