KR100746220B1 - 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 - Google Patents

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Abstract

단결정 박막 트랜지스터들을 채택하는 반도체 집적회로들 및 그 제조방법들이 제공된다. 상기 반도체 집적회로들은 반도체기판에 형성된 벌크 트랜지스터 및 상기 벌크 트랜지스터를 덮는 제1 층간절연막을 구비한다. 상기 제1 층간절연막 상에 하부 단결정 박막 트랜지스터가 배치되고, 상기 하부 단결정 박막 트랜지스터는 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상에 상부 단결정 박막 트랜지스터가 배치되고, 상기 상부 단결정 박막 트랜지스터는 제3 층간절연막으로 덮여진다. 상기 벌크 트랜지스터의 제1 불순물 영역, 상기 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 단결정 박막 트랜지스터의 제1 불순물 영역은 상기 제1 내지 제3 층간절연막들을 관통하는 노드 플러그를 통하여 서로 전기적으로 접속된다.

Description

적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을 채택하는 반도체 집적회로들 및 그 제조방법들{Semiconductor integrated circuits employing stacked node contact structures and stacked thin film transistors and methods of fabricating the same}
도 1은 씨모스 에스램 셀(CMOS SRAM cell)의 전형적인(typical) 등가회로도이다.
도 2는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 활성영역들 및 구동(driver) 게이트 전극들을 보여주는 평면도이다.
도 3은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 하부 노드 반도체 플러그들 및 제1 및 제2 하부 단결정 바디층들을 보여주는 평면도이다.
도 4는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 부하(load) 게이트 전극들 및 제1 및 제2 상부 노드 반도체 플러그들을 보여주는 평면도이다.
도 5는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 상부 단결정 바디층들 및 워드라인들을 보여주는 평면도이다.
도 6은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 노드 금속 플러그들을 보여주는 평면도이다.
도 7은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 접지라인 콘택 플러그들과 아울러서 제1 및 제2 전원선 콘택 플러그들을 보여주는 평면도이다.
도 8은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 전원선(power line) 및 접지라인(ground line)을 보여주는 평면도이다.
도 9는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 비트라인 콘택 플러그들과 아울러서 제1 및 제2 비트라인들을 보여주는 평면도이다.
도 10a 내지 도 17a는 각각 도 2 내지 도 9의 Ⅰ-Ⅰ'에 따라 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제조방법들을 설명하기 위한 단면도들이다.
도 10b 내지 도 17b는 각각 도 2 내지 도 9의 Ⅱ-Ⅱ'에 따라 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제조방법들을 설명하기 위한 단면도들이다.
도 14c는 본 발명의 다른 실시예들에 따른 씨모스 에스램 셀들의 제1 노드 콘택 구조체를 도시한 단면도이다.
본 발명은 반도체 집적회로들 및 그 제조방법들에 관한 것으로, 특히 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들 및 그 제조방법들에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬(cache) 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(good low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)와 아울러서 약한 래 치업 면역성(weak latch-up immunity)을 보인다.
한편, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀에 비하여 높은 집적도를 보일지라도, 상기 박막 트랜지스터 에스램 셀의 집적도는 디램 셀의 집적도에 비하여 여전히 낮다. 따라서, 높은 신뢰성을 갖는 고집적 에스램 소자를 구현하기 위해서는, 부하소자로 사용되는 박막 트랜지스터의 특성을 개선시키는 것과 아울러서 3차원적인 구조를 갖는 콤팩트한 셀을 설계하는 것이 요구된다.
상기 에스램 셀들의 각각은 한 쌍의 노드 콘택 구조체들을 구비한다. 특히, 상기 박막 트랜지스터 에스램 셀에 있어서, 상기 노드 콘택 구조체들의 각각은 부하 트랜지스터의 P형 드레인 영역을 구동 트랜지스터(driver transistor)의 N형 드레인 영역에 전기적으로 연결시킨다. 이 경우에, 상기 부하 트랜지스터의 P형 드레인 영역 및 상기 구동 트랜지스터의 N형 드레인 영역 사이에 저항성 접촉(ohmic contact)이 요구된다.
반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 "박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 트랜지스터가 형성되고, 상기 벌크 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 벌크 트랜지스터의 소오스/드레인 영역들중의 하나는 텅스텐 플러그와 같은 금속 플러그를 통하여 상기 박막 트랜지스터의 소오스/드레인 영역들중의 하나와 전기적으로 접속 된다. 따라서, 상기 벌크 트랜지스터 및 상기 박막 트랜지스터가 각각 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우에, 상기 벌크 트랜지스터는 상기 금속 플러그를 통하여 상기 박막 트랜지스터와 저항성 접촉(ohmic contact)을 갖는다.
이에 더하여, 상기 박막 트랜지스터의 바디층은 상기 금속 플러그를 갖는 반도체기판의 전면 상에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다. 따라서, 반도체기판의 상부에 적층되는 박막 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 높은 적층된 노드 콘택 구조체들 및 적층된 박막 트랜지스터들을 갖는 반도체 집적회로들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 신뢰성을 갖는 고집적 에스램 소자에 적합한 박막 트랜지스터 에스램 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 에스램 소자의 신뢰성 및 집적도를 개선시킬 수 있는 박막 트랜지스터 에스램 셀들의 제조방법들을 제공하는 데 있다.
본 발명의 실시예들은 적층된 박막 트랜지스터들 및 적층된 노드 콘택 구조체들을 갖는 반도체 집적회로들을 제공한다. 상기 반도체 집적회로들은 반도체기판에 형성된 벌크 트랜지스터 및 상기 벌크 트랜지스터를 덮는 제1 층간절연막을 구비한다. 상기 제1 층간절연막 상에 하부 박막 트랜지스터가 제공된다. 상기 하부 박막 트랜지스터는 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상에 상부 박막 트랜지스터가 제공되고, 상기 상부 박막 트랜지스터는 제3 층간절연막으로 덮여진다. 상기 벌크 트랜지스터의 제1 불순물 영역, 상기 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 박막 트랜지스터의 제1 불순물 영역은 상기 제1 내지 제3 층간절연막들을 관통하는 노드 플러그를 통하여 서로 전기적으로 접속된다.
본 발명의 몇몇 실시예들에 있어서, 상기 하부 박막 트랜지스터는 상기 벌크 트랜지스터와 중첩하도록 배치될 수 있고, 상기 상부 박막 트랜지스터는 상기 하부 박막 트랜지스터와 중첩하도록 배치될 수 있다.
다른 실시예들에 있어서, 상기 하부 박막 트랜지스터 및 상기 상부 박막 트랜지스터는 단결정 박막 트랜지스터들일 수 있다.
또 다른 실시예들에서, 상기 하부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 하부 노드 반도체 플러그가 추가로 개재될 수 있고, 상기 상부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 하부 박막 트랜지스터의 상기 제1 불순물 영역 사이에 상부 노드 반도체 플러그가 추가로 개재될 수 있다. 상기 노드 플러그는 상기 하부 노드 반도체 플러그 및 상기 상부 노드 반도체 플러그에 전기적으로 접속된다.
상기 하부 노드 반도체 플러그 및 상기 상부 노드 반도체 플러그는 단결정 반도체 플러그들인 것이 바람직하고, 상기 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속 플러그인 것이 바람직하다. 상기 금속 플러그는 텅스텐 플러그를 포함할 수 있다. 더 나아가서, 상기 금속 플러그는 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다.
또 다른 실시예들에서, 상기 하부 노드 반도체 플러그는 상기 벌크 트랜지스터의 상기 제1 불순물 영역과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 하부 노드 반도체 플러그는 상기 벌크 트랜지스터들의 상기 제1 불순물 영역과 다른 도전형을 가질 수 있다. 이 경우에, 상기 노드 플러그는 연장되어 상기 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하는 것이 바람직하다.
본 발명의 다른 실시예들은 한 쌍의 하부 박막 트랜지스터들 및 상기 하부 박막 트랜지스터들의 상부에 적층된 한 쌍의 상부 박막 트랜지스터들을 갖는 에스램 셀들을 제공한다. 상기 에스램 셀들은 반도체기판에 형성된 제1 및 제2 벌크 트랜지스터들을 포함한다. 상기 제1 및 제2 벌크 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 층간절연막이 적층된다. 상기 제1 층간절연막 상에 제1 및 제2 하부 박막 트랜지스터들이 제공된다. 상기 제1 및 제2 하부 박막 트랜지스터들을 갖는 반도체기판의 전면 상에 제2 층간절연막이 적층된다. 상기 제2 층간절연막 상에 제1 및 제2 상부 박막 트랜지스터들이 제공된다. 상기 제1 및 제2 상부 박막 트랜지스터들을 포함하는 반도체기판의 전면 상에 제3 층간절연막이 적층된다. 상기 제1 벌크 트랜지스터의 제1 불순물 영역, 상기 제1 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 제1 상부 박막 트랜지스터의 제1 불순물 영역은 상기 제1 내지 제3 층간절연막들을 관통하는 제1 노드 플러그에 전기적으로 접속된다. 또한, 상기 제2 벌크 트랜지스터의 제1 불순물 영역, 상기 제2 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 제2 상부 박막 트랜지스터의 제1 불순물 영역은 상기 제1 내지 제3 층간절연막들을 관통하는 제2 노드 플러그에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 하부 박막 트랜지스터들은 각각 상기 제1 및 제2 벌크 트랜지스터들과 중첩하도록 배치되는 것이 바람직하다. 이에 더하여, 상기 제1 및 제2 상부 박막 트랜지스터들 역시 각각 상기 제1 및 제2 하부 박막 트랜지스터들과 중첩하도록 배치되는 것이 바람직하다.
다른 실시예들에서, 상기 하부 박막 트랜지스터들 및 상기 상부 박막 트랜지스터들은 단결정 박막 트랜지스터들일 수 있다.
또 다른 실시예들에서, 상기 제1 하부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 제1 하부 노드 반도체 플러그가 개재될 수 있고, 상기 제1 상부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제1 하부 박막 트랜지스터의 상기 제1 불순물 영역 사이에 제1 상부 노드 반도체 플러그가 개재될 수 있다. 이와 마찬가지로, 상기 제2 하부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 제2 하부 노드 반도체 플러그가 개재될 수 있고, 상기 제2 상부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 하부 박막 트랜지스터의 상기 제1 불순물 영역 사이에 제2 상부 노드 반도체 플러그가 개재될 수 있다. 이 경우에, 상기 제1 노드 플러그는 상기 제1 하부 노드 반도체 플러그 및 상기 제1 상부 노드 반도체 플러그에 전기적으로 접속되고, 상기 제2 노드 플러그는 상기 제2 하부 노드 반도체 플러그 및 상기 제2 상부 노드 반도체 플러그에 전기적으로 접속된다.
상기 제1 및 제2 하부 노드 반도체 플러그들과 아울러서 상기 제1 및 제2 상부 노드 반도체 플러그들은 단결정 반도체 플러그들인 것이 바람직하고, 상기 제1 및 제2 노드 플러그들은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속 플러그들인 것이 바람직하다. 상기 금속 플러그들의 각각은 텅스텐 플러그들을 포함할 수 있다. 더 나아가서, 상기 금속 플러그들의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다.
상기 제1 및 제2 하부 노드 반도체 플러그들은 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 제1 및 제2 하부 노드 반도체 플러그들은 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들과 다른 도전형을 가질 수 있다. 이 경우에, 상기 제1 및 제2 노드 플러그들은 각각 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하도록 연장되는 것이 바람직하다.
또 다른 실시예들에서, 상기 제1 및 제2 벌크 트랜지스터들은 각각 제1 및 제2 N채널 구동 트랜지스터들일 수 있다. 이 경우에, 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들은 상기 벌크 트랜지스터들의 드레인 영역들에 해당한다. 또한, 상기 제1 구동 트랜지스터의 게이트 전극은 연장되어 상기 제2 노드 플러그에 접촉하고, 상기 제2 구동 트랜지스터의 게이트 전극은 연장되어 상기 제1 노드 플러그에 접촉한다.
이에 더하여, 상기 제1 및 제2 하부 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들일 수 있고, 상기 제1 및 제2 상부 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들일 수 있다. 이 경우에, 상기 제1 및 제2 하부 박막 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들에 해당하고, 상기 제1 및 제2 상부 박막 트랜지스터들의 상기 제1 불순물 영역들은 소오스 영역들에 해당한다.
더 나아가서, 상기 제1 부하 트랜지스터의 게이트 전극은 연장되어 상기 제2 노드 플러그에 접촉하고, 상기 제2 부하 트랜지스터의 게이트 전극은 연장되어 상기 제1 노드 플러그에 접촉한다. 또한, 상기 제1 및 제2 전송 트랜지스터들의 게이트 전극들은 서로 연결되어 워드라인 역할을 한다.
상기 제1 및 제2 구동 트랜지스터들의 소오스 영역들은 접지선에 전기적으로 연결되고, 상기 제1 및 제2 부하 트랜지스터들의 소오스 영역들은 전원선에 전기적으로 연결된다. 상기 접지선 및 상기 전원선은 상기 구동 트랜지스터들의 상기 게이트 전극들에 실질적으로(substantially) 평행할 수 있다.
또 다른 실시예들에서, 상기 제1 전송 트랜지스터의 드레인 영역은 제1 비트 라인에 전기적으로 접속되고, 상기 제2 전송 트랜지스터의 드레인 영역은 제2 비트라인에 전기적으로 접속된다. 상기 제1 및 제2 비트라인들은 상기 전원선 및 상기 접지선의 상부를 가로지르도록 배치될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 하부 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들일 수 있고, 상기 제1 및 제2 상부 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들일 수 있다. 이 경우에, 상기 제1 및 제2 하부 박막 트랜지스터들의 상기 제1 불순물 영역들은 상기 전송 트랜지스터들의 소오스 영역들에 해당하고, 상기 제1 및 제2 상부 박막 트랜지스터들의 상기 제1 불순물 영역들은 상기 부하 트랜지스터들의 드레인 영역들에 해당한다. 또한, 상기 제1 부하 트랜지스터의 게이트 전극은 연장되어 상기 제2 노드 플러그에 접촉하고, 상기 제2 부하 트랜지스터의 게이트 전극은 연장되어 상기 제1 노드 플러그에 접촉한다. 상기 제1 및 제2 전송 트랜지스터들의 게이트 전극들은 서로 연결되어 워드라인의 역할을 한다.
본 발명의 또 다른 실시예들에 따르면, 에스램 셀들의 제조방법들이 제공된다. 이 방법은 반도체기판에 제1 및 제2 벌크 트랜지스터들을 형성하는 것을 포함한다. 상기 제1 및 제2 벌크 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성된다. 상기 제1 및 제2 벌크 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하도록 제1 및 제2 하부 노드 반도체 플러그들을 형성한다. 상기 제1 및 제2 하 부 노드 반도체 플러그들은 각각 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하도록 형성된다. 상기 제1 층간절연막 상에 제1 및 제2 하부 박막 트랜지스터들을 형성한다. 상기 제1 및 제2 하부 박막 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성된다. 또한, 상기 제1 및 제2 하부 박막 트랜지스터들의 상기 제1 불순물 영역들은 각각 상기 제1 및 제2 하부 노드 반도체 플러그들과 접촉하도록 형성된다. 상기 제1 및 제2 하부 박막 트랜지스터들을 갖는 반도체기판의 전면 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 관통하도록 제1 및 제2 상부 노드 반도체 플러그들을 형성한다. 상기 제1 및 제2 상부 노드 반도체 플러그들은 각각 상기 제1 하부 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 하부 박막 트랜지스터의 상기 제1 불순물 영역에 접촉하도록 형성된다. 상기 제2 층간절연막 상에 제1 및 제2 상부 박막 트랜지스터들을 형성한다. 상기 제1 및 제2 상부 박막 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성된다. 또한, 상기 제1 및 제2 상부 박막 트랜지스터들의 상기 제1 불순물 영역들은 각각 상기 제1 및 제2 상부 노드 반도체 플러그들과 접촉하도록 형성된다. 상기 제1 및 제2 상부 박막 트랜지스터들을 갖는 반도체기판의 전면 상에 제3 층간절연막을 형성한다. 적어도 상기 제1 내지 제3 층간절연막들을 관통하도록 제1 및 제2 노드 플러그들을 형성한다. 상기 제1 노드 플러그는 상기 제1 벌크 트랜지스터, 상기 제1 하부 박막 트랜지스터 및 상기 제1 상부 박막 트랜지스터의 상기 제1 불순물 영역들을 서로 전기적으로 연결시키도록 형성되고, 상기 제2 노드 플러그는 상기 제2 벌크 트랜지스터, 상기 제2 하부 박막 트랜지스터 및 상기 제2 상부 박막 트랜지스터의 상기 제1 불순물 영역들을 서로 전기적으로 연결시키도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)를 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연 결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트 랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 씨모스 에스램 셀은 고저항 에스램 셀에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 향상된 전기적인 특성을 갖는 고성능 P채널 박막 트랜지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.
더 나아가서, 도 1에 보여진 상기 전송 트랜지스터들(TT1, TT2) 역시 상기 반도체기판의 상부에 적층된 박막 트랜지스터들이라면, 에스램 셀 면적을 종래의 박막 트랜지스터 에스램 셀에 비하여 현저히 감소시킬 수 있을 것이다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 콤팩트한 박막 트랜지스터 에스램 셀의 구조를 설명하기 위한 평면도들이다. 도 2 내지 도 9의 각 도면들은 4개 의 단위 셀들을 보여준다. 도 2 내지 도 7의 평면도들에 있어서, y축을 따라 서로 인접한 한 쌍의 단위 셀들은 x축에 대하여 대칭이고, x축을 따라 서로 인접한 한 쌍의 단위 셀들은 y축에 대하여 대칭이다.
도 10a 내지 도 17a는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 제조방법들을 설명하기 위하여 각각 도 2 내지 도 9의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다. 또한, 도 10b 내지 도 17b는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 제조방법들을 설명하기 위하여 각각 도 2 내지 도 9의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
먼저, 도 2 내지 도 9, 도 17a 및 도 17b를 참조하여 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 구조를 설명하기로 한다.
도 2, 도 17a 및 도 17b를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 제공되어 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 반도체기판(1)은 단결정 반도체기판일 수 있다. 예를 들면, 상기 반도체기판(1)은 단결정 실리콘기판일 수 있다. 상기 제1 및 제2 활성영역들(3a, 3b)은 y축에 평행하도록 배치된다. 상기 제1 활성영역(3a)의 일 단은 x축에 평행하도록 연장되어 제1 접지 활성영역(3s')을 제공하고 상기 제2 활성영역(3b)의 일 단 역시 상기 x축에 평행하도록 연장되어 제2 접지 활성영역(3s")을 제공하는 것이 바람직하다. 상기 제1 및 제2 접지 활성영역들(3s', 3s")은 서로 평행하면서 대향하도록 배치된다.
상기 제1 및 제2 활성영역들(3a, 3b)의 상부를 각각 가로지르도록 제1 및 제 2 평행한 구동 게이트 패턴들(10a, 10b)이 제공된다. 상기 제1 구동 게이트 패턴(10a)은 차례로 적층된 제1 구동 게이트 전극(7a) 및 제1 캐핑 절연막 패턴(9a)을 포함할 수 있고, 상기 제2 구동 게이트 패턴(10b)은 차례로 적층된 제2 구동 게이트 전극(7b) 및 제2 캐핑 절연막 패턴(9b)을 포함할 수 있다. 상기 구동 게이트 패턴들(10a, 10b) 및 상기 활성영역들(3a, 3b) 사이에 게이트 절연막(5)이 개재된다.
상기 제1 구동 게이트 패턴(10a)에 인접하고 상기 제1 접지 활성영역(3s')의 반대편에 위치한 상기 제1 활성영역(3a)의 표면에 제1 드레인 영역(13d')이 제공되고, 상기 제1 구동 게이트 패턴(10a)에 인접하고 상기 제1 드레인 영역(13d')의 반대편에 위치한 상기 제1 활성영역(3a) 및 상기 제1 접지 활성영역(3s')의 표면들에 제1 소오스 영역(13s')이 제공된다. 이와 마찬가지로, 상기 제2 구동 게이트 패턴(10b)에 인접하고 상기 제2 접지 활성영역(3s")의 반대편에 위치한 상기 제2 활성영역(3b)의 표면에 제2 드레인 영역(13d")이 제공되고, 상기 제2 구동 게이트 패턴(10b)에 인접하고 상기 제2 드레인 영역(13d")의 반대편에 위치한 상기 제2 활성영역(3b) 및 상기 제2 접지 활성영역(3s")의 표면들에 제2 소오스 영역(13s")이 제공된다.
상기 제1 및 제2 드레인 영역들(13d', 13d")과 아울러서 상기 제1 및 제2 소오스 영역들(13s', 13s")은 엘디디 형의 불순물 영역들(lightly doped drain type impurity regions)일 수 있다. 이 경우에, 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)의 측벽들 상에 구동 게이트 스페이서들(11)이 제공될 수 있다.
상기 제1 구동 게이트 패턴(10a)은 상기 제2 드레인 영역(13d")에 인접하도 록 연장되는 것이 바람직하다. 이와 마찬가지로, 상기 제2 구동 게이트 패턴(10b)은 상기 제1 드레인 영역(13d')에 인접하도록 연장되는 것이 바람직하다.
상기 제1 구동 게이트 패턴(10a), 상기 제1 드레인 영역(13d') 및 상기 제1 소오스 영역(13s')은 제1 벌크 트랜지스터, 즉 제1 구동 트랜지스터(도 1의 TD1)를 구성하고, 상기 제2 구동 게이트 패턴(10b), 상기 제2 드레인 영역(13d") 및 상기 제2 소오스 영역(13s")은 제2 벌크 트랜지스터, 즉 제2 구동 트랜지스터(도 1의 TD2)를 구성한다. 즉, 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)은 반도체기판에 형성된 N채널 벌크 트랜지스터들일 수 있다. 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)이 차지하는 면적은 실질적으로 본 발명에 따른 에스램 셀의 면적에 해당한다. 따라서, 본 발명에 따른 에스램 셀은 4개 또는 6개의 벌크 모스 트랜지스터들을 갖는 종래의 에스램 셀에 비하여 현저히 감소된 셀 면적을 갖는다.
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판의 전면 상에 제1 층간절연막(17)이 적층된다. 상기 제1 층간절연막(17)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판 및 상기 제1 층간절연막(17) 사이에 제1 식각저지막(15)이 추가로 개재될 수 있다. 상기 제1 식각저지막(15)은 상기 제1 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제1 층간절연막(17)이 실리콘 산화막인 경우에, 상기 제1 식각저지막(15)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.
도 3, 도 17a 및 도 17b를 참조하면, 상기 제1 드레인 영역(13d')은 상기 제1 층간절연막(17) 및 상기 제1 식각저지막(15)을 관통하는 제1 하부 노드 반도체 플러그(19a)에 전기적으로 접속되고, 상기 제2 드레인 영역(13d")은 상기 제1 층간절연막(17) 및 상기 제1 식각저지막(15)을 관통하는 제2 하부 노드 반도체 플러그(19b)에 전기적으로 접속된다. 상기 반도체기판(1)이 단결정 실리콘 기판인 경우에, 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)은 단결정 실리콘 플러그들일 수 있다.
상기 제1 층간절연막(17) 상에 제1 및 제2 하부 바디 패턴들(21a, 21b)이 배치된다. 상기 제1 하부 바디 패턴(21a)은 상기 제1 하부 노드 반도체 플러그(19a)를 덮도록 배치된다. 상기 제1 하부 바디 패턴(21a)은 상기 제1 활성영역(3a)과 중첩하도록 배치되는 것이 바람직하다. 또한, 상기 제1 하부 바디 패턴(21a)은 상기 제1 접지 활성영역(3s')의 일 부분과 중첩하는 연장부(extension)를 갖는 것이 바람직하다. 이와 마찬가지로, 상기 제2 하부 바디 패턴(21b)은 상기 제2 하부 노드 반도체 플러그(19b)를 덮도록 배치된다. 상기 제2 하부 바디 패턴(21b)은 상기 제2 활성영역(3b)과 중첩하도록 배치되는 것이 바람직하다. 또한, 상기 제2 하부 바디 패턴(21b)은 상기 제2 접지 활성영역(3s")의 일 부분과 중첩하는 연장부를 갖는 것이 바람직하다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b) 역시 단결정 반도체 패턴들일 수 있다. 예를 들면, 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)이 단결정 실리콘 플러그들인 경우에, 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)은 단결정 실리콘 패턴들일 수 있다.
도 4, 도 17a 및 도 17b를 참조하면, 상기 제1 하부 바디 패턴(21a)의 상부 를 가로지르도록 제1 부하 게이트 패턴(26a)이 배치되고, 상기 제2 하부 바디 패턴(21b)의 상부를 가로지르도록 제2 부하 게이트 패턴(26b)이 배치된다. 상기 제1 부하 게이트 패턴(26a)은 차례로 적층된 제1 부하 게이트 전극(23a) 및 제1 캐핑 절연막 패턴(25a)을 포함할 수 있고, 상기 제2 부하 게이트 패턴(26b)은 차례로 적층된 제2 부하 게이트 전극(23b) 및 제2 캐핑 절연막 패턴(25b)을 포함할 수 있다. 상기 부하 게이트 패턴들(26a, 26b)은 게이트 절연막에 의해 상기 하부 바디 패턴들(21a, 21b)로부터 절연된다. 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)은 각각 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)과 중첩하도록 배치되는 것이 바람직하다.
상기 제1 부하 게이트 패턴(26a)에 인접하고 상기 제1 하부 노드 반도체 플러그(19a)와 접촉하는 상기 제1 하부 바디 패턴(21a) 내에 제1 불순물 영역(29d')이 제공되고, 상기 제1 부하 게이트 패턴(26a)에 인접하고 상기 제1 불순물 영역(29d')의 반대편에 위치한 상기 제1 하부 바디 패턴(21a) 내에 제2 불순물 영역(29s')이 제공된다. 상기 제1 및 제2 불순물 영역들(29d', 29s')과 아울러서 상기 제1 부하 게이트 패턴(26a)은 제1 하부 박막 트랜지스터, 즉 제1 부하 트랜지스터(도 1의 TL1)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(29d', 29s')은 각각 상기 제1 부하 트랜지스터(TL1)의 드레인 영역 및 소오스 영역의 역할을 한다.
이와 마찬가지로, 상기 제2 부하 게이트 패턴(26b)에 인접하고 상기 제2 하부 노드 반도체 플러그(19b)와 접촉하는 상기 제2 하부 바디 패턴(21b) 내에 제1 불순물 영역(29d")이 제공되고, 상기 제2 부하 게이트 패턴(26b)에 인접하고 상기 제1 불순물 영역(29d")의 반대편에 위치한 상기 제2 하부 바디 패턴(21b) 내에 제2 불순물 영역(29s")이 제공된다. 상기 제1 및 제2 불순물 영역들(29d", 29s")과 아울러서 상기 제2 부하 게이트 패턴(26b)은 제2 하부 박막 트랜지스터, 즉 제2 부하 트랜지스터(도 1의 TL2)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(29d", 29s")은 각각 상기 제2 부하 트랜지스터(TL2)의 드레인 영역 및 소오스 영역의 역할을 한다.
상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)은 P채널 트랜지스터들에 해당한다. 상기 소오스/드레인 영역들(29s', 29s", 29d', 29d")은 엘디디형의 불순물 영역들일 수 있다. 이 경우에, 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)의 측벽들 상에 부하 게이트 스페이서들(27)이 제공될 수 있다.
상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)을 포함하는 반도체기판의 전면 상에 제2 층간절연막(33)이 적층된다. 상기 제2 층간절연막(33)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판 및 상기 제2 층간절연막(33) 사이에 제2 식각저지막(31)이 추가로 개재될 수 있다. 상기 제2 식각저지막(31)은 상기 제2 층간절연막(33)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제2 층간절연막(33)이 실리콘 산화막인 경우에, 상기 제2 식각저지막(31)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.
상기 제1 드레인 영역(29d')은 상기 제2 층간절연막(33) 및 상기 제2 식각저 지막(31)을 관통하는 제1 상부 노드 반도체 플러그(35a)에 전기적으로 접속되고, 상기 제2 드레인 영역(29d")은 상기 제2 층간절연막(33) 및 상기 제2 식각저지막(31)을 관통하는 제2 상부 노드 반도체 플러그(35b)에 전기적으로 접속된다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)이 단결정 실리콘 패턴인 경우에, 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)은 단결정 실리콘 플러그들일 수 있다.
도 5, 도 17a 및 도 17b를 참조하면, 상기 제2 층간절연막(33) 상에 제1 및 제2 상부 바디 패턴들(37a, 37b)이 배치된다. 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 각각 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)을 덮도록 배치된다. 또한, 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 각각 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)과 중첩하도록 배치되는 것이 바람직하다. 그러나, 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)의 연장부들은 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)과 중첩하지 않는 것이 바람직하다. 상기 제1 및 제2 상부 바디 패턴들(37a, 37b) 역시 단결정 반도체 패턴들일 수 있다. 예를 들면, 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)이 단결정 실리콘 플러그들인 경우에, 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 단결정 실리콘 패턴들일 수 있다.
상기 제1 및 제2 상부 바디 패턴들(37a, 37b)의 상부를 가로지르도록 워드라인 패턴(42)이 제공된다. 상기 워드라인 패턴(42)은 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)과 중첩하도록 배치되는 것이 바람직하다. 상기 워드라인 패턴(42)은 차례로 적층된 워드라인(39) 및 캐핑 절연막 패턴(41)을 포함할 수 있다. 상기 워드라인(39)은 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)로부터 게이트 절연막에 의해 절연된다.
상기 워드라인 패턴(42)에 인접하고 상기 제1 상부 노드 반도체 플러그(35a)와 접촉하는 상기 제1 상부 바디 패턴(37a) 내에 제1 불순물 영역(45s')이 제공되고, 상기 워드라인 패턴(42)에 인접하고 상기 제1 불순물 영역(45s')의 반대편에 위치한 상기 제1 상부 바디 패턴(37a) 내에 제2 불순물 영역(45d')이 제공된다. 상기 제1 및 제2 불순물 영역들(45s', 45d')과 아울러서 상기 워드라인 패턴(42)은 제1 상부 박막 트랜지스터, 즉 제1 전송 트랜지스터(도 1의 TT1)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(45s', 45d')은 각각 상기 제1 전송 트랜지스터(TT1)의 소오스 영역 및 드레인 영역의 역할을 한다.
이와 마찬가지로, 상기 워드라인 패턴(42)에 인접하고 상기 제2 상부 노드 반도체 플러그(35b)와 접촉하는 상기 제2 상부 바디 패턴(37b) 내에 제1 불순물 영역(45s")이 제공되고, 상기 워드라인 패턴(42)에 인접하고 상기 제1 불순물 영역(45s")의 반대편에 위치한 상기 제2 상부 바디 패턴(37b) 내에 제2 불순물 영역(45d")이 제공된다. 상기 제1 및 제2 불순물 영역들(45s", 45d")과 아울러서 상기 워드라인 패턴(42)은 제2 상부 박막 트랜지스터, 즉 제2 전송 트랜지스터(도 1의 TT2)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(45s", 45d")은 각각 상기 제2 전송 트랜지스터(TT2)의 소오스 영역 및 드레인 영역의 역할을 한다.
상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)은 N채널 트랜지스터들에 해당 한다. 상기 소오스/드레인 영역들(45s', 45s", 45d', 45d")은 엘디디형의 불순물 영역들일 수 있다. 이 경우에, 상기 워드라인 패턴(42)의 측벽들 상에 전송 게이트 스페이서들(43)이 제공될 수 있다. 상기 제1 상부 바디 패턴(37a) 상의 상기 워드라인(39)은 상기 제1 전송 트랜지스터(TT1)의 게이트 전극에 해당하고, 상기 제2 상부 바디 패턴(37b) 상의 상기 워드라인(39)은 상기 제2 전송 트랜지스터(TT2)의 게이트 전극에 해당한다.
상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)을 포함하는 반도체기판의 전면 상에 제3 층간절연막(49)이 적층된다. 상기 제3 층간절연막(49)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 전송 트랜지스터들(TT1, TT2)을 갖는 반도체기판 및 상기 제3 층간절연막(49) 사이에 제3 식각저지막(47)이 추가로 개재될 수 있다. 상기 제3 식각저지막(47)은 상기 제3 층간절연막(49)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제3 층간절연막(49)이 실리콘 산화막인 경우에, 상기 제3 식각저지막(47)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.
도 6, 도 17a 및 도 17b를 참조하면, 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)이 상기 구동 트랜지스터들(TD1, TD2)의 상기 제1 및 제2 드레인 영역들(13d', 13d")과 동일한 도전형을 갖는 경우에, 상기 제1 하부 노드 반도체 플러그(19a), 상기 제1 상부 노드 반도체 플러그(35a), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(29d'), 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소오스 영역(45s'), 상기 제2 구동 게이트 전극(7b) 및 상기 제2 부하 게 이트 전극(23b)은 상기 제1 내지 제3 층간절연막들(17, 33, 49)과 아울러서 상기 제1 내지 제3 식각저지막들(15, 31, 47)을 관통하는 제1 노드 플러그(51a)를 통하여 전기적으로 접속되고, 상기 제2 하부 노드 반도체 플러그(19b), 상기 제2 상부 노드 반도체 플러그(35b), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(29d"), 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소오스 영역(45s"), 상기 제1 구동 게이트 전극(7a) 및 상기 제1 부하 게이트 전극(23a)은 상기 제1 내지 제3 층간절연막들(17, 33, 49)과 아울러서 상기 제1 내지 제3 식각저지막들(15, 31, 47)을 관통하는 제2 노드 플러그(51b)를 통하여 전기적으로 접속된다.
상기 제1 및 제2 노드 플러그들(51a, 51b)은 N형 반도체 및 P형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 도전막인 것이 바람직하다. 예를 들면, 상기 제1 및 제2 노드 플러그들(51a, 51b)의 각각은 텅스텐 플러그를 포함할 수 있다. 더 나아가서, 상기 제1 및 제2 노드 플러그들(51a, 51b)의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다.
한편, 적어도 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)이 상기 제1 및 제2 드레인 영역들(13d', 13d")과 다른 도전형을 갖거나 진성 반도체로 이루어진 경우에, 상기 제1 및 제2 노드 플러그들(51a, 51b)은 연장되어 상기 제1 및 제2 드레인 영역들(13d', 13d")에 각각 전기적으로 접속되는 것이 바람직하다.
상기 제1 하부 노드 반도체 플러그(19a), 상기 제1 상부 노드 반도체 플러그(35a), 상기 제1 구동 트랜지스터(TD1)의 상기 제1 드레인 영역(13d'), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(29d'), 상기 제1 전송 트랜지스 터(TT1)의 상기 제1 소오스 영역(45s'), 상기 제2 구동 게이트 전극(7b), 상기 제2 부하 게이트 전극(23b) 및 상기 제1 노드 플러그(51a)는 제1 노드 콘택 구조체를 구성하고, 상기 제2 하부 노드 반도체 플러그(19b), 상기 제2 상부 노드 반도체 플러그(35b), 상기 제2 구동 트랜지스터(TD2)의 상기 제2 드레인 영역(13d"), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(29d"), 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소오스 영역(45s"), 상기 제1 구동 게이트 전극(7a), 상기 제1 부하 게이트 전극(23a) 및 상기 제2 노드 플러그(51b)는 제2 노드 콘택 구조체를 구성한다.
상기 제1 및 제2 노드 플러그들(51a, 51b)을 갖는 반도체기판의 전면 상에 제4 층간절연막(53)이 적층된다.
도 7, 도 17a 및 도 17b를 참조하면, 상기 제1 하부 바디 패턴(21a)의 연장부, 즉 상기 제1 부하 트랜지스터(TL1)의 소오스 영역(29s')은 상기 제2 식각저지막(31), 제2 층간절연막(33), 제3 식각저지막(47), 제3 층간절연막(49) 및 제4 층간절연막(53)을 관통하는 제1 전원선 콘택 플러그(a first power line contact plug; 55c')에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 하부 바디 패턴(21b)의 연장부, 즉 상기 제2 부하 트랜지스터(TL2)의 소오스 영역(29s")은 상기 제2 식각저지막(31), 제2 층간절연막(33), 제3 식각저지막(47), 제3 층간절연막(49) 및 제4 층간절연막(53)을 관통하는 제2 전원선 콘택 플러그(a first power line contact plug; 55c")에 전기적으로 접속된다.
이에 더하여, 상기 제1 접지 활성영역(3s'), 즉 상기 제1 구동 트랜지스터(TD1)의 소오스 영역(13s')은 상기 제1 내지 제3 식각저지막들(15, 31, 47)과 아울러서 상기 제1 내지 제4 층간절연막들(17, 3, 49, 53)을 관통하는 제1 접지선 콘택 플러그(55s')에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 접지 활성영역(3s"), 즉 상기 제2 구동 트랜지스터(TD2)의 소오스 영역(13s")은 상기 제1 내지 제3 식각저지막들(15, 31, 47)과 아울러서 상기 제1 내지 제4 층간절연막들(17, 3, 49, 53)을 관통하는 제2 접지선 콘택 플러그(55s")에 전기적으로 접속된다.
상기 전원선 콘택 플러그들(55c', 55c") 및 상기 접지선 콘택 플러그들(55s', 55s")은 텅스텐 플러그들과 같은 금속 플러그들일 수 있다. 더 나아가서, 상기 전원선 콘택 플러그들(55c', 55c") 및 상기 접지선 콘택 플러그들(55s', 55s")의 각각은 텅스텐 플러그와 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다. 상기 전원선 콘택 플러그들(55c', 55c") 및 상기 접지선 콘택 플러그들(55s', 55s")을 갖는 반도체기판의 전면 상에 제5 층간절연막(57)이 적층된다.
도 8은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 전원선 및 접지선(ground line)을 도시한 평면도이다. 도 8에서, 도면의 복잡성(complexity of drawing)을 피하기 위하여 도 7에 보여진 상기 접지 활성영역들(3s', 3s"), 상기 하부 바디 패턴들(21a, 21b), 노드 플러그들(51a, 51b)을 도시하지 않았다.
도 8, 도 17a 및 도 17b를 참조하면, 상기 제5 층간절연막(57) 내에 접지선들(59s) 및 전원선들(59c)이 배치된다. 본 실시예들에 따른 에스램 단위 셀들이 상 기 x축 및 y축에 각각 평행한 행들(rows) 및 열들(columns)을 따라 2차원적으로 배열되는 경우에, 상기 접지선들(59s) 및 전원선들(59c)은 각각 홀수 행들(odd rows) 및 짝수 행들(even rows) 상에 배치될 수 있다. 다시 말해서, 상기 접지선들(59s)은 홀수 번째의 워드라인 패턴들(42)과 중첩하도록 배치되고, 상기 전원선들(59c)은 짝수 번째의 워드라인 패턴들(42)과 중첩하도록 배치된다. 이와는 달리(alternatively), 상기 접지선들(59s) 및 전원선들(59c)은 각각 짝수 행들(even rows) 및 홀수 행들(odd rows) 상에 배치될 수도 있다. 상기 전원선들(59c)은 상기 전원선 콘택 플러그들(55c', 55c")을 덮도록 배치되고, 상기 접지선들(59s)은 상기 접지선 콘택 플러그들(55s', 55s")을 덮도록 배치된다. 결과적으로, 상기 전원선들(59c) 및 접지선들(59s)은 상기 워드라인 패턴들(42)에 실질적으로 평행하도록 배치된다. 상기 전원선들(59c), 접지선들(59s) 및 제5 층간절연막(57)은 제6 층간절연막(61)으로 덮여진다.
도 9, 도 17a 및 도 17b를 참조하면, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역(45d')은 상기 제3 식각저지막(47)과 아울러서 상기 제3 내지 제6 층간절연막들(49, 53, 57, 61)을 관통하는 제1 비트라인 콘택 플러그(63b')에 전기적으로 접속된다. 또한, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역(45d")은 상기 제3 식각저지막(47)과 아울러서 상기 제3 내지 제6 층간절연막들(49, 53, 57, 61)을 관통하는 제2 비트라인 콘택 플러그(63b")에 전기적으로 접속된다.
상기 제6 층간절연막(61) 상에 제1 및 제2 평행한 비트라인들(65b', 65b")이 배치된다. 상기 제1 비트라인(65b')은 상기 제1 비트라인 콘택 플러그(63b')와 접 촉하도록 배치되고, 상기 제2 비트라인(65b")은 상기 제2 비트라인 콘택 플러그(63b")와 접촉하도록 배치된다. 상기 제1 및 제2 비트라인들(65b', 65b")은 상기 전원선(59c) 및 상기 접지선(59s)의 상부를 가로지르도록 배치된다.
한편, 도 6, 도 17a 및 도 17b를 참조하여 설명된 상기 제1 및 제2 노드 콘택 구조체들은 여러 가지의 다른 형태들로 변형될 수 있다.
도 14c는 본 발명의 다른 실시예에 따른 에스램 셀의 제1 노드 콘택 구조체를 보여주는 단면도이다.
도 14c를 참조하면, 상기 층간절연막들(17, 33, 49) 및 적어도 상기 제2 및 제3 식각저지막들(31, 47)과 아울러서 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소오스 영역(45s'), 상기 제1 상부 노드 반도체 플러그(35a), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(29d') 및 상기 제1 하부 노드 반도체 플러그(19a)를 관통하도록 제1 노드 플러그(51a')가 배치된다. 이 경우에, 상기 제1 노드 플러그(51a') 및 상기 제1 구동 트랜지스터(TD1)의 상기 제1 드레인 영역(13d') 사이에 제1 리세스된 하부 노드 반도체 플러그(19a')가 개재되는 것이 바람직하다. 이에 따라, 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소오스 영역(45s'), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(29d'), 제2 부하 게이트 전극(23b) 및 제2 구동 게이트 전극(7b)은 상기 제1 노드 플러그(51a')에 전기적으로 접속되고, 상기 제1 노드 플러그(51a')는 상기 제1 리세스된 하부 노드 반도체 플러그(19a')를 통하여 상기 제1 구동 트랜지스터(TD1)의 상기 제1 드레인 영역(13d')에 전기적으로 접속된다. 상기 제1 노드 플러그(51a') 는 N형 반도체 및 P형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 도전체인 것이 바람직하다. 예를 들면, 상기 제1 노드 플러그(51a')는 텅스텐 플러그와 같은 금속 플러그를 포함할 수 있다. 더 나아가서, 상기 제1 노드 플러그(51a')는 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다.
한편, 상기 제1 리세스된 하부 노드 반도체 플러그(19a')가 상기 제1 구동 트랜지스터(TD1)의 상기 제1 드레인 영역(13d')과 다른 도전형을 갖는 경우에, 상기 제1 노드 플러그(51a')는 상기 제1 리세스된 하부 노드 반도체 플러그(19a')의 측벽 및 상기 제1 드레인 영역(13d')의 표면에 접촉하도록 연장되는 것이 바람직하다.
상기 제2 구동 트랜지스터(TD2)의 상기 제2 드레인 영역(13d") 상에 형성되는 제2 노드 콘택 구조체 역시 도 14c를 참조하여 설명된 상기 제1 노드 콘택 구조체와 동일한 형태를 갖는다.
상술한 본 발명의 실시예들에 따른 에스램 셀들은 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 상기 제1 및 제2 하부 박막 트랜지스터들은 각각 도 1의 제1 및 제2 전송 트랜지스터들(TT1, TT2)에 해당할 수 있고, 상기 제1 및 제2 상부 박막 트랜지스터들은 각각 도 1의 제1 및 제2 부하 트랜지스터들(TL1, TL2)에 해당할 수 있다. 이 경우에, 상기 워드라인 패턴(42), 상기 전원선(59c) 및 상기 비트라인들(65b', 65b")이 적절히 변형될 수 있음은 당업자에게 명백하다.
이제, 도 2 내지 도 9, 도 10a 내지 17a, 도 10b 내지 도 17b, 및 도 14c를 참조하여 본 발명의 실시예들에 따른 에스램 셀들의 제조방법들을 설명하기로 한다. 도 10a 내지 도 17a는 각각 도 2 내지 도 9의 절단선들 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 10b 내지 도 17b는 각각 도 2 내지 도 9의 절단선들 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 또한, 도 14c는 본 발명의 다른 실시예들에 따른 노드 콘택 구조체들을 형성하는 방법들을 설명하기 위한 단면도이다.
도 2, 도 10a 및 도 10b를 참조하면, 단결정 실리콘 기판과 같은 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 제1 및 제2 평행한 활성영역들(3a, 3b)을 한정한다. 상기 반도체기판(1)은 P형 실리콘 기판일 수 있다. 상기 제1 및 제2 활성영역들(3a, 3b)은 y축에 평행하도록 형성된다. 이에 더하여, 상기 소자분리막(3)은 상기 제1 활성영역(3a)의 일 단으로부터 x축을 따라 연장된 제1 접지 활성영역(3s') 및 상기 제2 활성영역(3b)의 일 단으로부터 상기 x축을 따라 연장된 제2 접지 활성영역(3s")을 제공하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 접지 활성영역들(3s', 3s")은 서로 대향하도록 형성된다.
상기 활성영역들(3a, 3b, 3s', 3s") 상에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5)을 갖는 반도체기판의 전면 상에 게이트 도전막 및 게이트 캐핑 절연막을 차례로 형성한다. 상기 게이트 캐핑 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 게이트 캐핑 절연막 및 상기 게이트 도전막을 패터닝하여 상기 제1 활성영역(3a)의 상부를 가로지르는 제1 구동 게이트 패턴(10a) 및 상기 제2 활성영역(3b)의 상부를 가로지르는 제2 구동 게이트 패턴(10b)을 형성한다. 그 결과, 상기 제1 구동 게이트 패턴(10a)은 차례로 적층된 제1 구동 게이트 전극(7a) 및 제1 캐핑 절연막 패턴(9a)을 갖도록 형성되고, 상기 제2 구동 게이트 패턴(10b)은 차례로 적층된 제2 구동 게이트 전극(7b) 및 제2 캐핑 절연막 패턴(9b)을 갖도록 형성된다. 상기 게이트 캐핑 절연막을 형성하는 공정은 생략될 수도 있다. 이 경우에, 상기 제1 구동 게이트 패턴(10a)은 상기 제1 구동 게이트 전극만을 갖고, 상기 제2 구동 게이트 패턴(10b)은 상기 제2 구동 게이트 전극만을 갖는다. 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)은 각각 상기 제2 활성영역(3b) 및 상기 제1 활성영역(3a)에 인접하도록 형성되는 것이 바람직하다.
상기 구동 게이트 패턴들(10a, 10b)을 이온주입 마스크들로 사용하여 상기 활성영역들(3a, 3b, 3s', 3s") 내로 불순물 이온들을 주입한다. 그 결과, 상기 제1 활성영역(3a) 내에 서로 이격된 제1 소오스 영역(13s') 및 제1 드레인 영역(13d')이 형성되고, 상기 제2 활성영역(3b) 내에 서로 이격된 제2 소오스 영역(13s") 및 제2 드레인 영역(13d")이 형성된다. 상기 제1 및 제2 소오스 영역들(13s', 13s")과 아울러서 상기 제1 및 제2 드레인 영역들(13d', 13d")은 N형의 불순물 영역들일 수 있다. 상기 제1 소오스 영역(13s') 및 상기 제1 드레인 영역(13d')은 각각 상기 제1 구동 게이트 패턴(10a) 하부의 채널 영역의 양 옆에 형성되고, 상기 제2 소오스 영역(13s") 및 상기 제2 드레인 영역(13d")은 각각 상기 제2 구동 게이트 패턴(10b) 하부의 채널 영역의 양 옆에 형성된다. 상기 제1 소오스 영역(13s')은 상기 제1 접지 활성영역(3s') 내에도 형성되고, 상기 제2 소오스 영역(13s")은 상기 제2 접지 활성영역(3s") 내에도 형성된다. 상기 제1 및 제2 소오스 영역들(13s', 13s")과 아울러서 상기 제1 및 제2 드레인 영역들(13d', 13d")이 엘디디형의 구조(a lightly doped drain type structure; an LDD-type structure)를 갖도록 형성되는 경우에, 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)의 측벽들 상에 구동 게이트 스페이서들(11)이 형성될 수 있다. 상기 구동 게이트 스페이서들(11)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다.
상기 제1 구동 게이트 패턴(10a), 상기 제1 소오스 영역(13s') 및 상기 제1 드레인 영역(13d')은 제1 벌크 트랜지스터, 즉 제1 N채널 구동 트랜지스터(도 1의 TD1)를 구성하고, 상기 제2 구동 게이트 패턴(10b), 상기 제2 소오스 영역(13s") 및 상기 제2 드레인 영역(13d")은 제2 벌크 트랜지스터, 즉 제2 N채널 구동 트랜지스터(도 1의 TD2)를 구성한다.
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판의 전면 상에 제1 층간절연막(17)을 형성한다. 상기 제1 층간절연막(17)을 형성하기 전에 제1 식각저지막(15)을 추가로 형성할 수도 있다. 상기 제1 식각저지막(15)은 상기 제1 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 층간절연막(17)을 실리콘 산화막으로 형성하는 경우에, 상기 제1 식각저지막(15)은 실리콘 산질화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제1 층간절연막(17)은 화학기계적 연마 기술을 사용하여 평탄화되는 것이 바람직하다. 이 경우에, 상기 구동 게이트 패턴들(10a, 10b) 상의 상기 제1 식각저지막(15)은 화학기계적 연마 저지막(chemical mechanical polishing stopper)의 역할을 할 수 있다. 결과적으로, 상기 반도체기판(1)의 전체에 걸쳐서 상기 제1 층간 절연막(17)이 균일한 두께를 갖도록 형성할 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 상기 제1 층간절연막(17) 및 상기 제1 식각저지막(15)을 패터닝하여 상기 제1 및 제2 드레인 영역들(13d', 13d")을 각각 노출시키는 제1 및 제2 하부 노드 콘택홀들(17a, 17b)을 형성한다. 상기 제1 및 제2 하부 노드 콘택홀들(17a, 17b) 내에 각각 선택적 에피택시얼 성장 기술을 사용하여 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)을 형성한다. 상기 반도체기판(1)이 단결정 실리콘 기판(a single crystalline silicon substrate)인 경우에, 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)은 단결정 실리콘 구조를 갖도록 형성될 수 있다.
상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)을 갖는 반도체기판의 전면 상에 하부 바디층을 형성한다. 상기 하부 노드 반도체 플러그들(19a, 19b)이 단결정 실리콘 플러그들인 경우에, 상기 하부 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성할 수 있다. 상기 하부 바디층을 패터닝하여 제1 및 제2 하부 바디 패턴들(21a, 21b)을 형성한다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)은 각각 상기 제1 및 제2 활성영역들(3a, 3b)과 중첩하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)은 각각 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)을 덮도록 형성된다. 더 나아가서, 상기 제1 하부 바디 패턴(21a)은 상기 제1 접지 활성영역(3s')의 일 부분과 중첩하는 연장부를 갖도록 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 제2 하부 바디 패턴(21b)은 상기 제2 접지 활성영역(3s")의 일 부분과 중첩하는 연장부를 갖도록 형성되는 것이 바람직하다.
상기 제1 및 제2 하부 바디 패턴들(21a, 21b)은 당업계에서 잘 알려진 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 결정화될 수 있다. 예를 들면, 상기 고상 에피택시얼 기술은 상기 하부 바디 패턴들(21a, 21b)을 약 500℃ 내지 800℃의 온도에서 열처리하여 결정화시키는 것을 포함할 수 있다.
상기 고상 에피택시얼 공정을 실시하는 동안, 상기 하부 노드 반도체 플러그들(19a, 19b)은 씨드층(seed layer) 역할을 한다. 즉, 상기 하부 바디 패턴들(21a, 21b)은 상기 하부 노드 반도체 플러그들(19a, 19b)과 동일한 결정 구조를 갖도록 변환된다(converted). 따라서, 상기 하부 노드 반도체 플러그들(19a, 19b)이 단결정 실리콘 플러그들인 경우에, 상기 하부 바디 패턴들(21a, 21b)은 상기 고상 에피택시얼 기술에 의해 단결정 실리콘 패턴들로 변환된다.
상기 하부 바디 패턴들(21a, 21b)의 결정화는 상기 하부 바디층을 패터닝하기 전에 실시될 수도 있다. 그러나, 상기 하부 바디층을 패터닝하기 전에 상기 결정화 공정을 실시하면, 상기 하부 바디층의 소정영역(상기 제1 및 제2 하부 노드 반도체 플러그들로부터 동일한 거리에 위치하는 영역)에 결정입계(grain boundary)가 형성될 수 있고 상기 결정입계가 후속공정에서 형성되는 부하 트랜지스터들의 채널 영역 내에 위치할 수 있다. 이 경우에, 상기 부하 트랜지스터들의 전기적 특성이 현저히 저하되고, 상기 반도체기판(1)의 전체에 걸쳐서 형성되는 모든 부하 트랜지스터들이 불균일한 전기적 특성을 보일 수 있다. 따라서, 상기 결정화 공정은 상기 하부 바디층을 패터닝한 후에 실시되는 것이 바람직하다.
도 4, 도 12a 및 도 12b를 참조하면, 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)의 표면들 상에 게이트 절연막을 형성한다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)의 상부를 각각 가로지르도록 제1 및 제2 절연된 부하 게이트 패턴들(insulated load gate patterns; 26a, 26b)을 형성한다. 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)은 각각 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)과 중첩하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)은 상기 제1 및 제2 구동 게이트 패턴들(10a, 10b)을 형성하는 방법과 동일한 방법을 사용하여 제작될 수 있다. 따라서, 상기 제1 부하 게이트 패턴(26a)은 차례로 적층된 제1 부하 게이트 전극(23a) 및 제1 캐핑 절연막 패턴(25a)을 갖도록 형성될 수 있고, 상기 제2 부하 게이트 패턴(26b)은 차례로 적층된 제2 부하 게이트 전극(23b) 및 제2 캐핑 절연막 패턴(25b)을 갖도록 형성될 수 있다.
상기 부하 게이트 패턴들(26a, 26b)을 이온주입 마스크들로 사용하여 상기 하부 바디 패턴들(21a, 21b) 내로 불순물 이온들을 주입한다. 그 결과, 상기 제1 하부 바디 패턴(21a) 내에 서로 이격된 제1 소오스 영역(29s') 및 제1 드레인 영역(29d')이 형성되고, 상기 제2 하부 바디 패턴(21b) 내에 서로 이격된 제2 소오스 영역(29s") 및 제2 드레인 영역(29d")이 형성된다. 상기 제1 소오스 영역(29s') 및 상기 제1 드레인 영역(29d')은 각각 상기 제1 부하 게이트 패턴(26a) 하부의 채널 영역의 양 옆에 형성되고, 상기 제2 소오스 영역(29s") 및 상기 제2 드레인 영역(29d")은 각각 상기 제2 부하 게이트 패턴(26b) 하부의 채널 영역의 양 옆에 형성된다. 상기 제1 및 제2 소오스 영역들(29s', 29s")은 각각 상기 제1 하부 바디 패턴(21a)의 연장부 및 상기 제2 하부 바디 패턴(21b)의 연장부 내에도 형성된다. 상기 제1 드레인 영역(29d')은 상기 제1 하부 노드 반도체 플러그(19a) 상의 상기 제1 하부 바디 패턴(21a) 내에 형성되고, 상기 제2 드레인 영역(29d")은 상기 제2 하부 노드 반도체 플러그(19b) 상의 상기 제2 하부 바디 패턴(21b) 내에 형성된다. 상기 제1 및 제2 소오스 영역들(29s', 29s")과 아울러서 상기 제1 및 제2 드레인 영역들(29d', 29d")은 P형 불순물 영역들일 수 있다.
상기 제1 및 제2 소오스 영역들(29s', 29s")과 아울러서 상기 제1 및 제2 드레인 영역들(29d', 29d")이 엘디디형의 구조(a lightly doped drain type structure; an LDD-type structure)를 갖도록 형성되는 경우에, 상기 제1 및 제2 부하 게이트 패턴들(26a, 26b)의 측벽들 상에 부하 게이트 스페이서들(27)이 형성될 수 있다. 상기 부하 게이트 스페이서들(27)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다.
상기 제1 부하(load) 게이트 패턴(26a), 상기 제1 소오스 영역(29s') 및 상기 제1 드레인 영역(29d')은 제1 하부(lower) 박막 트랜지스터, 즉 제1 P채널 부하 트랜지스터(도 1의 TL1)를 구성하고, 상기 제2 부하 게이트 패턴(26b), 상기 제2 소오스 영역(29s") 및 상기 제2 드레인 영역(29d")은 제2 하부 박막 트랜지스터, 즉 제2 P채널 부하 트랜지스터(도 1의 TL2)를 구성한다.
상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판의 전면 상에 제2 층간절연막(33)을 형성한다. 상기 제2 층간절연막(33)을 형성하기 전에 제2 식각저지막(31)을 추가로 형성할 수도 있다. 상기 제2 식각저지막(31) 및 제2 층간 절연막(33)은 상기 제1 식각저지막(15) 및 제1 층간절연막(17)을 형성하는 방법들과 동일한 방법들을 사용하여 제작될 수 있다.
상기 제2 층간절연막(33) 및 제2 식각저지막(31)을 패터닝하여 상기 제1 및 제2 드레인 영역들(29d', 29d")을 각각 노출시키는 제1 및 제2 상부 노드 콘택홀들(33a, 33b)을 형성한다. 상기 제1 및 제2 상부 노드 콘택홀들(33a, 33b) 내에 각각 선택적 에피택시얼 성장 기술을 사용하여 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)을 형성한다. 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)이 단결정 실리콘 패턴들인 경우에, 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)은 단결정 실리콘 구조를 갖도록 형성될 수 있다.
도 5, 도 13a 및 도 13b를 참조하면, 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)을 갖는 반도체기판 상에 제1 및 제2 상부 바디 패턴들(37a, 37b)을 형성한다. 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)을 형성하는 방법들과 동일한 방법들을 사용하여 제작될 수 있다. 즉, 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 각각 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b)에 접촉하도록 형성되고 고상 에피택시얼 기술을 사용하여 결정화될 수 있다. 또한, 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 각각 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)에 중첩하도록 형성되는 것이 바람직하다. 그러나, 상기 제1 및 제2 상부 바디 패턴들(37a, 37b)은 상기 제1 및 제2 하부 바디 패턴들(21a, 21b)의 상기 연장부들과 중첩하지 않는 것이 바람직하다.
상기 제1 및 제2 상부 바디 패턴들(37a, 37b)의 상부를 가로지르도록 절연된 전송 게이트 패턴(42), 즉 워드라인 패턴을 형성한다. 상기 워드라인 패턴(42)은 차례로 적층된 워드라인(39) 및 캐핑 절연막 패턴(41)을 갖도록 형성될 수 있다. 상기 워드라인 패턴(42)을 이온주입 마스크로 사용하여 상기 상부 바디 패턴들(37a, 37b) 내로 불순물 이온들을 주입한다. 그 결과, 상기 제1 상부 바디 패턴(37a) 내에 서로 이격된 제1 소오스 영역(45s') 및 제1 드레인 영역(45d')이 형성되고, 상기 제2 상부 바디 패턴(37b) 내에 서로 이격된 제2 소오스 영역(45s") 및 제2 드레인 영역(45d")이 형성된다. 상기 제1 소오스 영역(45s') 및 제1 드레인 영역(45d')은 상기 워드라인 패턴(42)과 자기 정렬된다(self-aligned). 상기 제2 소오스 영역(45s") 및 제2 드레인 영역(45d") 역시 상기 워드라인 패턴(42)과 자기 정렬된다. 상기 제1 및 제2 소오스 영역들(45s', 45s")과 아울러서 상기 제1 및 제2 드레인 영역들(45d', 45d")이 엘디디형의 구조를 갖도록 형성되는 경우에, 상기 워드라인 패턴(42)의 측벽 상에 워드라인 스페이서(43)가 형성될 수 있다. 상기 제1 및 제2 소오스 영역들(45s', 45s")과 아울러서 상기 제1 및 제2 드레인 영역들(45d', 45d")은 N형의 불순물 영역들일 수 있다.
상기 제1 소오스 영역(45s')은 상기 제1 상부 노드 반도체 플러그(35a) 상의 상기 제1 상부 바디 패턴(37a) 내에 형성되고, 상기 제2 소오스 영역(45s")은 상기 제2 상부 노드 반도체 플러그(35b) 상의 상기 제2 상부 바디 패턴(37b) 내에 형성된다. 상기 워드라인 패턴(42), 상기 제1 소오스 영역(45s') 및 상기 제1 드레인 영역(45d')은 제1 상부 박막 트랜지스터, 즉 제1 N채널 전송 트랜지스터(도 1의 TT1)을 구성하고, 상기 워드라인 패턴(42), 상기 제2 소오스 영역(45s") 및 상기 제2 드레인 영역(45d")은 제2 상부 박막 트랜지스터, 즉 제2 N채널 전송 트랜지스터(도 1의 TT2)을 구성한다.
상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)을 갖는 반도체기판의 전면 상에 제3 층간절연막(49)을 형성한다. 상기 제3 층간절연막(49)을 형성하기 전에 제3 식각저지막(47)을 추가로 형성할 수도 있다. 상기 제3 식각저지막(47) 및 제3 층간절연막(49)은 상기 제1 식각저지막(15) 및 제1 층간절연막(17)을 형성하는 방법들과 동일한 방법들을 사용하여 제작될 수 있다.
도 6, 도 14a 및 도 14b를 참조하면, 상기 제1 내지 제3 층간절연막들(17, 33, 49)과 아울러서 상기 제1 내지 제3 식각저지막들(15, 31, 47)을 식각하여 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소오스 영역(45s'), 상기 제1 상부 노드 반도체 플러그(35a), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(29d'), 상기 제1 하부 노드 반도체 플러그(19a), 상기 제2 부하 게이트 전극(23b) 및 상기 제2 구동 게이트 전극(7b)을 노출시키는 제1 노드 콘택홀(49a) 및 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소오스 영역(45s"), 상기 제2 상부 노드 반도체 플러그(35b), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(29d"), 상기 제2 하부 노드 반도체 플러그(19b), 상기 제1 부하 게이트 전극(23a) 및 상기 제1 구동 게이트 전극(7a)을 노출시키는 제2 노드 콘택홀(49b)을 형성한다. 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)이 상기 제1 및 제2 드레인 영역들(13d', 13d")과 다른 도전형을 갖거나 진성 반도체(intrinsic semiconductor)인 경우에, 상기 제1 및 제2 노드 콘택홀들(49a, 49b)은 각각 상기 제1 및 제2 드레인 영역들(13d', 13d")을 추가로 노출시키도록 형성될 수 있다.
상기 제1 및 제2 노드 콘택홀들(49a, 49b)을 갖는 반도체기판 상에 도전막을 형성한다. 상기 도전막을 평탄화시키어 상기 제3 층간절연막(49)을 노출시킨다. 그 결과, 상기 제1 및 제2 노드 콘택홀들(49a, 49b) 내에 각각 제1 및 제2 노드 플러그들(51a, 51b)이 형성된다. 상기 제1 및 제2 노드 플러그들(51a, 51b)은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact) 특성을 보이는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 도전막은 텅스텐막과 같은 금속막으로 형성할 수 있다. 더 나아가서, 상기 도전막은 타이타늄 질화막과 같은 장벽 금속막 및 텅스텐막과 같은 금속막을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 제1 및 제2 노드 플러그들(51a, 51b)의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막 패턴을 갖도록 형성될 수 있다.
결과적으로, 상기 제1 구동 트랜지스터(TD1) 및 제1 부하 트랜지스터(TL1)로 구성된 제1 인버터는 상기 제2 구동 트랜지스터(TD2) 및 제2 부하 트랜지스터(TL2)로 구성된 제2 인버터와 상기 노드 플러그들(51a, 51b)에 의해 크로스 커플된다(cross-coupled).
상기 노드 플러그들(51a, 51b)을 갖는 반도체기판의 전면 상에 제4 층간절연막(53)을 형성한다.
한편, 상기 제1 및 제2 노드 플러그들(51a, 51b)은 또 다른 형태를 갖도록 형성될 수 있다.
도 14c는 본 발명의 다른 실시예들에 따른 에스램 셀들의 제1 노드 플러그들을 형성하는 방법들을 설명하기 위한 단면도이다.
도 14c를 참조하면, 상기 제1 내지 제3 층간절연막들(17, 33, 49), 상기 제1 내지 제3 식각저지막들(15, 31, 47), 상기 전송 트랜지스터들(TT1, TT2)의 상기 제1 및 제2 소오스 영역들(45s', 45s"), 상기 부하 트랜지스터들(TL1, TL2)의 상기 제1 및 제2 드레인 영역들(29d', 29d"), 상기 제1 및 제2 상부 노드 반도체 플러그들(35a, 35b) 및 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)을 식각하여 제1 노드 콘택홀(49a') 및 제2 노드 콘택홀(도시되지 않음)을 형성할 수 있다. 이 경우에, 상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)은 리세스되어 상기 제1 및 제2 드레인 영역들(13d', 13d") 상에 각각 잔존하는 것이 바람직하다. 즉, 상기 제1 드레인 영역(13d') 상에 제1 리세스된 하부 노드 반도체 플러그(19a')가 잔존할 수 있고, 상기 제2 드레인 영역(13d") 상에 제2 리세스된 하부 노드 반도체 플러그(도시하지 않음)가 잔존할 수 있다.
상기 제1 및 제2 하부 노드 반도체 플러그들(19a, 19b)이 상기 제1 및 제2 드레인 영역들(13d', 13d")과 다른 도전형을 갖거나 진성 반도체인 경우에, 상기 제1 및 제2 노드 콘택홀들은 각각 상기 제1 리세스된 하부 노드 반도체 플러그(19a')에 인접한 상기 제1 드레인 영역(13d') 및 상기 제2 리세스된 하부 노드 반도체 플러그에 인접한 상기 제2 드레인 영역(13d")을 노출시키도록 형성될 수 있다.
상기 제1 및 제2 노드 콘택홀들 내에 각각 제1 노드 플러그(51a') 및 제2 노 드 플러그(도시하지 않음)를 형성한다. 상기 제1 노드 플러그(51a') 및 제2 노드 플러그는 도 14a 및 도 14b를 참조하여 설명된 것과 동일한 방법을 사용하여 형성할 수 있다.
도 7, 도 15a 도 15b를 참조하면, 상기 제1 내지 제4 층간절연막들(17, 33, 49, 53)과 아울러서 상기 제1 내지 제3 식각저지막들(15, 31, 47)을 패터닝하여 상기 제1 접지 활성영역(3s') 내의 상기 제1 소오스 영역(13s') 및 상기 제2 접지 활성영역(3s") 내의 상기 제2 소오스 영역(13s")을 각각 노출시키는 제1 및 제2 접지선 콘택홀들(53s', 53s")을 형성한다. 상기 제1 및 제2 접지선 콘택홀들(53s', 53s")을 형성하는 동안 상기 제1 하부 바디 패턴(21a)의 연장부(상기 제1 부하 트랜지스터의 소오스 영역; 29s') 및 상기 제2 하부 바디 패턴(21b)의 연장부(상기 제2 부하 트랜지스터의 소오스 영역; 29s")를 각각 노출시키는 제1 및 제2 전원선 콘택홀들(53c', 53c")이 형성된다.
상기 제1 및 제2 접지선 콘택홀들(53s', 53s") 내에 각각 제1 및 제2 접지선 콘택 플러그들(55s', 55s")을 형성한다. 상기 접지선 콘택 플러그들(55s', 55s")을 형성하는 동안 상기 제1 및 제2 전원선 콘택홀들(53c', 53c") 내에 각각 제1 및 제2 전원선 콘택 플러그들(55c', 55c")이 형성될 수 있다. 상기 접지선 콘택 플러그들(55s', 55s") 및 상기 전원선 콘택 플러그들(55c', 55c")은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉을 보이는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 접지선 콘택 플러그들(55s', 55s") 및 상기 전원선 콘택 플러그들(55c', 55c")은 도 14a 및 도 14b를 참조하여 설명된 상기 노드 플러그들(51a, 51b)의 형성방법들과 동일한 방법들을 사용하여 제작될 수 있다.
상기 접지선 콘택 플러그들(55s', 55s") 및 상기 전원선 콘택 플러그들(55c', 55c")을 갖는 반도체기판의 전면 상에 제5 층간절연막(57)을 형성한다.
도 8, 도 16a 및 도 16b를 참조하면, 상기 제5 층간절연막(57) 내에 다마신 기술(damascene technique)을 사용하여 접지선(59s) 및 전원선(59c)을 형성한다. 상기 접지선(59s) 및 전원선(59c)은 실질적으로 상기 워드라인 패턴(42)에 평행하도록 형성된다. 상기 접지선(59s)은 홀수 행들(상기 x축에 평행)에 배열된 단위 셀들의 상부에 형성되고, 상기 전원선(59c)은 짝수 행들에 배열된 단위 셀들의 상부에 형성된다. 이와 반대로, 상기 접지선(59s)은 짝수 행들에 배열된 단위 셀들의 상부에 형성될 수 있고, 상기 전원선(59c)은 홀수 행들에 배열된 단위 셀들의 상부에 형성될 수 있다. 상기 접지선(59s)은 상기 제1 및 제2 접지선 콘택 플러그들(55s', 55s")을 덮도록 형성되고, 상기 전원선(59c)은 상기 제1 및 제2 전원선 콘택 플러그들(55c', 55c")을 덮도록 형성된다. 상기 접지선(59s) 상기 전원선(59c)을 갖는 반도체기판의 전면 상에 제6 층간절연막(61)을 형성한다.
도 9, 도 17a 및 도 17b를 참조하면, 상기 제3 내지 제6 층간절연막들(49, 53, 57, 61) 및 상기 제3 식각저지막(47)을 식각하여 상기 제1 전송 트랜지스터(TT1)의 상기 제1 드레인 영역(45d') 및 상기 제2 전송 트랜지스터(TT2)의 상기 제2 드레인 영역(45d")을 각각 노출시키는 제1 및 제2 비트라인 콘택홀들(61b', 61b")을 형성한다. 상기 제1 및 제2 비트라인 콘택홀들(61b', 61b") 내에 각각 제1 및 제2 비트라인 콘택 플러그들(63b', 63b")을 형성한다. 상기 제6 층간절연막(61) 상에 제1 및 제2 평행한 비트라인들(65b', 65b")을 형성한다. 상기 제1 및 제2 비트라인들(65b', 65b")은 상기 접지선(59s) 및 상기 전원선(59c)의 상부를 가로지르도록 형성된다. 상기 제1 비트라인(65b')은 상기 제1 비트라인 콘택 플러그(63b')를 덮도록 형성되고, 상기 제2 비트라인(65b")은 상기 제2 비트라인 콘택 플러그(63b")를 덮도록 형성된다.
상술한 바와 같이 본 발명에 따르면, 한 쌍의 벌크 트랜지스터들 상에 한 쌍의 하부 박막 트랜지스터들 및 한 쌍의 상부 박막 트랜지스터들이 차례로 적층된다. 또한, 이들 트랜지스터들은 한 쌍의 노드 콘택 구조체들에 의해 래치 회로를 구성하여 에스램 셀을 제공한다. 이에 따라, 고집적 에스램 소자에 적합한 씨모스 에스램 셀을 구현할 수 있다. 더 나아가서, 상기 하부 박막 트랜지스터들 및 상부 박막 트랜지스터들은 단결정 바디 패턴들에 형성될 수 있다. 따라서, 본 발명에 따른 에스램 셀은 완전 씨모스 에스램 셀에 상응하는 특성을 보일 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 에스램 셀의 집적도 및 신뢰성을 현저히 개선시킬 수 있다.

Claims (76)

  1. 반도체기판에 형성된 벌크 트랜지스터;
    상기 벌크 트랜지스터를 덮는 제1 층간절연막;
    상기 제1 층간절연막 상에 형성된 하부 단결정 박막 트랜지스터;
    상기 하부 단결정 박막 트랜지스터를 덮는 제2 층간절연막;
    상기 제2 층간절연막 상에 형성된 상부 단결정 박막 트랜지스터;
    상기 상부 단결정 박막 트랜지스터를 덮는 제3 층간절연막; 및
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 벌크 트랜지스터의 제1 불순물 영역, 상기 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 단결정 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 접속시키는 노드 플러그를 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 하부 단결정 박막 트랜지스터는 상기 벌크 트랜지스터와 중첩하도록 배치되고, 상기 상부 단결정 박막 트랜지스터는 상기 하부 단결정 박막 트랜지스터와 중첩하도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 하부 노드 반도체 플러그; 및
    상기 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 상부 노드 반도체 플러그를 더 포함하되, 상기 노드 플러그는 상기 하부 노드 반도체 플러그 및 상기 상부 노드 반도체 플러그에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 하부 노드 반도체 플러그 및 상기 상부 노드 반도체 플러그는 단결정 반도체 플러그들이고, 상기 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속 플러그인 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 5 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 4 항에 있어서,
    상기 하부 노드 반도체 플러그는 상기 벌크 트랜지스터의 상기 제1 불순물 영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체 집적회로.
  9. 제 4 항에 있어서,
    상기 하부 노드 반도체 플러그는 상기 벌크 트랜지스터들의 상기 제1 불순물 영역과 다른 도전형을 갖되, 상기 노드 플러그는 연장되어 상기 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하는 것을 특징으로 하는 반도체 집적회로.
  10. 반도체기판에 형성된 제1 및 제2 벌크 트랜지스터들;
    상기 제1 및 제2 벌크 트랜지스터들을 덮는 제1 층간절연막;
    상기 제1 층간절연막 상에 형성된 제1 및 제2 하부 단결정 박막 트랜지스터들;
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들을 덮는 제2 층간절연막;
    상기 제2 층간절연막 상에 형성된 제1 및 제2 상부 단결정 박막 트랜지스터들;
    상기 제1 및 제2 상부 단결정 박막 트랜지스터들을 덮는 제3 층간절연막;
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 제1 벌크 트랜지스터의 제1 불순물 영역, 상기 제1 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 제1 상부 단결정 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 접속시키는 제1 노드 플러그; 및
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 제2 벌크 트랜지스터의 제1 불순물 영역, 상기 제2 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 제2 상부 단결정 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 접속시키는 제2 노드 플러그를 포함하는 에스램 셀.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 상기 제1 및 제2 벌크 트랜지스터들과 중첩하도록 배치되고, 상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 상기 제1 및 제2 하부 단결정 박막 트랜지스터들과 중첩하도록 배치되는 것을 특징으로 하는 에스램 셀.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 제1 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 제1 하부 노드 반도체 플러그;
    상기 제1 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제1 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 제1 상부 노드 반도체 플러그;
    상기 제2 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 제2 하부 노드 반도체 플러그; 및
    상기 제2 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 사이에 개재된 제2 상부 노드 반도체 플러그를 더 포함하되, 상기 제1 노드 플러그는 상기 제1 하부 노드 반도체 플러그 및 상기 제1 상부 노드 반도체 플러그에 전기적으로 접속되고 상기 제2 노드 플러그는 상기 제2 하부 노드 반도체 플러그 및 상기 제2 상부 노드 반도체 플러그에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 하부 노드 반도체 플러그들과 아울러서 상기 제1 및 제2 상부 노드 반도체 플러그들은 단결정 반도체 플러그들이고, 상기 제1 및 제2 노드 플러그들은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속 플러그들인 것을 특징으로 하는 에스램 셀.
  15. 제 14 항에 있어서,
    상기 금속 플러그들의 각각은 텅스텐 플러그를 포함하는 것을 특징으로 하는 에스램 셀.
  16. 제 14 항에 있어서,
    상기 금속 플러그들의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함하는 것을 특징으로 하는 에스램 셀.
  17. 제 13 항에 있어서,
    상기 제1 및 제2 하부 노드 반도체 플러그들은 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들과 동일한 도전형을 갖는 것을 특징으로 하는 에스램 셀.
  18. 제 13 항에 있어서,
    상기 제1 및 제2 하부 노드 반도체 플러그들은 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들과 다른 도전형을 갖되, 상기 제1 및 제2 노드 플러그들은 각각 연장되어 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하는 것을 특징으로 하는 에스램 셀.
  19. 제 10 항에 있어서,
    상기 제1 및 제2 벌크 트랜지스터들은 각각 제1 및 제2 N채널 구동 트랜지스터들이되, 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들은 상기 벌크 트랜지스터들의 드레인 영역들인 것을 특징으로 하는 에스램 셀.
  20. 제 19 항에 있어서,
    상기 제1 구동 트랜지스터의 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고 상기 제2 구동 트랜지스터의 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들이되, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 소오스 영역들인 것을 특징으로 하는 에스램 셀.
  22. 제 21 항에 있어서,
    상기 제1 부하 트랜지스터의 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고, 상기 제2 부하 트랜지스터의 게이트 전극은 상기 제1 노드 플러그 에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  23. 제 21 항에 있어서,
    상기 제1 및 제2 전송 트랜지스터들의 게이트 전극들은 서로 연결되어 워드라인 역할을 하는 것을 특징으로 하는 에스램 셀.
  24. 제 21 항에 있어서,
    상기 제1 및 제2 구동 트랜지스터들의 소오스 영역들에 전기적으로 연결된 접지선; 및
    상기 제1 및 제2 부하 트랜지스터들의 소오스 영역들에 전기적으로 연결된 전원선을 더 포함하되, 상기 접지선 및 상기 전원선은 상기 구동 트랜지스터들의 상기 게이트 전극들에 실질적으로(substantially) 평행한 것을 특징으로 하는 에스램 셀.
  25. 제 24 항에 있어서,
    상기 제1 전송 트랜지스터의 드레인 영역에 전기적으로 접속된 제1 비트라인; 및
    상기 제2 전송 트랜지스터의 드레인 영역에 전기적으로 접속된 제2 비트라인을 더 포함하되, 상기 제1 및 제2 비트라인들은 상기 전원선 및 상기 접지선의 상부를 가로지르는 것을 특징으로 하는 에스램 셀.
  26. 제 25 항에 있어서,
    상기 제1 비트라인은 평면도로부터 보여질 때 상기 제1 구동 트랜지스터의 게이트 전극, 상기 제1 부하 트랜지스터의 게이트 전극 및 상기 제1 전송 트랜지스터의 게이트 전극에 실질적으로 수직하고, 상기 제2 비트라인은 평면도로부터 보여질 때 상기 제2 구동 트랜지스터의 게이트 전극, 상기 제2 부하 트랜지스터의 게이트 전극 및 상기 제2 전송 트랜지스터의 게이트 전극에 실질적으로 수직한 것을 특징으로 하는 에스램 셀.
  27. 제 20 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들이되, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 상기 전송 트랜지스터들의 소오스 영역들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 상기 부하 트랜지스터들의 드레인 영역들인 것을 특징으로 하는 에스램 셀.
  28. 제 27 항에 있어서,
    상기 제1 부하 트랜지스터의 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고, 상기 제2 부하 트랜지스터의 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  29. 반도체기판의 소정영역에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 및 제2 활성영역들에 각각 형성된 제1 및 제2 벌크 트랜지스터들;
    상기 제1 및 제2 벌크 트랜지스터들을 덮는 제1 층간절연막;
    상기 제1 층간절연막 상에 형성되고 단결정 구조를 갖는 제1 및 제2 하부 바디 패턴들;
    상기 제1 및 제2 하부 바디 패턴들에 각각 형성된 제1 및 제2 하부 단결정 박막 트랜지스터들;
    상기 하부 단결정 박막 트랜지스터들을 덮는 제2 층간절연막;
    상기 제2 층간절연막 상에 형성되고 단결정 구조를 갖는 제1 및 제2 상부 바디 패턴들;
    상기 제1 및 제2 상부 바디 패턴들에 각각 형성된 제1 및 제2 상부 단결정 박막 트랜지스터들;
    상기 제1 및 제2 상부 단결정 박막 트랜지스터들을 덮는 제3 층간절연막;
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 제1 벌크 트랜지스터의 제1 불순물 영역, 상기 제1 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 제1 상부 단결정 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 연결시키는 제1 노드 플러그; 및
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 제2 벌크 트랜지스터의 제1 불순물 영역, 상기 제2 하부 단결정 박막 트랜지스터의 제1 불순물 영역 및 상기 제2 상부 단결정 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 연결시키는 제2 노드 플러그를 포함하는 에스램 셀.
  30. 제 29 항에 있어서,
    상기 제1 및 제2 벌크 트랜지스터들은 각각 제1 및 제2 N채널 구동 트랜지스터들이되, 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들인 것을 특징으로 하는 에스램 셀.
  31. 제 30 항에 있어서,
    상기 제1 구동 트랜지스터의 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고 상기 제2 구동 트랜지스터의 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  32. 제 30 항에 있어서,
    상기 제1 활성영역의 일 단으로부터 상기 제1 활성영역을 가로지르는 방향을 따라 연장된 제1 접지 활성영역; 및
    상기 제2 활성영역의 일 단으로부터 상기 제2 활성영역을 가로지르는 방향을 따라 연장된 제2 접지 활성영역을 더 포함하되, 상기 제1 및 제2 구동 트랜지스터들의 소오스 영역들은 각각 상기 제1 및 제2 접지 활성영역들의 내부까지 연장된 것을 특징으로 하는 에스램 셀.
  33. 제 32 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들이되, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들이고 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 소오스 영역들인 것을 특징으로 하는 에스램 셀.
  34. 제 33 항에 있어서,
    상기 제1 및 제2 하부 바디 패턴들은 각각 상기 제1 및 제2 활성영역들과 중첩하도록 배치되고 상기 제1 및 제2 상부 바디 패턴들은 각각 상기 제1 및 제2 하부 바디 패턴들과 중첩하도록 배치되는 것을 특징으로 하는 에스램 셀.
  35. 제 34 항에 있어서,
    상기 제1 및 제2 부하 트랜지스터들의 게이트 전극들은 각각 상기 제1 및 제2 구동 트랜지스터들의 게이트 전극들과 중첩하도록 배치되되, 상기 제1 부하 트랜지스터의 상기 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고 상기 제2 부하 트랜지스터의 상기 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속되는 것을 특징으로 하는 에스램 셀.
  36. 제 34 항에 있어서,
    상기 제1 하부 바디 패턴은 상기 제1 접지 활성영역의 일 부분과 중첩하는 연장부를 더 포함하고, 상기 제2 하부 바디 패턴은 상기 제2 접지 활성영역의 일 부분과 중첩하는 연장부를 더 포함하는 것을 특징으로 하는 에스램 셀.
  37. 제 33 항에 있어서,
    상기 제1 및 제2 전송 트랜지스터들의 게이트 전극들은 서로 연결되어 워드라인의 역할을 하되, 상기 워드라인은 상기 제1 및 제2 활성영역들을 가로지르는 방향에 실질적으로 평행한 것을 특징으로 하는 에스램 셀.
  38. 제 32 항에 있어서,
    상기 제1 및 제2 접지 활성영역들에 전기적으로 접속된 접지선을 더 포함하되, 상기 접지선은 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 배치된 것을 특징으로 하는 에스램 셀.
  39. 제 36 항에 있어서,
    상기 제1 및 제2 하부 바디 패턴들의 상기 연장부들에 전기적으로 접속된 전원선을 더 포함하되, 상기 전원선은 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 배치된 것을 특징으로 하는 에스램 셀.
  40. 제 33 항에 있어서,
    상기 제1 및 제2 전송 트랜지스터들의 드레인 영역들에 각각 전기적으로 접속된 제1 및 제2 평행한 비트라인들을 더 포함하되, 상기 제1 및 제2 비트라인들은 상기 제1 및 제2 접지 활성영역들의 상부를 가로지르도록 배치된 것을 특징으로 하는 에스램 셀.
  41. 제 40 항에 있어서,
    상기 제1 비트라인은 평면도로부터 보여질 때 상기 제1 구동 트랜지스터의 게이트 전극, 상기 제1 부하 트랜지스터의 게이트 전극 및 상기 제1 전송 트랜지스터의 게이트 전극에 실질적으로 수직하고, 상기 제2 비트라인은 평면도로부터 보여질 때 상기 제2 구동 트랜지스터의 게이트 전극, 상기 제2 부하 트랜지스터의 게이트 전극 및 상기 제2 전송 트랜지스터의 게이트 전극에 실질적으로 수직한 것을 특징으로 하는 에스램 셀.
  42. 반도체기판에 제1 및 제2 벌크 트랜지스터들을 형성하되, 상기 제1 및 제2 벌크 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성되고,
    상기 제1 및 제2 벌크 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 관통하여 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역에 각각 접촉하는 제1 및 제2 하부 노드 반도체 플러그들을 형성하고,
    상기 제1 층간절연막 상에 제1 및 제2 하부 단결정 박막 트랜지스터들을 형성하되, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성되고, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 각각 상기 제1 및 제2 하부 노드 반도체 플러그들과 접촉하도록 형성되고,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들을 갖는 반도체기판의 전면 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 관통하여 상기 제1 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역에 각각 접촉하는 제1 및 제2 상부 노드 반도체 플러그들을 형성하고,
    상기 제2 층간절연막 상에 제1 및 제2 상부 단결정 박막 트랜지스터들을 형성하되, 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 각각은 서로 이격된 제1 및 제2 불순물 영역들과 아울러서 상기 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 위치하는 게이트 전극을 갖도록 형성되고, 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 각각 상기 제1 및 제2 상부 노드 반도체 플러그들과 접촉하도록 형성되고,
    상기 제1 및 제2 상부 단결정 박막 트랜지스터들을 갖는 반도체기판의 전면 상에 제3 층간절연막을 형성하고,
    적어도 상기 제1 내지 제3 층간절연막들을 관통하는 제1 및 제2 노드 플러그들을 형성하는 것을 포함하되, 상기 제1 노드 플러그는 상기 제1 벌크 트랜지스터, 상기 제1 하부 단결정 박막 트랜지스터 및 상기 제1 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역들을 서로 전기적으로 연결시키도록 형성되고, 상기 제2 노드 플러그는 상기 제2 벌크 트랜지스터, 상기 제2 하부 단결정 박막 트랜지스터 및 상기 제2 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역들을 서로 전기적으로 연결시키도록 형성되는 에스램 셀의 제조방법.
  43. 제 42 항에 있어서,
    상기 제1 및 제2 하부 노드 반도체 플러그들을 형성하는 것은
    상기 제1 층간절연막을 패터닝하여 상기 제1 벌크 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 벌크 트랜지스터의 상기 제1 불순물 영역을 각각 노출시키는 제1 및 제2 하부 노드 콘택홀들을 형성하고,
    상기 제1 및 제2 하부 노드 콘택홀들 내에 각각 선택적 에피택시얼 성장 기술을 사용하여 제1 및 제2 하부 단결정 반도체 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  44. 제 43 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 상기 제1 및 제2 벌크 트랜지스터들과 중첩하도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  45. 제 44 항에 있어서,
    상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 상기 제1 층간절연막 상에 배치된 제1 및 제2 하부 바디 패턴들에 형성되되, 상기 제1 및 제2 하부 바디 패턴들은 각각 상기 제1 및 제2 하부 단결정 반도체 플러그들과 접촉하도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  46. 제 45 항에 있어서,
    상기 제1 및 제2 하부 바디 패턴들은 상기 제1 및 제2 하부 단결정 반도체 플러그들을 씨드 패턴들로 사용하여 결정화되는 것을 특징으로 하는 에스램 셀의 제조방법.
  47. 제 46 항에 있어서,
    상기 제1 및 제2 하부 바디 패턴들은 비정질 반도체층 또는 다결정 반도체층으로 형성하고, 상기 제1 및 제2 하부 바디 패턴들의 상기 결정화는 고상 에피택시얼 기술을 사용하여 실시되는 것을 특징으로 하는 에스램 셀의 제조방법.
  48. 제 42 항에 있어서,
    상기 제1 및 제2 상부 노드 반도체 플러그들을 형성하는 것은
    상기 제2 층간절연막을 패터닝하여 상기 제1 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 제2 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역을 각각 노출시키는 제1 및 제2 상부 노드 콘택홀들을 형성하고,
    상기 제1 및 제2 상부 노드 콘택홀들 내에 각각 선택적 에피택시얼 성장 기술을 사용하여 제1 및 제2 상부 단결정 반도체 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  49. 제 48 항에 있어서,
    상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 상기 제1 및 제2 하부 단결정 박막 트랜지스터들과 중첩하도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  50. 제 49 항에 있어서,
    상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 상기 제2 층간절연막 상에 배치된 제1 및 제2 상부 바디 패턴들에 형성되되, 상기 제1 및 제2 상부 바디 패턴들은 각각 상기 제1 및 제2 상부 단결정 반도체 플러그들과 접촉하도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  51. 제 50 항에 있어서,
    상기 제1 및 제2 상부 바디 패턴들은 상기 제1 및 제2 상부 단결정 반도체 플러그들을 씨드 패턴들로 사용하여 결정화되는 것을 특징으로 하는 에스램 셀의 제조방법.
  52. 제 51 항에 있어서,
    상기 제1 및 제2 상부 바디 패턴들은 비정질 반도체층 또는 다결정 반도체층으로 형성하고, 상기 제1 및 제2 상부 바디 패턴들의 상기 결정화는 고상 에피택시얼 기술을 사용하여 실시되는 것을 특징으로 하는 에스램 셀의 제조방법.
  53. 제 42 항에 있어서,
    상기 제1 및 제2 벌크 트랜지스터들은 각각 제1 및 제2 N채널 구동 트랜지스터들이고, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들은 각각 제1 및 제2 P채널 부하 트랜지스터들이고, 상기 제1 및 제2 상부 단결정 박막 트랜지스터들은 각각 제1 및 제2 N채널 전송 트랜지스터들인 것을 특징으로 하는 에스램 셀의 제조방법.
  54. 제 53 항에 있어서,
    상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들, 및 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제2 불순물 영역들은 드레인 영역들이고, 상기 제1 및 제2 벌크 트랜지스터들의 상기 제2 불순물 영역들, 상기 제1 및 제2 하부 단결정 박막 트랜지스터들의 상기 제2 불순물 영역들, 및 상기 제1 및 제2 상부 단결정 박막 트랜지스터들의 상기 제1 불순물 영역들은 소오스 영역들인 것을 특징으로 하는 에스램 셀의 제조방법.
  55. 제 42 항에 있어서,
    상기 제1 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속막으로 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
  56. 제 54 항에 있어서,
    상기 제1 구동 트랜지스터의 상기 게이트 전극은 상기 제2 구동 트랜지스터의 상기 드레인 영역에 인접하도록 형성되고, 상기 제2 구동 트랜지스터의 상기 게이트 전극은 상기 제1 구동 트랜지스터의 상기 드레인 영역에 인접하도록 형성되고, 상기 제1 부하 트랜지스터의 상기 게이트 전극은 상기 제2 부하 트랜지스터의 상기 드레인 영역에 인접하도록 형성되고, 상기 제2 부하 트랜지스터의 상기 게이트 전극은 상기 제1 부하 트랜지스터의 상기 드레인 영역에 인접하도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  57. 제 54 항에 있어서,
    상기 제1 및 제2 전송 트랜지스터들의 상기 게이트 전극들은 서로 접촉하도록 형성되어 워드라인 역할을 하는 것을 특징으로 하는 에스램 셀의 제조방법.
  58. 제 56 항에 있어서,
    상기 제1 및 제2 노드 플러그들을 형성하는 것은
    상기 제1 내지 제3 층간절연막들을 패터닝하여 적어도 상기 제1 전송 트랜지스터의 상기 소오스 영역, 상기 제1 상부 노드 반도체 플러그, 상기 제1 부하 트랜지스터의 상기 드레인 영역, 상기 제1 하부 노드 반도체 플러그, 상기 제2 부하 트랜지스터의 상기 게이트 전극 및 상기 제2 구동 트랜지스터의 상기 게이트 전극을 노출시키는 제1 노드 콘택홀과 아울러서 적어도 상기 제2 전송 트랜지스터의 상기 소오스 영역, 상기 제2 상부 노드 반도체 플러그, 상기 제2 부하 트랜지스터의 상기 드레인 영역, 상기 제2 하부 노드 반도체 플러그, 상기 제1 부하 트랜지스터의 상기 게이트 전극 및 상기 제1 구동 트랜지스터의 상기 게이트 전극을 노출시키는 제2 노드 콘택홀을 형성하고,
    상기 제1 및 제2 노드 콘택홀들 내에 각각 제1 및 제2 금속 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  59. 제 58 항에 있어서,
    상기 제1 및 제2 노드 콘택홀들은 각각 상기 제1 구동 트랜지스터의 상기 드레인 영역 및 상기 제2 구동 트랜지스터의 상기 드레인 영역을 노출시키도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  60. 제 58 항에 있어서,
    상기 제1 및 제2 금속 플러그들을 형성하는 것은
    상기 제1 및 제2 노드 콘택홀들을 갖는 반도체기판의 전면 상에 텅스텐막을 형성하고,
    상기 제3 층간절연막이 노출될 때까지 상기 텅스텐막을 평탄화시키어 상기 제1 및 제2 노드 콘택홀들을 각각 채우는 제1 및 제2 텅스텐 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  61. 제 60 항에 있어서,
    상기 텅스텐막을 형성하기 전에, 장벽 금속막을 형성하는 것을 더 포함하되, 상기 장벽 금속막은 상기 텅스텐막과 함께 평탄화되는 것을 특징으로 하는 에스램 셀의 제조방법.
  62. 제 56 항에 있어서,
    상기 제1 및 제2 노드 플러그들을 형성하는 것은
    상기 제1 내지 제3 층간절연막들, 상기 제1 및 제2 전송 트랜지스터들의 상기 소오스 영역들, 상기 제1 및 제2 상부 노드 반도체 플러그들, 상기 제1 및 제2 부하 트랜지스터들의 상기 드레인 영역들, 및 상기 제1 및 제2 하부 노드 반도체 플러그들을 식각하여 적어도 상기 제1 전송 트랜지스터의 상기 소오스 영역, 상기 제1 부하 트랜지스터의 상기 드레인 영역, 상기 제2 부하 트랜지스터의 상기 게이트 전극 및 상기 제2 구동 트랜지스터의 상기 게이트 전극을 노출시키는 제1 노드 콘택홀과 아울러서 적어도 상기 제2 전송 트랜지스터의 상기 소오스 영역, 상기 제2 부하 트랜지스터의 상기 드레인 영역, 상기 제1 부하 트랜지스터의 상기 게이트 전극 및 상기 제1 구동 트랜지스터의 상기 게이트 전극을 노출시키는 제2 노드 콘택홀을 형성하되, 상기 제1 및 제2 하부 노드 반도체 플러그들은 상기 제1 및 제2 노드 콘택홀들을 형성하는 동안 리세스되어 상기 제1 구동 트랜지스터의 상기 드레인 영역 및 상기 제2 구동 트랜지스터의 상기 드레인 영역 상에 각각 잔존하고,
    상기 제1 및 제2 노드 콘택홀들 내에 각각 제1 및 제2 금속 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  63. 제 62 항에 있어서,
    상기 제1 및 제2 노드 콘택홀들은 각각 상기 제1 리세스된 하부 노드 반도체 플러그에 인접한 상기 제1 구동 트랜지스터의 상기 드레인 영역 및 상기 제2 리세스된 하부 노드 반도체 플러그에 인접한 상기 제2 구동 트랜지스터의 상기 드레인 영역을 노출시키도록 형성되는 것을 특징으로 하는 에스램 셀의 제조방법.
  64. 제 62 항에 있어서,
    상기 제1 및 제2 금속 플러그들을 형성하는 것은
    상기 제1 및 제1 노드 콘택홀들을 갖는 반도체기판의 전면 상에 텅스텐막을 형성하고,
    상기 제3 층간절연막이 노출될 때까지 상기 텅스텐막을 평탄화시키어 상기 제1 및 제2 노드 콘택홀들을 각각 채우는 제1 및 제2 텅스텐 플러그들을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  65. 제 64 항에 있어서,
    상기 텅스텐막을 형성하기 전에, 장벽 금속막을 형성하는 것을 더 포함하되, 상기 장벽 금속막은 상기 텅스텐막과 함께 평탄화되는 것을 특징으로 하는 에스램 셀의 제조방법.
  66. 제 54 항에 있어서,
    상기 제1 및 제2 노드 플러그들을 갖는 반도체기판의 상부에 상기 제1 및 제2 구동 트랜지스터들의 상기 소오스 영역들에 전기적으로 접속된 접지선과 아울러서 상기 제1 및 제2 부하 트랜지스터들의 상기 소오스 영역들에 전기적으로 접속된 전원선을 형성하는 것을 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  67. 제 66 항에 있어서,
    상기 전원선 및 상기 접지선을 갖는 반도체기판의 상부에 상기 제1 전송 트랜지스터의 상기 드레인 영역 및 상기 제2 전송 트랜지스터의 상기 드레인 영역에 각각 전기적으로 접속된 제1 및 제2 비트라인들을 형성하는 것을 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  68. 반도체 기판에 제1 및 제2 불순물 영역들을 갖는 벌크 트랜지스터를 형성하고,
    상기 벌크 트랜지스터 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막 상에 제1 및 제2 불순물 영역들을 갖는 하부 단결정 박막 트랜지스터를 형성하고,
    상기 하부 단결정 박막 트랜지스터 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막 상에 제1 및 제2 불순물 영역들을 갖는 상부 단결정 박막 트랜지스터를 형성하고,
    상기 상부 단결정 박막 트랜지스터 상에 제3 층간절연막을 형성하고,
    상기 제1 내지 제3 층간절연막들을 관통하여 상기 벌크 트랜지스터의 상기 제1 불순물 영역, 상기 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역 및 상기 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역을 서로 전기적으로 접속시키는 노드 플러그를 형성하는 것을 포함하는 집적회로 제조방법.
  69. 제 68 항에 있어서,
    상기 하부 단결정 박막 트랜지스터는 상기 벌크 트랜지스터와 중첩하도록 형성되고, 상기 상부 단결정 박막 트랜지스터는 상기 하부 단결정 박막 트랜지스터와 중첩하도록 형성되는 것을 특징으로 하는 집적회로 제조방법.
  70. 삭제
  71. 제 68 항에 있어서,
    상기 하부 단결정 박막 트랜지스터를 형성하기 전에 상기 제1 층간절연막을 관통하여 상기 벌크 트랜지스터의 상기 제1 불순물 영역에 접촉하는 하부 노드 반도체 플러그를 형성하고,
    상기 상부 단결정 박막 트랜지스터를 형성하기 전에 상기 제2 층간절연막을 관통하여 상기 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역에 접촉하는 상부 노드 반도체 플러그를 형성하는 것을 더 포함하되,
    상기 하부 단결정 박막 트랜지스터의 상기 제1 불순물 영역은 상기 하부 노드 반도체 플러그와 접촉하도록 형성되고, 상기 상부 단결정 박막 트랜지스터의 상기 제1 불순물 영역은 상기 상부 노드 반도체 플러그와 접촉하도록 형성되고, 상기 노드 플러그는 상기 상/하부 노드 반도체 플러그들에 전기적으로 접속되도록 형성되는 것을 특징으로 하는 집적회로 제조방법.
  72. 제 71 항에 있어서,
    상기 상/하부 노드 반도체 플러그들의 각각은 에피택시얼 기술을 사용하여 형성된 단결정 반도체 플러그이고, 상기 노드 플러그는 금속 플러그인 것을 특징으로 하는 집적회로 제조방법.
  73. 제 72 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 집적회로 제조방법.
  74. 제 73 항에 있어서,
    상기 금속 플러그는 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 더 포함하는 것을 특징으로 하는 집적회로 제조방법.
  75. 제 71 항에 있어서,
    상기 하부 노드 반도체 플러그 및 상기 벌크 트랜지스터의 상기 제1 불순물 영역은 동일한 도전형을 갖도록 형성되는 것을 특징으로 하는 집적회로 제조방법.
  76. 제 71 항에 있어서,
    상기 하부 노드 반도체 플러그는 상기 벌크 트랜지스터의 상기 제1 불순물과 다른 도전형을 갖도록 형성되고, 상기 노드 플러그는 상기 벌크 트랜지스터의 상기 제1 불순물 영역에 직접 접촉하도록 형성되는 것을 특징으로 하는 집적회로 제조방법.
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