JP5588298B2 - 半導体装置 - Google Patents

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Description

本発明の実施の形態は、半導体装置に関する。
従来のＳＲＡＭ（Static Random Access Memory）として、半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタを用いたものが知られている。半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタを用いることにより、従来のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いる場合と比較して、電源電圧を下げ、消費電力を下げることができる。
しかし、このような電界効果型トンネルトランジスタはソース領域とドレイン領域が異なる導電型を有するため、ＳＲＡＭセル内の不純物注入領域のパターンが複雑になるという問題がある。これにより、イオン注入に用いるマスクを形成するためのリソグラフィが困難になるため、不純物を的確に注入することができず、トランジスタの特性にばらつきが生じるおそれがある。
S. Mookerjea et al, IEDM Tech. Dig. Dec. 2009, pp.949-951.
本発明の課題は、特性のばらつきが少ないトランジスタを用いた消費電力の少ないＳＲＡＭセルを有する半導体装置を提供することにある。
一実施の形態による半導体装置は、半導体基板上に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルに含まれる第１および第２のロードトランジスタ、第１および第２のドライバトランジスタ、および第１および第２のトランスファトランジスタとを有する。前記第１および第２のロードトランジスタは、ｎ型ソース領域とｐ型ドレイン領域を有する。前記第１および第２のドライバトランジスタは、ｐ型ソース領域とｎ型ドレイン領域を有する。前記第１および第２のトランスファトランジスタは、ｎ型ソース領域とｎ型ドレイン領域を有する。第１および第２のロードトランジスタの前記ｎ型ソース領域、前記第１および第２のドライバトランジスタの前記ｎ型ドレイン領域、ならびに前記第１および第２のトランスファトランジスタの前記ｎ型ソース領域および前記ｎ型ドレイン領域は、前記第１および第２のロードトランジスタの前記ｐ型ドレイン領域ならびに前記第１および第２のドライバトランジスタの前記ｐ型ソース領域のうちの任意の２つの領域の間以外の領域に位置する。
（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置のＳＲＡＭセルの単位セルを概略的に表す上面図。 （ａ）、（ｂ）は、不純物拡散領域を形成するためのイオン注入を行う領域を概略的に表す上面図。 （ａ）、（ｂ）は、比較例としての従来のレイアウトの６トランジスタ型ＳＲＡＭの単位セルを概略的に表す上面図。
〔実施の形態〕
（半導体装置の構成）
図１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置のＳＲＡＭセルの単位セルを概略的に表す上面図である。図１（ａ）はコンタクトプラグの表示を省略した図、図１（ｂ）はコンタクトプラグを表示した図である。
本実施の形態に係る半導体装置は、６トランジスタ型のＳＲＡＭを有する。６トランジスタ型ＳＲＡＭの単位セル１は、ｎ型のトランスファトランジスタＴ１、Ｔ２、ｎ型のドライバトランジスタＤ１、Ｄ２、ｐ型のロードトランジスタＬ１、Ｌ２を有する。図中のＷ方向およびＢ方向は、それぞれワード線の長さ方向およびビット線の長さ方向を表す。
ドライバトランジスタＤ１、Ｄ２およびロードトランジスタＬ１、Ｌ２は、ソース領域とドレイン領域の導電型が異なるトランジスタであり、例えば、半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタである。
トランスファトランジスタＴ１、Ｔ２は、ソース領域とドレイン領域が対称なトランジスタであり、例えば、プレーナ型ＭＩＳＦＥＴである。
半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタは、従来のＭＩＳＦＥＴと比較してサブスレッショルド領域におけるリーク電流が少ないため、ドライバトランジスタＤ１、Ｄ２およびロードトランジスタＬ１、Ｌ２として用いることにより、ＳＲＡＭの電源電圧を下げ、消費電力を下げることができる。
一方、トンネルトランジスタにおいては電流がほぼ一方向にしか流れないため、トランスファトランジスタにトンネルトランジスタを用いた場合、読み出しと書き込みのいずれか一方のスピードが非常に遅くなる。そのため、トランスファトランジスタＴ１、Ｔ２には、ソース領域とドレイン領域が対称なトランジスタが用いられる。
トランスファトランジスタＴ１は、ｎ型不純物拡散領域３５、３３をそれぞれソース領域およびドレイン領域として用いる。また、トランスファトランジスタＴ２は、ｎ型不純物拡散領域３６、３４をそれぞれソース領域およびドレイン領域として用いる。
ドライバトランジスタＤ１は、ｐ型不純物拡散領域２３およびｎ型不純物拡散領域３３をそれぞれソース領域およびドレイン領域として用いる。また、
ドライバトランジスタＤ２は、ｐ型不純物拡散領域２３およびｎ型不純物拡散領域３４をそれぞれソース領域およびドレイン領域として用いる。
ロードトランジスタＬ１は、ｎ型不純物拡散領域３１およびｐ型不純物拡散領域２１をそれぞれソース領域およびドレイン領域として用いる。また、ロードトランジスタＬ２は、ｎ型不純物拡散領域３２およびｐ型不純物拡散領域２２をそれぞれソース領域およびドレイン領域として用いる。
ｐ型不純物拡散領域２１〜２３、およびｎ型不純物拡散領域３１〜３６は、素子分離領域２により区画された基板上の領域である活性領域中に形成される。
基板は、Ｓｉ結晶等のＳｉ系結晶からなる。素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、ＳｉＯ２等の絶縁材料が埋め込まれる。ｐ型不純物拡散領域２１〜２３に含まれる不純物として、Ｂ、ＢＦ２等のｐ型不純物を用いることができる。また、ｎ型不純物拡散領域３１〜３６に含まれる不純物として、Ａｓ、Ｐ等のｎ型不純物を用いることができる。
ゲート電極１１は、ロードトランジスタＬ１とドライバトランジスタＤ１に共有される。ゲート電極１２は、ロードトランジスタＬ２とドライバトランジスタＤ２に共有される。また、ゲート電極１３は、トランスファトランジスタＴ１、Ｔ２に共有される。
ゲート電極１１、１２は、それぞれ基板上にゲート絶縁膜を介して形成される。ゲート電極１１、１２は、例えば、導電型不純物を含むＳｉ系多結晶、金属、またはそれらの積層体からなる。
コンタクトプラグ４１、４２、４３、４４、４５、４６は、ｎ型不純物拡散領域３１、３２、３３、３４、３５、３６にそれぞれ接続される。コンタクトプラグ５３は、ｐ型不純物拡散領域２３に接続される。また、シェアードコンタクトプラグ５１、５２は、ｐ型不純物拡散領域２１、２２にそれぞれ接続される。
コンタクトプラグ４１〜４６、５３、およびシェアードコンタクトプラグ５１、５２は、Ｗ等の金属からなる。
ｎ型不純物拡散領域３１、３２には、コンタクトプラグ４１、４２を介して電源電圧（Ｖｄｄ）が印加される。ｐ型不純物拡散領域２３には、コンタクトプラグ５３を介してグラウンド電圧等の基準電圧（Ｖｓｓ）が印加される。
ｎ型不純物拡散領域３５、３６は、コンタクトプラグ４５、４６を介してビット線に接続される。ゲート電極１３は、ワード線に接続される。
コンタクトプラグ４３とシェアードコンタクトプラグ５１は上層の配線（図示しない）を介して接続され、ゲート電極１２、ｐ型不純物拡散領域２１、およびｎ型不純物拡散領域３３は、互いに接続される。また、コンタクトプラグ４４とシェアードコンタクトプラグ５２は他の上層の配線（図示しない）を介して接続され、ゲート電極１１、ｐ型不純物拡散領域２２、およびｎ型不純物拡散領域３４は、互いに接続される。
図３（ａ）、（ｂ）は、比較例としての従来のレイアウトの６トランジスタ型ＳＲＡＭの単位セル５を概略的に表す上面図である。図３（ａ）はコンタクトプラグの表示を省略した図、図３（ｂ）はコンタクトプラグを表示した図である。
単位セル５は、ロードトランジスタの配置が本実施の形態の単位セル１と異なる。単位セル５のロードトランジスタＬ１１は、ｎ型不純物拡散領域１３１およびｐ型不純物拡散領域１２１をそれぞれソース領域およびドレイン領域として用いる。また、ロードトランジスタＬ１２は、ｎ型不純物拡散領域１３１およびｐ型不純物拡散領域１２２をそれぞれソース領域およびドレイン領域として用いる。
ロードトランジスタＬ１１、Ｌ１２は、１つの活性領域を共有し、その活性領域上にｐ型不純物拡散領域１２１、１２２、およびｎ型不純物拡散領域１３１が形成される。ｐ型不純物拡散領域１２１、１２２は、ｎ型不純物拡散領域１３１を挟むように配置される。そのため、ｐ型不純物拡散領域とｎ型不純物拡散領域が単位セル５内に分散して配置される。
そのため、これらの不純物拡散領域を形成するためのイオン注入に用いるマスクのパターンが複雑になり、パターンを形成するためのリソグラフィが困難になる。また、リソグラフィの解像が困難になるため、パターンのエッジ部分に揺らぎが発生する。
一方、本実施の形態の単位セル１においては、ロードトランジスタＬ１、Ｌ２は１つの活性領域を共有しておらず、ｐ型不純物拡散領域２１、２２が素子分離領域２を挟んで隣接している。そのため、ｐ型不純物拡散領域２１、２２、２３がまとまって配置される。なお、ロードトランジスタＬ１、Ｌ２は、それぞれ単位セル１のＷ方向に隣接する他のＳＲＡＭセルのロードトランジスタと活性領域を共有する。
具体的には、ｎ型不純物拡散領域３１、３２、３３、３４、３５、３６のいずれも、ｐ型不純物拡散領域２１、２２、２３のうちの任意の２つの領域の間には位置しない。
そのため、これらの不純物拡散領域を形成するためのイオン注入に用いるマスクのパターンが複雑にならず、比較的容易にリソグラフィを行うことができる。また、リソグラフィの解像が容易になるため、パターンのエッジ部分に揺らぎが発生するおそれが少ない。
図２（ａ）、（ｂ）は、不純物拡散領域を形成するためのイオン注入を行う領域を概略的に表す上面図である。点線で囲まれた領域３は、ｐ型不純物が注入される領域を表す。領域３にｐ型不純物を注入することにより、ｐ型不純物拡散領域２１〜２３が形成される。また、領域３以外の領域にｎ型不純物を注入することにより、ｎ型不純物拡散領域３１〜３６が形成される。
図２（ａ）は、ゲート電極１１のロードトランジスタＬ１のゲートとして用いられる領域、およびゲート電極１２のロードトランジスタＬ２のゲートとして用いられる領域にｐ型不純物を注入し、ゲート電極１１のドライバトランジスタＤ１のゲートとして用いられる領域、およびゲート電極１２のドライバトランジスタＤ２のゲートとして用いられる領域にｎ型不純物を注入する場合のイオン注入領域を表す。
ｐ型不純物拡散領域２１、２２、２３がまとまって配置されているため、ｐ型不純物を注入する領域である領域３が単純な形状を有し、また、領域３以外のｎ型不純物を注入する領域も単純な形状を有する。そのため、イオン注入のためのマスクパターンが単純になり、比較的容易にリソグラフィを行うことができる。
図２（ｂ）は、領域３が長方形であり、その輪郭がゲート電極１１、１２上にある場合のイオン注入領域を表す。この場合、イオン注入のためのマスクパターンがより単純な形状であるため、リソグラフィがより容易になる。
なお、いずれの場合であっても、トランジスタの特性のばらつきを抑えるため、ゲート電極１１、１２が多結晶Ｓｉからなる場合は、ゲート電極１１、１２への不純物注入をゲート形状への加工前に行うことが好ましい。
（実施の形態の効果）
実施の形態によれば、半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタをドライバトランジスタＤ１、Ｄ２およびロードトランジスタＬ１、Ｌ２として用いることにより、ＳＲＡＭの電源電圧を下げ、消費電力を下げることができる。
また、ｐ型不純物拡散領域２１、２２、２３がまとまって配置されるため、不純物拡散領域を形成するためのイオン注入に用いるマスクのパターンを単純化することができる。それにより、比較的容易にリソグラフィを行うことができ、トランジスタ特性のばらつきを抑えることができる。なお、ＳＲＡＭのレイアウトがこのような効果が得られるものであれば、単位セル１に含まれるトランジスタの数は６でなくてもよい。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
１ 単位セル、 １１、１２、１３ ゲート電極、 ２１、２２、２３ ｐ型不純物拡散領域、 ３１、３２、３３、３４、３５、３６ ｎ型不純物拡散領域 ５１、５２ シェアードコンタクトプラグ

Claims (5)

  1. 第１および第２のロードトランジスタと、第１および第２のドライバトランジスタと、第１および第２のトランスファトランジスタと、を含み、半導体基板上に形成されたＳＲＡＭセルを備え、
    前記第１および第２のロードトランジスタは、ｐ型ドレイン領域と、電源電圧が印加されるｎ型ソース領域とを有し、
    前記第１および第２のドライバトランジスタは、ｎ型ドレイン領域と基準電圧が印加されるｐ型ソース領域とを有し、
    前記第１および第２のトランスファトランジスタは、ｎ型ソース領域とｎ型ドレイン領域をとを有し、
    前記第１および第２のロードトランジスタの前記ｐ型ドレイン領域、ならびに、前記第１および第２のドライバトランジスタの前記ｐ型ソース領域は、前記第１のロードトランジスタと前記第１のドライバトランジスタの第１のゲート電極と、前記第２のロードトランジスタと前記第２のドライバトランジスタの第２のゲート電極に挟まれた領域に位置し、
    前記第１および第２のロードトランジスタの各ｐ型ドレイン領域はそれぞれ前記第２および第１のゲート電極と電気的に接続され、
    前記第１および第２のロードトランジスタの前記ｎ型ソース領域、ならびに、前記第１および第２のドライバトランジスタの前記ｎ型ドレイン領域は、前記領域外に位置し、
    前記第１および第２のドライバトランジスタの各ｎ型ドレイン領域と、前記第１および第２のトランスファトランジスタの各ｎ型ソース領域およびｎ型ドレイン領域の一方とは活性領域を共有し、
    前記第１および第２のロードトランジスタのチャネル方向、ならびに、前記第１および第２のドライバトランジスタのチャネル方向は、前記第１および第２のトランスファゲートトランジスタのチャネル方向に垂直であることを特徴とする、半導体装置。
  2. 前記第１および第２のロードトランジスタ、ならびに前記第１および第２のドライバトランジスタは、トンネルトランジスタである、
    請求項１に記載の半導体装置。
  3. 前記第１および第２のロードトランジスタは１つの活性領域を共有しない、
    請求項１または２に記載の半導体装置。
  4. 前記第１および第２のロードトランジスタは、それぞれ前記ＳＲＡＭセルのワード線の長さ方向に隣接する他のＳＲＡＭセルのロードトランジスタと活性領域を共有する、
    請求項３に記載の半導体装置。
  5. 前記第１のロードトランジスタの前記ｐ型ドレイン領域と前記第２のロードトランジスタのゲート電極に接続される第１のシェアードコンタクトプラグと、
    前記第２のロードトランジスタの前記ｐ型ドレイン領域と前記第１のロードトランジスタのゲート電極に接続される第２のシェアードコンタクトプラグと、
    をさらに有する、
    請求項１〜４のいずれか１つに記載の半導体装置。
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