JP3848248B2 - Sramセルおよびそれを用いたメモリ集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SRAM(スタティック・ランダムアクセス・メモリ)セルおよびそれを用いたメモリ集積回路に係り、特にSRAMセルの回路構成、パターンレイアウトに関するもので、例えばSRAM集積回路、SRAM混載ロジック集積回路などに使用されるものである。
【0002】
【従来の技術】
SRAMセルは、4個のMOSFET(絶縁ゲート型電界効果トランジスタ)と2個の負荷抵抗素子からなるタイプ、6個のMOSFETからなるタイプ(6トランジスタSRAMセル)のほか、最近は5個のMOSFETからなるタイプ(5トランジスタSRAMセル)が特許文献1に見られる。
【0003】
図6は、従来の6トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図である。
【0004】
図6中に示すSRAMセル60は、CMOSタイプの第1のインバータ61および第2のインバータ62が互いの入力端と出力端が交差(クロスカップル)接続されている。上記第1のインバータ61は、NMOSタイプの第1のドライバ用トランジスタQN1 とPMOSタイプの第1の負荷用トランジスタQP1 から構成されており、第2のインバータ62は、NMOSタイプの第2のドライバ用ランジスタQN2 とPMOSタイプの第2の負荷用トランジスタQP2 から構成されている。
【0005】
上記第1のインバータ61および第2のインバータ62の各出力端が対応してNMOSタイプの第1の転送ゲート用トランジスタQN3 および第2の転送ゲート用トランジスタQN4 を介してビット線BL、/BL に接続されている。
【0006】
ここで、第1のインバータ61の出力端と第2のインバータ62の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第1のインバータ61の出力端を第1の記憶ノード、第2のインバータ62の出力端を第2の記憶ノードと称する。
【0007】
第1の転送ゲート用のトランジスタQN3 と第2の転送ゲート用のトランジスタQN4 の各ゲートは、共通のワード線WLに接続されている。そして、相補対をなすビット線BL、/BL 間には、ラッチタイプのセンスアンプ(図示せず)が接続されている。
【0008】
ここで、第1の転送ゲート用のトランジスタQN3 と第2の転送ゲート用のトランジスタQN4 は、同一のゲート長L 、ゲート幅W 、閾値Vthna を持つように設計されている。また、第1のドライバ用のトランジスタQN1 と第2のドライバ用のトランジスタQN2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されており、第1の負荷用のトランジスタQP1 と第2の負荷用のトランジスタQP2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【0009】
上記SRAMセル60に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル60の一対の記憶ノードの電位VNA 、VNB のハイレベル"H"/ローレベル"L" に対応する電位の高低によって第1のドライバ用のトランジスタQN1 、第2のドライバ用のトランジスタQN2 のいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【0010】
また、上記SRAMセル60に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補データに対応してSRAMセル60の一対の記憶ノードの電位VNA 、VNB を設定する。
【0011】
図7は、図6中のSRAMセル60の半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【0012】
図7において、第1のP ウェルには、第1のドライバ用トランジスタQN1と第1の転送ゲート用トランジスタN3が形成されている。N ウェルには、第1の負荷用トランジスタQP1 と第2の負荷用トランジスタQP2 が形成されている。第2のP ウェルには、第2のドライバ用トランジスタQN2 と第2の転送ゲート用トランジスタQN4 が形成されている。上記各領域において、71は拡散領域(アクティブエリア)、72はゲート材、73はローカル配線材である。
【0013】
第1のP ウェルにおいて、74はトランジスタQN1,QN3 のチャネルイオン注入領域、75はワード線コンタクト領域、76はビット線コンタクト領域、77は第1のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【0014】
N ウェルにおいて、78は第1の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、79は第2の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【0015】
第2のP ウェルにおいて、81はトランジスタQN2,QN4 のチャネルイオン注入領域、82はワード線コンタクト領域、83はビット線コンタクト領域、84は第2のドライバ用のトランジスタQN2 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【0016】
図8は、図6に示した従来例のSRAMセルの安定性を表わす双安定特性(butterfly curve )を示す。
【0017】
図8中、第1のインバータ61の入出力特性(転送カーブ)61' は、横軸xに入力電圧である第2の記憶ノードの電位VNB 、縦軸yに出力電圧である第1の記憶ノードの電位VNA を表わす。
【0018】
第2のインバータ62の入出力特性62' は、縦軸に入力電圧である第1の記憶ノードの電位VNA 、横軸に出力電圧である第2の記憶ノードの電位VNB を表わす。ここで、ワード線WLとビット線BL,/BLは電源電圧VDD にバイアスされているものとする。
【0019】
上記2つの入出力特性61',62' の交点A は、第1の記憶ノードの電位VNA がローレベル"L" 、第2の記憶ノードの電位VNB がハイレベル"H" であり、SRAMセル60が"0" データを保持している状態である。
【0020】
上記とは逆に、2つの入出力特性61',62' の交点B1は、第1の記憶ノードの電位VNA がハイレベル"H" 、第2の記憶ノードの電位VNB がローレベル"L" であり、SRAMセル60が"1" データを保持している状態である。
【0021】
上記2つの入出力特性61',62' により囲まれた2つの領域に内接する最大正方形の1辺の長さをスタティックノイズ・マージンSNM と定義する。一般に、SNMが大きいほどセルデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こり難い。
【0022】
従って、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるにつれて、SNM の低下が著しくなり、SRAMセルを設計する上でSNM を大きくとることが重要になる。
【0023】
SRAMセル60のSNM を大きくとるように設計する際、主に2つの手法がある。
【0024】
第1の手法としては、図8中に示すように、第1の入出力特性61' がハイレベル"H" から落ち始めるC 点のx座標、第2の入出力特性がハイレベル"H" から落ち始めるD1点のy座標を大きくとればよい。そのためには、2つのドライバ用トランジスタQN1,QN2 の各閾値Vthna を大きくすればよいが、これに伴ってドライバ用トランジスタQN1,QN2 の電流駆動力が低減し、セル電流Icell が下がることになり、読み出し速度の低下を招く。
【0025】
第2の手法としては、図8中に示すように、2つの入出力特性61',62' の交点A のy座標の電位VA 、交点B1のx座標の電位VB1を小さくとればよい。ここで、VA は第1のインバータ61の入力が電源電圧VDD である場合の第1の記憶ノードの電位VNA に相当し、その値はビット線BLの電位(電源電圧VDD )が第1の転送ゲート用トランジスタQN3 と第1のドライバ用トランジスタQN1 により抵抗分割された電位になる。
【0026】
上記電位VA を小さくするためには、次式で定義されるβレシオを大きくとればよい。
【0027】
βレシオ=(Wdrv/Ldrv )/ (Wtfr/Ltfr ) …(1)
ここで、Wdrvはドライバ用トランジスタQN1,QN2 のゲート幅、Wtfrは転送ゲート用トランジスタQN3,QN4 のゲート幅、Ldrvはドライバ用トランジスタQN1,QN2のゲート長、Ltfrは転送ゲート用トランジスタQN3,QN4 のゲート長を示す。
【0028】
上式(1)から分かるように、βレシオを大きくするためには、転送ゲート用トランジスタQN3,QN4 の電流駆動力(Wtfr/Ltfr )を下げるか、ドライバ用トランジスタQN1,QN2 の電流駆動力(Wdrv/Ldrv )を上げればよい。
【0029】
しかし、上記(Wtfr/Ltfr )を下げるとセル電流Icell の低減による読み出し速度の低下を招き、上記(Wdrv/Ldrv )を上げるとセル面積の増大を招く。
【0030】
なお、非特許文献1には、6トランジスタSRAMセルからデータを読み出す時には、ビット線対のうちの一方に接続された増幅手段を介して一方のビット線上のデータを読み出す技術が開示されている。
【0031】
【特許文献1】
米国特許第5831896号明細書
【0032】
【非特許文献1】
Kevin Zhang et.al,"The Scaling of Data Sensing for High Speed Cache Design in Sub-0.18um Technologies",2000 Symposium on VLSI Circuits Digest of Technical Papers,pp.226-227.
【0033】
【発明が解決しようとする課題】
上記したように従来のSRAMセルおよびそれを用いたメモリ集積回路は、セルデータの安定性を向上させるために、双安定特性中に示されるスタティックノイズ・マージンSNM の増大を図ろうとすると、セル電流の低減による読み出し速度の低下、あるいはセル面積の増大を招くという問題点があった。
【0034】
本発明は上記の問題点を解決すべくなされたもので、セル電流の減少とセル面積の増大を招かずに、セルデータの安定性が向上したSRAMセルおよびそれを用いたメモリ集積回路を提供することを目的とする。
【0035】
【課題を解決するための手段】
本発明の第1のSRAMセルは、第1の負荷素子と第1のドライバ用NMOSFET からなる第1のインバータと、第2の負荷素子と第2のドライバ用NMOSFET からなり、第1のインバータとは互いの入力端・出力端がクロスカップル接続された第2のインバータと、第1のインバータの出力端と第1のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第1の転送ゲート用NMOSFET と、第2のインバータの出力端と第2のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第2の転送ゲート用NMOSFET とを具備し、第1のビット線に対する第1のインバータと第1の転送ゲート用NMOSFET の電流駆動力は、第2のビット線に対する第2のインバータと第2の転送ゲート用NMOSFET の電流駆動力より大きく設定されていることを特徴とする。
【0036】
本発明の第2のSRAMセルは、第1の負荷素子と第1のドライバ用NMOSFET からなる第1のインバータと、第2の負荷素子と第2のドライバ用NMOSFET からなり、第1のインバータとは互いの入力端・出力端がクロスカップル接続された第2のインバータと、第1のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET とを具備し、第1のビット線に対する第1のインバータの電流駆動力は、第2のインバータの電流駆動力より大きく設定されていることを特徴とする。
【0037】
本発明の第1のメモリ集積回路は、本発明の第1のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの第1の転送ゲート用NMOSFET の一端および第2の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第1のビット線および第2のビット線と、セルアレイの同一行のSRAMセルの第1の転送ゲート用NMOSFET のゲートおよび第2の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、第1のビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、第1のビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【0038】
本発明の第2のメモリ集積回路は、本発明の第2のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、ビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、ビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【0039】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0040】
<第1の実施形態>
図1は、本発明の第1の実施形態に係る6トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【0041】
図1に示す6トランジスタSRAMセル10を用いたSRAMは、図6を参照して前述した従来例の6トランジスタSRAMセル60を用いたSRAMと比べて、以下の(1)〜(3)が異なり、その他は同じである。
【0042】
(1)ビット線対BL,/BLのうちの一方のビット線BL(第1のビット線)のみにデータ読み出し用のセンスアンプ(S/A)20 が接続されており、データ読み出し時には、ビット線対BL,/BLのうちの一方のビット線BLのみ用いられる(非特許文献1に開示されている読み出し時単一ビット線方式が採用されている)。
【0043】
(2)読み出し用ビット線BLに第1の転送ゲート用トランジスタQN3 を介して接続されている読み出し用ビット線ドライバ用インバータ11の第1のドライバ用トランジスタQN1 の閾値Vthna よりも、読み出し用ビット線ドライバ用インバータ11の出力を入力とするデータ保持用インバータ12の第2のドライバ用トランジスタQN2aの閾値Vthnb が高く設定されている。
【0044】
(3)第1の転送ゲート用トランジスタQN3 ・第1のドライバ用トランジスタQN1 のβレシオ(第1のβレシオ)よりも、第2の転送ゲート用トランジスタQN4a・第2のドライバ用NMOSトランジスタQN2aのβレシオ(第2のβレシオ)が高く設定されている。
【0045】
つまり、第1のビット線BLに対する第1の転送ゲート用トランジスタQN3 と第1のドライバ用NMOSトランジスタQN1 の電流駆動力は、他方のビット線/BL (第2のビット線)に対する第2の転送ゲート用トランジスタQN4aと第2のドライバ用NMOSトランジスタQN2aの電流駆動力より大きく設定されている。
【0046】
即ち、図1中のSRAMセル10は、CMOSタイプの第1のインバータ11および第2のインバータ12が互いの入力端と出力端が交差(クロスカップル)接続されている。上記第1のインバータ11は、NMOSタイプの第1のドライバ用のNMOSトランジスタQN1 とPMOSタイプの第1の負荷用トランジスタQP1 から構成されており、第2のインバータ12は、NMOSタイプの第2のドライバ用トランジスタQN2aとPMOSタイプの第2の負荷用トランジスタQP2 から構成されている。
【0047】
上記第1のインバータ11および第2のインバータ12の各出力端が対応してNMOSタイプの第1の転送ゲート用トランジスタQN3 および第2の転送ゲート用トランジスタQN4aを介してビット線BL、/BL に接続されている。
【0048】
ここで、第1のインバータ11の出力端と第2のインバータ12の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第1のインバータ11の出力端を第1の記憶ノード、第2のインバータ12の出力端を第2の記憶ノードと称する。
【0049】
第1の転送ゲート用のトランジスタQN3 と第2の転送ゲート用のトランジスタQN4aの各ゲートは、共通のワード線WLに接続されている。そして、ビット線BL、/BL のうち第1のビット線BLのみに、例えばカラムスイッチ用の転送ゲート用トランジスタ(図示せず)を介してデータ読み出し用の増幅回路(センスアンプ;S/A)20が接続されている。
【0050】
ここで、第1の負荷用のトランジスタQP1 と第2の負荷用のトランジスタQP2は、第1のドライバ用のトランジスタQN1 と同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【0051】
上記SRAMセル10に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル10の一対の記憶ノードのハイレベル"H"/ローレベル"L" に対応する電位の高低によって第1のドライバ用のトランジスタQN1 、第2のドライバ用のトランジスタQN2aのいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【0052】
また、上記SRAMセル10に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補的なデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB を設定する。
【0053】
図2は、図1中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【0054】
即ち、図2において、第1のP ウェルには、第1のドライバ用トランジスタQN1 と第1の転送ゲート用トランジスタN3が形成されている。N ウェルには、第1の負荷用トランジスタQP1 と第2の負荷用トランジスタQP2 が形成されている。第2のP ウェルには、第2のドライバ用トランジスタQN2aと第2の転送ゲート用トランジスタQN4aが形成されている。上記各領域において、21は拡散領域(アクティブエリア)、22はゲート材、23はローカル配線材である。
【0055】
第1のP ウェルにおいて、24はトランジスタQN1,QN3 のチャネルイオン注入領域、25はワード線コンタクト領域、26はビット線コンタクト領域、27は第1のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【0056】
N ウェルにおいて、28は第1の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、29は第2の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【0057】
第2のP ウェルにおいて、31はトランジスタQN2,QN4aのチャネルイオン注入領域、32はワード線コンタクト領域、33はビット線コンタクト領域、35は第2のドライバ用のトランジスタQN2aのソース領域を接地電位VSS に接続するためのVSS コンタクト領域、34は書き込み用ビット線側のデータキーパ用である第2のドライバ用のトランジスタQN2aのチャネルイオン注入領域である。
【0058】
上記構成において、構成上の特徴(2)を実現するために、第2のP ウェル領域における書き込み用ビット線側のデータキーパ用トランジスタQN2aのチャネルイオン注入領域34が形成されている。
【0059】
また、構成上の特徴(3)を実現するために、第1の転送ゲート用トランジスタQN3 のゲート幅Wtfr1 、ゲート長Ltfr1 、第1のドライバ用トランジスタQN1 のゲート幅Wdrv1 、ゲート長Ldrv1 、第2の転送ゲート用トランジスタQN4aのゲート幅Wtfr2 、ゲート長Ltfr2 、第2のドライバ用トランジスタQN2aのゲート幅Wdrv2 、ゲート長Ldrv2 が、
(Wdrv1 / Ldrv1 )/(Wtfr1 / Ltfr1 )
<(Wdrv2 / Ldrv2 )/(Wtfr2 / Ltfr2 ) …(2)
の関係を満たすように設計されている。
【0060】
本例では、Wdrv1 とWdrv2 は等しく、Ldrv1 とLdrv2 は等しく、Ltfr1 とLtfr2 は等しく、Wtfr2 はWtfr1 より小さく設計されている。また、第1の負荷用のトランジスタQP1 と第2の負荷用のトランジスタQP2 は、読み出し用ビット線ドライバ用インバータ11の第1のドライバ用トランジスタQN1 の閾値Vthna と絶対値が同じ閾値-|Vthna| を持つように設計されている。
【0061】
次に、構成上の特徴(1)による作用効果について詳細に説明する。
【0062】
読み出し時にはワード線WLが活性化され、従来例と同様に第1の転送ゲート用トランジスタQN3 、第2の転送ゲート用トランジスタQN4aが共にオンする。そして、一方のビット線BLに読み出されたセルデータがセンスアンプ20により増幅されて出力される。
【0063】
従って、読み出し速度に寄与するセル電流Icell は、読み出し側の一方のビット線BLに接続された第1の転送ゲート用トランジスタQN3 と第1のドライバ用トランジスタQN1 の電流駆動力のみを考えればよく、第2の転送ゲート用トランジスタQN4aと第2のドライバ用トランジスタQN2aのサイズは読み出し速度に影響を与えなくなる。
【0064】
書き込み動作は、従来例と同様、ワード線WLが活性化されることにより、ビット線BL、/BL のデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB が設定される。
【0065】
次に、構成上の特徴(2)、(3)による作用効果について図3を参照しながら詳細に説明する。
【0066】
図3は、図1中のSRAMセル10の双安定特性を示す。
【0067】
ここで、第1の転送ゲート用トランジスタQN3 と第1のドライバ用トランジスタQN1 は従来例と同じサイズ、閾値であるとする。この時、第1のインバータ11の入出力特性11' は従来例のそれと同じとなり、読み出し側のビット線BLを駆動するセル電流Icell も従来例と同じとなる。これに対して、第2のインバータ12の入出力特性12' は、従来例と比べて変化する。
【0068】
したがって、特徴(2)により、第2のインバータ12の入出力特性12' において、ハイレベル"H" が落ち始める点は従来例のD1からD2にシフトする。これは、第2のドライバ用トランジスタQN2 の閾値がVthna からVthnb に増加したことに対応する。これにより、2つの入出力特性11',12' の交点A 側の内接正方形は従来例より大きくなる。
【0069】
一方、特徴(3)により、2つの入出力特性11',12' の他方の交点側では、従来例の交点B1から交点B2にシフトする。即ち、第2のβレシオを高く設定したことにより、第2のインバータ12の入力が電源電圧VDD である時の第2の記憶ノードの電位VNB が低くなることに対応する。従って、交点B2側の内接正方形も従来例より大きくなる。
【0070】
上記したように第1の実施形態のSRAMセル10のSNM は従来例のSRAMセル60のSNM よりも増大する。実際には2つの内接正方形の大きさがほぼ同じになるように第2の転送ゲート用トランジスタQN4aと第2のドライバ用トランジスタQN2aのサイズが設定される。これは、"1" データと"0" データの安定性をほぼ等しくするためである。
【0071】
また、構成上の特徴(3)において、第2のβレシオを大きくするために、実際の手法として、図2中に○印Wで示すように、第2の転送ゲート用トランジスタQN4aのゲート幅を小さく設定する。これにより、第1の実施形態のSRAMセル10のサイズが従来例のSRAMセル60のサイズより大きくなることはない。
【0072】
図4は、図1に示した第1の実施形態のSRAMセル10と従来例のSRAMセル60のそれぞれの双安定特性のシミュレーション結果(90nm世代プロセスを用い、電源電圧VDD=1.2Vである場合)を対比して示す図である。ここで、11' および12' はそれぞれ第1の実施形態のSRAMセル10における第1のインバータ11および第2のインバータ12の入出力特性、62' は従来例のSRAMセル60における第2のインバータ62の入出力特性である。
【0073】
この場合、SRAMセル10の各トランジスタのパラメータは、第1の転送ゲート用トランジスタQN3 は、Wtfr1/Ltfr1=0.24μm/0.07μm 、Vth=0.45V であり、第2の転送ゲート用トランジスタQN4aは、Wtfr2/Ltfr2=0.12μm/0.07μm 、Vth=0.45V である。また、第1のドライバ用トランジスタQN1 は、Wdrv1/Ldrv1=0.35μm/0.07μm 、Vth=0.45V であり、第2のドライバ用トランジスタQN2aは、Wdrv2/Ldrv2=0.35μm/0.07μm 、Vth=0.55V である。
【0074】
これに対して、従来例のSRAMセル60の各トランジスタのパラメータは、第1の転送ゲート用トランジスタQN3 および第2の転送ゲート用トランジスタQN4aは、W/L=0.24μm/0.07μm 、Vth=0.45V であり、第1のドライバ用トランジスタQN1 および第2のドライバ用トランジスタQN2 は、W/L=0.35μm/0.07μm 、Vth=0.45V である。
【0075】
図4から分かるように、SRAMセル10は、SNM=0.267 であり、SRAMセル60のSNM=0.214 に対して約25% 増大しており、セル安定性が向上している。
【0076】
また、第1の実施形態では、従来例と比べて、第2の転送ゲート用トランジスタQN4aのゲート長Wtfr2 が小さいこと以外は、トランジスタのサイズは変わらないので、セルサイズは増大しない。また、第1の転送ゲート用トランジスタQN3 、第1のドライバ用トランジスタQN1 のサイズと閾値は従来例と同じであり、読み出し側のビット線BLに対するセル電流も従来例と変わらない。
【0077】
上述したように第1の実施形態では、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるとしても、第2のドライバ用トランジスタQN2aの閾値Vthnb に関しては第1のドライバ用トランジスタQN1 の閾値Vthna より例えば50mV以上高い値に設定することにより、SRAMセルのSNM を向上させ、セル電流の減少、セルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【0078】
<第1の実施形態の変形例>
第1の実施形態は、負荷素子としてそれぞれトランジスタを有する2個のインバータを交差接続した6トランジスタSRAMセルを示したが、負荷素子としてそれぞれ抵抗素子を有する2個のインバータを交差接続した4トランジスタ+2抵抗素子タイプのSRAMセルに対しても本発明を適用可能である。
【0079】
<第2の実施形態>
図5は、本発明の第2の実施形態に係る5トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【0080】
図5中に示す5トランジスタSRAMセル50は、図1を参照して前述した6トランジスタSRAMセル60と比べて、第2の転送ゲート用トランジスタQN4aおよびそれに接続されていたビット線/BL が省略されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0081】
上記したような転送ゲート用トランジスタとして1 個のトランジスタQN3 しか存在しない構成の5トランジスタSRAMセル50は、特許文献1に開示されているように単一ビット線方式が採用されており、ビット線BLからデータ読み出しを行うだけでなく、データ書き込みも行う。但し、"1" データを書き込む場合には、ワード線WLの電位をVDD 以上に昇圧する必要がある。
【0082】
上記第2の実施形態においても、第2のドライバ用トランジスタQN2 の閾値Vthnb を第1のドライバ用トランジスタQN1 の閾値Vthna より高く設定し、ビット線BLに対する第1のインバータ11の電流駆動力を第2のインバータ12の電流駆動力より大きく設定することにより、第1の実施形態と同様の理由で、セル電流の減少やセルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【0083】
しかも、第2の転送ゲート用トランジスタQN4 が省略されているので、前式(2)中の左辺で示される第1の転送ゲート用トランジスタQN3 ・第1のドライバ用トランジスタQN1 のβレシオ(第1のβレシオ)よりも、前式(2)中の右辺で示される第2の転送ゲート用トランジスタQN4 ・第2のドライバ用トランジスタQN2 のβレシオ(第2のβレシオ)がより高く設定されていることに相当し、SRAMセル10のSNM は一層向上する。
【0084】
なお、上記各実施形態は、SRAM集積回路を例にとって説明したが、SRAM混載ロジック集積回路などのメモリ集積回路にも本発明を適用可能である。
【0085】
【発明の効果】
上述したように本発明によれば、セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る6Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図2】 図1中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図3】 図1のSRAMセルの双安定特性を示す特性図。
【図4】 図1に示した第1の実施形態のSRAMセルの従来例のSRAMセルのそれぞれの双安定特性のシミュレーション結果を対比して示す図。
【図5】 本発明の第2の実施形態に係る5Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図6】 従来の6 トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図。
【図7】 図6中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図8】 図6に示した従来例のSRAMセルの安定性を表わす双安定特性を示す特性図。
【符号の説明】
10…SRAMセル、11…第1のインバータ(読み出し用ビット線ドライバ用インバータ)、12…第2のインバータ(データ保持用インバータ)、20…センスアンプ、QN1 …第1のドライバ用トランジスタ、QN2a…第2のドライバ用トランジスタ、QN3 …第1の転送ゲート用トランジスタ、QN4 …第2の転送ゲート用トランジスタ、QP1 …第1の負荷用のトランジスタ、QP2 …第2の負荷用のトランジスタ、BL…第1のビット線、/BL …第2のビット線、WL…ワード線。
Claims (8)
- 第1の負荷素子と第1のドライバ用NMOSFET からなる第1のインバータと、
第2の負荷素子と第2のドライバ用NMOSFET からなり、前記第1のインバータとは互いの入力端・出力端がクロスカップル接続された第2のインバータと、
前記第1のインバータの出力端と第1のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第1の転送ゲート用NMOSFET と、
前記第2のインバータの出力端と第2のビット線との間にドレイン・ソース間が接続され、ゲートが前記ワード線に接続された第2の転送ゲート用NMOSFET
とを具備し、
前記第2のドライバ用 NMOSFET の閾値を第1のドライバ用 NMOSFET より高い値に設定し、
前記第1の転送ゲート用 NMOSFET のゲート幅を Wtfr1 、ゲート長を Ltfr1 、第1のドライバ用 NMOSFET のゲート幅を Wdrv1 、ゲート長を Ldrv1 とし、
前記第2の転送ゲート用 NMOSFET のゲート幅を Wtfr2 、ゲート長を Ltfr2 、第2のドライバ用 NMOSFET のゲート幅を Wdrv2 、ゲート長を Ldrv2 としたとき、
( Wdrv1 / Ldrv1 ) / (Wtfr1 / Ltfr1) < ( Wdrv2 / Ldrv2 ) / (Wtfr2 / Ltfr2) の関係を満たすことにより、
前記第1のビット線に対する第1のインバータと第1の転送ゲート用NMOSFETの電流駆動力を、前記第2のビット線に対する第2のインバータと第2の転送ゲート用NMOSFET の電流駆動力より大きく設定したことを特徴とするSRAMセル。 - 前記第2のドライバ用NMOSFET の閾値は、チャネルイオン注入により第1のドライバ用NMOSFET の閾値よりも高い値に設定されている
ことを特徴とする請求項1記載のSRAMセル。 - 前記Wdrv1 とWdrv2 は等しく、前記Ldrv1 とLdrv2 は等しく、前記Ltfr1 とLtfr2 は等しく、前記Wtfr2 はWtfr1 より小さいことを特徴とする請求項1または2記載のSRAMセル。
- 前記第2のドライバ用NMOSFET の閾値は、第1のドライバ用NMOSFET の閾値より50mV以上高い値に設定され、かつ
1.2 x(Wdrv1 / Ldrv1 )/ (Wtfr1 / Ltfr1) < (Wdrv2 / Ldrv2 )/ (Wtfr2 / Ltfr2)
となるように設定されていることを特徴とする請求項1乃至3のいずれか1項に記載のSRAMセル。 - 請求項1乃至4のいずれか1項に記載のSRAMセルが行列状に複数個配置されたセルアレイと、
前記セルアレイの同一列のSRAMセルの第1の転送ゲート用NMOSFET の一端および第2の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第1のビット線および第2のビット線と、
前記セルアレイの同一行のSRAMセルの第1の転送ゲート用NMOSFET のゲートおよび第2の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
前記第1のビット線に接続された増幅回路
とを具備し、
前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記第1のビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。 - 第1の負荷素子と第1のドライバ用NMOSFET からなる第1のインバータと、
第2の負荷素子と第2のドライバ用NMOSFET からなり、前記第1のインバータとは互いの入力端・出力端がクロスカップル接続された第2のインバータと、
前記第1のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET
とを具備し、
前記第2のドライバ用 NMOSFET の閾値を、チャネルイオン注入により第1のドライバ用 NMOSFET の閾値よりも高い値に設定して、前記第1のビット線に対する第1のインバータの電流駆動力を、前記第2のインバータの電流駆動力より大きく設定したことを特徴とするSRAMセル。 - 前記第2のドライバ用NMOSFET の閾値が、第1のドライバ用NMOSFET の閾値より50mV以上高い値に設定されていることを特徴とする請求項6記載のSRAMセル。
- 請求項6または7記載のSRAMセルが行列状に複数個配置されたセルアレイと、
前記セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、
前記セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
前記ビット線に接続された増幅回路
とを具備し、
前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記ビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。
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