JP2004200300A - Ｓｒａｍセルおよびそれを用いたメモリ集積回路 - Google Patents

Ｓｒａｍセルおよびそれを用いたメモリ集積回路 Download PDF

Info

Publication number
JP2004200300A
JP2004200300A JP2002365257A JP2002365257A JP2004200300A JP 2004200300 A JP2004200300 A JP 2004200300A JP 2002365257 A JP2002365257 A JP 2002365257A JP 2002365257 A JP2002365257 A JP 2002365257A JP 2004200300 A JP2004200300 A JP 2004200300A
Authority
JP
Japan
Prior art keywords
nmosfet
inverter
driver
sram cell
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002365257A
Other languages
English (en)
Other versions
JP3848248B2 (ja
Inventor
Tomoaki Yabe
友章 矢部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002365257A priority Critical patent/JP3848248B2/ja
Priority to US10/449,536 priority patent/US6847542B2/en
Priority to TW092135543A priority patent/TWI229867B/zh
Publication of JP2004200300A publication Critical patent/JP2004200300A/ja
Application granted granted Critical
Publication of JP3848248B2 publication Critical patent/JP3848248B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Abstract

【課題】セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供する。
【解決手段】読み出し用ビット線BL駆動用の第１インバータ11とデータ保持用の第２インバータ12とが交差接続され、第１インバータの出力端は第１の転送用トランジスタQN3 を介して読み出し用ビット線に接続され、第２インバータの出力端は第２の転送用トランジスタQN4aを介して他方のビット線/BL に接続されている。第１インバータのドライバ用トランジスタQN1 の閾値よりも第２インバータのドライバ用トランジスタQN2aの閾値が高く設定され、かつ、第１インバータのドライバ用トランジスタと第１の転送用トランジスタの電流駆動力は、第２インバータのドライバ用トランジスタと第２の転送用トランジスタの電流駆動力より大きく設定されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、SRAM（スタティック・ランダムアクセス・メモリ）セルおよびそれを用いたメモリ集積回路に係り、特にSRAMセルの回路構成、パターンレイアウトに関するもので、例えばSRAM集積回路、SRAM混載ロジック集積回路などに使用されるものである。
【０００２】
【従来の技術】
SRAMセルは、４個のMOSFET（絶縁ゲート型電界効果トランジスタ）と２個の負荷抵抗素子からなるタイプ、６個のMOSFETからなるタイプ（６トランジスタSRAMセル）のほか、最近は５個のMOSFETからなるタイプ（５トランジスタSRAMセル）が特許文献１に見られる。
【０００３】
図６は、従来の６トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図である。
【０００４】
図６中に示すSRAMセル60は、CMOSタイプの第１のインバータ61および第２のインバータ62が互いの入力端と出力端が交差（クロスカップル）接続されている。上記第１のインバータ61は、NMOSタイプの第１のドライバ用トランジスタQN1 とPMOSタイプの第１の負荷用トランジスタQP1 から構成されており、第２のインバータ62は、NMOSタイプの第２のドライバ用ランジスタQN2 とPMOSタイプの第２の負荷用トランジスタQP2 から構成されている。
【０００５】
上記第１のインバータ61および第２のインバータ62の各出力端が対応してNMOSタイプの第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4 を介してビット線BL、/BL に接続されている。
【０００６】
ここで、第１のインバータ61の出力端と第２のインバータ62の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第１のインバータ61の出力端を第１の記憶ノード、第２のインバータ62の出力端を第２の記憶ノードと称する。
【０００７】
第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4 の各ゲートは、共通のワード線WLに接続されている。そして、相補対をなすビット線BL、/BL 間には、ラッチタイプのセンスアンプ（図示せず）が接続されている。
【０００８】
ここで、第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4 は、同一のゲート長L 、ゲート幅W 、閾値Vthna を持つように設計されている。また、第１のドライバ用のトランジスタQN1 と第２のドライバ用のトランジスタQN2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されており、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【０００９】
上記SRAMセル60に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル60の一対の記憶ノードの電位VNA 、VNB のハイレベル"H"/ローレベル"L" に対応する電位の高低によって第１のドライバ用のトランジスタQN1 、第２のドライバ用のトランジスタQN2 のいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【００１０】
また、上記SRAMセル60に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補データに対応してSRAMセル60の一対の記憶ノードの電位VNA 、VNB を設定する。
【００１１】
図７は、図６中のSRAMセル60の半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【００１２】
図７において、第１のP ウェルには、第１のドライバ用トランジスタQN1と第１の転送ゲート用トランジスタN3が形成されている。N ウェルには、第１の負荷用トランジスタQP1 と第２の負荷用トランジスタQP2 が形成されている。第２のP ウェルには、第２のドライバ用トランジスタQN2 と第２の転送ゲート用トランジスタQN4 が形成されている。上記各領域において、71は拡散領域（アクティブエリア）、72はゲート材、73はローカル配線材である。
【００１３】
第１のP ウェルにおいて、74はトランジスタQN1,QN3 のチャネルイオン注入領域、75はワード線コンタクト領域、76はビット線コンタクト領域、77は第１のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００１４】
N ウェルにおいて、78は第１の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、79は第２の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【００１５】
第２のP ウェルにおいて、81はトランジスタQN2,QN4 のチャネルイオン注入領域、82はワード線コンタクト領域、83はビット線コンタクト領域、84は第２のドライバ用のトランジスタQN2 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００１６】
図８は、図６に示した従来例のSRAMセルの安定性を表わす双安定特性（butterfly curve ）を示す。
【００１７】
図８中、第１のインバータ61の入出力特性（転送カーブ）61' は、横軸ｘに入力電圧である第２の記憶ノードの電位VNB 、縦軸ｙに出力電圧である第１の記憶ノードの電位VNA を表わす。
【００１８】
第２のインバータ62の入出力特性62' は、縦軸に入力電圧である第１の記憶ノードの電位VNA 、横軸に出力電圧である第２の記憶ノードの電位VNB を表わす。ここで、ワード線WLとビット線BL,/BLは電源電圧VDD にバイアスされているものとする。
【００１９】
上記２つの入出力特性61',62' の交点A は、第１の記憶ノードの電位VNA がローレベル"L" 、第２の記憶ノードの電位VNB がハイレベル"H" であり、SRAMセル60が"0" データを保持している状態である。
【００２０】
上記とは逆に、２つの入出力特性61',62' の交点B1は、第１の記憶ノードの電位VNA がハイレベル"H" 、第２の記憶ノードの電位VNB がローレベル"L" であり、SRAMセル60が"1" データを保持している状態である。
【００２１】
上記２つの入出力特性61',62' により囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージンSNM と定義する。一般に、SNMが大きいほどセルデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こり難い。
【００２２】
従って、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるにつれて、SNM の低下が著しくなり、SRAMセルを設計する上でSNM を大きくとることが重要になる。
【００２３】
SRAMセル60のSNM を大きくとるように設計する際、主に２つの手法がある。
【００２４】
第１の手法としては、図８中に示すように、第１の入出力特性61' がハイレベル"H" から落ち始めるC 点のｘ座標、第２の入出力特性がハイレベル"H" から落ち始めるD1点のｙ座標を大きくとればよい。そのためには、２つのドライバ用トランジスタQN1,QN2 の各閾値Vthna を大きくすればよいが、これに伴ってドライバ用トランジスタQN1,QN2 の電流駆動力が低減し、セル電流Icell が下がることになり、読み出し速度の低下を招く。
【００２５】
第２の手法としては、図８中に示すように、２つの入出力特性61',62' の交点A のｙ座標の電位ＶA 、交点B1のｘ座標の電位ＶB1を小さくとればよい。ここで、ＶA は第１のインバータ61の入力が電源電圧VDD である場合の第１の記憶ノードの電位VNA に相当し、その値はビット線BLの電位（電源電圧VDD ）が第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 により抵抗分割された電位になる。
【００２６】
上記電位ＶA を小さくするためには、次式で定義されるβレシオを大きくとればよい。
【００２７】
βレシオ＝（Wdrv/Ldrv ）/ （Wtfr/Ltfr ） …（１）
ここで、Wdrvはドライバ用トランジスタQN1,QN2 のゲート幅、Wtfrは転送ゲート用トランジスタQN3,QN4 のゲート幅、Ldrvはドライバ用トランジスタQN1,QN2のゲート長、Ltfrは転送ゲート用トランジスタQN3,QN4 のゲート長を示す。
【００２８】
上式（１）から分かるように、βレシオを大きくするためには、転送ゲート用トランジスタQN3,QN4 の電流駆動力（Wtfr/Ltfr ）を下げるか、ドライバ用トランジスタQN1,QN2 の電流駆動力（Wdrv/Ldrv ）を上げればよい。
【００２９】
しかし、上記（Wtfr/Ltfr ）を下げるとセル電流Icell の低減による読み出し速度の低下を招き、上記（Wdrv/Ldrv ）を上げるとセル面積の増大を招く。
【００３０】
なお、非特許文献１には、６トランジスタSRAMセルからデータを読み出す時には、ビット線対のうちの一方に接続された増幅手段を介して一方のビット線上のデータを読み出す技術が開示されている。
【００３１】
【特許文献１】
米国特許第５８３１８９６号明細書
【００３２】
【非特許文献１】
Kevin Zhang et.al,"The Scaling of Data Sensing for High Speed Cache Design in Sub-0.18um Technologies",2000 Symposium on VLSI Circuits Digest of Technical Papers,pp.226-227.
【００３３】
【発明が解決しようとする課題】
上記したように従来のSRAMセルおよびそれを用いたメモリ集積回路は、セルデータの安定性を向上させるために、双安定特性中に示されるスタティックノイズ・マージンSNM の増大を図ろうとすると、セル電流の低減による読み出し速度の低下、あるいはセル面積の増大を招くという問題点があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、セル電流の減少とセル面積の増大を招かずに、セルデータの安定性が向上したSRAMセルおよびそれを用いたメモリ集積回路を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の第１のSRAMセルは、第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、第２の負荷素子と第２のドライバ用NMOSFET からなり、第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、第１のインバータの出力端と第１のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第１の転送ゲート用NMOSFET と、第２のインバータの出力端と第２のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第２の転送ゲート用NMOSFET とを具備し、第１のビット線に対する第１のインバータと第１の転送ゲート用NMOSFET の電流駆動力は、第２のビット線に対する第２のインバータと第２の転送ゲート用NMOSFET の電流駆動力より大きく設定されていることを特徴とする。
【００３６】
本発明の第２のSRAMセルは、第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、第２の負荷素子と第２のドライバ用NMOSFET からなり、第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、第１のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET とを具備し、第１のビット線に対する第１のインバータの電流駆動力は、第２のインバータの電流駆動力より大きく設定されていることを特徴とする。
【００３７】
本発明の第１のメモリ集積回路は、本発明の第１のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの第１の転送ゲート用NMOSFET の一端および第２の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第１のビット線および第２のビット線と、セルアレイの同一行のSRAMセルの第１の転送ゲート用NMOSFET のゲートおよび第２の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、第１のビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、第１のビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【００３８】
本発明の第２のメモリ集積回路は、本発明の第２のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、ビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、ビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る６トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【００４１】
図１に示す６トランジスタSRAMセル10を用いたSRAMは、図６を参照して前述した従来例の６トランジスタSRAMセル60を用いたSRAMと比べて、以下の（１）〜（３）が異なり、その他は同じである。
【００４２】
（１）ビット線対BL,/BLのうちの一方のビット線BL（第１のビット線）のみにデータ読み出し用のセンスアンプ(S/A)20 が接続されており、データ読み出し時には、ビット線対BL,/BLのうちの一方のビット線BLのみ用いられる（非特許文献１に開示されている読み出し時単一ビット線方式が採用されている）。
【００４３】
（２）読み出し用ビット線BLに第１の転送ゲート用トランジスタQN3 を介して接続されている読み出し用ビット線ドライバ用インバータ11の第１のドライバ用トランジスタQN1 の閾値Vthna よりも、読み出し用ビット線ドライバ用インバータ11の出力を入力とするデータ保持用インバータ12の第２のドライバ用トランジスタQN2aの閾値Vthnb が高く設定されている。
【００４４】
（３）第１の転送ゲート用トランジスタQN3 ・第１のドライバ用トランジスタQN1 のβレシオ（第１のβレシオ）よりも、第２の転送ゲート用トランジスタQN4a・第２のドライバ用NMOSトランジスタQN2aのβレシオ（第２のβレシオ）が高く設定されている。
【００４５】
つまり、第１のビット線BLに対する第１の転送ゲート用トランジスタQN3 と第１のドライバ用NMOSトランジスタQN1 の電流駆動力は、他方のビット線/BL （第２のビット線）に対する第２の転送ゲート用トランジスタQN4aと第２のドライバ用NMOSトランジスタQN2aの電流駆動力より大きく設定されている。
【００４６】
即ち、図１中のSRAMセル10は、CMOSタイプの第１のインバータ11および第２のインバータ12が互いの入力端と出力端が交差（クロスカップル）接続されている。上記第１のインバータ11は、NMOSタイプの第１のドライバ用のNMOSトランジスタQN1 とPMOSタイプの第１の負荷用トランジスタQP1 から構成されており、第２のインバータ12は、NMOSタイプの第２のドライバ用トランジスタQN2aとPMOSタイプの第２の負荷用トランジスタQP2 から構成されている。
【００４７】
上記第１のインバータ11および第２のインバータ12の各出力端が対応してNMOSタイプの第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4aを介してビット線BL、/BL に接続されている。
【００４８】
ここで、第１のインバータ11の出力端と第２のインバータ12の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第１のインバータ11の出力端を第１の記憶ノード、第２のインバータ12の出力端を第２の記憶ノードと称する。
【００４９】
第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4aの各ゲートは、共通のワード線WLに接続されている。そして、ビット線BL、/BL のうち第１のビット線BLのみに、例えばカラムスイッチ用の転送ゲート用トランジスタ（図示せず）を介してデータ読み出し用の増幅回路（センスアンプ;S/A）20が接続されている。
【００５０】
ここで、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2は、第１のドライバ用のトランジスタQN1 と同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【００５１】
上記SRAMセル10に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル10の一対の記憶ノードのハイレベル"H"/ローレベル"L" に対応する電位の高低によって第１のドライバ用のトランジスタQN1 、第２のドライバ用のトランジスタQN2aのいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【００５２】
また、上記SRAMセル10に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補的なデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB を設定する。
【００５３】
図２は、図１中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【００５４】
即ち、図２において、第１のP ウェルには、第１のドライバ用トランジスタQN1 と第１の転送ゲート用トランジスタN3が形成されている。N ウェルには、第１の負荷用トランジスタQP1 と第２の負荷用トランジスタQP2 が形成されている。第２のP ウェルには、第２のドライバ用トランジスタQN2aと第２の転送ゲート用トランジスタQN4aが形成されている。上記各領域において、21は拡散領域（アクティブエリア）、22はゲート材、23はローカル配線材である。
【００５５】
第１のP ウェルにおいて、24はトランジスタQN1,QN3 のチャネルイオン注入領域、25はワード線コンタクト領域、26はビット線コンタクト領域、27は第１のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００５６】
N ウェルにおいて、28は第１の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、29は第２の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【００５７】
第２のP ウェルにおいて、31はトランジスタQN2,QN4aのチャネルイオン注入領域、32はワード線コンタクト領域、33はビット線コンタクト領域、35は第２のドライバ用のトランジスタQN2aのソース領域を接地電位VSS に接続するためのVSS コンタクト領域、34は書き込み用ビット線側のデータキーパ用である第２のドライバ用のトランジスタQN2aのチャネルイオン注入領域である。
【００５８】
上記構成において、構成上の特徴（２）を実現するために、第２のP ウェル領域における書き込み用ビット線側のデータキーパ用トランジスタQN2aのチャネルイオン注入領域34が形成されている。
【００５９】
また、構成上の特徴（３）を実現するために、第１の転送ゲート用トランジスタQN3 のゲート幅Wtfr1 、ゲート長Ltfr1 、第１のドライバ用トランジスタQN1 のゲート幅Wdrv1 、ゲート長Ldrv1 、第２の転送ゲート用トランジスタQN4aのゲート幅Wtfr2 、ゲート長Ltfr2 、第２のドライバ用トランジスタQN2aのゲート幅Wdrv2 、ゲート長Ldrv2 が、
（Wdrv1 / Ldrv1 ）／（Wtfr1 / Ltfr1 ）
＜（Wdrv2 / Ldrv2 ）／（Wtfr2 / Ltfr2 ） …（２）
の関係を満たすように設計されている。
【００６０】
本例では、Wdrv1 とWdrv2 は等しく、Ldrv1 とLdrv2 は等しく、Ltfr1 とLtfr2 は等しく、Wtfr2 はWtfr1 より小さく設計されている。また、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2 は、読み出し用ビット線ドライバ用インバータ11の第１のドライバ用トランジスタQN1 の閾値Vthna と絶対値が同じ閾値-｜Vthna｜ を持つように設計されている。
【００６１】
次に、構成上の特徴（１）による作用効果について詳細に説明する。
【００６２】
読み出し時にはワード線WLが活性化され、従来例と同様に第１の転送ゲート用トランジスタQN3 、第２の転送ゲート用トランジスタQN4aが共にオンする。そして、一方のビット線BLに読み出されたセルデータがセンスアンプ20により増幅されて出力される。
【００６３】
従って、読み出し速度に寄与するセル電流Icell は、読み出し側の一方のビット線BLに接続された第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 の電流駆動力のみを考えればよく、第２の転送ゲート用トランジスタQN4aと第２のドライバ用トランジスタQN2aのサイズは読み出し速度に影響を与えなくなる。
【００６４】
書き込み動作は、従来例と同様、ワード線WLが活性化されることにより、ビット線BL、/BL のデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB が設定される。
【００６５】
次に、構成上の特徴（２）、（３）による作用効果について図３を参照しながら詳細に説明する。
【００６６】
図３は、図１中のSRAMセル10の双安定特性を示す。
【００６７】
ここで、第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 は従来例と同じサイズ、閾値であるとする。この時、第１のインバータ11の入出力特性11' は従来例のそれと同じとなり、読み出し側のビット線BLを駆動するセル電流Icell も従来例と同じとなる。これに対して、第２のインバータ12の入出力特性12' は、従来例と比べて変化する。
【００６８】
したがって、特徴（２）により、第２のインバータ12の入出力特性12' において、ハイレベル"H" が落ち始める点は従来例のD1からD2にシフトする。これは、第２のドライバ用トランジスタQN2 の閾値がVthna からVthnb に増加したことに対応する。これにより、２つの入出力特性11',12' の交点A 側の内接正方形は従来例より大きくなる。
【００６９】
一方、特徴（３）により、２つの入出力特性11',12' の他方の交点側では、従来例の交点B1から交点B2にシフトする。即ち、第２のβレシオを高く設定したことにより、第２のインバータ12の入力が電源電圧VDD である時の第２の記憶ノードの電位VNB が低くなることに対応する。従って、交点B2側の内接正方形も従来例より大きくなる。
【００７０】
上記したように第１の実施形態のSRAMセル10のSNM は従来例のSRAMセル60のSNM よりも増大する。実際には２つの内接正方形の大きさがほぼ同じになるように第２の転送ゲート用トランジスタQN4aと第２のドライバ用トランジスタQN2aのサイズが設定される。これは、"1" データと"0" データの安定性をほぼ等しくするためである。
【００７１】
また、構成上の特徴（３）において、第２のβレシオを大きくするために、実際の手法として、図２中に○印Ｗで示すように、第２の転送ゲート用トランジスタQN4aのゲート幅を小さく設定する。これにより、第１の実施形態のSRAMセル10のサイズが従来例のSRAMセル60のサイズより大きくなることはない。
【００７２】
図４は、図１に示した第１の実施形態のSRAMセル10と従来例のSRAMセル60のそれぞれの双安定特性のシミュレーション結果（90nm世代プロセスを用い、電源電圧VDD=1.2Vである場合）を対比して示す図である。ここで、11' および12' はそれぞれ第１の実施形態のSRAMセル10における第１のインバータ11および第２のインバータ12の入出力特性、62' は従来例のSRAMセル60における第２のインバータ62の入出力特性である。
【００７３】
この場合、SRAMセル10の各トランジスタのパラメータは、第１の転送ゲート用トランジスタQN3 は、Wtfr1/Ltfr1=0.24μm/0.07μm 、Vth=0.45V であり、第２の転送ゲート用トランジスタQN4aは、Wtfr2/Ltfr2=0.12μm/0.07μm 、Vth=0.45V である。また、第１のドライバ用トランジスタQN1 は、Wdrv1/Ldrv1=0.35μm/0.07μm 、Vth=0.45V であり、第２のドライバ用トランジスタQN2aは、Wdrv2/Ldrv2=0.35μm/0.07μm 、Vth=0.55V である。
【００７４】
これに対して、従来例のSRAMセル60の各トランジスタのパラメータは、第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4aは、W/L=0.24μm/0.07μm 、Vth=0.45V であり、第１のドライバ用トランジスタQN1 および第２のドライバ用トランジスタQN2 は、W/L=0.35μm/0.07μm 、Vth=0.45V である。
【００７５】
図４から分かるように、SRAMセル10は、SNM=0.267 であり、SRAMセル60のSNM=0.214 に対して約25% 増大しており、セル安定性が向上している。
【００７６】
また、第１の実施形態では、従来例と比べて、第２の転送ゲート用トランジスタQN4aのゲート長Wtfr2 が小さいこと以外は、トランジスタのサイズは変わらないので、セルサイズは増大しない。また、第１の転送ゲート用トランジスタQN3 、第１のドライバ用トランジスタQN1 のサイズと閾値は従来例と同じであり、読み出し側のビット線BLに対するセル電流も従来例と変わらない。
【００７７】
上述したように第１の実施形態では、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるとしても、第２のドライバ用トランジスタQN2aの閾値Vthnb に関しては第１のドライバ用トランジスタQN1 の閾値Vthna より例えば50mV以上高い値に設定することにより、SRAMセルのSNM を向上させ、セル電流の減少、セルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【００７８】
＜第１の実施形態の変形例＞
第１の実施形態は、負荷素子としてそれぞれトランジスタを有する２個のインバータを交差接続した６トランジスタSRAMセルを示したが、負荷素子としてそれぞれ抵抗素子を有する２個のインバータを交差接続した４トランジスタ＋２抵抗素子タイプのSRAMセルに対しても本発明を適用可能である。
【００７９】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係る５トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【００８０】
図５中に示す５トランジスタSRAMセル50は、図１を参照して前述した６トランジスタSRAMセル60と比べて、第２の転送ゲート用トランジスタQN4aおよびそれに接続されていたビット線/BL が省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８１】
上記したような転送ゲート用トランジスタとして1 個のトランジスタQN3 しか存在しない構成の５トランジスタSRAMセル50は、特許文献１に開示されているように単一ビット線方式が採用されており、ビット線BLからデータ読み出しを行うだけでなく、データ書き込みも行う。但し、"1" データを書き込む場合には、ワード線WLの電位をVDD 以上に昇圧する必要がある。
【００８２】
上記第２の実施形態においても、第２のドライバ用トランジスタQN2 の閾値Vthnb を第１のドライバ用トランジスタQN1 の閾値Vthna より高く設定し、ビット線BLに対する第１のインバータ11の電流駆動力を第２のインバータ12の電流駆動力より大きく設定することにより、第１の実施形態と同様の理由で、セル電流の減少やセルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【００８３】
しかも、第２の転送ゲート用トランジスタQN4 が省略されているので、前式（２）中の左辺で示される第１の転送ゲート用トランジスタQN3 ・第１のドライバ用トランジスタQN1 のβレシオ（第１のβレシオ）よりも、前式（２）中の右辺で示される第２の転送ゲート用トランジスタQN4 ・第２のドライバ用トランジスタQN2 のβレシオ（第２のβレシオ）がより高く設定されていることに相当し、SRAMセル10のSNM は一層向上する。
【００８４】
なお、上記各実施形態は、SRAM集積回路を例にとって説明したが、SRAM混載ロジック集積回路などのメモリ集積回路にも本発明を適用可能である。
【００８５】
【発明の効果】
上述したように本発明によれば、セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る6Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図２】図１中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図３】図１のSRAMセルの双安定特性を示す特性図。
【図４】図１に示した第１の実施形態のSRAMセルの従来例のSRAMセルのそれぞれの双安定特性のシミュレーション結果を対比して示す図。
【図５】本発明の第２の実施形態に係る5Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図６】従来の6 トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図。
【図７】図６中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図８】図６に示した従来例のSRAMセルの安定性を表わす双安定特性を示す特性図。
【符号の説明】
10…SRAMセル、11…第１のインバータ（読み出し用ビット線ドライバ用インバータ）、12…第２のインバータ（データ保持用インバータ）、20…センスアンプ、QN1 …第１のドライバ用トランジスタ、QN2a…第２のドライバ用トランジスタ、QN3 …第１の転送ゲート用トランジスタ、QN4 …第２の転送ゲート用トランジスタ、QP1 …第１の負荷用のトランジスタ、QP2 …第２の負荷用のトランジスタ、BL…第１のビット線、/BL …第２のビット線、WL…ワード線。

Claims (13)

  1. 第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、
    第２の負荷素子と第２のドライバ用NMOSFET からなり、前記第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、
    前記第１のインバータの出力端と第１のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第１の転送ゲート用NMOSFET と、
    前記第２のインバータの出力端と第２のビット線との間にドレイン・ソース間が接続され、ゲートが前記ワード線に接続された第２の転送ゲート用NMOSFET
    とを具備し、
    前記第１のビット線に対する第１のインバータと第１の転送ゲート用NMOSFETの電流駆動力は、前記第２のビット線に対する第２のインバータと第２の転送ゲート用NMOSFET の電流駆動力より大きく設定されている
    ことを特徴とするSRAMセル。
  2. 前記第１の負荷素子と第２の負荷素子はそれぞれPMOSFET であることを特徴とする請求項１記載のSRAMセル。
  3. 前記第２のドライバ用NMOSFET の閾値は第１のドライバ用NMOSFET より高い値に設定され、
    前記第１の転送ゲート用NMOSFET のゲート幅をWtfr1 、ゲート長をLtfr1 、第１のドライバ用NMOSFET のゲート幅をWdrv1 、ゲート長をLdrv1 とし、
    前記第２の転送ゲート用NMOSFET のゲート幅をWtfr2 、ゲート長をLtfr2 、第２のドライバ用NMOSFET のゲート幅をWdrv2 、ゲート長をLdrv2 とし、
    （Wdrv1 / Ldrv1 ）/ (Wtfr1 / Ltfr1) < （Wdrv2 / Ldrv2 ）/ (Wtfr2 / Ltfr2) の関係が満たされることを特徴とする請求項１または２記載のSRAMセル。
  4. 前記第２のドライバ用NMOSFET の閾値は、チャネルイオン注入により第１のドライバ用NMOSFET の閾値よりも高い値に設定されている
    ことを特徴とする請求項３記載のSRAMセル。
  5. 前記Wdrv1 とWdrv2 は等しく、前記Ldrv1 とLdrv2 は等しく、前記Ltfr1 とLtfr2 は等しく、前記Wtfr2 はWtfr1 より小さいことを特徴とする請求項３または４記載のSRAMセル。
  6. 前記第２のドライバ用NMOSFET の閾値は、第１のドライバ用NMOSFET の閾値より50mV以上高い値に設定され、かつ
    1.2 x（Wdrv1 / Ldrv1 ）/ (Wtfr1 / Ltfr1) < （Wdrv2 / Ldrv2 ）/ (Wtfr2/ Ltfr2)
    となるように設定されていることを特徴とする請求項３乃至５のいずれか１項に記載のSRAMセル。
  7. 請求項１乃至６のいずれか１項に記載のSRAMセルが行列状に複数個配置されたセルアレイと、
    前記セルアレイの同一列のSRAMセルの第１の転送ゲート用NMOSFET の一端および第２の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第１のビット線および第２のビット線と、
    前記セルアレイの同一行のSRAMセルの第１の転送ゲート用NMOSFET のゲートおよび第２の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
    前記第１のビット線に接続された増幅回路
    とを具備し、前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記第１のビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。
  8. 第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、
    第２の負荷素子と第２のドライバ用NMOSFET からなり、前記第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、
    前記第１のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET
    とを具備し、
    前記第１のビット線に対する第１のインバータの電流駆動力は、前記第２のインバータの電流駆動力より大きく設定されていることを特徴とするSRAMセル。
  9. 前記第１の負荷素子と第２の負荷素子はそれぞれPMOSFET であることを特徴とする請求項８記載のSRAMセル。
  10. 前記第２のドライバ用NMOSFET の閾値は第１のドライバ用NMOSFET より高い値に設定されていることを特徴とする請求項８または９記載のSRAMセル。
  11. 前記第２のドライバ用NMOSFET の閾値は、チャネルイオン注入により第１のドライバ用NMOSFET の閾値よりも高い値に設定されていることを特徴とする請求項１０記載のSRAMセル。
  12. 前記第２のドライバ用NMOSFET の閾値は、第１のドライバ用NMOSFET の閾値より50mV以上高い値に設定されていることを特徴とする請求項１０または１１記載のSRAMセル。
  13. 請求項９乃至１２のいずれか１項に記載のSRAMセルが行列状に複数個配置されたセルアレイと、
    前記セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、
    前記セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
    前記ビット線に接続された増幅回路
    とを具備し、前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記ビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。
JP2002365257A 2002-12-17 2002-12-17 Ｓｒａｍセルおよびそれを用いたメモリ集積回路 Expired - Fee Related JP3848248B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002365257A JP3848248B2 (ja) 2002-12-17 2002-12-17 Ｓｒａｍセルおよびそれを用いたメモリ集積回路
US10/449,536 US6847542B2 (en) 2002-12-17 2003-06-02 SRAM cell and integrated memory circuit using the same
TW092135543A TWI229867B (en) 2002-12-17 2003-12-16 Static random access memory cell and memory integrated circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002365257A JP3848248B2 (ja) 2002-12-17 2002-12-17 Ｓｒａｍセルおよびそれを用いたメモリ集積回路

Publications (2)

Publication Number Publication Date
JP2004200300A true JP2004200300A (ja) 2004-07-15
JP3848248B2 JP3848248B2 (ja) 2006-11-22

Family

ID=32501105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002365257A Expired - Fee Related JP3848248B2 (ja) 2002-12-17 2002-12-17 Ｓｒａｍセルおよびそれを用いたメモリ集積回路

Country Status (3)

Country Link
US (1) US6847542B2 (ja)
JP (1) JP3848248B2 (ja)
TW (1) TWI229867B (ja)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006054355A1 (ja) * 2004-11-19 2006-05-26 Renesas Technology Corp. 半導体記憶装置
JP2007180508A (ja) * 2005-12-26 2007-07-12 Samsung Electronics Co Ltd 積層メモリセル
US7471545B2 (en) 2005-06-03 2008-12-30 Renesas Technology Corp. Semiconductor memory device
CN102610493A (zh) * 2012-03-22 2012-07-25 上海华力微电子有限公司 一种去除无定形碳薄膜循环利用硅片的方法
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8549455B2 (en) 2007-08-02 2013-10-01 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8552508B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
JP2013251043A (ja) * 2013-07-25 2013-12-12 Renesas Electronics Corp 半導体集積回路装置
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US20140078195A1 (en) * 2012-09-18 2014-03-20 JVC Kenwood Corporation Liquid crystal display
US8680626B2 (en) 2007-10-26 2014-03-25 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8759985B2 (en) 2008-03-27 2014-06-24 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US20140320477A1 (en) * 2013-04-26 2014-10-30 JVC Kenwood Corporation Liquid crystal display device
US20140320482A1 (en) * 2013-04-26 2014-10-30 JVC Kenwood Corporation Liquid crystal display (lcd) device
JP2015505423A (ja) * 2012-01-17 2015-02-19 日本テキサス・インスツルメンツ株式会社 片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
JP2007213699A (ja) * 2006-02-09 2007-08-23 Toshiba Corp 半導体記憶装置
JP2007234073A (ja) * 2006-02-27 2007-09-13 Fujitsu Ltd 半導体記憶装置
US7957178B2 (en) * 2008-01-04 2011-06-07 Texas Instruments Incorporated Storage cell having buffer circuit for driving the bitline
JP5588298B2 (ja) * 2010-10-14 2014-09-10 株式会社東芝 半導体装置
US8964451B2 (en) 2011-03-09 2015-02-24 Douglas P. Sheppard Memory cell system and method
US9029956B2 (en) * 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US11616057B2 (en) * 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627789A (en) * 1995-12-27 1997-05-06 Intel Corporation Sense amplifier circuitry for differential semiconductor memories
US5831896A (en) * 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes
US6519176B1 (en) * 2000-09-29 2003-02-11 Intel Corporation Dual threshold SRAM cell for single-ended sensing

Cited By (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006054355A1 (ja) * 2004-11-19 2006-05-26 Renesas Technology Corp. 半導体記憶装置
US7471545B2 (en) 2005-06-03 2008-12-30 Renesas Technology Corp. Semiconductor memory device
US7599214B2 (en) 2005-06-03 2009-10-06 Renesas Technology Corp. Semiconductor memory device
JP2007180508A (ja) * 2005-12-26 2007-07-12 Samsung Electronics Co Ltd 積層メモリセル
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US8921897B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit with gate electrode conductive structures having offset ends
US8946781B2 (en) 2006-03-09 2015-02-03 Tela Innovations, Inc. Integrated circuit including gate electrode conductive structures with different extension distances beyond contact
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US8952425B2 (en) 2006-03-09 2015-02-10 Tela Innovations, Inc. Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8921896B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit including linear gate electrode structures having different extension distances beyond contact
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8759882B2 (en) 2007-08-02 2014-06-24 Tela Innovations, Inc. Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8549455B2 (en) 2007-08-02 2013-10-01 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8680626B2 (en) 2007-10-26 2014-03-25 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8735944B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with serially connected transistors
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US8872283B2 (en) 2008-03-13 2014-10-28 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US8866197B2 (en) 2008-03-13 2014-10-21 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature
US8552508B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8552509B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with other transistors positioned between cross-coupled transistors
US8853794B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit within semiconductor chip including cross-coupled transistor configuration
US8853793B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends
US9081931B2 (en) 2008-03-13 2015-07-14 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer
US9117050B2 (en) 2008-03-13 2015-08-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
US8558322B2 (en) 2008-03-13 2013-10-15 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through gate level feature
US8564071B2 (en) 2008-03-13 2013-10-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level feature extensions beyond contact
US8847331B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US8847329B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts
US8835989B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US8569841B2 (en) 2008-03-13 2013-10-29 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least one gate level feature extending into adjacent gate level feature layout channel
US8836045B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track
US8816402B2 (en) 2008-03-13 2014-08-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor
US8575706B2 (en) 2008-03-13 2013-11-05 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level features inner extensions beyond gate electrode
US8785979B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with two inside positioned gate contacts and two outside positioned gate contacts and electrical connection of cross-coupled transistors through same interconnect layer
US8785978B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with electrical connection of cross-coupled transistors through same interconnect layer
US8772839B2 (en) 2008-03-13 2014-07-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8581304B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US8742462B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position specifications
US8581303B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled trasistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset relationships and electrical connection of cross-coupled transistors through same interconnect layer
US8587034B2 (en) 2008-03-13 2013-11-19 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8742463B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with outer positioned gate contacts
US8592872B2 (en) 2008-03-13 2013-11-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors with two transistors of different type having gate electrodes formed by common gate level feature with shared diffusion regions on opposite sides of common gate level feature
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8735995B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks with diffusion regions of common node on opposing sides of same gate electrode track
US8729643B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Cross-coupled transistor circuit including offset inner gate contacts
US8669594B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least twelve gate level feature layout channels
US8729606B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels
US8680583B2 (en) 2008-03-13 2014-03-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least nine gate level feature layout channels
US8669595B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position, alignment, and offset specifications
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8759985B2 (en) 2008-03-27 2014-06-24 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
JP2015505423A (ja) * 2012-01-17 2015-02-19 日本テキサス・インスツルメンツ株式会社 片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル
CN102610493A (zh) * 2012-03-22 2012-07-25 上海华力微电子有限公司 一种去除无定形碳薄膜循环利用硅片的方法
US9520092B2 (en) * 2012-09-18 2016-12-13 JVC Kenwood Corporation Liquid crystal display
US20140078195A1 (en) * 2012-09-18 2014-03-20 JVC Kenwood Corporation Liquid crystal display
US9437150B2 (en) * 2013-04-26 2016-09-06 JVC Kenwood Corporation Liquid crystal display (LCD) device
JP2014215497A (ja) * 2013-04-26 2014-11-17 株式会社Ｊｖｃケンウッド 液晶表示装置
US20140320477A1 (en) * 2013-04-26 2014-10-30 JVC Kenwood Corporation Liquid crystal display device
US20140320482A1 (en) * 2013-04-26 2014-10-30 JVC Kenwood Corporation Liquid crystal display (lcd) device
JP2014215498A (ja) * 2013-04-26 2014-11-17 株式会社Ｊｖｃケンウッド 液晶表示装置
US9626926B2 (en) * 2013-04-26 2017-04-18 JVC Kenwood Corporation Liquid crystal display device
JP2013251043A (ja) * 2013-07-25 2013-12-12 Renesas Electronics Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US6847542B2 (en) 2005-01-25
TW200411663A (en) 2004-07-01
US20040114422A1 (en) 2004-06-17
JP3848248B2 (ja) 2006-11-22
TWI229867B (en) 2005-03-21

Similar Documents

Publication Publication Date Title
JP3848248B2 (ja) Ｓｒａｍセルおよびそれを用いたメモリ集積回路
US8014191B2 (en) Semiconductor memory
US7826251B2 (en) High performance metal gate polygate 8 transistor SRAM cell with reduced variability
US7492628B2 (en) Computer-readable medium encoding a memory using a back-gate controlled asymmetrical memory cell
US7106620B2 (en) Memory cell having improved read stability
US5204990A (en) Memory cell with capacitance for single event upset protection
KR100634183B1 (ko) Ｓｒａｍ 셀, 6ｔ ｓｒａｍ 셀 및 이를 구비한 메모리시스템
US7894280B2 (en) Asymmetrical SRAM cell with separate word lines
KR100461888B1 (ko) 반도체 기억 장치
US7417889B2 (en) Independent-gate controlled asymmetrical memory cell and memory using the cell
US7123504B2 (en) Semiconductor integrated circuit device having static random access memory mounted thereon
JP2010123237A (ja) ８トランジスタ型低リークｓｒａｍセル
US8036022B2 (en) Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure
CN1901195B (zh) 电子电路和具有可变偏压的存储电路
JP2006196124A (ja) メモリセル及び半導体集積回路装置
JP6351072B2 (ja) 片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル
US8134213B2 (en) Static random access memory and method for manufacturing the same
JPH05136373A (ja) 半導体集積回路装置及びその製造方法
US10950298B1 (en) Mixed threshold voltage memory array
JP2003249078A (ja) 半導体装置
TW201304075A (zh) 半導體裝置及製作方法
JP4889965B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060824

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090901

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110901

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110901

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120901

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120901

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130901

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees