JP2010123237A

JP2010123237A - ８トランジスタ型低リークｓｒａｍセル

Info

Publication number: JP2010123237A
Application number: JP2009186912A
Authority: JP
Inventors: ▲呉▼瑞仁; Jui-Jen Wu; Yen-Huei Chen; 陳炎輝; Shao-Yu Chou; 周紹禹; Hung-Jen Liao; 廖宏仁
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-11-19
Filing date: 2009-08-11
Publication date: 2010-06-03
Also published as: CN101740116A; US8111542B2; CN101740116B; US20100124099A1

Abstract

【課題】低い動作電圧と、大量のセルアレイがある場合でも、安定動作が得られるＳＲＡＭセルが必要となる。
【解決手段】本発明はＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）セルを開示するものであり、第１のストレージノードを有する一対のクロス結合インバータと、ゲート極を有し、第１および第２のソース／ドレイン極がそれぞれ第１のストレージノードに接続されており、読取りワードライン（ｒｅａｄｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）および第１の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）に互いに接続されており、読取りワードラインおよび第１の読取りビットラインが読取り動作を行うときに起動される一方で、書込み動作を行うときには起動されないＮ型ＭＯＳトランジスタと、を備えている。
【選択図】図２

Description

本発明はＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）セルに関し、しかも超低電圧で動作可能なＳＲＡＭセルに関する。

半導体記憶装置には、例えば、ＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）およびＤＲＡＭ（ｄｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）が含まれる。ＳＲＡＭセルはトランジスタとコンデンサとを備えるのみなので、高い整合性を提供することができる。しかしＤＲＡＭは常にリフレッシュしなければならないので、電力を消費するうえ、速度が遅いといった制限があることから、ＤＲＡＭはコンピュータのメインメモリ中に用いられることになる。一方、ＳＲＡＭは双安定型、つまり適正な電源供給があれば、ＳＲＡＭの状態を常に維持することができる。ＳＲＡＭは高速で、低電力で動作できるため、コンピュータにおけるフラッシュメモリはいずれもＳＲＡＭを使用している。その他応用では、組み込み型メモリおよびネットワーク機器のメモリがある。

広く周知されているＳＲＡＭの従来の構造は、６つのＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む６トランジスタ型（６−ｔｒａｎｓｉｓｔｏｒ、６Ｔ）セルである。簡単に言えば、図１に示すように、一つの６トランジスタ型ＳＲＡＭセル１００は、同型の二つのクロス結合インバータ１０２および１０４を備え、この二つのクロス結合インバータ１０２および１０４はラッチ回路（ｌａｔｃｈｃｉｒｃｕｉｔ）を形成しており、つまりこのうちの一方のインバータの出力が、他方のインバータの入力に接続されている。このラッチ回路は電源とアースとの間に接続されている。クロス結合インバータ１０２または１０４のいずれかはプルダウンＮ型ＭＯＳトランジスタ１１５または１２５と、プルアップＰ型ＭＯＳトランジスタ１１０または１２０とを備えている。これらクロス結合インバータの出力は二つのストレージノードＣおよびＤとなり、このうち一方のストレージノードが低電圧にプルダウンされたとき、他方のストレージノードが高電圧にプルアップされる。一対の相補形ビットライン１５０および１５５はそれぞれ一対の伝達ゲートトランジスタ１３０および１３５を経由しており、この一対のストレージノードＣおよびＤに対応している。この一対の伝達ゲートトランジスタ１３０および１３５のゲート極は通常ワードライン１４０に接続されている。ビットラインがシステム高電圧（Ｖｃｃ）に切換えられたとき、伝達ゲートトランジスタ１３０および１３５が起動となり、一対の相補形ビットライン１５０および１５５がストレージノードＣおよびＤを介してデータを取得できるように許可される。ビットラインがシステム低電圧（Ｖｓｓ）に切換えられたとき、伝達ゲートトランジスタ１３０および１３５がオフとなり、いくらかのリーク電流があるものの、ストレージノードＣおよびＤは一対の相補形ビットライン１５０および１５５とは基本的に分けられている。しかれども、Ｖｃｃがある閾値以上に維持されていれば、ストレージノードＣおよびＤの状態は引き続き維持されていく。

しかしながら、製造工程がディープサブミクロン（ｄｅｅｐｓｕｂｍｉｃｒｏｎ）技術に徐々に向かっている中で、従来の６トランジスタ型ＳＲＡＭセル１００はさまざまな課題に直面している。課題の一つとして、トランジスタの小型化に応じて低い動作電圧を使用するということがある。この動作電圧は読取り動作の不安定を招く。なぜならば、トランジスタの臨界電圧がこの低い動作電圧に比べて余りにも大きく、スイッチングマージン（ｓｗｉｔｃｈｉｎｇｍａｒｇｉｎ）がとても小さくなってしまうからである。もう一つの課題は、読取り動作時に、ストレージノードＣおよびＤはそれぞれビットライン１５０および１５５に直接接続されているので、電荷共有現象（ｃｈａｒｇｅｓｈａｒｉｎｇｅｆｆｅｃｔ）の影響を受けてしまう。電荷共有現象は、特にビットライン１５０および１５５に数多くのセルが接続されている場合には、読取り動作の不安定を招く。

したがって、低い動作電圧と、大量のセルアレイがある場合でも、安定動作が得られるＳＲＡＭセルが必要となってくる。

したがって、本発明では、第１のストレージノードを有する一対のクロス結合インバータと、ゲート極を有し、第１および第２のソース／ドレイン極がそれぞれ第１のストレージノードに接続されており、読取りワードライン（ｒｅａｄｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）および第１の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）に互いに接続されており、読取りワードラインおよび第１の読取りビットラインが読取り動作を行うときに起動される一方で、書込み動作を行うときには起動されないＮ型ＭＯＳトランジスタと、を備えている。

本発明の明細書に添付されている図面およびその他の部分は、いずれも本発明の異なる態様を説明するために用いられる。複数の異なる実施例を参照する。本発明にて提供するシステムの構成要素および動作によれば、本発明についてより明確な概念が得られる。本発明にて提供する各種異なる観点および実施例において、近似する構成要素の符号は、近似する構成要素（もしこれら構成要素の符号の記載が一回に留まらない場合）を表わすものである。添付の図面および本発明の明細書を参照することで、本発明はより理解しやすくなる。添付の図面の説明を下記のとおり行う。
従来の６トランジスタ型ＳＲＡＭセルを示す図である。本発明の一実施例に係る８トランジスタ型ＳＲＡＭセルを示す図である。図２の８トランジスタ型ＳＲＡＭセル中に使用される書込み選択回路を示す図である。図２の８トランジスタ型ＳＲＡＭセル中に使用される、本発明の他の実施例に係る書込み選択回路を示す図である。

本発明では８トランジスタ型ＳＲＡＭセルを開示するものであり、書込みと読取りとのパスを分けることで、書込み／読取りの干渉を減らすことができるので、８トランジスタ型ＳＲＡＭセルは低い電圧でも動作可能である。

本発明の一実施例に係る８トランジスタ型ＳＲＡＭセル２００を示す図２を参照されたい。この８トランジスタ型ＳＲＡＭセル２００では、従来の６トランジスタ型ＳＲＡＭセル１００（図１に示す）に二つのトランジスタ２０５および２１５を追加して構成されている。Ｎ型ＭＯＳトランジスタ２０５のゲート極、ソース極およびドレイン極はそれぞれＳＲＡＭのストレージノードＤ、読取りビットライン（ｒｅａｄ−ｂｉｔ−ｌｉｎｅ、ＲＢＬ）２５０および読取りワードライン（ｒｅａｄ−ｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）２２０に接続されている。Ｎ型ＭＯＳトランジスタ２１５のゲート極、ソース極およびドレイン極はそれぞれＳＲＡＭのストレージノードＣ、相補形読取りビットライン（ｃｏｍｐｌｅｍｅｎｔａｒｙｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬＢ）２５５および読取りワードライン２２０に接続されている。読取りワードライン２２０、読取りビットライン２５０および相補形読取りビットライン２５５が読取り動作を行うときには起動とされる一方で、書込み動作を行うときには起動されない。ワードライン１４０は書込みワードライン（ｗｒｉｔｅｗｏｒｄ−ｌｉｎｅ、ＷＷＬ）となる。この一対のビットライン１５０および１５５は一対の書込みビットライン（ｗｒｉｔｅｂｉｔ−ｌｉｎｅ、ＷＢＬ）となる。書込みワードラインおよび書込みビットラインは書込み動作を行うときには起動となり、読取り動作が行われるときには起動とされない。明らかなように、８トランジスタ型ＳＲＡＭセル２００の機能性素子、例えば、データ格納は、８トランジスタ型ＳＲＡＭセル２００におけるＳＲＡＭセル１００により実行される。

書込み動作を行うとき、書込みワードライン１４０（ｗｒｉｔｅｗｏｒｄ−ｌｉｎｅ、ＷＷＬ）は起動とされるか、または高電圧（ＶＤＤ）に切換えられて、ひいては伝達ゲートトランジスタ１３０および１３５を起動する。書込みビットライン１５０および１５５の駆動電圧はそれぞれストレージノードＣおよびＤに伝達されるとともに、ストレージノードの初期状態を変更する。ストレージノードの初期状態はクロス結合インバータ１０２および１０４により維持される。この書込み動作は、従来の６トランジスタ型ＳＲＡＭセルの書込み動作とまったく変わらない。

読取り動作を行う前に、読取りワードライン２２０は高電圧状態にプルアップされる一方で、読取りビットライン２５０および相補形読取りビットライン２５５は、通常高電圧とされる所定電圧に調整される。読取り動作を行う前に、読取りワードライン２２０は低電圧（ＶＳＳ）に変更されるとともに、所定電圧である読取りビットライン２５０および相補形読取りビットライン２５５に調整される。再度この調整は必要としない。もしストレージノードＣが高電圧であり、Ｎ型ＭＯＳトランジスタ２１５はオフ状態に維持されると、相補形読取りビットライン２５５は読取り動作時に高電圧状態が保持される。この場合、ストレージノードＤは低電圧を記憶する一方で、Ｎ型ＭＯＳトランジスタ２０５は起動されるとともに、読取りビットライン２５０は低電圧状態にプルダウンされる。そして読取りビットライン２５０と相補形読取りビットライン２５５との間の電圧差はセンスアンプ（図示しない）により感知される。一方、もしストレージノードＣおよびＤがそれぞれ低電圧および高電圧を記憶した場合、読取りビットライン２５０は高電圧状態に保持される一方で、相補形読取りビットライン２５５は低電圧状態にプルダウンされる。したがって、反対のデータが読取られることになる。

図２を参照されたい。８トランジスタ型ＳＲＡＭセル２００と図１における６トランジスタ型ＳＲＡＭセル１００とを比較したときの長所の一つとして、このＮ型ＭＯＳトランジスタ２０５および２１５のゲート極はそれぞれストレージノードＤおよびＣに接続されており、ストレージノードＤおよびＣの負荷は大幅に減少していることが挙げられる。事実、読取りビットライン２５０および相補形読取りビットライン２５５はストレージノードＤおよびＣにより個別に駆動されるものではなく、ストレージノードＤおよびＣの駆動能力はＮ型ＭＯＳトランジスタ２０５および２１５により増幅されるものである。したがって、８トランジスタ型ＳＲＡＭセル２００の読取り感知速度はより速くなる。同一の読取りビットライン２５０および相補形読取りビットライン２５５はより多くの数の８トランジスタ型ＳＲＡＭセル２００を含まれることができる。読取りビットライン２５０および相補形読取りビットライン２５５を駆動するとき、ストレージノードＤおよびＣは伝達ゲートトランジスタのソース極とドレイン極との間で電圧が降下することはない。したがって、この８トランジスタ型ＳＲＡＭセル２００は図１における６トランジスタ型ＳＲＡＭセル１００と比べてより低い電圧供給のもとで動作可能となる。

図３は図２の８トランジスタ型ＳＲＡＭセル２００中に使用される書込み選択回路３０２を示す図である。書込み選択回路３０２はＰ型ＭＯＳトランジスタ３１０と、Ｎ型ＭＯＳトランジスタ３１５とを備えて、一つのインバータを構成している。このＰ型ＭＯＳトランジスタ３１０のソース極はｙ選択線（ｙｓｅｌｅｃｔｌｉｎｅ、ＹＬ）に接続されている。典型的には、ｙ選択線は一行の方式ですべての８トランジスタ型ＳＲＡＭセル２００に接続されている。この書込み選択回路３０２の入力はｘ選択線（ｘｓｅｌｅｃｔｌｉｎｅ、ＸＬ）に接続されており、この書込み選択回路３０２の出力は書込みワードライン１４０に接続されている。予め設定されている８トランジスタ型ＳＲＡＭセル２００は一つの書込み選択回路３０２を備えるのみである。このｘ選択線の動作は、グローバルワードライン（ｇｌｏｂａｌｗｏｒｄ-ｌｉｎｅ）、書込みワードライン１４０はローカルワードライン（ｌｏｃａｌｗｏｒｄ-ｌｉｎｅ）のようになる。ｘ選択線およびｙ選択線が起動される状況でのみ、書込みワードライン１４０が起動される。書込み選択回路３０２は８トランジスタ型ＳＲＡＭセル２００への干渉を低減するためのものである。明らかなことは、ｘ選択線およびｙ選択線は、例えば、ｘ選択線は列方向で動作し、ｙ選択線は行方向で動作するという具合に、列または行の方向で任意に動作することができる。

図４は図２の８トランジスタ型ＳＲＡＭセル２００中に使用される書込み選択回路を示す図である。この書込み選択回路は、別途二つの伝達ゲートトランジスタ４１０および４１５を８トランジスタ型ＳＲＡＭセル２００に付加したものである。したがって、この新たな１０トランジスタ型ＳＲＡＭセル４００は１０個のトランジスタ（１０−Ｔ）を備えている。この伝達ゲートトランジスタ４１０はストレージノードＣと書込みビットライン１５０との間に配設されており、Ｎ型ＭＯＳの伝達ゲートトランジスタ１３０に直列接続されている。伝達ゲートトランジスタ４１５はストレージノードＤと相補形書込みビットライン１５５との間に配設されており、Ｎ型ＭＯＳの伝達ゲートトランジスタ１３５に直列接続されている。伝達ゲートトランジスタ４１０および伝達ゲートトランジスタ４１５は書込み選択回路４０２に接続されている。１０トランジスタ型ＳＲＡＭセル４００の一方のブロックは同じ書込み選択回路４０２に接続され、１０トランジスタ型ＳＲＡＭセル４００の他方のブロックは自身の書込み選択線を備えてもよい。この設計では、書込み動作を行うとき、この中の一つの１０トランジスタ型ＳＲＡＭセル４００のみが起動されるので、干渉を最低限に減らすことができる。

上記説明は複数の異なる実施例を提供するか、または本発明の複数の異なる特徴を応用するための実施例である。本発明をより明確に説明するために、特定の成分または製造工程の実施例を記述する。当然、これら実施例は本発明の範囲を限定するためのものではない。

本発明では実施例を上記のように開示したが、これは本発明の保護範囲を限定するためのものではなく、当業者であれば、本発明の技術的思想および範囲を逸脱することなく、一部の変更および付加を行うことができるので、本発明の保護範囲は特許請求の範囲により限定されるものを基準とすべきである。

１００６トランジスタ型ＳＲＡＭセル
１０２クロス結合インバータ
１０４クロス結合インバータ
１１０プルアップＰ型ＭＯＳトランジスタ
１１５プルダウンＮ型ＭＯＳトランジスタ
１２０プルアップＰ型ＭＯＳトランジスタ
１２５プルダウンＮ型ＭＯＳトランジスタ
１３０伝達ゲートトランジスタ
１３５伝達ゲートトランジスタ
１４０書込みワードライン
１５０書込みビットライン
１５５書込みビットライン
２００８トランジスタ型ＳＲＡＭセル
２０５Ｎ型ＭＯＳトランジスタ
２１５Ｎ型ＭＯＳトランジスタ
２２０読取りワードライン
２５０読取りビットライン
２５５読取りビットライン
３００８トランジスタ型ＳＲＡＭセル
３０２書込み選択回路
３１０Ｐ型ＭＯＳトランジスタ
３１５Ｎ型ＭＯＳトランジスタ
４００１０トランジスタ型ＳＲＡＭセル
４０２書込み選択回路
４１０伝達ゲートトランジスタ
４１５伝達ゲートトランジスタ
Ｃストレージノード
Ｄストレージノード

Claims

ＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）セルであって、
第１のストレージノードを有する一対のクロス結合インバータと、
前記第１のストレージノードと接続するゲート極、読取りワードライン（ｒｅａｄｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）と接続する第１のソース／ドレイン極、および第１の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）と接続する第２のソース／ドレイン極を有し、前記読取りワードラインおよび前記第１の読取りビットラインが読取り動作を行うときに起動される一方で、いずれかの書込み動作を行うときには起動されないＮ型ＭＯＳトランジスタと、を備えていることを特徴とするＳＲＡＭセル。
前記読取りワードラインの起動にはデータ維持状態からデータアクセス状態までの電圧変更を含まれることを特徴とする請求項１に記載のＳＲＡＭセル。
前記一対のクロス結合インバータに属しており、前記第１のストレージノードを相補する第２のストレージノードと、
前記第２のストレージノードに接続されるゲート極、前記読取りワードラインに接続される第３のソース／ドレイン極、および第２の読取りビットラインに接続される第４のソース／ドレイン極を有し、前記第１の読取りビットラインおよび前記第２の読取りビットラインが同期して起動される第２のＮ型ＭＯＳトランジスタと、を更に備えることを特徴とする請求項１または２に記載のＳＲＡＭセル。
書込みワードライン（ｗｒｉｔｅｗｏｒｄ−ｌｉｎｅ、ＷＷＬ）に接続されるゲート極、前記第１のストレージノードに接続される第５のソース／ドレイン極、および書込みビットライン（ｗｒｉｔｅｂｉｔ−ｌｉｎｅ、ＷＢＬ）に接続される第６のソース／ドレイン極を有し、前記書込みワードラインおよび前記書込みビットラインが書込み動作を行うときに起動される一方で、いずれかの読取り動作を行うときには起動されない第３のＮ型ＭＯＳトランジスタと、を更に備えていることを特徴とする請求項１から３の何れか１項に記載のＳＲＡＭセル。
前記書込みワードラインの起動にはデータ維持状態からデータアクセス状態までの電圧変更を含まれることを特徴とする請求項４に記載のＳＲＡＭセル。
それぞれ第１の選択線、第２の選択線および前記書込みワードラインに接続されている電源を有するインバータを更に備えていることを特徴とする請求項４または５に記載のＳＲＡＭセル。
前記第１のストレージノードと前記書込みビットラインとの間に配設されており、前記第３のＮ型ＭＯＳトランジスタと対応して直列接続されている第４のＮ型ＭＯＳトランジスタを更に備えていることを特徴とする請求項４から６の何れか１項に記載のＳＲＡＭセル。
書込みワードラインに接続されるゲート極、前記第１のストレージノードに接続される第７のソース／ドレイン極および第１の書込みビットラインに接続される第８のソース／ドレイン極を有する第４のＮ型ＭＯＳトランジスタと、
書込みワードラインに接続されるゲート極、前記第２のストレージノードに接続される第９および第１０のソース／ドレイン極、および第２の書込みビットラインに接続される第９および第１０のソース／ドレイン極を有する第５のＮ型ＭＯＳトランジスタと、を備え、
前記書込みワードライン、前記第１および前記第２の書込みビットラインは、書込み動作を行うときに起動される一方で、いずれかの読取り動作を行うときには起動されず、しかも前記第１と前記第２の書込みビットラインが相補的に起動されることを特徴とする請求項３に記載のＳＲＡＭセル。
前記ＳＲＡＭセルのＮ型ＭＯＳトランジスタと、隣接するＳＲＡＭセルのＮ型ＭＯＳトランジスタとが有効領域およびソース／ドレイン極接触点を共有することを特徴とする請求項３に記載のＳＲＡＭセル。
ＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）セルであって、
相補形である第１および第２のストレージノードを有する一対のクロス結合インバータと、
前記第１のストレージノードに接続されるゲート極、読取りワードライン（ｒｅａｄｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）に接続される第１のソース／ドレイン極、および第１の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）に接続される第２のソース／ドレイン極を有する第１のＮ型ＭＯＳトランジスタと、
前記第１のストレージノードに接続されるゲート極、前記読取りワードラインに接続される第３のソース／ドレイン極、および第２の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）に接続される第４のソース／ドレイン極を有する第２のＮ型ＭＯＳトランジスタと、を備えており、
前記読取りワードライン、第１および前記第２の読取りビットラインは、読取り動作を行うときに起動される一方で、いずれかの書込み動作を行うときには起動されず、しかも前記第１および第２の読取りビットラインが同期して起動されることを特徴とするＳＲＡＭセル。
前記読取りワードラインの起動にはデータ維持状態からデータアクセス状態までの電圧変更を含まれることを特徴とする請求項１０に記載のＳＲＡＭセル。
書込みワードラインに接続されるゲート極、前記第１のストレージノードに接続される第５のソース／ドレイン極、および第１の書込みビットラインに接続される第６のソース／ドレイン極を有する第３のＮ型ＭＯＳトランジスタと、
前記書込みワードラインに接続されるゲート極、前記第２のストレージノードに接続される第７のソース／ドレイン極、および第２の書込みビットラインに接続される第８のソース／ドレイン極を有する第４のＮ型ＭＯＳトランジスタと、
前記書込みワードライン、前記第１と前記第２の書込みビットラインは、書込み動作を行うときに起動される一方で、いずれかの読取り動作を行うときには起動されず、しかも前記第１と前記第２の書込みビットラインが同期して起動されることを特徴とする請求項１０または１１に記載のＳＲＡＭセル。
前記書込みワードラインの起動にはデータ維持状態からデータアクセス状態までの電圧変更を含まれることを特徴とする請求項１２に記載のＳＲＡＭセル。
それぞれ第１の選択線、第２の選択線および前記書込みワードラインに接続されている電源を有するインバータを更に備えていることを特徴とする請求項１２または１３に記載のＳＲＡＭセル。
前記第１のストレージノードと前記第１の書込みビットラインとの間に配設されており、前記第３のＮ型ＭＯＳトランジスタと対応して直列接続されている第５のＮ型ＭＯＳトランジスタと、
前記第２のストレージノードと前記第２の書込みビットラインとの間に配設されており、前記第４のＮ型ＭＯＳトランジスタと対応して直列接続されている第６のＮ型ＭＯＳトランジスタと、を更に備えていることを特徴とする請求項１２から１４の何れか１項に記載のＳＲＡＭセル。
ＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）セルであって、
第１のストレージノードを有する一対のクロス結合インバータと、
前記第１のストレージノードに接続されるゲート極、読取りワードライン（ｒｅａｄｗｏｒｄ−ｌｉｎｅ、ＲＷＬ）に接続される第１および第２のソース／ドレイン極、および第１の読取りビットライン（ｒｅａｄｂｉｔ−ｌｉｎｅ、ＲＢＬ）に接続される第１および第２のソース／ドレイン極を有し、前記読取りワードラインおよび前記第１の読取りビットラインが読取り動作を行うときに起動される一方で、いずれかの書込み動作を行うときには起動されない第１のＮ型ＭＯＳトランジスタと
書込みワードライン（ｗｒｉｔｅｗｏｒｄ−ｌｉｎｅ、ＷＷＬ）に接続されるゲート極、前記第１のストレージノードに接続される第３のソース／ドレイン極、および第１の書込みビットライン（ｗｒｉｔｅｂｉｔ−ｌｉｎｅ、ＷＢＬ）に接続される第４のソース／ドレイン極を有し、前記書込みワードラインおよび前記第１の書込みビットラインが書込み動作を行うときに起動される一方で、いずれかの読取り動作を行うときには起動されない第２のＮ型ＭＯＳトランジスタと、を備えたことを特徴とするＳＲＡＭセル。
前記読取りワードラインおよび前記書込みワードラインの起動にはデータ維持状態からデータアクセス状態までの電圧変更を含まれることを特徴とする請求項１６に記載のＳＲＡＭセル。
それぞれ第１の選択線、第２の選択線および前記書込みワードラインに接続されている電源を有するインバータを更に備えていることを特徴とする請求項１６または１７に記載のＳＲＡＭセル。
前記第１のストレージノードと前記第１の書込みビットラインとの間に配設されており、前記第２のＮ型ＭＯＳトランジスタと対応して直列接続されている第３のＮ型ＭＯＳトランジスタを更に備えていることを特徴とする請求項１６から１８の何れか１項に記載のＳＲＡＭセル。
前記一対のクロス結合インバータに属しており、前記第１のストレージノードを相補する第２のストレージノードと、
前記第２のストレージノードに接続されるゲート極、前記読取りワードラインに接続される第５のソース／ドレイン極、および第２の読取りビットラインに接続される第６のソース／ドレイン極を有し、前記第１および前記第２の読取りビットラインが同期して起動される第４のＮ型ＭＯＳトランジスタと、
前記書込みワードラインに接続されるゲート極、前記第２のストレージノードに接続される第７のソース／ドレイン極、および第２の書込みビットラインに接続される第８のソース／ドレイン極を有し、前記第１および前記第２の書込みビットラインが同期して起動される第５のＮ型ＭＯＳトランジスタと、を備えることを特徴とする請求項１６に記載のＳＲＡＭセル。
前記第１のストレージノードと前記第１の書込みビットラインとの間に配設されており、前記第２のＮ型ＭＯＳトランジスタと対応して直列接続されている第６のＮ型ＭＯＳトランジスタと、
前記第２のストレージノードと前記第２の書込みビットラインとの間に配設されており、前記第５のＮ型ＭＯＳトランジスタと対応して直列接続されている第７のＮ型ＭＯＳトランジスタと、を更に備えていることを特徴とする請求項２０に記載のＳＲＡＭセル。