JP5415672B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5415672B2
JP5415672B2 JP2006341626A JP2006341626A JP5415672B2 JP 5415672 B2 JP5415672 B2 JP 5415672B2 JP 2006341626 A JP2006341626 A JP 2006341626A JP 2006341626 A JP2006341626 A JP 2006341626A JP 5415672 B2 JP5415672 B2 JP 5415672B2
Authority
JP
Japan
Prior art keywords
latch circuit
sense amplifier
memory cell
data
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006341626A
Other languages
English (en)
Other versions
JP2008152876A (ja
Inventor
弘行 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006341626A priority Critical patent/JP5415672B2/ja
Priority to US11/942,742 priority patent/US7688636B2/en
Priority to CNA2007101603148A priority patent/CN101206915A/zh
Publication of JP2008152876A publication Critical patent/JP2008152876A/ja
Application granted granted Critical
Publication of JP5415672B2 publication Critical patent/JP5415672B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）が混載された半導体装置に関する。
従来より、高速アクセスを可能とするＳＲＡＭと、小面積で大容量のデータを記憶することができるＤＲＡＭとを同一の半導体基板上に形成した半導体装置が知られている（例えば、特許文献１参照）。このような半導体装置に搭載される一般的なＳＲＡＭセルの回路を図８に示す。
図８に示すように、ＳＲＡＭセルは、従来６つのトランジスタで構成されるのが一般的である。このＳＲＡＭセルは、ラッチ回路８９を有している。このラッチ回路８９は、ＮＭＯＳトランジスタ８１、８２、ＰＭＯＳトランジスタ８３、８４から構成されている。また、ＳＲＡＭセルでは、このラッチ回路８９が保持したデータをビット線に伝達する転送トランジスタ８５、８６を有している。
このように構成されたＳＲＡＭセルでは、製造の微細化が進むと、セルを構成する複数のトランジスタ８１〜８６のしきい値の製造バラつきによる誤動作への影響が大きくなる。またこれに加え、低消費電力化による制御電圧の低電圧化によって動作の安定性が低下する。その結果、ＳＲＡＭセルを形成した場合の歩留まりが低下するという問題点を有する。このような歩留まりの低下を防止するため、ＳＲＡＭのセルとして新たな構成を採用し、低電圧下での動作の安定性を図る研究開発がなされている（例えば非特許文献１参照）。
一方、ＳＲＡＭセルが混載される半導体装置に搭載されるＤＲＡＭでは、そのセンスアンプＳＡが、図９に示すように、ＮＭＯＳトランジスタ９１、９２、ＰＭＯＳトランジスタ９３、９４、及び転送トランジスタ９５、９６によって構成されている。ＤＲＡＭセルのビット線ＢＬ、／ＢＬは、図９におけるノードｎ７、ｎ８に接続され、ラッチ回路と回路的には同じ接続のＮＭＯＳトランジスタ９１、９２、ＰＭＯＳトランジスタ９３、９４で、このビットライン間の電圧差が増幅される。この転送トランジスタ９５、９６によって、増幅された電圧差にもとづいたデータがバスへと転送される。
図８、図９を比較すれば分かるように、センスアンプが有するＮＭＯＳトランジスタ９１、９２はＳＲＡＭセルの有するトランジスタ８１、８２に対応し、センスアンプが有するＰＭＯＳトランジスタ９３、９４はＳＲＡＭセルが有するＰＭＯＳトランジスタ８３、８４に対応し、センスアンプが有する転送トランジスタ９５、９６はＳＲＡＭセルが有する転送トランジスタ８５、８６に対応し、センスアンプが有するビット線対の差を増幅する回路（以下、ラッチ回路と呼ぶ）９９はＳＲＡＭセルが有するラッチ回路８９に対応している。すなわち、ＤＲＡＭが有するセンスアンプＳＡは、ＳＲＡＭセルとほぼ同一構成を有している。
ここで、前述したように、ＳＲＡＭにおいて低電圧化及び製造バラツキの防止を図るためにＳＲＡＭセルの設計変更がなされると、ＳＲＡＭとＤＲＡＭを混載する半導体装置では、ＳＲＡＭセルとＤＲＡＭのセンスアンプＳＡの対応が異なってしまう。よって、ＳＲＡＭのセルとＤＲＡＭのセンスアンプ間のチューニングウィンドウ、つまり、製造バラつきが小さくなるような条件が一致しないこととなる。そのため、例えばＳＲＡＭのチューニングウィンドウに合わせて半導体装置を製造するとＤＲＡＭのセンスアンプでは不具合が生じる可能性が高まる。このように、ＳＲＡＭとＤＲＡＭを混載した半導体装置では、低消費電力化を図ろうとすると、半導体装置の安定した量産性を得ることができないという問題があった。
特開平１０−０４１４０９ 「ＬＳＩのバラつきを制する混載ＳＲＡＭで提案続々」、日経エレクトロニクス、２００６.７．１７号、Ｐ５５−Ｐ６２
ＳＲＡＭとＤＲＡＭを混載する半導体装置では、ＳＲＡＭセルの低消費電力化を図った場合に、ＤＲＡＭのセンスアンプで不具合が生じてしまう場合があった。
本発明の半導体装置は、７個以上のトランジスタを有し、ラッチ回路を用いてデータを保持する第１のメモリセルと、キャパシタを用いてデータを保持する第２のメモリセルと、前記第１のメモリセルと略同一の構成を有し、前記第２のメモリセルの保持するデータを検出するセンスアンプとを有する。
本発明によれば、低電圧化を図ると共に、トランジスタ間の製造ばらつきの小さな半導体装置を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の全体構成を示すブロック図である。この半導体装置１０は、ＳＲＡＭ部とＤＲＡＭ部を有している。ＳＲＡＭ部は、データを記憶するラッチ回路（図示せず）を有するセルＣＥＬＬ１を複数有している。ＤＲＡＭ部は、データを記憶するキャパシタ及びトランジスタ（図示せず）を有するセルＣＥＬＬ２と、このセルＣＥＬＬ２のデータを読み出して出力するセンスアンプＳＡを複数有している。
図２は、ＳＲＡＭセルＣＥＬＬ１の回路図である。このＳＲＡＭセルは、ＮＭＯＳトランジスタ２１、２２、ＰＭＯＳトランジスタ２３、２４、転送トランジスタ２５、２６、及び読み出し用トランジスタ２７、２８を有している。
ＮＭＯＳトランジスタ２１は、ソースが接地電源ＧＮＤに接続され、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続されている。また、ＮＭＯＳトランジスタ２２は、ソースが接地電源ＧＮＤに接続され、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続されている。また、ＰＭＯＳトランジスタ２３は、ソースが電源電圧ＶＤＤに接続され、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続されている。また、ＰＭＯＳトランジスタ２４は、ソースが電源電圧ＶＤＤに接続され、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続されている。このように、ＮＭＯＳトランジスタ２１、２２及びＰＭＯＳトランジスタ２３、２４とで、ラッチ回路２９が構成されている。
また、転送トランジスタ２５は、一端にビット線ＢＬが接続され、他端にノードｎ１が接続され、ゲートに書き込み用ワード線ＷＬ（ＷＲＩＴＥ）が接続されている。また、転送トランジスタ２６は、一端に相補ビット線／ＢＬが接続され、他端にノードｎ２が接続され、ゲートに書き込み用ワード線ＷＬ（ＷＲＩＴＥ）が接続されている。また、読み出し用トランジスタ２７は、ソースが読み出し用ワード線ＷＬ（ＲＥＡＤ）に接続され、ドレインがビット線ＢＬに接続され、ゲートがノードｎ１に接続されている。また、読み出し用トランジスタ２８は、ソースがＲＥＡＤ用ワード線ＷＬ（ＲＥＡＤ）に接続され、ドレインが相補ビット線／ＢＬに接続され、ゲートがノードｎ２に接続されている。
このように構成されたＳＲＡＭセルＣＥＬＬ１では、書き込み時には、書き込み用ワード線ＷＬ（ＷＲＩＴＥ）にＨレベルを与えて転送トランジスタ２５、２６をＯＮにする。これにより、書き込みデータに応じた電圧レベルとされたビット線対（ＢＬ及び／ＢＬ）をラッチ回路２９に接続し、ラッチ回路２９に書き込みデータを転送する。また、読み出し時には、読み出し用ワード線ＷＬ（ＲＥＡＤ）に電圧を印加する。ここで、ラッチ回路２９に保持されたデータにより読み出し用トランジスタ２７、２８がＯＮあるいはＯＦＦとなっている。この読み出し用トランジスタのＯＮ／ＯＦＦに基づいて、読み出し用ワード線ＷＬ（ＲＥＡＤ）のレベルがビット線ＢＬあるいはビット線／ＢＬのどちらか一方に伝達される。このことによって、ＳＲＡＭセルに保持されたデータを読み出している。つまりＳＲＡＭセルではビット線がデータ出力線として構成されている。
図３は、第１の実施形態が有するＤＲＡＭのセンスアンプＳＡの回路図である。この回路は、ＮＭＯＳトランジスタ３１、３２、ＰＭＯＳトランジスタ３３、３４、転送トランジスタ３５、３６、及び図２に示した読み出し用トランジスタ２７、２８に対応するトランジスタ３７、３８を有している。図２との対応をとるために、以後、このトランジスタも読み出し用トランジスタ３７、３８と呼ぶ。
ＮＭＯＳトランジスタ３１は、ソースがセンスイネーブルを反転させたセンスイネーブルバーＳＥＢに接続され、ドレインがノードｎ３に接続され、ゲートがノードｎ４に接続されている。また、ＮＭＯＳトランジスタ３２は、ソースがセンスイネーブルバーＳＥＢに接続され、ドレインがノードｎ４に接続され、ゲートがノードｎ３に接続されている。また、ＰＭＯＳトランジスタ３３は、ソースがセンスイネーブルＳＥに接続され、ドレインがノードｎ３に接続され、ゲートがノードｎ４に接続されている。また、ＰＭＯＳトランジスタ３４は、ソースがセンスイネーブルＳＥに接続され、ドレインがノードｎ４に接続され、ゲートがノードｎ３に接続されている。また、転送トランジスタ３５は、一端がデータバス線Ｂｕｓに接続され、他端がノードｎ３に接続され、ゲートがＹ選択線Ｙｓｅｌｅｃｔに接続されている。また、転送トランジスタ３６は、一端がデータバス線Ｂｕｓ'に接続され、他端がノードｎ４に接続され、ゲートがＹ選択線ＹＳｅｌｅｃｔ'に接続されている。なお、ノードｎ３はビット線ＢＬに接続され、ノードｎ４は相補ビット線／ＢＬに接続されている。
このＤＲＡＭのセンスアンプＳＡの回路は、前述したＳＲＡＭのセルＣＥＬＬ１の回路と同一構成を有しており、ＳＲＡＭセルの有するＮＭＯＳトランジスタ２１、２２、ＰＭＯＳトランジスタ２３、２４、転送トランジスタ２５、２６、読み出し用トランジスタ２７、２８は、それぞれＤＲＡＭの有するＮＭＯＳトランジスタ３１、３２、ＰＭＯＳトランジスタ３３、３４、転送トランジスタ３５、３６、読み出し用トランジスタ３７、３８に対応している。
このように構成されたＤＲＡＭのセンスアンプＳＡは、ビット線ＢＬ及び相補ビット線／ＢＬに接続されたキャパシタ（図示せず）の電荷の蓄積状態に基づいて、ビット線対（ＢＬ、／ＢＬ）の差を増幅する回路（ラッチ回路）３９が、その差を増幅する。ここで、Ｙ選択線ＳｅｌｅｃｔをＨレベルに設定し、転送トランジスタ３５、３６をＯＮにすると、ラッチ回路３９によって増幅された電圧がデータバス線Ｂｕｓ、Ｂｕｓ'に転送される。このデータバス線Ｂｕｓ、Ｂｕｓ'に転送された電圧値を判定することにより、ＤＲＡＭセルに相当するキャパシタに記憶されたデータの読み出しを行う。つまり、このＤＲＡＭのセンスアンプの回路構成では、バスＢｕｓ、Ｂｕｓ'がデータ出力線に相当する。
このように構成された半導体装置の効果について説明する。従来のＳＲＡＭでは、読み出し用トランジスタ２７、２８が設けられておらず、読み出し時には、転送トランジスタ２５、２６のＯＮした時に、図８におけるノードｎ５、ｎ６のレベルに基づいて記憶されたデータを読み出していた。ここで、従来のＳＲＡＭの回路において、読み出し時においては、ノードｎ６がＨレベルであった場合、転送トランジスタ８５及びＮＭＯＳトランジスタ８１が共にＯＮとなる。この際、製造バラつきにより転送トランジスタ８５の抵抗がＮＭＯＳトランジスタ８１の抵抗と比較して大きくなると、転送トランジスタ８５に電流が流れずにＮＭＯＳトランジスタ８１に電流が流れてしまう。この結果、従来のＳＲＡＭでは、正しいデータが読み出せない場合があった。
第１の実施形態では、このような転送トランジスタ８５及びＮＭＯＳトランジスタ８１の抵抗比に起因する誤動作に対する問題を考慮して、転送トランジスタ２５、２６を介してビット線ＢＬ／ＢＬにデータを出力しない構成としている。つまり、図２に示すように、ＳＲＡＭに読み出し用トランジスタ２７、２８を設けている。これにより、読み出し時には、転送トランジスタ２５とＮＭＯＳトランジスタ２１との差に関係なく、読み出し用トランジスタ２７、２８から正しいデータを読み出すことが可能となる。また、このようなＳＲＡＭの設計に対し、従来のＤＲＡＭのセンスアンプＳＡの回路構成（図９参照）に読み出し用トランジスタ２７、２８に対応する読み出し用トランジスタ３７、３８を設け、図３に示すようにＳＲＡＭのセルＣＥＬＬ１と同様の回路設計とすることで、ＳＲＡＭとＤＲＡＭのチューニングウィンドウを一致させることができる。ＳＲＡＭセルＣＥＬＬ１の構成により、低電圧化を図るためにＳＲＡＭの制御電圧が低下して動作環境が不安定となっても、ＳＲＡＭセルＣＥＬＬ１の制御精度を保つことができる。また、ＤＲＡＭのセンスアンプＳＡも同一構成なので、半導体装置１０の低電圧化を図ると共に、量産性を向上させることができる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置のＳＲＡＭセルＣＥＬＬ１Ａの回路図である。なお、全体構成については図１と同一である。また以下、同一機能を有する構成要素については同一符号を付し、その説明を省略する。
第２の実施形態に係る半導体装置のＳＲＡＭセルＣＥＬＬ１Ａは、第１の実施形態の読み出し用トランジスタ２７に代えて、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２１との間にデータ保護トランジスタ４１を備えている。
このデータ保護トランジスタ４１は、図４に示すように、ソースがノードｎ１に接続され、ドレインがＮＭＯＳトランジスタ２１のドレインに接続され、ゲートが制御電圧線ＲＥＢに接続されている。
また、第２の実施形態では、一方の転送トランジスタ２５のゲートは書き込み／読み出しワード線ＷＬ（ＷＲＩＴＥ／ＲＥＡＤ）に接続され、他方の転送トランジスタ２６のゲートは、書き込み用ワード線ＷＬ（ＷＲＩＴＥ）に接続されている。
このように構成された第２の実施形態に係る半導体装置のＳＲＡＭのセルＣＥＬＬ１Ａは、データ書込み時に、書き込み用ワード線ＷＬ（ＷＲＩＴＥ）及び書き込み／読み出しワード線ＷＬ（ＷＲＩＴＥ／ＲＥＡＤ）にＨレベルを与える。これにより転送トランジスタ２５、２６がＯＮとなり、ビット線ＢＬ及び相補ビット線／ＢＬから転送されるデータがラッチ回路２９Ａに保持される。
また、データの読み出し時には、書き込み／読み出し用ワード線ＷＬ（ＷＲＩＴＥ／ＲＥＡＤ）にＨレベルを与えて転送トランジスタ２５をＯＮとし、書き込み用ワード線ＷＬ（ＷＲＩＴＥ）にＬレベルを与えて転送トランジスタ２６をＯＦＦとする。また、制御電圧線ＲＥＢには、Ｌレベルを与えてデータ保護トランジスタ４１をＯＦＦとする。この結果、ノードｎ１の状態Ｈ／Ｌに応じて、ビット線ＢＬのレベルが決定する。
このように、第２の実施形態では、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２１との間にデータ保護トランジスタ４１を備え、データ読み出し時にはこのデータ保護トランジスタ４１をＯＦＦとすることにより、ＮＭＯＳトランジスタ２１と転送トランジスタ２５とのパスを遮断することができる。この結果、転送トランジスタ２５とＮＭＯＳトランジスタ２１の比によらずデータを読み出すレシオレス化を図ることができる。
なお、ＤＲＡＭのセンスアンプＳＡＡの回路は、図４に示す回路と同一構成となる。図４の構成をＤＲＡＭセンスアンプとして用いた場合は、図４におけるＶＤＤをセンスイネーブルＳＥ、ＧＮＤを反転させたセンスイネーブルＳＥＢとする。また、図４におけるビット線ＢＬがデータバスＢｕｓ、相補ビット線／ＢＬが相補データバスＢｕｓ'となる。ＤＲＡＭセルからのビット線ＢＬ、／ＢＬは、図４におけるノードｎ１、ｎ２に接続される。また、図４における書き込み／読み出し用ワード線ＷＬ（ＷＲＩＴＥ／ＲＥＡＤ）がＹ選択線Ｙｓｅｌｅｃｔとなる。
このように、データ保護トランジスタ４１によって、ＮＭＯＳトランジスタ２１と転送トランジスタ２５の抵抗比に起因する誤動作を防止することができ、低電圧化においても良好な動作可能を可能とし、ＳＲＡＭとＤＲＡＭを混載する半導体装置全体の歩留まりを抑制し、量産性を向上させることができる。また、第１の実施形態と同様にＳＲＡＭのセルＣＥＬＬ１ＡとＤＲＡＭのセンスアンプＳＡの構造を略同一とすることで、ＳＲＡＭセルに最適な製造条件と、ＤＲＡＭセンスアンプに最適な製造条件を統一することが可能となり、製造バラつきなどによる影響を低減することが可能となる。
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置のＳＲＡＭのセルＣＥＬＬ１Ｂの回路図である。なお、全体構成については図１と同一である。第３の実施形態のＳＲＡＭのセルＣＥＬＬ１Ｂは、第１の実施形態の読み出し用トランジスタ２７に代えて、ＰＭＯＳトランジスタ２３、２４のバックゲート電圧を制御するバックゲート制御線Ｖｐｓｕｂを備えている。なお、他の構成については第１の実施形態と同様である。
図５に示すように、バックゲート制御線Ｖｐｓｕｂは、ＳＲＡＭセルＣＥＬＬ１ＢのＰＭＯＳトランジスタ２３、２４のバックゲートに接続されている。このように構成されたＳＲＡＭでは、データの書き込み時に、このバックゲート制御線Ｖｐｓｕｂの電圧を高くする。この結果、書き込み時では、ＰＭＯＳトランジスタ２３、２４の駆動能力が下がる。これにより、書き込み時では、ＰＭＯＳトランジスタＰ２３、Ｐ２４の抵抗値が高くなる為、低電圧化においてもデータ書き込みのマージンを維持することができる。
なお、第３の実施形態に係る半導体装置の有するＤＲＡＭのセンスアンプＳＡＢは、図５に示される等価回路と略同一構成に形成される。図５の構成をＤＲＡＭセンスアンプとして用いた場合は、図５におけるＶＤＤをセンスイネーブルＳＥ、ＧＮＤを反転させたセンスイネーブルＳＥＢとする。また、図５におけるビット線ＢＬがデータバスＢｕｓ、相補ビット線／ＢＬが相補データバスＢｕｓ'となる。また、ＤＲＡＭセルからのビット線ＢＬ、／ＢＬは、図５におけるノードｎ１、ｎ２に接続される。また、図５におけるワード線ＷＬがＹ選択線Ｙｓｅｌｅｃｔとなる。
これにより、ＳＲＡＭの書き込みマージンを拡大させると共に、半導体装置の量産性を向上させることができる。
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置のＳＲＡＭのセルＣＥＬＬ１Ｃの等価回路図である。なお、全体構成については図１と同一である。第４の実施形態のＳＲＡＭのセルＣＥＬＬ１Ｃでは、ビット線ＢＬ及びワード線ＷＬがそれぞれ書き込み用と読み出し用と設けられている。
このＣＥＬＬ１Ｃは、第１の実施形態におけるＮＭＯＳトランジスタ２１、２２、ＰＭＯＳトランジスタ２３、２４、転送トランジスタ２５、２６に加え、読み出し用ＮＭＯＳトランジスタ６１、６２を備えて構成されている。
図６に示すように、読み出し用ＮＭＯＳトランジスタ６１は、ソースが読み出し用ＮＭＯＳトランジスタ６２のドレインに接続され、ゲートがノードｎ２に接続され、ドレインが読み出し用ビット線ＢＬ（ＲＥＡＤ）に接続されている。また、読み出し用ＮＭＯＳトランジスタ６２は、ソースが接地電源ＶＤＤに接続され、ドレインが読み出し用トランジスタ６１のソースに接続され、ゲートが読み出し用ワード線ＷＬ（ＲＥＡＤ）に接続されている。また、転送トランジスタ２５は、一端が書き込み用ビット線ＢＬ（ＷＲＩＴＥ）に接続され、他端がノードｎ１に接続され、ゲートが書き込み用ワード線ＷＬ（ＷＲＩＴＥ）に接続されている。また、転送トランジスタ２６は、一端が書き込み用ビット線ＢＬ（ＷＲＩＴＥ）に接続され、他端がノードｎ２に接続され、ゲートが書き込み用ワード線ＷＬ（ＷＲＩＴＥ）に接続されている。
このように構成されたＣＥＬＬ１Ｃでは、書き込み動作時に、書き込み用ワード線ＷＬ（ＷＲＩＴＥ）をＨレベルにして転送トランジスタ２５、２６をＯＮにする。これにより、書き込み用ビット線ＢＬ（ＷＲＩＴＥ）からラッチ回路２９に書き込みデータを転送する。一方、読み出し動作時には、読み出し用ワード線ＷＬ（ＲＥＡＤ）をＨレベルにして読み出し用トランジスタ６２をＯＮにする。これにより、ノードｎ２のレベルに応じて読み出し用トランジスタ６１がＯＮ／ＯＦＦし、読み出し用のビット線／ＢＬ（ＲＥＡＤ）のレベルが決定する。
このように、書き込み用と読み出し用のワード線ＷＬ及びビット線ＢＬをそれぞれ設け、書き込み時と読み出し時に動作するトランジスタを異ならせることにより、第１及び第２の実施形態と同様に、読み出し時のレシオリミットを低減させることができる。また、書き込みと読み出しのビット線ＢＬ及びワード線ＷＬをそれぞれ設けることにより、書き込み動作及び読み出し動作間の動作の移行を迅速化することができる。
なお、第４の実施形態に係る半導体装置の有するＤＲＡＭのセンスアンプＳＡＣは、図６に示される等価回路と略同一構成に形成される。図６の構成をＤＲＡＭセンスアンプとして用いた場合は、図６におけるＶＤＤをセンスイネーブルＳＥ、ＧＮＤを反転させたセンスイネーブルＳＥＢとする。また、図６におけるビット線ＢＬがデータバスＢｕｓ、相補ビット線／ＢＬが相補データバスＢｕｓ'となる。また、ＤＲＡＭセルからのビット線ＢＬ、／ＢＬは、図５におけるノードｎ１、ｎ２に接続される。また、図６における書き込み用ワード線ＷＬ（ＷＲＩＴＥ）がＹ選択線Ｙｓｅｌｅｃｔとなる。
これにより、動作制御の迅速化を実現し、レシオリミットを低減することにより、ＳＲＡＭとＤＲＡＭを有する半導体装置全体の量産化を向上させることができる。
（図５の実施形態）
図７は、第５の実施形態に係る半導体装置のＳＲＡＭのセルＣＥＬＬ１Ｄの回路図である。なお、全体構成については図１と略同一である。第５の実施形態の特徴は、第１の実施形態における転送トランジスタ２５、２６を、第１ワード線ＷＬ１にゲートが接続されたＮＭＯＳトランジスタ及び第２ワード線ＷＬ２が接続さえたＰＭＯＳトランジスタによって構成したトランスファゲート７１、７２とした点にある。
このように、トランスファゲート７１、７２とすることにより、トランスファゲート７１、７２の抵抗値を１つのトランジスタによって構成された転送トランジスタ（２１、２２）よりも小さくすることができる。これにより、書き込み時では、ＰＭＯＳトランジスタ２３、２４の抵抗値がトランスファゲート７１、７２の抵抗値に比べ大きくなるため、ＰＭＯＳトランジスタ２３、２４の書き込み動作を助けることができる。また、読み出し時では、ＮＭＯＳトランジスタ２１、２２の抵抗値がトランスファゲート７１、７２の抵抗値に比べて大きくなるため、ノードｎ１からＮＭＯＳトランジスタ２１を介して電流が流れて誤動作が生じにくくなる。
なお、第５の実施形態に係る半導体装置の有するＤＲＡＭＤのセンスアンプＳＡＤは、図７に示される等価回路と略同一構成に形成される。図７の構成をＤＲＡＭセンスアンプとして用いた場合は、図７におけるＶＤＤをセンスイネーブルＳＥ、ＧＮＤを反転させたセンスイネーブルＳＥＢとする。また、図７におけるビット線ＢＬがデータバスＢｕｓ、相補ビット線／ＢＬが相補データバスＢｕｓ'となる。また、ＤＲＡＭセルからのビット線ＢＬ、／ＢＬは、図７におけるノードｎ１、ｎ２に接続される。また、図７における書き込み用ワード線ＷＬ（ＷＬ１、ＷＬ２）がＹ選択線Ｙｓｅｌｅｃｔとなる。
このように、トランスファゲート７１、７２の抵抗値をラッチ回路２９を構成するトランジスタ２１〜２４の抵抗値よりも小さく設計することで、書き込み時及び読み出し時におけるＰ／Ｎ能力バラつきに対する耐性を向上させることができる。これにより、ＳＲＡＭ及びＤＲＡＭを混載した半導体装置全体の量産性を向上することができる。
以上の第１〜第５の実施形態では、ＳＲＡＭのセルの書き込み動作マージン又は読み出し動作マージンを拡大するようＳＲＡＭのセルを設計し、これに合わせてＤＲＡＭのセンスアンプを形成した。しかしながら、ＳＲＡＭの書き込み動作マージン又は読み出し動作マージンを拡大するようＳＲＡＭのセルを設計し、その回路構成に合わせてＤＲＡＭのセンスアンプを形成すれば、第１〜第５の実施形態に限らず、いかなる回路構成であっても本発明の効果を得ることができる。また、第１〜第５の実施形態では、ＳＲＡＭの動作マージンを拡大させるように回路を設計し、ＤＲＡＭのセンスアンプにも適用させたが、これは逆でも良く、ＤＲＡＭのセンスアンプとして設計された回路をＳＲＡＭのセルに適用するように構成しても、ＳＲＡＭのセルとＤＲＡＭのセンスアンプのチューニングウィンドウを一致させるという効果を奏することができる。
第１の実施形態に係る半導体装置１０の全体構成を示す回路図である。 第１の実施形態に係る半導体装置１０の有するＳＲＡＭセルＣＥＬＬ１の等価回路図である。 第１の実施形態に係る半導体装置１０の有するＤＲＡＭのセンスアンプＳＡの等価回路図である。 第２の実施形態に係る半導体装置の有するＳＲＡＭセルＣＥＬＬ１Ａの等価回路図である。 第３の実施形態に係る半導体装置の有するＳＲＡＭセルＣＥＬＬ１Ｂの等価回路図である。 第４の実施形態に係る半導体装置の有するＳＲＡＭセルＣＥＬＬ１Ｃの等価回路図である。 第５の実施形態に係る半導体装置の有するＳＲＡＭセルＣＥＬＬ１Ｄの等価回路図である。 従来の半導体装置の有するＳＲＡＭのセルの等価回路図である。 従来の半導体装置の有するＤＲＡＭのセンスアンプの等価回路図である。
符号の説明
２１，２２，３１，３２...ＮＭＯＳトランジスタ
２３，２４，３３，３４...ＰＭＯＳトランジスタ
２５，２６，３５，３６...転送トランジスタ
２７，２８，３７，３８...読み出し用トランジスタ

Claims (6)

  1. ７個以上のトランジスタを有し、ラッチ回路を用いてデータを保持する第１のメモリセルを備える第１のメモリと、
    キャパシタを用いてデータを保持する第２のメモリセルと、前記第２のメモリセルの保持するデータを検出するセンスアンプと、を備える第２のメモリと、
    が混載され、
    前記第１のメモリセルは、
    前記ラッチ回路と、前記ラッチ回路に保持されたデータをビット線に転送する転送トランジスタと、を備え、
    前記センスアンプは、
    ビット線に接続された前記第２のメモリセルのデータを検出するセンスアンプ内ラッチ回路と、前記センスアンプ内ラッチ回路によって検出された前記データをデータ線に転送する転送トランジスタと、を備えており、
    前記第１のメモリセルと前記センスアンプは同一の構成を有することを特徴とする半導体装置。
  2. 前記ラッチ回路及び前記センスアンプ内ラッチ回路の各々は、
    互いの入力と出力とが結線された２つのインバータを備え、
    前記２つのインバータのうち少なくとも一方は、負荷トランジスタと駆動トランジスタとの間に、前記負荷トランジスタと前記駆動トランジスタとの接続を切替えるスイッチングトランジスタを有することを特徴とする請求項１記載の半導体装置。
  3. 前記ラッチ回路及び前記センスアンプ内ラッチ回路の各々は、互いの入力と出力とが結線された２つのインバータを備え、
    前記第１のメモリセルおよび前記センスアンプの転送トランジスタの抵抗値はそれぞれ、前記ラッチ回路および前記センスアンプ内ラッチ回路が有する負荷トランジスタの抵抗値よりも小さいことを特徴とする請求項１記載の半導体装置。
  4. 前記ラッチ回路及び前記センスアンプ内ラッチ回路の各々は、互いの入力と出力とが結線された２つのインバータを備え、
    前記第１のメモリセルおよび前記センスアンプの転送トランジスタの抵抗値はそれぞれ、前記ラッチ回路および前記センスアンプ内ラッチ回路が有する駆動トランジスタの抵抗値よりも小さいことを特徴とする請求項１記載の半導体装置。
  5. ラッチ回路を用いてデータを保持する第１のメモリセルを備える第１のメモリと、
    キャパシタを用いてデータを保持する第２のメモリセルと、前記第２のメモリセルの保持するデータを検出するセンスアンプと、を備える第２のメモリと、
    が混載され、
    前記第１のメモリセルは、
    前記ラッチ回路と、前記ラッチ回路に保持されたデータをビット線に転送する転送トランジスタと、を備え、
    前記センスアンプは、
    ビット線に接続された前記第２のメモリセルのデータを検出するセンスアンプ内ラッチ回路と、前記センスアンプ内ラッチ回路によって検出された前記データをデータ線に転送する転送トランジスタと、を備えており、
    前記第１のメモリセルと前記センスアンプは同一の構成を有し、
    前記ラッチ回路及び前記センスアンプ内ラッチ回路の各々は、互いの入力と出力とが結線された２つのインバータを備え、
    前記ラッチ回路および前記センスアンプ内ラッチ回路が有する負荷トランジスタの基板電位を制御する制御線を有する半導体装置。
  6. 前記ラッチ回路は、互いの入力と出力とが接続された２つのメモリ内インバータを有し、
    前記第１のメモリセルは、前記２つのメモリセル内インバータの出力に基づいて、前記第１のメモリセルのデータ読出し時に、当該メモリセルに対応するワード線とビット線を接続するトランジスタを有し、
    前記センスアンプ内ラッチ回路は、互いの入力と出力とが接続された２つのセンスアンプ内インバータを有し、
    前記センスアンプは、前記２つのセンスアンプ内インバータの出力に基づいて、前記第２のメモリセルのデータ検出時に、当該メモリセルに対応する選択線とデータバス線を接続するトランジスタとを有することを特徴とする請求項１に記載の半導体装置。
JP2006341626A 2006-12-19 2006-12-19 半導体装置 Expired - Fee Related JP5415672B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006341626A JP5415672B2 (ja) 2006-12-19 2006-12-19 半導体装置
US11/942,742 US7688636B2 (en) 2006-12-19 2007-11-20 Semiconductor device
CNA2007101603148A CN101206915A (zh) 2006-12-19 2007-12-19 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006341626A JP5415672B2 (ja) 2006-12-19 2006-12-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2008152876A JP2008152876A (ja) 2008-07-03
JP5415672B2 true JP5415672B2 (ja) 2014-02-12

Family

ID=39526967

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006341626A Expired - Fee Related JP5415672B2 (ja) 2006-12-19 2006-12-19 半導体装置

Country Status (3)

Country Link
US (1) US7688636B2 (ja)
JP (1) JP5415672B2 (ja)
CN (1) CN101206915A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5260180B2 (ja) * 2008-08-20 2013-08-14 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5096406B2 (ja) * 2008-08-21 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8111542B2 (en) * 2008-11-19 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. 8T low leakage SRAM cell
US8737117B2 (en) * 2010-05-05 2014-05-27 Qualcomm Incorporated System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor
CN105989874B (zh) * 2015-02-27 2019-01-29 中芯国际集成电路制造(上海)有限公司 用于sram的存储单元及其读写方法
WO2018044479A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5020028A (en) * 1989-08-07 1991-05-28 Standard Microsystems Corporation Four transistor static RAM cell
JPH0512879A (ja) * 1991-07-04 1993-01-22 Sumitomo Electric Ind Ltd 半導体メモリ回路
JP3305449B2 (ja) 1993-09-17 2002-07-22 富士通株式会社 半導体記憶装置
JP3288189B2 (ja) * 1994-12-12 2002-06-04 三菱電機株式会社 スタティックランダムアクセスメモリ
JPH1041409A (ja) 1996-07-23 1998-02-13 Sony Corp 半導体装置
JPH11134866A (ja) * 1997-10-27 1999-05-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3125747B2 (ja) * 1997-12-11 2001-01-22 日本電気株式会社 半導体記憶装置およびその制御回路ならびに制御方法
JPH11261017A (ja) * 1998-03-16 1999-09-24 Fujitsu Ltd 半導体記憶装置
JP4656714B2 (ja) * 2000-10-10 2011-03-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4136657B2 (ja) * 2000-11-29 2008-08-20 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びアドレス変換回路
KR100648543B1 (ko) * 2002-06-03 2006-11-27 후지쯔 가부시끼가이샤 반도체 집적 회로
CN100524517C (zh) * 2003-10-27 2009-08-05 日本电气株式会社 半导体存储装置
US7826253B2 (en) * 2005-02-03 2010-11-02 Nec Corporation Semiconductor memory device and driving method thereof
US7177177B2 (en) * 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
TWI266338B (en) * 2005-12-01 2006-11-11 Via Tech Inc Output circuit of SRAM
US7420854B2 (en) * 2006-07-26 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device and operating method

Also Published As

Publication number Publication date
JP2008152876A (ja) 2008-07-03
US20080144360A1 (en) 2008-06-19
US7688636B2 (en) 2010-03-30
CN101206915A (zh) 2008-06-25

Similar Documents

Publication Publication Date Title
US6809554B2 (en) Semiconductor integrated circuit having a voltage conversion circuit
JP5067650B2 (ja) 半導体記憶装置
JP4988588B2 (ja) 静的ランダムアクセスメモリ用のワード線ドライバ回路
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US7864600B2 (en) Memory cell employing reduced voltage
US8159863B2 (en) 6T SRAM cell with single sided write
US8164945B2 (en) 8T SRAM cell with two single sided ports
US20090161410A1 (en) Seven transistor sram cell
JP5415672B2 (ja) 半導体装置
JP2006059523A (ja) メモリーセル
JP2009505315A (ja) 独立の読み書き回路を有するｓｒａｍセル
US7978559B2 (en) Semiconductor memory device and method of operating the same
JP2008103028A (ja) 半導体記憶装置
JP2008276826A (ja) 半導体装置
JP2005302231A (ja) スタティックランダムアクセスメモリ
JP2009064512A (ja) 半導体記憶装置
US6504784B1 (en) Semiconductor memory device with reduced standby current
JP2006269023A (ja) 半導体記憶装置
JP5374083B2 (ja) 半導体装置
JP4287768B2 (ja) 半導体記憶装置
JP2009116994A (ja) 半導体記憶装置
US7489581B2 (en) Semiconductor memory
JP5306125B2 (ja) 半導体記憶装置
US7352648B2 (en) Semiconductor memory
US8184474B2 (en) Asymmetric SRAM cell with split transistors on the strong side

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121026

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121102

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20121130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131114

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees