JP4136657B2 - 半導体記憶装置及びアドレス変換回路 - Google Patents
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Description
【０００１】
【技術分野】
本発明は、半導体記憶装置及びアドレス変換回路に係り、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に代表されるリフレッシュを必要とするメモリセルアレイとＳＲＡＭ（スタティックランダムアクセスメモリ）に代表されるリフレッシュを必要としないメモリセルアレイを有し、メモリセルの特性不良救済用等のため設けられた冗長回路を有する半導体記憶装置及びアドレス変換回路に関する。
【０００２】
【背景技術】
携帯型端末等の従来の電子機器には、消費電力が比較的大きい通常動作モードと、消費電力を抑えたスタンバイモードとの２種類の動作モードを設けたものがある。例えば携帯電話では、通信時やデータ入出力時を通常動作モードとし、受信侍受け時等をスタンバイモードとしている。このような携帯電話には、フラッシュメモリ等の不揮発性メモリと、ＳＲＡＭ、ＤＲＡＭ等の揮発性のメモリとが設けられていて、メモリの特性（あるいは仕様）上の特徴を生かした使い分けが行われている。不揮発性メモリは主に長期保存が必要なデータ用に使用される。ＳＲＡＭはアクセス速度が速く消費電力が低いので、通常モード時に加えスタンバイモード時に頻繁にアクセスされるデータ用に使用されている。また、ＤＲＡＭは、リフレッシュ動作が必要であり、比較的消費電力が大きいものの、大容量を得やすいため、主に通常モード時のデータ領域として使用されている。例えば、電話番号リスト等、電池消耗時であっても保存が必要なデータは不揮発性メモリに保存し、侍受け状態での基地局との通信に使用するデータ等、頻繁にアクセスするものであってなおかつスタンバイ時に消失しては困るデータはＳＲＡＭに保存し、表示用データ等、スタンバイ時には消失させることができる比較的大容量のデータはＤＲＡＭに保存するようにしている。
【０００３】
上述したようなＳＲＡＭとＤＲＡＭの両者を備える携帯情報端末において、通常動作モードとスタンバイモード（あるいはサスペンドモード）を設けた従来の構成の一例が特開平１０−１２４２００号公報「携帯情報端末」に記載されている。この公報に記載された構成では、通常動作モード時にはＤＲＡＭ上でシステムソフトウェアを高速に動作させ、スタンバイモード時には、ＤＲＡＭからＳＲＡＭにデータ領域を切り換えた後、ＲＯＭ（リードオンリメモリ）とＳＲＡＭに書き込まれた電源制御用のプログラムを低速で動作させるようになっている。また、ＳＲＡＭとＤＲＡＭの両者に同一構成でアクセスするための制御方法の一例が、特開平６−１３９３７１号公報「マイクロコンピュータ」および特開平１−１６６１４７号公報「メモリ制御回路」に記載されている。特開平６−１３９３７１号公報に記載されている従来の技術では、ＳＲＡＭとＤＲＡＭの両方にアクセスする信号処理装置において、アクセス対象のメモリを判別し、アクセス対象がＳＲＡＭのときにはアドレスの全ビットを一度に出力し、ＤＲＡＭ時にはロウアドレスとカラムアドレスを時分割で出力するようにしている。特開平１−１６６１４７号公報に記載されている構成では、さらにＤＲＡＭのリフレッシュ用のアドレスを発生するリフレッシュカウンタとアドレス切換回路とを設けることで、アクセス対象に合わせて多重アドレスと非多重アドレスを切り換えて供給するとともに、ＤＲＡＭのリフレッシュ動作を自動的に実行するようになっている。
【０００４】
また、ＳＲＡＭとＤＲＡＭの両者を備える他の従来の半導体記憶装置としては、比較的容量が大きいＤＲＡＭに、小容量のＳＲＡＭを組み合わせて、ＳＲＡＭをＤＲＡＭのキャッシュメモリとして使用するものがある。この構成では、比較的高速にアクセスできるＳＲＡＭを介してＤＲＡＭからのデータの読み出しやＤＲＡＭへのデータの書き込みを行うことで、アクセス速度の高速化が図られている。ただし、この構成では半導体記憶装置の外部から認識できるのがＤＲＡＭのアドレス空間だけであって、上記公報に記載されているようにＳＲＡＭとＤＲＡＭに対して独立してアクセスすることはできない。
【０００５】
一方、他の従来の半導体記憶装置においては、製造段階で特性不良を起こしたビット線やワード線を、同一半導体記憶装置内に設けられているリダンダンシメモリセルアレイのビット線やワード線に置き換えることで、装置としての機能を救済する技術が用いられている。リダンダンシメモリセルアレイは、救済すべきメモリセルアレイと同一メモリチップ内に設けられていたり、あるいは複数のメモリチップもしくはパッケージされたチップからなる実装基板上に救済すべきチップとは別にリダンダンシチップとして設けられていたりする。特開平８−１６４８６号公報「欠陥救済用ＬＳＩとメモリ装置」には、複数のメモリチップからなるメモリモジュールにおいて、モジュール内のＤＲＡＭチップに発生した不良をモジュール内の冗長用ＳＲＡＭチップに置き換えることで救済するようにした構成の一例が記載されている。
【０００６】
【発明の開示】
【発明が解決しようとする課題】
本発明は、ＤＲＡＭに代表されるリフレッシュを必要とするメモリセルアレイとＳＲＡＭに代表されるリフレッシュを必要としないメモリセルアレイの両者を外部アドレスに割当てて使用することを可能としたものにおいて、その構成に適した冗長回路を備える半導体記憶装置及びアドレス変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、複数のダイナミック型メモリセルのアレイからなるダイナミックメモリアレイと、複数のスタティック型メモリセルのアレイからなるスタティックメモリアレイと、外部アドレスを前記ダイナミックメモリアレイ又は前記スタティックメモリアレイのいずれかのメモリセルに対応するアドレスに変換する第１の変換手段（プリデコーダ）と、少なくとも前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するメモリセル特定手段と、前記メモリセル特定手段によって特定されたメモリセルに対する外部アドレスを前記スタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する第２の変換手段（リダンダンシ判定回路）とを備える半導体記憶装置を提供する。
【０００８】
更に、前記ダイナミックメモリアレイのリフレッシュ動作を制御するリフレッシュ制御手段と、外部制御信号によって少なくとも前記リフレッシュ制御手段の動作を停止させる制御手段とをさらに備えてもよい。
【０００９】
更に、前記リフレッシュ制御手段が、少なくとも、所定のタイミング信号に基づいて前記ダイナミックメモリアレイの各メモリに対応するリフレッシュアドレスを繰り返し発生するリフレッシュアドレス発生回路と、前記外部アドレスと該リフレッシュアドレスのいずれかを選択する選択回路とを有してもよい。
【００１０】
更に、前記外部制御信号によって前記ダイナミックメモリアレイヘの電源の供給を停止させるよう構成し得る。
【００１１】
更に、前記メモリセル特定手段が、前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するとともに、前記スタティックメモリアレイ内で置換されるメモリセルを特定するよう構成し得る。
【００１２】
更に、本発明は、前記第２の変換手段が前記スタティックメモリアレイ内で変換先とする複数のメモリセルのアドレス範囲を任意に設定するアドレス範囲設定手段をさらに備え、前記第２の変換手段が、前記メモリセル特定手段によって特定されたメモリセルに対応する外部アドレスを前記スタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する際に前記アドレス範囲設定手段によって設定されたアドレス範囲内のアドレスに変換するとともに、前記メモリセル特定手段によって特定されたメモリセル以外のメモリセルに対応する外部アドレスを前記アドレス範囲設定手段によって設定されたアドレス範囲外のアドレスに変換する半導体記憶装置を提供する。
【００１３】
更に、本発明は、リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容する第１のアドレス変換回路とを有する半導体記憶装置を提供する。
【００１４】
前記被置換アドレスを記憶する被置換アドレス記憶回路を更に設けてもよい。前記被置換アドレス記憶回路はプログラム回路で構成することが可能である。
【００１５】
前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行うよう構成し得る。
【００１６】
前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換するよう構成し得る。
【００１７】
前記第２のメモリセルアレイは、前記所定領域のアドレスをデコードする専用のデコード回路を有し、前記第１のアドレス変換回路は、前記置換先アドレスを前記専用のデコード回路に直接供給するよう構成し得る。
【００１８】
更に、本発明は、リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイとを有する半導体記憶装置のメモリセルを指定するアドレスを変換するためのアドレス変換回路であって、前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容するアドレス変換回路を提供する。
【００１９】
前記被置換アドレスを記憶する被置換アドレス記憶回路を更に設けることが可能である。前記被置換アドレス記憶回路はプログラム回路で構成し得る。
【００２０】
前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行うよう構成し得る。
【００２１】
前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換するよう構成し得る。
【００２２】
【発明を実施するための最良の形態】
（第１の実施の形態）
以下、図面を参照して、本発明による半導体記憶装置の第１の実施の形態について説明する。図１は、本発明に係る第１の実施の形態における半導体記憶装置の構成を示すブロック図である。図１に示す半導体記憶装置は、複数のＤＲＡＭ型メモリセルからなるＤＲＡＭセルアレイ１１と、複数のＳＲＡＭ型メモリセルからなるＳＲＡＭセルアレイ１２と、それらの周辺回路とを１チップ上に設けることで構成されている。なお、図１のブロック図は、本実施形態が特徴とする主要な構成を示すものであって、従来と同様の構成要素については一部図示を省略している。
【００２３】
外部アドレスＡｄｄは、ＤＲＡＭセルアレイ１１またはＳＲＡＭセルアレイ１２内のアクセス先メモリセルを指定するアドレスを表す複数ビットの信号であって、ＣＰＵ（中央処理装置）等の外部の制御回路（図示省略）からアドレスバスを介して供給される。この場合、外部アドレスＡｄｄは、通常のＳＲＡＭで用いられるものと同様の形態、すなわち全ビット同時に供給されるものとすることが可能である。ただし、通常のＤＲＡＭと同様にロウビットとカラムビットを時分割で供給する形態であっても、例えばアドレス信号Ａｄｄの入力部の内部構成、例えば、プリデコーダ１０１等の内部構成を変更することで対応するこことが可能である。
【００２４】
チップセレクト信号ＣＳは、半導体記憶装置の動作モードを指定する外部信号である。この場合、チップセレクト信号ＣＳがアクティブなとき通常動作モードが指定され、非アクティブのときスタンバイモードが指定される。通常動作モードは、ＤＲＡＭセルアレイ１１およびＳＲＡＭセルアレイ１２の各メモリセルに対してデータの書き込みおよび読み出しを行うことが可能なモードである。
【００２５】
通常動作モードでは、また、ＤＲＡＭセルアレイ１１に対して所定の時間間隔でリフレッシュ動作が自動的に実行される。一方、スタンバイモードでは、ＤＲＡＭセルアレイ１１に対するリフレッシュ動作が停止される。したがって、スタンバイモードでは、ＳＲＡＭセルアレイ１２内のデータは保存されるが、ＤＲＡＭセルアレイ１１内のデータは保存されなくなる。
【００２６】
プリデコーダ１０１は、所定のタイミングで外部アドレスＡｄｄを取り込んで、それがＤＲＡＭセルアレイ１１とＳＲＡＭセルアレイ１２のどちらに割り当てられたものかを判定する。そして、判定結果がＤＲＡＭセルアレイ１１のアドレスの場合は、それをロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３にデコードして出力するとともに、セル選択信号Ｃ１としてアクセス先がＤＲＡＭセルアレイ１１であることを示す信号を出力する。一方、判定結果がＳＲＡＭセルアレイ１２のアドレスの場合は、それをロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３にデコードして出力するとともに、セル選択信号Ｃｌとしてアクセス先がＳＲＡＭセルアレイ１２であることを示す信号を出力する。ただし、ＳＲＡＭセルアレイ１２は、ロウアドレス単位で、データ記憶用の領域１２ａとリダンダンシ用の領域１２ｂとに予め分割されている。ここでプリデコーダ１０１から出力されるロウプリデコード信号Ａ２はデータ記憶用の領域１２ａに対応するように設定されている。
【００２７】
リダンダンシ判定回路１０２は、外部アドレスＡｄｄに含まれるロウアドレスが、リダンダンシプログラム回路１０３によって指定される零〜複数個のアドレス値のいずれかに対応するか否かを判定する回路である。すなわち、リダンダンシ判定回路１０２は、外部アドレスＡｄｄに対応するＤＲＡＭセルアレイ１１あるいはＳＲＡＭセルアレイ１２内のメモリセル（ワード線）が、リダンダンシメモリセルによって救済すべき（置換されるべき）メモリセル（ワード線）に対応するか否かを判定する回路である。リダンダンシプログラム回路１０３によって指定される零〜複数個のアドレス値は、ＤＲＡＭセルアレイ１１とＳＲＡＭセルアレイ１２の内で特性不良等で使用できないメモリセルが存在するロウアドレスを示すものである。リダンダンシ判定回路１０２は、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれかのアドレス値に対応すると判定した場合、ＳＲＡＭセルアレイ１２のリダンダンシ用の領域１２ｂ内のアドレスであって、リダンダンシプログラム回路１０３によって指定されるアドレス値毎に予め決められているロウアドレスをプリデコードして得たロウプリデコード信号Ａ４を出力する。このロウプリデコード信号Ａ４は、置換先のロウアドレス、すなわちリダンダンシ用の領域１２ｂ内のロウアドレスに対応する選択信号である。
【００２８】
リダンダンシ判定回路１０２は、また同時にプリデコーダ１０１から出力されるロウプリデコード信号Ａ１およびＡ２を有効にしたり無効にしたりするキラー信号Ｃ２を出力する。本実施の形態では、キラー信号Ｃ２が“Ｈ”レベルの場合、ロウプリデコード信号Ａ１およびＡ２を有効とし、キラー信号Ｃ２が“Ｌ”レベルの場合、ロウプリデコード信号Ａ１およびＡ２を無効とする。
【００２９】
従って、リダンダンシ判定回路１０２が、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれかのアドレス値に対応すると判定した場合、リダンダンシ判定回路１０２は、“Ｌ”レベルのキラー信号Ｃ２を出力し、ロウプリデコード信号Ａ１およびＡ２を無効にするとともに、セル選択信号Ｃ１も無効にすることで強制的にＳＲＡＭセルアレイ１２を選択させるよう構成する。更に、リダンダンシ判定回路１０２は、ロウプリデコード信号Ａ４の出力線をロウインピーダンス状態にする。
【００３０】
また、リダンダンシ判定回路１０２が、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれのアドレス値にも対応しないと判定した場合、リダンダンシ判定回路１０２は、“Ｈ”レベルのキラー信号Ｃ２を出力し、ロウプリデコード信号Ａ１およびＡ２を有効にするとともにセル選択信号Ｃ１も有効にし、セル選択信号Ｃ１に基づきＤＲＡＭセルアレイ１１又はＳＲＡＭセルアレイ１２を選択する。更に、リダンダンシ判定回路１０２は、ロウプリデコード信号Ａ４の出力線をハイインピーダンス状態にする。
【００３１】
本実施の形態では、ゲート回路１２４を設けてセル選択信号Ｃ１とキラー信号Ｃ２の論理積を取りカラムデコーダ１０９に供給し、カラムデコーダ１０９はゲート回路１２４から出力される論理レベルが“Ｌ”のとき強制的にＳＲＡＭセルアレイ１２を選択し、一方論理レベルが“Ｈ”のときセル選択信号Ｃ１に基づきＤＲＡＭセルアレイ１１又はＳＲＡＭセルアレイ１２を選択するよう構成する。
【００３２】
リダンダンシプログラム回路１０３は、ＤＲＡＭセルアレイ１１の各メモリセルとＳＲＡＭセルアレイ１２のデータ記憶用の領域１２ａ内の各メモリセルの内、ホールド特性が不良であったり、トランジスタの特性あるいは動作が不良であったりするメモリセルが存在するワード線に対応するロウアドレスを示す信号を生成して出力する。このリダンダンシプログラム回路１０３は、例えば、不揮発性メモリや、レーザや過電流で切断可能な配線やフューズ回路を利用して構成することができる。プログラムするアドレス値は、例えば製造時の各メモリセルの動作および特性試験結果に基づいて不良と判定されたメモリセルを含むワード線のアドレスである。
【００３３】
プリデコーダ１０１から出力されたロウプリデコード信号Ａ１は、複数ビットの入出力を持つゲート回路１０４へ入力される。ゲート回路１０４は、キラー信号Ｃ２が“Ｈ”レベルのときロウプリデコード信号Ａ１をそのまま通過させ、キラー信号Ｃ２が“Ｌ”レベルのときにはロウプリデコード信号Ａ１によらず全てのビットを非選択状態を意味する“Ｌ”レベルとしたロウプリデコード信号を出力する。このゲート回路１０４から出力された複数ビットの信号は、複数ビットの入出力を有するマルチプレクサ１０５の一方の入力端子へと入力される。
【００３４】
リフレッシュアドレス発生回路１０６は、リフレッシュコントロール回路１０７から供給されるタイミング信号Ｃ３に応じて、ＤＲＡＭセルアレイ１１の全ロウアドレスに対応するリフレッシュアドレスＡ５を繰り返し発生し、マルチプレクサ１０５の他方の入力端子へと出力する。プリデコーダ１１６は、リフレッシュアドレスＡ５をプリデコードしてロウプリデコード信号Ａ１１を出力する。リフレッンュコントロール回路１０７は、ＤＲＡＭセルアレイ１１のリフレッシュ動作を実行するタイミングを制御する回路である。リフレッシュコントロール回路１０７は、ＤＲＡＭ１１の各メモリセルが、そのデータ保持時間間隔以内でリフレッシュされるように、タイミング信号Ｃ３によってリフレッシュアドレスを発生するタイミングを制御するとともに、切換信号Ｃ４によってマルチプレクサ１０５が選択する信号を切り換え制御する。すなわち、所定の時間間隔でタイミング信号Ｃ３を繰り返し発生するとともに、リフレッシュ動作を行うタイミングで切換信号Ｃ４を出力し、マルチプレクサ１０５がリフレッシュアドレスＡ５側のロウプリデコード信号Ａ１１を選択するように制御を行う。マルチプレクサ１０５は、切換信号Ｃ４に基づいてゲート回路１０４を介して入力されるロウプリデコード信号Ａ１またはロウプリデコード信号Ａ１１のいずれかを選択し、ロウプリデコード信号Ａ６として出力する。
【００３５】
なお、リフレッシュアドレス発生回路１０６およびリフレッシュコントロール回路１０７と、電源回路１３には、チップセレクト信号ＣＳが入力される。電源回路１３は、ＤＲＡＭセルアレイ１１を動作させる際に用いられるブースト電圧、基板電圧、およびリファレンス電圧等を発生する回路である。リフレッシュアドレス発生回路１０６、リフレッシュコントロール回路１０７、および電源回路１３には、チップセレクト信号ＣＳがアクティブなとき動作し、チップセレクト信号ＣＳが非アクティブなとき動作を停止するための回路が設けられている。その回路は例えば、各回路の電源線にチップセレクト信号ＣＳに応じてオンオフするようなスイッチである。
【００３６】
ロウデコーダ１０８は、図示していない制御回路から出力されたロウイネーブル信号がアクテイブのとき、ロウプリデコード信号Ａ６をデコードし、デコード結果で指定されたワード線を活性化させる。なお、ロウプリデコード信号Ａ１側が選択されるときにキラー信号Ｃ２が“Ｌ”レベルである場合には、ロウプリデコード信号Ａ６が全て“Ｌ”レベルとなるためいずれのワード線も活性化されない。
【００３７】
カラムデコーダ１０９は、セル選択信号Ｃ１が示すアクセス先がＤＲＡＭセルアレイ１１の場合、カラムプリデコード信号Ａ３をデコードしてデコード結果で指定されたＤＲＡＭセルアレイのビット線を選択するためのカラム選択信号Ａ７を生成して出力する。一方、セル選択信号Ｃ１が示すアクセス先がＳＲＡＭセルアレイ１２の場合、カラムプリデコード信号Ａ３をデコードしてデコード結果で指定されたＳＲＡＭセルアレイのビット線を選択するためのカラム選択信号Ａ８を生成して出力する。
【００３８】
ＤＲＡＭセルアレイ１１のセンスアンプ・プリチャージ回路１１０はＤＲＡＭセルアレイ１１に対応したセンスアンプ、カラムスイッチおよびプリチヤージ回路から構成されている。これらのうち、カラムスイッチはカラムデコーダ１０９が出力するカラム選択信号Ａ７で指定されたセンスアンプとデータバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号がアクテイブのとき、ロウデコーダ１０８で選択されたワード線に接続されたメモリセルに接続されたビット線電位をセンス・増幅してデータバスＷＲＢに出力し、あるいは、データバスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号がアクティブのときに、ビット線の電位を所定電位、例えば電源電位の１／２にプリチャージする。
【００３９】
ＳＲＡＭセルアレイ１２のセンスアンプ・プリチヤージ回路１１１はＳＲＡＭセルアレイ１２に対応したセンスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。これらのうち、カラムスイッチはカラムデコーダ１０９が出力するカラム選択信号Ａ８で指定されたセンスアンプとデータバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号がアクティブのとき、ロウデコーダ１１２で選択されたワード線に接続されたメモリセルに接続されたビット線電位をセンス・増幅してデータバスＷＲＢに出力し、あるいは、データバスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号がアクティブのときに、ビット線対の電位をともに電源電位にプリチャージする。ロウデコーダ１１２は、ゲート回路１１３を介して供給されるロウプリデコード信号Ａ２またはリダンダンシ判定回路１０２から供給されるロウプリデコード信号Ａ４のいずれかをデコードし、デコード結果で指定されたワード線を活性化させる。ゲート回路１１３は、ゲート回路１０４と同様に構成されている。
【００４０】
以上の構成によって図１の半導体記憶装置は次のように動作する。
【００４１】
（１）チップセレクト信号ＣＳが“Ｌ”レベルの場合、図示していない入出力データ用のバッファ回路が動作を停止して、データバスＷＲＢを介したデータの入出力が停止する。ＤＲＡＭセルアレイ１１に対するリフレッシュアドレス発生回路１０６、リフレッシュコントロール回路１０７、および電源回路１３は、動作を停止し、一定の時間が経過した後、ＤＲＡＭセルアレイ１１内の全データは消去される。一方、ＳＲＡＭセルアレイ１２に対しては電源電圧が供給され、ＳＲＡＭセルアレイ１２内のデータは保存される。
【００４２】
（２ａ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＤＲＡＭセルアレイ１１内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスではないと判定したときには、セル選択信号Ｃ１＝「アクセス先がＤＲＡＭセルアレイ１１であることを示すレベル」、キラー信号Ｃ２＝“Ｈ”レベルとなり、プリデコーダ１０１が外部アドレスＡｄｄに基づくロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３を出力する。したがって、カラムデコーダ１０９はカラムプリデコード信号Ａ３に基づくカラム選択信号Ａ７をセンスアンプ・プリチヤージ回路１１０へ出力し、結果としてプリデコーダ１０１によってデコードされたロウプリデコード信号Ａ１と、カラムプリデコード信号Ａ３に基づいて、ＤＲＡＭセルアレイ１１内のメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４３】
また、所定の周期でロウデコーダ１０８にロウプリデコード信号Ａ１１が供給されるとともに、図示しない制御信号によってセンスアンプ・プリチャージ回路１１０が制御され、ＤＲＡＭセルアレイ１１内のメモリセルがワード線単位で順次リフレッシュされる。なお、以下に示すチップセレクト信号ＣＳが“Ｈ”レベルの場合の他の動作条件（２ｂ），（３ａ），（３ｂ）においても同様にＤＲＡＭセルアレイ１１のリフレッシュ動作が実行される。
【００４４】
（２ｂ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＤＲＡＭセルアレイ１１内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスであると判定したときには、セル選択信号Ｃ１＝「アクセス先がＤＲＡＭセルアレイ１１であることを示すレベル」、キラー信号Ｃ２＝“Ｌ”レベルとなり、プリデコーダ１０１は外部アドレスＡｄｄに基づくロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３を出力する。ただし、キラー信号Ｃ２＝“Ｌ”なので、ロウデコーダ１０８へはロウプリデコード信号Ａ６として全ビット“Ｌ”レベルの選択信号が供給され、ＤＲＡＭセルアレイ１１内のワード線が活性化されることはない。カラムデコーダ１０９は、キラー信号Ｃ２＝“Ｌ”なので、カラムプリデコード信号Ａ３に基づいてカラム選択信号Ａ８を生成してセンスアンプ・プリチヤージ回路１１１へ出力する。また、ロウデコーダ１１２へはロウプリデコード信号Ａ４が供給される。このため、リダンダンシ判定回路１０２から出力されたロウプリデコード信号Ａ４と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ｂ内の所定のワード線に接続されたメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４５】
（３ａ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＳＲＡＭセルアレイ１２内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスではないと判定したときには、セル選択信号Ｃ１＝「アクセス先がＳＲＡＭセルアレイ１２であることを示すレベル」、キラー信号Ｃ２＝“Ｈ”レベルとなり、プリデコーダ１０１が外部アドレスＡｄｄに基づくロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３を出力する。したがって、カラムデコーダ１０９はカラムプリデコード信号Ａ３に基づくカラム選択信号Ａ８をセンスアンプ・プリチヤージ回路１１１へ出力し、結果としてプリデコーダ１０１によってデコードされたロウプリデコード信号Ａ２と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ａ内のメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４６】
（３ｂ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＳＲＡＭセルアレイ１２内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスであると判定したときには、セル選択信号Ｃｌ＝「アクセス先がＳＲＡＭセルアレイ１２であることを示すレベル」、キラー信号Ｃ２＝“Ｌ”レベルとなり、プリデコーダ１０１は外部アドレスＡｄｄに基づくロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３を出力する。カラムデコーダ１０９は、キラー信号Ｃ２＝“Ｌ”なので、カラムプリデコード信号Ａ３に基づいてカラム選択信号Ａ８をセンスアンプ・プリチヤージ回路１１１へ出力する。また、ロウデコーダ１１２へはロウプリデコード信号Ａ４が供給される。このため、リダンダンシ判定回路１０２から出力されたロウプリデコード信号Ａ４と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ｂ内の所定のワード線に接続されたメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４７】
以上説明したように、本実施形態では、ＤＲＡＭセルアレイ１１およびＳＲＡＭセルアレイ１２内で救済すべきメモリセルを、ＳＲＡＭセルアレイ１２内の所定のリダンダンシ用領域のメモリセルによって救済するようにしている。これに対し例えばＤＲＡＭセルアレイ１１のリダンダンシメモリセルを他のＤＲＡＭセルとして設けた場合には、リダンダンシメモリセルとなるＤＲＡＭセルに対して、リフレッシュ回路やそのコントロール回路が必要となる。しかしながら、本実施形態ではリフレッシュの必要がないＳＲＡＭセルをＤＲＡＭセル用のリダンダンシメモリセルとしているので、回路構成や規模を小さくすることができる。さらに、本実施形態では、ＳＲＡＭセルのリダンダンシメモリセルを、ＤＲＡＭセル用のリダンダンシメモリセルと同一領域に設けるとともにかつアクセスのための回路を共用するようにしているので、さらに回路の簡単化を図ることが可能である。
【００４８】
（第２の実施の形態）
次に、図２を参照して、第２の実施の形態について説明する。
【００４９】
図２に示す半導体記憶装置では、図１のロウデコーダ１１２に代えて、２つのロウデコーダ１１２ａ、１１２ｂが設けられている。なお、図２に示す構成において、図１に示す構成と同一の構成には同一の符号を付けている。ロウデコーダ１１２ａは、ゲート回路１１３のロウプリデコード信号Ａ９をデコードして、ＳＲＡＭセルアレイ１２の領域１２ａ内のいずれかのワード線を活性化する。一方、ロウデコーダ１１２ｂは、リダンダンシ判定回路１０２から出力されるロウプリデコード信号Ａ４をデコードして、ＳＲＡＭセルアレイ１２の領域１２ｂ内のいずれかのワード線を活性化する。
【００５０】
この実施形態によれば、上記第１の実施の形態で得られる効果に加えて、ＳＲＡＭセルアレイ１２内の２つの領域１２ａ、１２ｂのそれぞれに対応するように専用のデコーダ回路を設けたので、例えば、ロウプリデコード信号Ａ４のビット数を領域１２ｂ内のワード線数に対応する数に限定することができる。
【００５１】
（第３の実施の形態）
次に、図３を参照して、第３の実施の形態について説明する。図３に示す半導体記憶装置では、図１に示す構成に対し、新たにエリア変換回路１１４とエリアプログラム回路１１５が備えられるとともに、リダンダンシプログラム回路１０３ａ内にエリアプログラム回路１１５からの信号を処理するための構成が追加されている。なお、図３に示す構成において、図１に示す構成と同一の構成には同一の符号を付けている。
【００５２】
エリア切換回路１１４とエリアプログラム回路１１５は、ＳＲＡＭセルアレイ１２内のデータ記憶用の領域１２ａとリダンダンシ用の領域１２ｂとの割り当てを任意に設定可能とするために設けられた構成である。例えば、ＳＲＡＭセルアレイ１２の全体をワード線を基準として複数個、例えば１６個の領域に分割可能な構成としておき、そのうち例えば１４個の領域をデータ記憶用の領域１２ａとし、残りの２個の領域をリダンダンシ用の領域１２ｂと設定したり、或いは、１５個の領域をデータ記憶用の領域１２ａとし、残りの１個の領域をリダンダンシ用の領域１２ｂと設定したりすることができる。エリアプログラム回路１１５からはリダンダンシ用の領域１２ｂ（あるいはデータ記憶用の領域１２ａ）に設定すべき領域を示すデータが出力され、エリア切換回路１１４は、ロウプリデコード信号Ａ２をデータ記憶用の領域１２ａに対応するロウプリデコード信号Ａ１０に変換し、ロウプリデコード信号Ａ４をリダンダンシ用の領域１２ｂに対応するロウプリデコード信号Ａ１０に変換する処理を行う。ここで、エリアプログラム回路１１５は、例えば製造段階においてレーザ照射や過電流を流すことで結線状態を任意にプログラム可能な配線や能動素子を用いて構成されたフューズ回路から構成されていて、プログラム状態に応じて設定すべき任意の個数（上記の例では０〜１６個）の領域を示すデータを出力する。またエリア切換回路１１４は、例えば複数のマルチプレクサ回路と、ロウプリデコード信号Ａ４が供給されたときにロウプリデコード信号Ａ２を無効とするためのゲート回路とから構成することが可能である。一方、リダンダンシプログラム回路１０３ａは、エリアプログラム回路１１５から供給されるリダンダンシ用の領域１２ｂ、あるいはデータ記憶用の領域１２ａの設定状態を示す信号に基づいて、置換先のアドレスを決定する。
【００５３】
本実施の形態によれば、上記第１の実施の形態で得られる効果に加えて、例えばメモリチップ毎にリダンダンシ用の領域１２ｂの配置と容量を任意に設定できるので、リダンダンシ用の領域１２ｂを不良セルが存在しない領域に設定することができる。また、領域１２ａと領域１２ｂの割合を任意に変更することが可能となる。
【００５４】
以上、図１乃至図３を参照して本発明による半導体記憶装置の実施形態について説明したが、本発明の実施形態はそれらの形態に限定されるものではなく、各回路ブロックを統合したり、あるいは各回路の機能を分散したり、あるいは従来の他の構成を追加したりといった設計変更が適宜可能である。上記実施の形態では、外部からのアクセスの形態をＳＲＡＭと同様に、非同期で、アドレスＡｄｄを全ビット並列に供給するものとしているが、例えば通常のＤＲＡＭのようにカラムアドレスとロウアドレスを時分割で供給するようにしたり、ＳＤＲＡＭ（同期型ＤＲＡＭ）のようにさらにクロック信号に同期させて供給するようにしても良い。また、半導体記憶装置内にＤＲＡＭのリフレッシュ用の制御回路を設けているが、外部に設けるようにしても良い。また、リダンダンシメモリセルをワード線単位で設けるようにしているがビット線毎としたり、複数のワード線単位とするようにしてもよい。また、半導体記憶装置の各構成は、１メモリチップ内にすべて設けていなくても良く、複数のメモリチップを用いてモジュール化して構成するようにしても良い。
【００５５】
更に、上記第１乃至第３の実施の形態では、リフレッシュを必要とするメモリセルアレイとしてＤＲＡＭセルアレイを、リフレッシュを必要としないメモリセルアレイとしてＳＲＡＭを例に取り説明したが、本発明は、これら構成に限るものではなく、例えばリフレッシュを必要としないメモリセルアレイとしてＦｌａｓｈセルアレイや、ＦｅＲＡＭセルアレイ、ＭＲＡＭセルアレイ、ＥＥＰＲＯＭセルアレイ等の不揮発性メモリセルアレイで構成する場合にも適用可能である。
【００５６】
更に、メモリセルアレイと周辺回路とからなる半導体記憶装置の回路全体が単一のチップ上に実装するような形態であっても良いし、或いは回路全体がいくつかの機能ブロックに分割されていて、各機能ブロックを別々のチップに実装するような形態であっても良い。後者の場合、例えば、メモリセルアレイと周辺回路とを別々のチップに搭載して混載ＩＣを形成するような形態であっても良いし、また、周辺回路のうちリダンダンシ判定回路１０２、リダンダンシプログラム回路１０３、エリア切換回路１１４、エリアプログラム回路等の冗長回路のみをメモリチップとは別のチップに搭載して混載ＩＣを形成するような形態であっても良い。
【００５７】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００５８】
【産業上の利用可能性】
この発明によれば、以下の効果を得ることができる。複数のダイナミック型メモリセルのアレイからなるダイナミックメモリアレイと、複数のスタティック型メモリセルのアレイからなるスタティックメモリアレイと、外部アドレスをダイナミックメモリアレイ又はスタティックメモリアレイのいずれかのメモリセルに対応するアドレスに変換する第１の変換手段と、ダイナミックメモリアレイ又はスタティックメモリアレイ内の置換されるメモリセルを特定するメモリセル特定手段と、メモリセル特定手段によって特定されたメモリセルに対する外部アドレスをスタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する第２の変換手段とを設けたので、リダンダンシメモリセルがＳＲＡＭで構成され、リダシダンシメモリセル用のリフレッシュ回路が不要となるので、ＤＲＡＭとＳＲＡＭの両者を外部アドレスに割り当てて使用する半導体記憶装置全体としてのリダンダンシメモリセルおよびその周辺回路の規模を縮小することができる。
【図面の簡単な説明】
【図１】本発明による第１の形態の半導体記憶装置の構成を示すブロック図である。
【図２】本発明による第２の形態の半導体記憶装置の構成を示すブロック図である。
【図３】本発明による第３の形態の半導体記憶装置の構成を示すブロック図である。
【技術分野】
本発明は、半導体記憶装置及びアドレス変換回路に係り、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に代表されるリフレッシュを必要とするメモリセルアレイとＳＲＡＭ（スタティックランダムアクセスメモリ）に代表されるリフレッシュを必要としないメモリセルアレイを有し、メモリセルの特性不良救済用等のため設けられた冗長回路を有する半導体記憶装置及びアドレス変換回路に関する。
【０００２】
【背景技術】
携帯型端末等の従来の電子機器には、消費電力が比較的大きい通常動作モードと、消費電力を抑えたスタンバイモードとの２種類の動作モードを設けたものがある。例えば携帯電話では、通信時やデータ入出力時を通常動作モードとし、受信侍受け時等をスタンバイモードとしている。このような携帯電話には、フラッシュメモリ等の不揮発性メモリと、ＳＲＡＭ、ＤＲＡＭ等の揮発性のメモリとが設けられていて、メモリの特性（あるいは仕様）上の特徴を生かした使い分けが行われている。不揮発性メモリは主に長期保存が必要なデータ用に使用される。ＳＲＡＭはアクセス速度が速く消費電力が低いので、通常モード時に加えスタンバイモード時に頻繁にアクセスされるデータ用に使用されている。また、ＤＲＡＭは、リフレッシュ動作が必要であり、比較的消費電力が大きいものの、大容量を得やすいため、主に通常モード時のデータ領域として使用されている。例えば、電話番号リスト等、電池消耗時であっても保存が必要なデータは不揮発性メモリに保存し、侍受け状態での基地局との通信に使用するデータ等、頻繁にアクセスするものであってなおかつスタンバイ時に消失しては困るデータはＳＲＡＭに保存し、表示用データ等、スタンバイ時には消失させることができる比較的大容量のデータはＤＲＡＭに保存するようにしている。
【０００３】
上述したようなＳＲＡＭとＤＲＡＭの両者を備える携帯情報端末において、通常動作モードとスタンバイモード（あるいはサスペンドモード）を設けた従来の構成の一例が特開平１０−１２４２００号公報「携帯情報端末」に記載されている。この公報に記載された構成では、通常動作モード時にはＤＲＡＭ上でシステムソフトウェアを高速に動作させ、スタンバイモード時には、ＤＲＡＭからＳＲＡＭにデータ領域を切り換えた後、ＲＯＭ（リードオンリメモリ）とＳＲＡＭに書き込まれた電源制御用のプログラムを低速で動作させるようになっている。また、ＳＲＡＭとＤＲＡＭの両者に同一構成でアクセスするための制御方法の一例が、特開平６−１３９３７１号公報「マイクロコンピュータ」および特開平１−１６６１４７号公報「メモリ制御回路」に記載されている。特開平６−１３９３７１号公報に記載されている従来の技術では、ＳＲＡＭとＤＲＡＭの両方にアクセスする信号処理装置において、アクセス対象のメモリを判別し、アクセス対象がＳＲＡＭのときにはアドレスの全ビットを一度に出力し、ＤＲＡＭ時にはロウアドレスとカラムアドレスを時分割で出力するようにしている。特開平１−１６６１４７号公報に記載されている構成では、さらにＤＲＡＭのリフレッシュ用のアドレスを発生するリフレッシュカウンタとアドレス切換回路とを設けることで、アクセス対象に合わせて多重アドレスと非多重アドレスを切り換えて供給するとともに、ＤＲＡＭのリフレッシュ動作を自動的に実行するようになっている。
【０００４】
また、ＳＲＡＭとＤＲＡＭの両者を備える他の従来の半導体記憶装置としては、比較的容量が大きいＤＲＡＭに、小容量のＳＲＡＭを組み合わせて、ＳＲＡＭをＤＲＡＭのキャッシュメモリとして使用するものがある。この構成では、比較的高速にアクセスできるＳＲＡＭを介してＤＲＡＭからのデータの読み出しやＤＲＡＭへのデータの書き込みを行うことで、アクセス速度の高速化が図られている。ただし、この構成では半導体記憶装置の外部から認識できるのがＤＲＡＭのアドレス空間だけであって、上記公報に記載されているようにＳＲＡＭとＤＲＡＭに対して独立してアクセスすることはできない。
【０００５】
一方、他の従来の半導体記憶装置においては、製造段階で特性不良を起こしたビット線やワード線を、同一半導体記憶装置内に設けられているリダンダンシメモリセルアレイのビット線やワード線に置き換えることで、装置としての機能を救済する技術が用いられている。リダンダンシメモリセルアレイは、救済すべきメモリセルアレイと同一メモリチップ内に設けられていたり、あるいは複数のメモリチップもしくはパッケージされたチップからなる実装基板上に救済すべきチップとは別にリダンダンシチップとして設けられていたりする。特開平８−１６４８６号公報「欠陥救済用ＬＳＩとメモリ装置」には、複数のメモリチップからなるメモリモジュールにおいて、モジュール内のＤＲＡＭチップに発生した不良をモジュール内の冗長用ＳＲＡＭチップに置き換えることで救済するようにした構成の一例が記載されている。
【０００６】
【発明の開示】
【発明が解決しようとする課題】
本発明は、ＤＲＡＭに代表されるリフレッシュを必要とするメモリセルアレイとＳＲＡＭに代表されるリフレッシュを必要としないメモリセルアレイの両者を外部アドレスに割当てて使用することを可能としたものにおいて、その構成に適した冗長回路を備える半導体記憶装置及びアドレス変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、複数のダイナミック型メモリセルのアレイからなるダイナミックメモリアレイと、複数のスタティック型メモリセルのアレイからなるスタティックメモリアレイと、外部アドレスを前記ダイナミックメモリアレイ又は前記スタティックメモリアレイのいずれかのメモリセルに対応するアドレスに変換する第１の変換手段（プリデコーダ）と、少なくとも前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するメモリセル特定手段と、前記メモリセル特定手段によって特定されたメモリセルに対する外部アドレスを前記スタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する第２の変換手段（リダンダンシ判定回路）とを備える半導体記憶装置を提供する。
【０００８】
更に、前記ダイナミックメモリアレイのリフレッシュ動作を制御するリフレッシュ制御手段と、外部制御信号によって少なくとも前記リフレッシュ制御手段の動作を停止させる制御手段とをさらに備えてもよい。
【０００９】
更に、前記リフレッシュ制御手段が、少なくとも、所定のタイミング信号に基づいて前記ダイナミックメモリアレイの各メモリに対応するリフレッシュアドレスを繰り返し発生するリフレッシュアドレス発生回路と、前記外部アドレスと該リフレッシュアドレスのいずれかを選択する選択回路とを有してもよい。
【００１０】
更に、前記外部制御信号によって前記ダイナミックメモリアレイヘの電源の供給を停止させるよう構成し得る。
【００１１】
更に、前記メモリセル特定手段が、前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するとともに、前記スタティックメモリアレイ内で置換されるメモリセルを特定するよう構成し得る。
【００１２】
更に、本発明は、前記第２の変換手段が前記スタティックメモリアレイ内で変換先とする複数のメモリセルのアドレス範囲を任意に設定するアドレス範囲設定手段をさらに備え、前記第２の変換手段が、前記メモリセル特定手段によって特定されたメモリセルに対応する外部アドレスを前記スタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する際に前記アドレス範囲設定手段によって設定されたアドレス範囲内のアドレスに変換するとともに、前記メモリセル特定手段によって特定されたメモリセル以外のメモリセルに対応する外部アドレスを前記アドレス範囲設定手段によって設定されたアドレス範囲外のアドレスに変換する半導体記憶装置を提供する。
【００１３】
更に、本発明は、リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容する第１のアドレス変換回路とを有する半導体記憶装置を提供する。
【００１４】
前記被置換アドレスを記憶する被置換アドレス記憶回路を更に設けてもよい。前記被置換アドレス記憶回路はプログラム回路で構成することが可能である。
【００１５】
前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行うよう構成し得る。
【００１６】
前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換するよう構成し得る。
【００１７】
前記第２のメモリセルアレイは、前記所定領域のアドレスをデコードする専用のデコード回路を有し、前記第１のアドレス変換回路は、前記置換先アドレスを前記専用のデコード回路に直接供給するよう構成し得る。
【００１８】
更に、本発明は、リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイとを有する半導体記憶装置のメモリセルを指定するアドレスを変換するためのアドレス変換回路であって、前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容するアドレス変換回路を提供する。
【００１９】
前記被置換アドレスを記憶する被置換アドレス記憶回路を更に設けることが可能である。前記被置換アドレス記憶回路はプログラム回路で構成し得る。
【００２０】
前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行うよう構成し得る。
【００２１】
前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換するよう構成し得る。
【００２２】
【発明を実施するための最良の形態】
（第１の実施の形態）
以下、図面を参照して、本発明による半導体記憶装置の第１の実施の形態について説明する。図１は、本発明に係る第１の実施の形態における半導体記憶装置の構成を示すブロック図である。図１に示す半導体記憶装置は、複数のＤＲＡＭ型メモリセルからなるＤＲＡＭセルアレイ１１と、複数のＳＲＡＭ型メモリセルからなるＳＲＡＭセルアレイ１２と、それらの周辺回路とを１チップ上に設けることで構成されている。なお、図１のブロック図は、本実施形態が特徴とする主要な構成を示すものであって、従来と同様の構成要素については一部図示を省略している。
【００２３】
外部アドレスＡｄｄは、ＤＲＡＭセルアレイ１１またはＳＲＡＭセルアレイ１２内のアクセス先メモリセルを指定するアドレスを表す複数ビットの信号であって、ＣＰＵ（中央処理装置）等の外部の制御回路（図示省略）からアドレスバスを介して供給される。この場合、外部アドレスＡｄｄは、通常のＳＲＡＭで用いられるものと同様の形態、すなわち全ビット同時に供給されるものとすることが可能である。ただし、通常のＤＲＡＭと同様にロウビットとカラムビットを時分割で供給する形態であっても、例えばアドレス信号Ａｄｄの入力部の内部構成、例えば、プリデコーダ１０１等の内部構成を変更することで対応するこことが可能である。
【００２４】
チップセレクト信号ＣＳは、半導体記憶装置の動作モードを指定する外部信号である。この場合、チップセレクト信号ＣＳがアクティブなとき通常動作モードが指定され、非アクティブのときスタンバイモードが指定される。通常動作モードは、ＤＲＡＭセルアレイ１１およびＳＲＡＭセルアレイ１２の各メモリセルに対してデータの書き込みおよび読み出しを行うことが可能なモードである。
【００２５】
通常動作モードでは、また、ＤＲＡＭセルアレイ１１に対して所定の時間間隔でリフレッシュ動作が自動的に実行される。一方、スタンバイモードでは、ＤＲＡＭセルアレイ１１に対するリフレッシュ動作が停止される。したがって、スタンバイモードでは、ＳＲＡＭセルアレイ１２内のデータは保存されるが、ＤＲＡＭセルアレイ１１内のデータは保存されなくなる。
【００２６】
プリデコーダ１０１は、所定のタイミングで外部アドレスＡｄｄを取り込んで、それがＤＲＡＭセルアレイ１１とＳＲＡＭセルアレイ１２のどちらに割り当てられたものかを判定する。そして、判定結果がＤＲＡＭセルアレイ１１のアドレスの場合は、それをロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３にデコードして出力するとともに、セル選択信号Ｃ１としてアクセス先がＤＲＡＭセルアレイ１１であることを示す信号を出力する。一方、判定結果がＳＲＡＭセルアレイ１２のアドレスの場合は、それをロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３にデコードして出力するとともに、セル選択信号Ｃｌとしてアクセス先がＳＲＡＭセルアレイ１２であることを示す信号を出力する。ただし、ＳＲＡＭセルアレイ１２は、ロウアドレス単位で、データ記憶用の領域１２ａとリダンダンシ用の領域１２ｂとに予め分割されている。ここでプリデコーダ１０１から出力されるロウプリデコード信号Ａ２はデータ記憶用の領域１２ａに対応するように設定されている。
【００２７】
リダンダンシ判定回路１０２は、外部アドレスＡｄｄに含まれるロウアドレスが、リダンダンシプログラム回路１０３によって指定される零〜複数個のアドレス値のいずれかに対応するか否かを判定する回路である。すなわち、リダンダンシ判定回路１０２は、外部アドレスＡｄｄに対応するＤＲＡＭセルアレイ１１あるいはＳＲＡＭセルアレイ１２内のメモリセル（ワード線）が、リダンダンシメモリセルによって救済すべき（置換されるべき）メモリセル（ワード線）に対応するか否かを判定する回路である。リダンダンシプログラム回路１０３によって指定される零〜複数個のアドレス値は、ＤＲＡＭセルアレイ１１とＳＲＡＭセルアレイ１２の内で特性不良等で使用できないメモリセルが存在するロウアドレスを示すものである。リダンダンシ判定回路１０２は、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれかのアドレス値に対応すると判定した場合、ＳＲＡＭセルアレイ１２のリダンダンシ用の領域１２ｂ内のアドレスであって、リダンダンシプログラム回路１０３によって指定されるアドレス値毎に予め決められているロウアドレスをプリデコードして得たロウプリデコード信号Ａ４を出力する。このロウプリデコード信号Ａ４は、置換先のロウアドレス、すなわちリダンダンシ用の領域１２ｂ内のロウアドレスに対応する選択信号である。
【００２８】
リダンダンシ判定回路１０２は、また同時にプリデコーダ１０１から出力されるロウプリデコード信号Ａ１およびＡ２を有効にしたり無効にしたりするキラー信号Ｃ２を出力する。本実施の形態では、キラー信号Ｃ２が“Ｈ”レベルの場合、ロウプリデコード信号Ａ１およびＡ２を有効とし、キラー信号Ｃ２が“Ｌ”レベルの場合、ロウプリデコード信号Ａ１およびＡ２を無効とする。
【００２９】
従って、リダンダンシ判定回路１０２が、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれかのアドレス値に対応すると判定した場合、リダンダンシ判定回路１０２は、“Ｌ”レベルのキラー信号Ｃ２を出力し、ロウプリデコード信号Ａ１およびＡ２を無効にするとともに、セル選択信号Ｃ１も無効にすることで強制的にＳＲＡＭセルアレイ１２を選択させるよう構成する。更に、リダンダンシ判定回路１０２は、ロウプリデコード信号Ａ４の出力線をロウインピーダンス状態にする。
【００３０】
また、リダンダンシ判定回路１０２が、外部アドレスＡｄｄに含まれるロウアドレスがリダンダンシプログラム回路１０３によって指定されるいずれのアドレス値にも対応しないと判定した場合、リダンダンシ判定回路１０２は、“Ｈ”レベルのキラー信号Ｃ２を出力し、ロウプリデコード信号Ａ１およびＡ２を有効にするとともにセル選択信号Ｃ１も有効にし、セル選択信号Ｃ１に基づきＤＲＡＭセルアレイ１１又はＳＲＡＭセルアレイ１２を選択する。更に、リダンダンシ判定回路１０２は、ロウプリデコード信号Ａ４の出力線をハイインピーダンス状態にする。
【００３１】
本実施の形態では、ゲート回路１２４を設けてセル選択信号Ｃ１とキラー信号Ｃ２の論理積を取りカラムデコーダ１０９に供給し、カラムデコーダ１０９はゲート回路１２４から出力される論理レベルが“Ｌ”のとき強制的にＳＲＡＭセルアレイ１２を選択し、一方論理レベルが“Ｈ”のときセル選択信号Ｃ１に基づきＤＲＡＭセルアレイ１１又はＳＲＡＭセルアレイ１２を選択するよう構成する。
【００３２】
リダンダンシプログラム回路１０３は、ＤＲＡＭセルアレイ１１の各メモリセルとＳＲＡＭセルアレイ１２のデータ記憶用の領域１２ａ内の各メモリセルの内、ホールド特性が不良であったり、トランジスタの特性あるいは動作が不良であったりするメモリセルが存在するワード線に対応するロウアドレスを示す信号を生成して出力する。このリダンダンシプログラム回路１０３は、例えば、不揮発性メモリや、レーザや過電流で切断可能な配線やフューズ回路を利用して構成することができる。プログラムするアドレス値は、例えば製造時の各メモリセルの動作および特性試験結果に基づいて不良と判定されたメモリセルを含むワード線のアドレスである。
【００３３】
プリデコーダ１０１から出力されたロウプリデコード信号Ａ１は、複数ビットの入出力を持つゲート回路１０４へ入力される。ゲート回路１０４は、キラー信号Ｃ２が“Ｈ”レベルのときロウプリデコード信号Ａ１をそのまま通過させ、キラー信号Ｃ２が“Ｌ”レベルのときにはロウプリデコード信号Ａ１によらず全てのビットを非選択状態を意味する“Ｌ”レベルとしたロウプリデコード信号を出力する。このゲート回路１０４から出力された複数ビットの信号は、複数ビットの入出力を有するマルチプレクサ１０５の一方の入力端子へと入力される。
【００３４】
リフレッシュアドレス発生回路１０６は、リフレッシュコントロール回路１０７から供給されるタイミング信号Ｃ３に応じて、ＤＲＡＭセルアレイ１１の全ロウアドレスに対応するリフレッシュアドレスＡ５を繰り返し発生し、マルチプレクサ１０５の他方の入力端子へと出力する。プリデコーダ１１６は、リフレッシュアドレスＡ５をプリデコードしてロウプリデコード信号Ａ１１を出力する。リフレッンュコントロール回路１０７は、ＤＲＡＭセルアレイ１１のリフレッシュ動作を実行するタイミングを制御する回路である。リフレッシュコントロール回路１０７は、ＤＲＡＭ１１の各メモリセルが、そのデータ保持時間間隔以内でリフレッシュされるように、タイミング信号Ｃ３によってリフレッシュアドレスを発生するタイミングを制御するとともに、切換信号Ｃ４によってマルチプレクサ１０５が選択する信号を切り換え制御する。すなわち、所定の時間間隔でタイミング信号Ｃ３を繰り返し発生するとともに、リフレッシュ動作を行うタイミングで切換信号Ｃ４を出力し、マルチプレクサ１０５がリフレッシュアドレスＡ５側のロウプリデコード信号Ａ１１を選択するように制御を行う。マルチプレクサ１０５は、切換信号Ｃ４に基づいてゲート回路１０４を介して入力されるロウプリデコード信号Ａ１またはロウプリデコード信号Ａ１１のいずれかを選択し、ロウプリデコード信号Ａ６として出力する。
【００３５】
なお、リフレッシュアドレス発生回路１０６およびリフレッシュコントロール回路１０７と、電源回路１３には、チップセレクト信号ＣＳが入力される。電源回路１３は、ＤＲＡＭセルアレイ１１を動作させる際に用いられるブースト電圧、基板電圧、およびリファレンス電圧等を発生する回路である。リフレッシュアドレス発生回路１０６、リフレッシュコントロール回路１０７、および電源回路１３には、チップセレクト信号ＣＳがアクティブなとき動作し、チップセレクト信号ＣＳが非アクティブなとき動作を停止するための回路が設けられている。その回路は例えば、各回路の電源線にチップセレクト信号ＣＳに応じてオンオフするようなスイッチである。
【００３６】
ロウデコーダ１０８は、図示していない制御回路から出力されたロウイネーブル信号がアクテイブのとき、ロウプリデコード信号Ａ６をデコードし、デコード結果で指定されたワード線を活性化させる。なお、ロウプリデコード信号Ａ１側が選択されるときにキラー信号Ｃ２が“Ｌ”レベルである場合には、ロウプリデコード信号Ａ６が全て“Ｌ”レベルとなるためいずれのワード線も活性化されない。
【００３７】
カラムデコーダ１０９は、セル選択信号Ｃ１が示すアクセス先がＤＲＡＭセルアレイ１１の場合、カラムプリデコード信号Ａ３をデコードしてデコード結果で指定されたＤＲＡＭセルアレイのビット線を選択するためのカラム選択信号Ａ７を生成して出力する。一方、セル選択信号Ｃ１が示すアクセス先がＳＲＡＭセルアレイ１２の場合、カラムプリデコード信号Ａ３をデコードしてデコード結果で指定されたＳＲＡＭセルアレイのビット線を選択するためのカラム選択信号Ａ８を生成して出力する。
【００３８】
ＤＲＡＭセルアレイ１１のセンスアンプ・プリチャージ回路１１０はＤＲＡＭセルアレイ１１に対応したセンスアンプ、カラムスイッチおよびプリチヤージ回路から構成されている。これらのうち、カラムスイッチはカラムデコーダ１０９が出力するカラム選択信号Ａ７で指定されたセンスアンプとデータバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号がアクテイブのとき、ロウデコーダ１０８で選択されたワード線に接続されたメモリセルに接続されたビット線電位をセンス・増幅してデータバスＷＲＢに出力し、あるいは、データバスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号がアクティブのときに、ビット線の電位を所定電位、例えば電源電位の１／２にプリチャージする。
【００３９】
ＳＲＡＭセルアレイ１２のセンスアンプ・プリチヤージ回路１１１はＳＲＡＭセルアレイ１２に対応したセンスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。これらのうち、カラムスイッチはカラムデコーダ１０９が出力するカラム選択信号Ａ８で指定されたセンスアンプとデータバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号がアクティブのとき、ロウデコーダ１１２で選択されたワード線に接続されたメモリセルに接続されたビット線電位をセンス・増幅してデータバスＷＲＢに出力し、あるいは、データバスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号がアクティブのときに、ビット線対の電位をともに電源電位にプリチャージする。ロウデコーダ１１２は、ゲート回路１１３を介して供給されるロウプリデコード信号Ａ２またはリダンダンシ判定回路１０２から供給されるロウプリデコード信号Ａ４のいずれかをデコードし、デコード結果で指定されたワード線を活性化させる。ゲート回路１１３は、ゲート回路１０４と同様に構成されている。
【００４０】
以上の構成によって図１の半導体記憶装置は次のように動作する。
【００４１】
（１）チップセレクト信号ＣＳが“Ｌ”レベルの場合、図示していない入出力データ用のバッファ回路が動作を停止して、データバスＷＲＢを介したデータの入出力が停止する。ＤＲＡＭセルアレイ１１に対するリフレッシュアドレス発生回路１０６、リフレッシュコントロール回路１０７、および電源回路１３は、動作を停止し、一定の時間が経過した後、ＤＲＡＭセルアレイ１１内の全データは消去される。一方、ＳＲＡＭセルアレイ１２に対しては電源電圧が供給され、ＳＲＡＭセルアレイ１２内のデータは保存される。
【００４２】
（２ａ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＤＲＡＭセルアレイ１１内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスではないと判定したときには、セル選択信号Ｃ１＝「アクセス先がＤＲＡＭセルアレイ１１であることを示すレベル」、キラー信号Ｃ２＝“Ｈ”レベルとなり、プリデコーダ１０１が外部アドレスＡｄｄに基づくロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３を出力する。したがって、カラムデコーダ１０９はカラムプリデコード信号Ａ３に基づくカラム選択信号Ａ７をセンスアンプ・プリチヤージ回路１１０へ出力し、結果としてプリデコーダ１０１によってデコードされたロウプリデコード信号Ａ１と、カラムプリデコード信号Ａ３に基づいて、ＤＲＡＭセルアレイ１１内のメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４３】
また、所定の周期でロウデコーダ１０８にロウプリデコード信号Ａ１１が供給されるとともに、図示しない制御信号によってセンスアンプ・プリチャージ回路１１０が制御され、ＤＲＡＭセルアレイ１１内のメモリセルがワード線単位で順次リフレッシュされる。なお、以下に示すチップセレクト信号ＣＳが“Ｈ”レベルの場合の他の動作条件（２ｂ），（３ａ），（３ｂ）においても同様にＤＲＡＭセルアレイ１１のリフレッシュ動作が実行される。
【００４４】
（２ｂ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＤＲＡＭセルアレイ１１内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスであると判定したときには、セル選択信号Ｃ１＝「アクセス先がＤＲＡＭセルアレイ１１であることを示すレベル」、キラー信号Ｃ２＝“Ｌ”レベルとなり、プリデコーダ１０１は外部アドレスＡｄｄに基づくロウプリデコード信号Ａ１とカラムプリデコード信号Ａ３を出力する。ただし、キラー信号Ｃ２＝“Ｌ”なので、ロウデコーダ１０８へはロウプリデコード信号Ａ６として全ビット“Ｌ”レベルの選択信号が供給され、ＤＲＡＭセルアレイ１１内のワード線が活性化されることはない。カラムデコーダ１０９は、キラー信号Ｃ２＝“Ｌ”なので、カラムプリデコード信号Ａ３に基づいてカラム選択信号Ａ８を生成してセンスアンプ・プリチヤージ回路１１１へ出力する。また、ロウデコーダ１１２へはロウプリデコード信号Ａ４が供給される。このため、リダンダンシ判定回路１０２から出力されたロウプリデコード信号Ａ４と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ｂ内の所定のワード線に接続されたメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４５】
（３ａ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＳＲＡＭセルアレイ１２内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスではないと判定したときには、セル選択信号Ｃ１＝「アクセス先がＳＲＡＭセルアレイ１２であることを示すレベル」、キラー信号Ｃ２＝“Ｈ”レベルとなり、プリデコーダ１０１が外部アドレスＡｄｄに基づくロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３を出力する。したがって、カラムデコーダ１０９はカラムプリデコード信号Ａ３に基づくカラム選択信号Ａ８をセンスアンプ・プリチヤージ回路１１１へ出力し、結果としてプリデコーダ１０１によってデコードされたロウプリデコード信号Ａ２と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ａ内のメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４６】
（３ｂ）チップセレクト信号ＣＳが“Ｈ”レベルの場合において、外部アドレスＡｄｄがＳＲＡＭセルアレイ１２内のメモリセルに対応する値で、かつリダンダンシ判定回路１０２が救済すべきメモリセルのアドレスであると判定したときには、セル選択信号Ｃｌ＝「アクセス先がＳＲＡＭセルアレイ１２であることを示すレベル」、キラー信号Ｃ２＝“Ｌ”レベルとなり、プリデコーダ１０１は外部アドレスＡｄｄに基づくロウプリデコード信号Ａ２とカラムプリデコード信号Ａ３を出力する。カラムデコーダ１０９は、キラー信号Ｃ２＝“Ｌ”なので、カラムプリデコード信号Ａ３に基づいてカラム選択信号Ａ８をセンスアンプ・プリチヤージ回路１１１へ出力する。また、ロウデコーダ１１２へはロウプリデコード信号Ａ４が供給される。このため、リダンダンシ判定回路１０２から出力されたロウプリデコード信号Ａ４と、カラムプリデコード信号Ａ３に基づいて、ＳＲＡＭセルアレイ１２の領域１２ｂ内の所定のワード線に接続されたメモリセルに対する書き込みまたは読み出し動作が実行される。
【００４７】
以上説明したように、本実施形態では、ＤＲＡＭセルアレイ１１およびＳＲＡＭセルアレイ１２内で救済すべきメモリセルを、ＳＲＡＭセルアレイ１２内の所定のリダンダンシ用領域のメモリセルによって救済するようにしている。これに対し例えばＤＲＡＭセルアレイ１１のリダンダンシメモリセルを他のＤＲＡＭセルとして設けた場合には、リダンダンシメモリセルとなるＤＲＡＭセルに対して、リフレッシュ回路やそのコントロール回路が必要となる。しかしながら、本実施形態ではリフレッシュの必要がないＳＲＡＭセルをＤＲＡＭセル用のリダンダンシメモリセルとしているので、回路構成や規模を小さくすることができる。さらに、本実施形態では、ＳＲＡＭセルのリダンダンシメモリセルを、ＤＲＡＭセル用のリダンダンシメモリセルと同一領域に設けるとともにかつアクセスのための回路を共用するようにしているので、さらに回路の簡単化を図ることが可能である。
【００４８】
（第２の実施の形態）
次に、図２を参照して、第２の実施の形態について説明する。
【００４９】
図２に示す半導体記憶装置では、図１のロウデコーダ１１２に代えて、２つのロウデコーダ１１２ａ、１１２ｂが設けられている。なお、図２に示す構成において、図１に示す構成と同一の構成には同一の符号を付けている。ロウデコーダ１１２ａは、ゲート回路１１３のロウプリデコード信号Ａ９をデコードして、ＳＲＡＭセルアレイ１２の領域１２ａ内のいずれかのワード線を活性化する。一方、ロウデコーダ１１２ｂは、リダンダンシ判定回路１０２から出力されるロウプリデコード信号Ａ４をデコードして、ＳＲＡＭセルアレイ１２の領域１２ｂ内のいずれかのワード線を活性化する。
【００５０】
この実施形態によれば、上記第１の実施の形態で得られる効果に加えて、ＳＲＡＭセルアレイ１２内の２つの領域１２ａ、１２ｂのそれぞれに対応するように専用のデコーダ回路を設けたので、例えば、ロウプリデコード信号Ａ４のビット数を領域１２ｂ内のワード線数に対応する数に限定することができる。
【００５１】
（第３の実施の形態）
次に、図３を参照して、第３の実施の形態について説明する。図３に示す半導体記憶装置では、図１に示す構成に対し、新たにエリア変換回路１１４とエリアプログラム回路１１５が備えられるとともに、リダンダンシプログラム回路１０３ａ内にエリアプログラム回路１１５からの信号を処理するための構成が追加されている。なお、図３に示す構成において、図１に示す構成と同一の構成には同一の符号を付けている。
【００５２】
エリア切換回路１１４とエリアプログラム回路１１５は、ＳＲＡＭセルアレイ１２内のデータ記憶用の領域１２ａとリダンダンシ用の領域１２ｂとの割り当てを任意に設定可能とするために設けられた構成である。例えば、ＳＲＡＭセルアレイ１２の全体をワード線を基準として複数個、例えば１６個の領域に分割可能な構成としておき、そのうち例えば１４個の領域をデータ記憶用の領域１２ａとし、残りの２個の領域をリダンダンシ用の領域１２ｂと設定したり、或いは、１５個の領域をデータ記憶用の領域１２ａとし、残りの１個の領域をリダンダンシ用の領域１２ｂと設定したりすることができる。エリアプログラム回路１１５からはリダンダンシ用の領域１２ｂ（あるいはデータ記憶用の領域１２ａ）に設定すべき領域を示すデータが出力され、エリア切換回路１１４は、ロウプリデコード信号Ａ２をデータ記憶用の領域１２ａに対応するロウプリデコード信号Ａ１０に変換し、ロウプリデコード信号Ａ４をリダンダンシ用の領域１２ｂに対応するロウプリデコード信号Ａ１０に変換する処理を行う。ここで、エリアプログラム回路１１５は、例えば製造段階においてレーザ照射や過電流を流すことで結線状態を任意にプログラム可能な配線や能動素子を用いて構成されたフューズ回路から構成されていて、プログラム状態に応じて設定すべき任意の個数（上記の例では０〜１６個）の領域を示すデータを出力する。またエリア切換回路１１４は、例えば複数のマルチプレクサ回路と、ロウプリデコード信号Ａ４が供給されたときにロウプリデコード信号Ａ２を無効とするためのゲート回路とから構成することが可能である。一方、リダンダンシプログラム回路１０３ａは、エリアプログラム回路１１５から供給されるリダンダンシ用の領域１２ｂ、あるいはデータ記憶用の領域１２ａの設定状態を示す信号に基づいて、置換先のアドレスを決定する。
【００５３】
本実施の形態によれば、上記第１の実施の形態で得られる効果に加えて、例えばメモリチップ毎にリダンダンシ用の領域１２ｂの配置と容量を任意に設定できるので、リダンダンシ用の領域１２ｂを不良セルが存在しない領域に設定することができる。また、領域１２ａと領域１２ｂの割合を任意に変更することが可能となる。
【００５４】
以上、図１乃至図３を参照して本発明による半導体記憶装置の実施形態について説明したが、本発明の実施形態はそれらの形態に限定されるものではなく、各回路ブロックを統合したり、あるいは各回路の機能を分散したり、あるいは従来の他の構成を追加したりといった設計変更が適宜可能である。上記実施の形態では、外部からのアクセスの形態をＳＲＡＭと同様に、非同期で、アドレスＡｄｄを全ビット並列に供給するものとしているが、例えば通常のＤＲＡＭのようにカラムアドレスとロウアドレスを時分割で供給するようにしたり、ＳＤＲＡＭ（同期型ＤＲＡＭ）のようにさらにクロック信号に同期させて供給するようにしても良い。また、半導体記憶装置内にＤＲＡＭのリフレッシュ用の制御回路を設けているが、外部に設けるようにしても良い。また、リダンダンシメモリセルをワード線単位で設けるようにしているがビット線毎としたり、複数のワード線単位とするようにしてもよい。また、半導体記憶装置の各構成は、１メモリチップ内にすべて設けていなくても良く、複数のメモリチップを用いてモジュール化して構成するようにしても良い。
【００５５】
更に、上記第１乃至第３の実施の形態では、リフレッシュを必要とするメモリセルアレイとしてＤＲＡＭセルアレイを、リフレッシュを必要としないメモリセルアレイとしてＳＲＡＭを例に取り説明したが、本発明は、これら構成に限るものではなく、例えばリフレッシュを必要としないメモリセルアレイとしてＦｌａｓｈセルアレイや、ＦｅＲＡＭセルアレイ、ＭＲＡＭセルアレイ、ＥＥＰＲＯＭセルアレイ等の不揮発性メモリセルアレイで構成する場合にも適用可能である。
【００５６】
更に、メモリセルアレイと周辺回路とからなる半導体記憶装置の回路全体が単一のチップ上に実装するような形態であっても良いし、或いは回路全体がいくつかの機能ブロックに分割されていて、各機能ブロックを別々のチップに実装するような形態であっても良い。後者の場合、例えば、メモリセルアレイと周辺回路とを別々のチップに搭載して混載ＩＣを形成するような形態であっても良いし、また、周辺回路のうちリダンダンシ判定回路１０２、リダンダンシプログラム回路１０３、エリア切換回路１１４、エリアプログラム回路等の冗長回路のみをメモリチップとは別のチップに搭載して混載ＩＣを形成するような形態であっても良い。
【００５７】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００５８】
【産業上の利用可能性】
この発明によれば、以下の効果を得ることができる。複数のダイナミック型メモリセルのアレイからなるダイナミックメモリアレイと、複数のスタティック型メモリセルのアレイからなるスタティックメモリアレイと、外部アドレスをダイナミックメモリアレイ又はスタティックメモリアレイのいずれかのメモリセルに対応するアドレスに変換する第１の変換手段と、ダイナミックメモリアレイ又はスタティックメモリアレイ内の置換されるメモリセルを特定するメモリセル特定手段と、メモリセル特定手段によって特定されたメモリセルに対する外部アドレスをスタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する第２の変換手段とを設けたので、リダンダンシメモリセルがＳＲＡＭで構成され、リダシダンシメモリセル用のリフレッシュ回路が不要となるので、ＤＲＡＭとＳＲＡＭの両者を外部アドレスに割り当てて使用する半導体記憶装置全体としてのリダンダンシメモリセルおよびその周辺回路の規模を縮小することができる。
【図面の簡単な説明】
【図１】本発明による第１の形態の半導体記憶装置の構成を示すブロック図である。
【図２】本発明による第２の形態の半導体記憶装置の構成を示すブロック図である。
【図３】本発明による第３の形態の半導体記憶装置の構成を示すブロック図である。
Claims (17)
- 複数のダイナミック型メモリセルのアレイからなるダイナミックメモリアレイと、
複数のスタティック型メモリセルのアレイからなるスタティックメモリアレイと、
外部アドレスを前記ダイナミックメモリアレイ又は前記スタティックメモリアレイのいずれかのメモリセルに対応するアドレスに変換する第１の変換手段と、
少なくとも前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するメモリセル特定手段と、
前記メモリセル特定手段によって特定されたメモリセルに対する外部アドレスを前記スタティックメモリアレイ内の所定のメモリセルへのアドレスに変換する第２の変換手段とを備えることを特徴とする半導体記憶装置。 - 前記ダイナミックメモリアレイのリフレッシュ動作を制御するリフレッシュ制御手段と、
外部制御信号によって少なくとも前記リフレッシュ制御手段の動作を停止させる制御手段とをさらに備えることを特徴とする請求項１記載の半導体記憶装置。 - 前記リフレッシュ制御手段が、少なくとも、所定のタイミング信号に基づいて前記ダイナミックメモリアレイの各メモリに対応するリフレッシュアドレスを繰り返し発生するリフレッシュアドレス発生回路と、前記外部アドレスと該リフレッシュアドレスのいずれかを選択する選択回路とを有していることを特徴とする請求項２記載の半導体記憶装置。
- 前記外部制御信号によって前記ダイナミックメモリアレイヘの電源の供給を停止させることを特徴とする請求項２記載の半導体記憶装置。
- 前記メモリセル特定手段が、前記ダイナミックメモリアレイ内で置換されるメモリセルを特定するとともに、前記スタティックメモリアレイ内で置換されるメモリセルを特定することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第２の変換手段が前記スタテイックメモリアレイ内で変換先とする複数のメモリセルのアドレス範囲を任意に設定するアドレス範囲設定手段をさらに備え、
前記第２の変換手段が、前記メモリセル特定手段によって特定されたメモリセルに対応する外部アドレスを前記スタテイックメモリアレイ内の所定のメモリセルへのアドレスに変換する際に前記アドレス範囲設定手段によって設定されたアドレス範囲内のアドレスに変換するとともに、前記メモリセル特定手段によって特定されたメモリセル以外のメモリセルに対応する外部アドレスを前記アドレス範囲設定手段によって設定されたアドレス範囲外のアドレスに変換することを特徴とする請求項１に記載の半導体記憶装置。 - リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、
リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容する第１のアドレス変換回路とを有する半導体記憶装置。 - 前記被置換アドレスを記憶する被置換アドレス記憶回路を更に有する請求項７に記載の半導体記憶装置。
- 前記被置換アドレス記憶回路はプログラム回路で構成する請求項８に記載の半導体記憶装置。
- 前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行う請求項７に記載の半導体記憶装置。
- 前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換する請求項７に記載の半導体記憶装置。
- 前記第２のメモリセルアレイは、前記所定領域のアドレスをデコードする専用のデコード回路を有し、前記第１のアドレス変換回路は、前記置換先アドレスを前記専用のデコード回路に直接供給する請求項７に記載の半導体記憶装置。
- リフレッシュを必要とするメモリセルを複数有する第１のメモリセルアレイと、リフレッシュを必要としないメモリセルを複数有する第２のメモリセルアレイとを有する半導体記憶装置のメモリセルを指定するアドレスを変換するためのアドレス変換回路であって、
前記第１及び第２のメモリセルアレイのうち置換されるメモリセルを指定する被置換アドレスを外部入力アドレスと比較し、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記外部アドレスで指定されるメモリセルへのアクセスを許容し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記外部アドレスを前記第２のメモリセルアレイ中の所定領域のメモリセルを指定する置換先アドレスに変換して、置換先アドレスへのアクセスを許容するアドレス変換回路。 - 前記被置換アドレスを記憶する被置換アドレス記憶回路を更に有する請求項１３に記載のアドレス変換回路。
- 前記被置換アドレス記憶回路はプログラム回路で構成する請求項１４に記載のアドレス変換回路。
- 前記外部入力アドレスと前記被置換アドレスとが一致したとき、前記第１のアドレス変換回路は、前記第１のメモリセルアレイのメモリセルを指定する第１のアドレス信号と、前記第２のメモリセルアレイのメモリセルを指定する第２のアドレス信号と、前記第１および第２のメモリセルアレイのうちいずれを選択するかを指定する選択信号とを無効にする信号を発生し、置換先アドレスへのアクセスを行う請求項１３に記載のアドレス変換回路。
- 前記第２のメモリセルアレイの置換先アドレスのアドレス範囲を設定するための置換先アドレス範囲設定回路を更に有することで、前記第１のアドレス変換回路は、前記外部入力アドレスと前記被置換アドレスとが一致しないときには前記設定されたアドレス範囲外のアドレスに変換し、前記外部入力アドレスと前記被置換アドレスとが一致したときには、前記設定されたアドレス範囲内のアドレスに変換する請求項１３に記載のアドレス変換回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362849 | 2000-11-29 | ||
| JP2000362849 | 2000-11-29 | ||
| PCT/JP2001/010335 WO2002045093A1 (fr) | 2000-11-29 | 2001-11-27 | Dispositif de memoire a semi-conducteur et circuit de conversion d'adresse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002045093A1 JPWO2002045093A1 (ja) | 2004-04-08 |
| JP4136657B2 true JP4136657B2 (ja) | 2008-08-20 |
Family
ID=18834054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002547172A Expired - Fee Related JP4136657B2 (ja) | 2000-11-29 | 2001-11-27 | 半導体記憶装置及びアドレス変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7023747B2 (ja) |
| JP (1) | JP4136657B2 (ja) |
| TW (1) | TW531750B (ja) |
| WO (1) | WO2002045093A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1646052A1 (en) * | 2004-10-07 | 2006-04-12 | Infineon Technologies AG | A memory circuit with flexible bitline- and/or wordline-related defect memory cell substitution |
| US20070088908A1 (en) * | 2005-10-17 | 2007-04-19 | Phison Electronics Corp. | Method for arranging heap memory |
| JP4846383B2 (ja) * | 2006-02-10 | 2011-12-28 | 株式会社日立製作所 | 情報処理装置 |
| JP5415672B2 (ja) * | 2006-12-19 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101975528B1 (ko) | 2012-07-17 | 2019-05-07 | 삼성전자주식회사 | 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 |
| US9384823B2 (en) | 2014-09-19 | 2016-07-05 | International Business Machines Corporation | SRAM array comprising multiple cell cores |
| GB201615170D0 (en) * | 2016-09-07 | 2016-10-19 | Ibm | A method to build synthesized soft arrays |
| JP6360610B1 (ja) * | 2017-11-22 | 2018-07-18 | 力晶科技股▲ふん▼有限公司 | Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459700A (en) | 1987-08-31 | 1989-03-07 | Hitachi Ltd | Semiconductor memory |
| JPH01166147A (ja) | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリ制御回路 |
| JPH06139371A (ja) | 1992-10-30 | 1994-05-20 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0816486A (ja) | 1994-06-29 | 1996-01-19 | Hitachi Ltd | 欠陥救済用ｌｓｉとメモリ装置 |
| JPH10124200A (ja) | 1996-10-15 | 1998-05-15 | Seiko Instr Inc | 携帯情報端末 |
| JPH10289595A (ja) | 1997-04-14 | 1998-10-27 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置およびその製造方法 |
| JP3092557B2 (ja) * | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP4587500B2 (ja) * | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
| JP3307360B2 (ja) | 1999-03-10 | 2002-07-24 | 日本電気株式会社 | 半導体集積回路装置 |
-
2001
- 2001-11-27 JP JP2002547172A patent/JP4136657B2/ja not_active Expired - Fee Related
- 2001-11-27 WO PCT/JP2001/010335 patent/WO2002045093A1/ja active Application Filing
- 2001-11-27 US US10/433,130 patent/US7023747B2/en not_active Expired - Fee Related
- 2001-11-29 TW TW090129754A patent/TW531750B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US7023747B2 (en) | 2006-04-04 |
| US20040125684A1 (en) | 2004-07-01 |
| WO2002045093A1 (fr) | 2002-06-06 |
| TW531750B (en) | 2003-05-11 |
| JPWO2002045093A1 (ja) | 2004-04-08 |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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