JPWO2007116439A1 - 半導体メモリおよびメモリシステム - Google Patents
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Abstract
Description
図1は、本発明の第1の実施形態の半導体メモリを示している。半導体メモリMEMは、例えば、クロックCLKに同期して動作し、ダイナミックメモリセルを有するSDRAMである。メモリMEMは、コマンド入力部10、モードレジスタ12、クロック入力部14、アドレス入力部16、18、データ入出力部20、アドレスカウンタ22、アクセス検出部24、アレイ制御部26およびメモリコア28を有している。
バーストレジスタBUSTRは、バースト長を保持する。バースト長は、1回の読み出しコマンドまたは書き込みコマンドに応答して入出力されるデータ信号の数を示す。例えば、バースト長の種類は、”1”、”4”、”8”、”フルバースト”がある。フルバーストは、読み出しコマンドまたは書き込みコマンドの供給後、次のコマンドが供給されるまでデータの出力または入力を続けるモードである。モードレジスタ12は、バーストレジスタBUSTRに設定されたバースト長が”4”、”8”および”フルバースト”を示すとき、バースト信号BUSTを活性化する。後述するアレイ制御部26は、バースト信号BUSTの活性化中に、バーストアクセスモードとして動作する。
アドレス入力部16は、アドレス端子ADに供給されるロウアドレスRA12−13およびコラムアドレスCA7−8を受ける。アドレス入力部16は、低レベルのアクセス有効信号AINFを受けている間、受けたコラムアドレスCA7−8をアレイ選択アドレスSA0−1として出力し、高レベルのアクセス有効信号AINFを受けている間、受けたロウアドレスRA12−13をアレイ選択アドレスSA0−1として出力する。アレイ選択アドレスSA0−1は、図2に示すサブセルアレイSARY0−3のいずれかを選択するために使用される。
アドレスカウンタ22は、バーストレジスタBUSTRに設定されたバースト長が“1”のときに、受けたアドレスRA0−11、CA0−6、SA0−1をそのまま出力する。アドレスカウンタ22は、バーストレジスタBUSTRに設定されたバースト長が”4”、”8”または”フルバースト”のときに、受けたアドレスCA0−6、SA0−1(外部アクセスアドレス)に続くCA0−6、SA0−1(内部アクセスアドレス)を、バースト長に対応する数だけ順次生成し、出力する。なお、アドレスカウンタ22は、ロウアドレスRA0−11も順次にインクリメントしてもよい。
センスアンプSAは、ビット線対BL、/BLに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチCSWは、コラムアドレスCADに応じて、ビット線BL、/BLをデータバス線DBに接続する。リードアンプRAは、読み出し動作時に、コラムスイッチCSWを介して出力される相補の読み出しデータを増幅する。ライトアンプWAは、書き込み動作時に、データバスDBを介して供給される相補の書き込みデータを増幅し、ビット線対BL、/BLに供給する。
メモリセルアレイARYは、4つのサブセルアレイSARY0−3を有している。サブセルアレイSARY0−3は、同じ記憶容量を有しており、アレイ選択アドレスSA0−1に応じて選択される。すなわち、サブセルアレイSARY0−3は、互いに異なるアドレスが割り当てられている。アレイ選択アドレスSA0−1は、上述したように、アクセスレジスタACSRに低レベルのアクセス有効情報AINFが設定されているとき、コラムアドレスCA7−8として供給され、アクセスレジスタACSRに高レベルのアクセス有効情報AINFが設定されているとき、ロウアドレスRA12−13として供給される。
サブセルアレイSARY0は、ロウアドレスRA12−13が”0”のときに選択される。この例では、バーストレジスタBUSTRは、”フルバースト”に設定されている。このため、コラムアドレスCA0−6は、アクセスごとに、10進数で”0”から”63”まで順次インクリメントされる。コラムアドレスCA0−6が一巡すると、ロウアドレスRA0−11(この例では、204)を保持したまま、サブセルアレイSARY0が非活性化され、サブセルアレイSARY1が活性化される。したがって、活性化領域を大きくすることなく、複数のサブセルアレイSARYを順次アクセスできる。
以上、第3の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常のアクセス動作に使用される端子を使用することなく、アクセス有効情報AINFに対応しないサブセルアレイSARYを、強制的に活性化できる。この結果、アクセス効率を低下させることなく、サブセルアレイSARYをアクセスできる。
図10は、本発明の第5の実施形態の半導体メモリを示している。第1および第4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリMEMは、第1の実施形態のモードレジスタ12の代わりに第4の実施形態と同じモードレジスタ12Cを有している。また、半導体メモリMEMは、配線接続回路32Dを新たに有している。その他の構成は、第1の実施形態と同じである。すなわち、半導体メモリMEMは、SDRAMとして形成されている。
図11は、本発明の第6の実施形態の半導体メモリを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリMEMは、メモリコア28をそれぞれ有する4つのバンクBK1−4を有している。また、4つのアドレス制御部14、4つのアドレスカウンタ22、4つのアクセス検出部24および4つのアレイ制御部26が、バンクBK1−4にそれぞれ対応して形成されている。
以上、第6の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。さらに、複数のバンクBK1−4を有するメモリMEMにおいても、アクセス効率を低下させることなく、消費電力を最小限にして、各バンクBK1−4のサブセルアレイSARYをアクセスできる。
(付記1)
メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、半導体メモリの外部からの強制アクセス要求に応答して強制的に活性化するアレイ制御部とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アレイ制御部は、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセスを強制的に活性化し、アクセス動作を実行することを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記メモリセルを連続してアクセスするためのバーストモード中に動作し、半導体メモリの外部から供給される外部アクセスアドレスに続く内部アクセスアドレスを順次生成するアドレスカウンタを備え、
前記アクセス検出部は、バーストモード中に、前記外部アクセスおよび前記内部アクセスアドレスに基づいて検出動作を実施することを特徴とする半導体メモリ。
(付記4)
付記2記載の半導体メモリにおいて、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子を備えていることを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記強制アクセス要求をコマンドとして受けるコマンド入力部を備え、
前記アレイ制御部は、前記コマンド入力部で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
前記強制アクセス要求を受ける強制アクセス要求端子を備え、
前記アレイ制御部は、前記強制アクセス要求端子で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
(付記7)
付記1記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記アクセス情報部は、前記レジスタ設定コマンドに応じて設定されることを特徴とする半導体メモリ。
(付記8)
付記7記載の半導体メモリにおいて、
前記アクセス情報部は、前記レジスタ設定コマンドに対応して外部端子を介して供給されるアドレスおよびデータの少なくともいずれかに応じて設定されることを特徴とする半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
前記アクセス情報部は、前記アクセス有効情報がプログラムされるヒューズ回路であることを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記アクセス情報部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体メモリの基板上に形成される導電パターンにより構成されたスイッチであり、
前記スイッチは、同時に活性化する前記セルアレイの数を示すアクセス有効情報を、前記導電パターンの接続先の電圧値に応じて記憶することを特徴とする半導体メモリ。
(付記11)
付記1記載の半導体メモリにおいて、
前記複数のセルアレイをそれぞれ有し、互いに独立に動作する複数のバンクを備え、
前記アクセス情報部は、前記各バンクの前記セルアレイに対する前記アクセス有効情報を保持し、
前記アレイ制御部は、前記各バンクに対応して設けられ、前記バンク毎に供給される前記強制アクセス要求に応答して、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを強制的に活性化することを特徴とする半導体メモリ。
(付記12)
付記11記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記レジスタ設定コマンドは、前記アクセス有効情報を、前記バンクごとに設定するか全ての前記バンクに一括に設定するかを示す情報を含むことを特徴とする半導体メモリ。
(付記13)
半導体メモリと、この半導体メモリをアクセスするコントローラとを有するメモリシステムであって、
前記半導体メモリは、
メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、前記アクセス検出部の検出に応答して強制的に活性化し、アクセス動作を実行するアレイ制御部と、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子とを備え、
前記コントローラは、前記検出信号に応答して、前記半導体メモリの前記アクセス有効情報に対応しないセルアレイのアクセス動作を実行するか停止するかを判断する制御部を備えていることを特徴とするメモリシステム。
Claims (13)
- メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、半導体メモリの外部からの強制アクセス要求に応答して強制的に活性化するアレイ制御部とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アレイ制御部は、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセスを強制的に活性化し、アクセス動作を実行することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記メモリセルを連続してアクセスするためのバーストモード中に動作し、半導体メモリの外部から供給される外部アクセスアドレスに続く内部アクセスアドレスを順次生成するアドレスカウンタを備え、
前記アクセス検出部は、バーストモード中に、前記外部アクセスおよび前記内部アクセスアドレスに基づいて検出動作を実施することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記強制アクセス要求をコマンドとして受けるコマンド入力部を備え、
前記アレイ制御部は、前記コマンド入力部で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記強制アクセス要求を受ける強制アクセス要求端子を備え、
前記アレイ制御部は、前記強制アクセス要求端子で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記アクセス情報部は、前記レジスタ設定コマンドに応じて設定されることを特徴とする半導体メモリ。 - 請求項7記載の半導体メモリにおいて、
前記アクセス情報部は、前記レジスタ設定コマンドに対応して外部端子を介して供給されるアドレスおよびデータの少なくともいずれかに応じて設定されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記アクセス情報部は、前記アクセス有効情報がプログラムされるヒューズ回路であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記アクセス情報部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体メモリの基板上に形成される導電パターンにより構成されたスイッチであり、
前記スイッチは、同時に活性化する前記セルアレイの数を示すアクセス有効情報を、前記導電パターンの接続先の電圧値に応じて記憶することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記複数のセルアレイをそれぞれ有し、互いに独立に動作する複数のバンクを備え、
前記アクセス情報部は、前記各バンクの前記セルアレイに対する前記アクセス有効情報を保持し、
前記アレイ制御部は、前記各バンクに対応して設けられ、前記バンク毎に供給される前記強制アクセス要求に応答して、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを強制的に活性化することを特徴とする半導体メモリ。 - 請求項11記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記レジスタ設定コマンドは、前記アクセス有効情報を、前記バンクごとに設定するか全ての前記バンクに一括に設定するかを示す情報を含むことを特徴とする半導体メモリ。 - 半導体メモリと、この半導体メモリをアクセスするコントローラとを有するメモリシステムであって、
前記半導体メモリは、
メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、前記アクセス検出部の検出に応答して強制的に活性化し、アクセス動作を実行するアレイ制御部と、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子とを備え、
前記コントローラは、前記検出信号に応答して、前記半導体メモリの前記アクセス有効情報に対応しないセルアレイのアクセス動作を実行するか停止するかを判断する制御部を備えていることを特徴とするメモリシステム。
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