JP5212100B2 - 半導体メモリおよびメモリシステム - Google Patents

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Description

本発明は、アドレス空間のサイズを変更可能な半導体メモリおよびこの半導体メモリが搭載されるメモリシステムに関する。
一般に、半導体メモリのアドレス空間のサイズは固定されており、半導体メモリを搭載するシステムの設計において、システムに搭載する半導体メモリの数は、半導体メモリのアドレス空間のサイズを考慮して決められる。この際、システムに搭載される半導体メモリ内にアクセスされない無駄なメモリ領域が存在すると、システムのコストは増加し、無駄な電力が消費される。この種の不具合を解消するために、アドレス空間のサイズを変更可能な半導体メモリが提案されている（例えば、特許文献１参照）。
特開２００２−２４５７８０号公報
半導体メモリのアドレス空間のサイズを変更する場合、レジスタなどの設定値を変更する必要がある。通常のシステムでは、アドレス空間のサイズは決まっているため、アドレス空間のサイズは、システムの動作中に切り替わらない。しかし、システムの動作に必要なメモリ容量が、システムの動作モードに依存して変わる場合がある。この場合、アドレス空間のサイズは、最大のメモリ容量を必要とする動作モードに合わせて設定される。このため、使用するメモリ容量が少ない動作モードでは、アクセスされない無駄なメモリ領域が存在し、無駄な電力が消費されてしまう。
一方、消費電力を最小限にするために、アドレス空間のサイズを、使用するメモリ容量が少ない動作モードに合わせて設定する場合がある。この場合、使用するメモリ容量が多い他の動作モードに切り替わるたびに、アドレス空間のサイズを再設定する必要がある。一般に、アクセス動作は、アドレス空間のサイズを切り替える期間実行できないため、アクセス効率は、サイズの再設定により低下する。アクセス効率を向上するために、アドレス空間のサイズを大きく設定すると、上述したように、無駄な電力が消費されてしまう。
本発明の目的は、アクセス効率を低下させることなく、消費電力を最小限にしてセルアレイをアクセスすることである。
本発明の一形態では、複数のセルアレイは、互いに異なるアドレスが割り当てられている。アクセス情報部は、同時に活性化するセルアレイの数を示すアクセス有効情報を保持する。アレイ制御部は、アクセス情報部に設定されたアクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化する。また、アレイ制御部は、アクセス情報部に設定されたアクセス有効情報に対応しないセルアレイを、半導体メモリの外部からの強制アクセス要求に応答して強制的に活性化する。これにより、アクセス有効情報に対応していない非活性化されたセルアレイを、アクセス要求を供給する前に活性化できる。したがって、同時に活性化するセルアレイの数が少ない場合にも、アクセス動作を中断することなく実行できる。また、アクセス情報部の内容を変更する必要はないため、アクセス有効情報を書き換えるためにアクセス動作を中断する必要はない。この結果、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
本発明の一形態における好ましい例では、アクセス検出部は、複数のセルアレイに対するアクセスが連続して実行される場合に、アクセス有効情報に対応するセルアレイのアクセスに続いて、アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出する。アレイ制御部は、アクセス検出部の検出に応答して、アクセス有効情報に対応しないセルアレイを強制的に活性化し、アクセス動作を実行する。例えば、半導体メモリは、バーストアクセスモード中に動作し、半導体メモリの外部から供給される外部アクセスアドレスに続く内部アクセスアドレスを順次生成するアドレスカウンタを有する。アクセス検出部は、外部アクセスおよび内部アクセスアドレスに基づいて検出動作を実施する。連続したアクセスにより、アクセスが許可されていないセルアレイに対するアクセス動作が実行される場合に、その情報を事前に検出することで、アクセスを中断することなく連続して実行できる。アクセスが許可されていないセルアレイは、アクセス検出部の検出に応答して活性化される。したがって、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
本発明の一形態における好ましい例では、複数のセルアレイに対するアクセスが連続して実行される場合に、アクセス検出部は、アクセス有効情報に対応しないセルアレイのアクセスが実行されることを検出したときに、検出端子を介して検出信号を半導体メモリの外部に出力する。すなわち、アクセスが許可されていないセルアレイに対するアクセス動作が実行される場合に、その通知がコントローラに伝えられる。半導体メモリをアクセスするコントローラの制御部は、検出信号に応答して、半導体メモリのアクセス有効情報に対応しないセルアレイのアクセス動作を実行するか停止するかを判断する。例えば、アクセス有効情報に対応しないセルアレイのアクセス動作が、誤動作の場合、コントローラは、アクセス動作を停止する。これにより、無駄なアクセスが停止される。アクセス有効情報に対応しないセルアレイのアクセス動作が、正常の動作の場合、コントローラは、アクセス動作を続ける。この場合、アクセス有効情報に対応しないセルアレイは、アクセス検出部の検出に応答して活性化される。したがって、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態の半導体メモリを示している。半導体メモリＭＥＭは、例えば、クロックＣＬＫに同期して動作し、ダイナミックメモリセルを有するＳＤＲＡＭである。メモリＭＥＭは、コマンド入力部１０、モードレジスタ１２、クロック入力部１４、アドレス入力部１６、１８、データ入出力部２０、アドレスカウンタ２２、アクセス検出部２４、アレイ制御部２６およびメモリコア２８を有している。
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるコマンドＣＭＤを受け、受けたコマンドＣＭＤをアレイ制御部２６に出力する。この実施形態では、アクセスコマンド（読み出しコマンドおよび書き込みコマンド、リフレッシュコマンド）、レジスタ設定コマンド、強制アクセスコマンド（強制アクセス要求）および強制アクセス解除コマンドが、コマンドＣＭＤとしてコマンド入力部１０に供給される。読み出しコマンドおよび書き込みコマンドは、メモリセルアレイＡＲＹのメモリセルＭＣのアクセス動作（読み出しアクセス動作および書き込みアクセス動作）を実行するときにアドレスＲＡ、ＣＡとともに供給される。リフレッシュコマンドは、メモリセルＭＣのリフレッシュ動作を実行するときに供給される。コマンド入力部１０は、強制アクセスコマンドを受けてから強制アクセス解除コマンドを受けるまでの期間、強制アクセス要求信号ＦＲＥＱを活性化する。
強制アクセスコマンドおよび強制アクセス解除コマンドは、後述するアクセスレジスタＡＣＳＲのアクセス有効情報ＡＩＮＦに論理１が保持されているときのみ、メモリＭＥＭに供給されるコマンドである。強制アクセスコマンドおよび強制アクセス解除コマンドは、ロウアドレスＲＡ１２−１３とともに供給される。この場合、ロウアドレスＲＡ１２−１３は、強制的にアクセスするために活性化するサブセルアレイＳＡＲＹ０−３、あるいは強制的なアクセスを停止するために非活性化されるサブセルアレイＳＡＲＹ０−３を示す。コマンド入力部１０により、強制アクセスコマンドを受けることで非活性化されているサブセルアレイＳＡＲＹを、特別な端子を設けることなく強制的に活性化できる。すなわち、後述するように、アクセス有効情報ＡＩＮＦに対応しない数のサブセルアレイＳＡＲＹを活性化できる。
モードレジスタ１２は、バーストレジスタＢＵＳＴＲおよびアクセスレジスタＡＣＳＲを有している。モードレジスタ１２は、図示した以外にも、ＣＡＳレイテンシを決めるレイテンシレジスタ等を有している。ＣＡＳレイテンシは、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロックサイクル数を示す。
バーストレジスタＢＵＳＴＲは、バースト長を保持する。バースト長は、１回の読み出しコマンドまたは書き込みコマンドに応答して入出力されるデータ信号の数を示す。例えば、バースト長の種類は、”１”、”４”、”８”、”フルバースト”がある。フルバーストは、読み出しコマンドまたは書き込みコマンドの供給後、次のコマンドが供給されるまでデータの出力または入力を続けるモードである。モードレジスタ１２は、バーストレジスタＢＵＳＴＲに設定されたバースト長が”４”、”８”および”フルバースト”を示すとき、バースト信号ＢＵＳＴを活性化する。後述するアレイ制御部２６は、バースト信号ＢＵＳＴの活性化中に、バーストアクセスモードとして動作する。
アクセスレジスタＡＣＳＲは、図２に示すサブセルアレイＳＡＲＹ０−３を同時に活性化するか、１つずつ活性化するかを示すアクセス有効情報ＡＩＮＦを保持し、保持しているアクセス有効情報ＡＩＮＦをアクセス有効信号ＡＩＮＦとして出力する。この例では、アクセス有効情報ＡＩＮＦおよびアクセス有効信号ＡＩＮＦが低レベル（論理０）のとき、全てのサブセルアレイＳＡＲＹ０−３が同時に活性化される。アクセス有効情報ＡＩＮＦおよびアクセス有効信号ＡＩＮＦが高レベル（論理１）とき、通常のアクセス動作では、サブセルアレイＳＡＲＹ０−３のいずれか１つが活性化され、他のサブセルアレイＳＡＲＹ０−３は活性化されない。アクセスレジスタＡＣＳＲは、同時に活性化するサブセルアレイＳＡＲＹ０−３の数を示すアクセス有効情報が設定されるアクセス情報部として機能する。
モードレジスタ１２は、レジスタ設定コマンドＭＲＳとともに供給されるアドレスＲＡ、ＣＡのビット値に応じて設定される。これにより、同時に活性化するサブセルアレイＳＡＲＹの数を示すアクセス有効情報ＡＩＮＦを、特別な端子を設けることなく書き換え可能に設定できる。なお、モードレジスタ１２は、データＤＴのビット値に応じて設定されてもよく、アドレスＲＡ、ＣＡおよびデータＤＴのビット値に応じて設定されてもよい。複数の端子を用いてバーストレジスタＢＵＳＴＲおよびアクセスレジスタＡＣＳＲを設定することで、設定に必要なサイクル時間を最小限にできる。この結果、メモリセルアレイＡＲＹを読み出しアクセスまたは書き込みアクセスするためのアクセス効率が低下することを防止できる。
クロック入力部１４は、クロックイネーブル信号ＣＫＥの活性化中に、外部クロックＣＬＫを内部クロックＩＣＬＫとして出力し、クロックイネーブル信号ＣＫＥの非活性化中に、内部クロックＩＣＬＫの生成を停止する。内部クロックＩＣＬＫは、メモリＭＥＭのクロック入力部１４を除く各回路ブロックを動作させるために供給される。
アドレス入力部１６は、アドレス端子ＡＤに供給されるロウアドレスＲＡ１２−１３およびコラムアドレスＣＡ７−８を受ける。アドレス入力部１６は、低レベルのアクセス有効信号ＡＩＮＦを受けている間、受けたコラムアドレスＣＡ７−８をアレイ選択アドレスＳＡ０−１として出力し、高レベルのアクセス有効信号ＡＩＮＦを受けている間、受けたロウアドレスＲＡ１２−１３をアレイ選択アドレスＳＡ０−１として出力する。アレイ選択アドレスＳＡ０−１は、図２に示すサブセルアレイＳＡＲＹ０−３のいずれかを選択するために使用される。
アドレス入力部１８は、アドレス端子ＡＤに供給されるロウアドレスＲＡ０−１１およびコラムアドレスＣＡ０−６を受け、受けたアドレスＲＡ０−１１、ＣＡ０−６をアドレスカウンタ２２に出力する。ロウアドレスＲＡ０−１１は、後述するワード線ＷＬを選択するために使用される。コラムアドレスＣＡ０−６は、後述するビット線対ＢＬ、／ＢＬを選択するために使用される。この実施形態では、ロウアドレスＲＡおよびコラムアドレスＣＡは、専用のアドレス端子ＲＡ、ＣＡにそれぞれ同時に供給される。すなわち、このメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。
データ入出力部２０は、読み出し動作時にデータバスＤＢを介してメモリコア２８から出力される読み出しデータをデータ端子ＤＴ（ＤＴ０−７）に出力し、書き込み動作時にデータ端子ＤＴで受ける書き込みデータを、データバスＤＢを介してメモリコア２８に出力する。データ端子ＤＴは、読み出しデータおよび書き込みデータに共通の端子である。
アドレスカウンタ２２は、バーストレジスタＢＵＳＴＲに設定されたバースト長が“１”のときに、受けたアドレスＲＡ０−１１、ＣＡ０−６、ＳＡ０−１をそのまま出力する。アドレスカウンタ２２は、バーストレジスタＢＵＳＴＲに設定されたバースト長が”４”、”８”または”フルバースト”のときに、受けたアドレスＣＡ０−６、ＳＡ０−１（外部アクセスアドレス）に続くＣＡ０−６、ＳＡ０−１（内部アクセスアドレス）を、バースト長に対応する数だけ順次生成し、出力する。なお、アドレスカウンタ２２は、ロウアドレスＲＡ０−１１も順次にインクリメントしてもよい。
アクセス検出部２４は、アクセスレジスタＡＣＳＲのアクセス有効情報ＡＩＮＦに論理１が保持されているときのみ動作する。アクセス検出部２４は、バーストアクセスモード中に、アドレスカウンタ２２から出力されるアクセスアドレスＣＡ０−６、ＳＡ０−１をモニタし、アクセスコマンドに応答して活性化されているサブセルアレイＳＡＲＹ（例えば、ＳＡＲＹ０）のアクセスに続いて、別のサブセルアレイＳＡＲＹ（例えば、ＳＡＲＹ１）のアクセスが実行されることを予め検出したとき、検出信号ＤＥＴを活性化する。アクセス検出部２４の動作の詳細は、後述する図５で説明する。
アレイ制御部２６は、メモリコア２８のアクセス動作を実行するために、アクセスコマンドＣＭＤに応答してメモリセルアレイＡＲＹをアクセスするための制御信号ＣＮＴを出力する。制御信号ＣＮＴとして、ワード線ＷＬの選択するためのワード線制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＳＡＺ、コラムスイッチを選択するためのコラム線制御信号ＣＬＺ、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＰＲＥＺ等がある。
また、アレイ制御部２６は、低レベルのアクセス有効信号ＡＩＮＦを受けているときに、全ての活性化信号ＡＣＴ０−３を活性化する。アレイ制御部２６は、高レベルのアクセス有効信号ＡＩＮＦを受けているときに、アレイ選択アドレスＳＡ０−１により選択されるサブセルアレイＳＡＲＹ０−３のいずれかのみを活性化するために、活性化信号ＡＣＴ０−３のいずれかを活性化する。各活性化信号ＡＣＴ０−３の活性化により、サブセルアレイＳＡＲＹ０−３がそれぞれ活性化される。すなわち、アレイ制御部２６は、アクセスコマンドに応答して、アクセス有効情報ＡＩＮＦに応じて全てのサブセルアレイＳＡＲＹ０−３を活性化し、またはサブセルアレイＳＡＲＹ０−３のいずれか１つを活性化する。アクセスレジスタＡＣＳＲのアクセス有効情報ＡＩＮＦに、サブセルアレイＳＡＲＹ０−３を１つずつ活性化する情報が保持されているときに、アレイ選択アドレスＳＡ０−１に応じてサブセルアレイＳＡＲＹ０−３のいずれかのみを活性化することで、消費電力を削減できる。
アレイ制御部２６は、アクセス有効信号ＡＩＮＦが高レベルの期間に強制アクセス要求信号ＦＲＥＱの活性化を受けたとき、強制アクセスコマンドとともに供給されるロウアドレスＲＡ１２−１３（＝アレイ選択アドレスＳＡ０−１）が示すサブセルアレイＳＡＲＹに対応する活性化信号ＡＣＴを強制的に活性化する。すなわち、アレイ制御部２６は、アクセスレジスタＡＣＳＲに設定されたアクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹを、強制アクセス要求ＦＲＥＱに応答して強制的に活性化する。これにより、アクセス有効情報ＡＩＮＦを書き換えるためにアクセス動作を中断する必要はない。この結果、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
さらに、アレイ制御部２６は、バースト信号ＢＵＳＴの活性化中（バーストアクセスモード中）に検出信号ＤＥＴの活性化を受けたときに、アクセス動作を実行するために現在活性化中のサブセルアレイＳＡＲＹ（例えば、ＳＡＲＹ０）に加えて、別のサブセルアレイＳＡＲＹ（例えば、ＳＡＲＹ１）を強制的に活性化する。これにより、バーストアクセスモード中に、２つのサブセルアレイＳＡＲＹをまたいでアクセス動作が実行される場合に、アクセス動作をとぎれることなく実行できる。
メモリコア２８は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
ロウデコーダＲＤＥＣは、アクセスコマンドおよびリフレッシュコマンドに応答してロウアドレスＲＡをデコードし、ワード線ＷＬのいずれかを選択する。コラムデコーダＣＤＥＣは、アクセスコマンドに応答してコラムアドレスＣＡをデコードし、データ端子ＤＴのビット数に対応する８組のビット線対ＢＬ、／ＢＬを選択する。
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレスＣＡに応じて、ビット線ＢＬ、／ＢＬをデータバス線ＤＢに接続する。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。図では、例えば、データ端子ＤＴ０に対応するメモリセルアレイＡＲＹを示している。実際には、ビット線対ＢＬ、／ＢＬは、データ端子ＤＴ０−７に対応してそれぞれ配線される。
メモリセルアレイＡＲＹは、４つのサブセルアレイＳＡＲＹ０−３を有している。サブセルアレイＳＡＲＹ０−３は、同じ記憶容量を有しており、アレイ選択アドレスＳＡ０−１に応じて選択される。すなわち、サブセルアレイＳＡＲＹ０−３は、互いに異なるアドレスが割り当てられている。アレイ選択アドレスＳＡ０−１は、上述したように、アクセスレジスタＡＣＳＲに低レベルのアクセス有効情報ＡＩＮＦが設定されているとき、コラムアドレスＣＡ７−８として供給され、アクセスレジスタＡＣＳＲに高レベルのアクセス有効情報ＡＩＮＦが設定されているとき、ロウアドレスＲＡ１２−１３として供給される。
アクセスレジスタＡＣＳＲに低レベルのアクセス有効情報ＡＩＮＦが設定されているとき、アクセスコマンドに応答して全てのサブセルアレイＳＡＲＹ０−３が同時に活性化される。例えば、アレイ選択アドレスＳＡ０−１が”１１”を示し、サブセルアレイＳＡＲＹ３がアクセスされる場合（例えば、ワード線ＷＬ２）、他のサブセルアレイＳＡＲＹ１−２のワード線ＷＬ２も、サブセルアレイＳＡＲＹ３の活性化に同期して活性化される。
一方、アクセスレジスタＡＣＳＲに高レベルのアクセス有効情報ＡＩＮＦが設定されているとき、アクセスコマンドに応答して、アレイ選択アドレスＳＡ０−１に対応するサブセルアレイＳＡＲＹ０−３のいずれか１つのみが活性化される。例えば、アレイ選択アドレスＳＡ０−１が”００”を示し、サブセルアレイＳＡＲＹ０がアクセスされる場合に（例えば、ワード線ＷＬ１）、他のサブセルアレイＳＡＲＹ１−３のワード線ＷＬ１は、活性化されない。
図３は、図１に示したアクセスレジスタＡＣＳＲの設定内容に応じたアドレスの割り当てを示している。アクセス有効情報ＡＩＮＦに論理０（低レベル）が設定されているとき、コラムアドレスＣＡ７−８がアレイ選択アドレスＳＡ０−１としてメモリコア２８に供給される。この場合、サブセルアレイＳＡＲＹ０−３は、コラムアドレスＣＡ７−８に応じて選択される。このため、アクセス動作において、全てのサブセルアレイＳＡＲＹ０−３が活性化される。
アクセス有効情報ＡＩＮＦに論理１（高レベル）が設定されているとき、ロウアドレスＲＡ１２−１３がアレイ選択アドレスＳＡ０−１としてメモリコア２８に供給される。この場合、サブセルアレイＳＡＲＹ０−３は、ロウアドレスＲＡ１２−１３に応じて選択される。このため、アクセス動作において、ロウアドレスＲＡ１２−１３に応じたサブセルアレイＳＡＲＹ０−３のいずれかが活性化される。
図４は、図１に示したメモリＭＥＭを搭載するメモリシステムを示している。メモリシステムは、基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、メモリＭＥＭアクセスするメモリコントローラＭＣＮＴ１、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ２、およびシステム全体を制御するＣＰＵを有している。ＣＰＵとメモリコントローラＭＣＮＴ１−２とは、システムバスＳＢＵＳにより接続されている。ＣＰＵは、メモリＭＥＭをアクセスするために、アクセスコマンドＣＭＤ、外部アドレスＡＤおよび書き込みデータＤＴを出力し、メモリコントローラＭＣＮＴ１を介してメモリＭＥＭから読み出しデータＤＴを受信する。
図５は、図１に示したメモリＭＥＭにおいて、アクセス有効情報ＡＩＮＦに論理１が設定されているときのバーストアクセス動作を示している。この例では、サブセルアレイＳＡＲＹ０のバーストアクセス動作に続いてサブセルアレイＳＡＲＹ１のバーストアクセス動作が実行される。
サブセルアレイＳＡＲＹ０は、ロウアドレスＲＡ１２−１３が”０”のときに選択される。この例では、バーストレジスタＢＵＳＴＲは、”フルバースト”に設定されている。このため、コラムアドレスＣＡ０−６は、アクセスごとに、１０進数で”０”から”６３”まで順次インクリメントされる。コラムアドレスＣＡ０−６が一巡すると、ロウアドレスＲＡ０−１１（この例では、２０４７）を保持したまま、サブセルアレイＳＡＲＹ０が非活性化され、サブセルアレイＳＡＲＹ１が活性化される。したがって、活性化領域を大きくすることなく、複数のサブセルアレイＳＡＲＹを順次アクセスできる。
図１に示したアクセス検出部２４は、サブセルアレイＳＡＲＹ０の最後から４番目のアクセス（ＣＡ０−６＝６０）に同期して、検出信号ＤＥＴを活性化する。アレイ制御部２６は、検出信号ＤＥＴの活性化に同期して、サブセルアレイＳＡＲＹ１を活性化するために活性化信号ＡＣＴ１を活性化する。サブセルアレイＳＡＲＹ１は、活性化信号ＡＣＴ１に応答して、サブセルアレイＳＡＲＹ０において最後の３つのアクセス動作が実行されている間に、ロウデコーダＲＤＥＣに供給する電源の生成回路（例えば、昇圧電圧生成回路、負電圧生成回路）や、センスアンプＳＡに供給する電源の生成回路（例えば、昇圧電圧生成回路、負電圧生成回路）等を活性化する。そして、サブセルアレイＳＡＲＹ０のバーストアクセス動作が完了後、次のサイクルからサブセルアレイＳＡＲＹ１の動作を開始する。すなわち、消費電力を削減するためにサブセルアレイＳＡＲＹの１つのみを活性化する動作モード（ＡＩＮＦ＝高レベル）においても、バーストアクセス動作は、サブセルアレイＳＡＲＹ０−１の切り替え期間に停止することなく絶え間なく実行される。また、サブセルアレイＳＡＲＹ１の活性化後、バーストアクセス動作が完了したサブセルアレイＳＡＲＹ０は非活性化される（ＡＣＴ０＝低レベル）。したがって、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
以上、第１の実施形態では、アクセス有効情報ＡＩＮＦに対応しない数のサブセルアレイＳＡＲＹを、アクセスコマンドを供給する前に強制的に活性化できる。したがって、同時に活性化するサブセルアレイＳＡＲＹの数が少ない場合にも、アクセス動作を中断することなく実行できる。また、アクセス有効情報ＡＩＮＦを再設定する必要はないため、アクセス有効情報ＡＩＮＦを書き換えるためにアクセス動作を中断する必要はない。この結果、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
また、バーストアクセス動作等の連続したアクセスにより、アクセスが許可されていないサブセルアレイＳＡＲＹに対するアクセス動作が実行される場合に、その情報をアクセス検出部２４により事前に検出することで、次にアクセスされるサブセルアレイＳＡＲＹを余裕を持って活性化できる。このため、アクセスを中断することなく連続して実行できる。特に、バーストアクセス動作等のメモリＭＥＭ内部で自動的に実行される連続アクセス時に、次にアクセスされるサブセルアレイＳＡＲＹを予め活性化して、アクセスの中断を防止することで、メモリＭＥＭをアクセスするコントローラの制御を容易にできる。
図６は、本発明の第２の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、アクセス検出部２４から出力される検出信号ＤＥＴをメモリＭＥＭの外部に出力する検出端子ＤＥＴを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＳＤＲＡＭとして形成されている。
図７は、図６に示したメモリＭＥＭを搭載するメモリシステムを示している。メモリＭＥＭからメモリコントローラＭＣＮＴ１に検出信号ＤＥＴが伝えられることが第１の実施形態と異なっている。メモリコントローラＭＣＮＴ１は、アクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹのアクセス動作が実行されることを示す検出信号ＤＥＴの活性化に応じて、メモリＭＥＭのアクセスを停止するか続けるかを判断する制御部ＣＮＴ１を有している。その他の構成は、図４と同じである。
例えば、上述した図５に示したように、バーストアクセスモード中に、アクセスが許可されているサブセルアレイＳＡＲＹに対するアクセス動作に続いて、アクセスが許可されていないサブセルアレイＳＡＲＹに対するアクセス動作が実行される場合、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ１は、活性化されるサブセルアレイＳＡＲＹが切り替わることを認識できない。このような場合に、検出信号ＤＥＴをメモリコントローラＭＣＮＴ１に伝えることで、メモリコントローラＭＣＮＴ１の制御部ＣＮＴ１は、検出信号ＤＥＴに応答して、アクセスを許可していないサブセルアレイＳＡＲＹのアクセス動作を実行するか停止するかを判断できる。例えば、アクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹのアクセス動作が、誤動作の場合、メモリコントローラＭＣＮＴ１は、アクセス動作を停止する。これにより、無駄なアクセスが停止される。アクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹのアクセス動作が、正常の動作の場合、メモリコントローラＭＣＮＴ１は、アクセス動作を続ける。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、検出信号ＤＥＴをメモリコントローラＭＣＮＴ１に伝えることで、メモリコントローラＭＣＮＴ１は、アクセスを続けるか停止するかを判断できる。この結果、誤動作等による無駄なアクセス動作を防止できるため、アクセス効率を低下させることなく、消費電力を最小限にして、セルアレイをアクセスできる。
図８は、本発明の第３の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のコマンド入力回路１０およびアレイ制御部２６の代わりにコマンド入力回路１０Ｂおよびアレイ制御部２６Ｂを有している。また、半導体メモリＭＥＭは、強制アクセス要求ＦＲＥＱを受ける専用の強制アクセス要求端子ＦＲＥＱを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＳＤＲＡＭとして形成されている。
アレイ制御部２６Ｂは、強制アクセス要求端子ＦＲＥＱで受ける強制アクセス要求ＦＲＥＱに応答して、全てのサブセルアレイＳＡＲＹ０−３に対応する活性化信号ＡＣＴ０−３を強制的に活性化する。すなわち、アレイ制御部２６Ｂは、アクセスレジスタＡＣＳＲに設定されたアクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹを、強制アクセス要求ＦＲＥＱに応答して強制的に活性化する。
この実施形態では、活性化するサブセルアレイＳＡＲＹを強制アクセス要求ＦＲＥＱとともに指定する必要がないため、メモリコントローラＭＣＮＴ１（図示せず）は、コマンドの入力仕様に従うことなく任意のタイミングで強制アクセス要求ＦＲＥＱを供給できる。コマンド端子ＣＭＤ、アドレス端子ＲＡ０−１３、ＣＡ０−８およびデータ端子ＤＴ０−７を使用することなく、強制アクセス要求ＦＲＥＱを供給できるため、アクセス動作を中断することなく、次にアクセス動作を実行するサブセルアレイＳＡＲＹを活性化できる。
なお、特に図示していないが、メモリコントローラＭＣＮＴ１は、図７に示した検出信号ＤＥＴを受ける検出端子ＤＥＴの代わりに、強制アクセス要求ＦＲＥＱを出力する強制アクセス要求端子ＦＲＥＱを有している。メモリシステムのその他構成は、図７と同じである。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常のアクセス動作に使用される端子を使用することなく、アクセス有効情報ＡＩＮＦに対応しないサブセルアレイＳＡＲＹを、強制的に活性化できる。この結果、アクセス効率を低下させることなく、サブセルアレイＳＡＲＹをアクセスできる。
図９は、本発明の第４の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のモードレジスタ１２の代わりにモードレジスタ１２Ｃを有している。また、半導体メモリＭＥＭは、ヒューズ回路３０Ｃを新たに有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＳＤＲＡＭとして形成されている。
モードレジスタ１２Ｃは、第１の実施形態のモードレジスタ１２からアクセスレジスタＡＣＳＲを削除して構成されている。アクセス有効信号ＡＩＮＦは、ヒューズ回路３０Ｃから出力される。ヒューズ回路３０Ｃは、アクセス有効情報ＡＩＮＦがプログラムされるヒューズを有している。すなわち、ヒューズ回路３０Ｃは、アクセス有効情報ＡＩＮＦが設定されるアクセス情報部として機能する。
以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、アクセス有効情報ＡＩＮＦがヒューズ回路３０Ｃにプログラムされる場合にも、強制アクセス要求ＦＲＥＱにより、アクセスが許可されていないサブセルアレイＳＡＲＹをアクセスできる。
図１０は、本発明の第５の実施形態の半導体メモリを示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のモードレジスタ１２の代わりに第４の実施形態と同じモードレジスタ１２Ｃを有している。また、半導体メモリＭＥＭは、配線接続回路３２Ｄを新たに有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＳＤＲＡＭとして形成されている。
配線接続回路３２Ｄは、メモリＭＥＭの製造工程で使用するホトマスクのパターン形状に対応してメモリＭＥＭの基板上に形成される導電パターンＣＤにより構成されたスイッチである。配線接続回路３２Ｄは、同時に活性化するサブセルアレイＳＡＲＹの数を示すアクセス有効情報ＡＩＮＦを、導電パターンＣＤの接続先の電圧値に応じて記憶する。この例では、導電パターンＣＤは、電源線ＶＤＤまたは設置線ＶＳＳに接続される。すなわち、配線接続回路３２Ｄは、アクセス有効情報ＡＩＮＦが設定されるアクセス情報部として機能する。
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、使用するホトマスクに応じてアクセス有効情報ＡＩＮＦをプログラムする場合にも、強制アクセス要求ＦＲＥＱにより、アクセスが許可されていないサブセルアレイＳＡＲＹをアクセスできる。
図１１は、本発明の第６の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、メモリコア２８をそれぞれ有する４つのバンクＢＫ１−４を有している。また、４つのアドレス制御部１４、４つのアドレスカウンタ２２、４つのアクセス検出部２４および４つのアレイ制御部２６が、バンクＢＫ１−４にそれぞれ対応して形成されている。
モードレジスタ１２Ｅは、バンクＢＫ１−４にそれぞれ対応するバーストレジスタＢＵＳＴＲおよびアクセスレジスタＡＣＳＲを有している。アドレス入力部１８Ｅは、第１の実施形態のアドレス入力部１８の機能に加え、バンクＢＫ１−４を識別するためのバンクアドレスＢＡ０−１を受ける機能を有している。バンクアドレスＢＡ０−１は、アレイ制御部２６に供給される。各アレイ制御部２６は、バンクアドレスＢＡ０−１に応じて活性化され、対応するバンクＢＫ１−４をアクセスする。
その他の構成は、バースト信号ＢＵＳＴ１−４、アクセス有効信号ＡＩＮＦ１−４、アドレスカウンタ２２からのアドレスＲＡ０−１１、ＣＡ０−６、ＳＡ０−１、検出信号ＤＥＴ１−４が、バンクＢＫ１−４に対応してそれぞれ生成されることを除き、第１の実施形態と同じである。バースト信号ＢＵＳＴ１−４、アクセス有効信号ＡＩＮＦ１−４、検出信号ＤＥＴ１−４の末尾の数字は、バンクＢＫ１−４の末尾に数字に対応する。すなわち、半導体メモリＭＥＭは、４つのバンクＢＫ１−４を有するＳＤＲＡＭとして形成されている。この実施形態では、第１の実施形態で説明した動作が、各バンクＢＫ１−４に対して実行される。
アクセス有効情報ＡＩＮＦ１−４は、コマンド入力部１０に供給されるレジスタ設定コマンドに応じて、各バンクＢＫ１−４ごとに設定され、あるいは全てのバンクＢＫ１−４に一括に設定される。このために、コマンド入力部１０は、第１の実施形態のコマンド入力部１０の機能に加えて、アクセス有効情報ＡＩＮＦ１−４を、バンクＢＫ１−４ごとに設定するか、全てのバンクＢＫ１−４に一括に設定するかを示す情報を含むレジスタ設定コマンド（アクセス有効情報設定コマンド）を受ける。これにより、アクセス有効情報ＡＩＮＦ１−４を、メモリＭＥＭをアクセスするメモリコントローラ（メモリシステム）の仕様に応じて設定できる。
各アレイ制御部２６は、バンクＢＫ１−４毎に供給される強制アクセス要求ＦＲＥＱ１−４に応答して、対応するアクセスレジスタＡＣＳＲ（アクセス情報部）に設定されたアクセス有効情報ＡＩＮＦ１−４に対応しないサブセルアレイＳＡＲＹを強制的に活性化する。
以上、第６の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、複数のバンクＢＫ１−４を有するメモリＭＥＭにおいても、アクセス効率を低下させることなく、消費電力を最小限にして、各バンクＢＫ１−４のサブセルアレイＳＡＲＹをアクセスできる。
なお、上述した上述した実施形態では、メモリシステムを、ＳＩＰとして形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリシステムを、シリコン基板上に集積されたシステムＬＳＩ（ＳＯＣ；System On Chip）として形成してもよく、メモリシステムを、プリント基板上にＣＰＵ、メモリＭＥＭ、フラッシュメモリＦＬＡＳＨおよびメモリコントローラＭＣＮＴ１−２を搭載することにより形成してもよい。
上述した実施形態では、本発明をＳＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＲＡＭ、擬似ＳＲＡＭ、ＳＲＡＭあるいはフラッシュメモリ等に適用してもよい。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有し、メモリセルのリフレッシュ動作を内部で自動的に実行するメモリである。本発明を適用する半導体メモリは、クロック非同期式でもよく、クロック同期式でもよい。
上述した実施形態を、８個、１６個あるいは３２個など２のｎ乗個（ｎ：３以上の整数）のサブセルアレイＳＡＲＹを有する半導体メモリＭＥＭに適用してもよい。この場合、サブセルアレイＳＡＲＹを識別するためのアレイ選択アドレスＳＡのビット数は、ｎ本必要になる。さらに、第２−第５の実施形態を、複数のバンクＢＫを有する半導体メモリＭＥＭに適用してもよい。
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、半導体メモリの外部からの強制アクセス要求に応答して強制的に活性化するアレイ制御部とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アレイ制御部は、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセスを強制的に活性化し、アクセス動作を実行することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記メモリセルを連続してアクセスするためのバーストモード中に動作し、半導体メモリの外部から供給される外部アクセスアドレスに続く内部アクセスアドレスを順次生成するアドレスカウンタを備え、
前記アクセス検出部は、バーストモード中に、前記外部アクセスおよび前記内部アクセスアドレスに基づいて検出動作を実施することを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子を備えていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記強制アクセス要求をコマンドとして受けるコマンド入力部を備え、
前記アレイ制御部は、前記コマンド入力部で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記強制アクセス要求を受ける強制アクセス要求端子を備え、
前記アレイ制御部は、前記強制アクセス要求端子で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記アクセス情報部は、前記レジスタ設定コマンドに応じて設定されることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記アクセス情報部は、前記レジスタ設定コマンドに対応して外部端子を介して供給されるアドレスおよびデータの少なくともいずれかに応じて設定されることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記アクセス情報部は、前記アクセス有効情報がプログラムされるヒューズ回路であることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記アクセス情報部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体メモリの基板上に形成される導電パターンにより構成されたスイッチであり、
前記スイッチは、同時に活性化する前記セルアレイの数を示すアクセス有効情報を、前記導電パターンの接続先の電圧値に応じて記憶することを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
前記複数のセルアレイをそれぞれ有し、互いに独立に動作する複数のバンクを備え、
前記アクセス情報部は、前記各バンクの前記セルアレイに対する前記アクセス有効情報を保持し、
前記アレイ制御部は、前記各バンクに対応して設けられ、前記バンク毎に供給される前記強制アクセス要求に応答して、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを強制的に活性化することを特徴とする半導体メモリ。
（付記１２）
付記１１記載の半導体メモリにおいて、
前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
前記レジスタ設定コマンドは、前記アクセス有効情報を、前記バンクごとに設定するか全ての前記バンクに一括に設定するかを示す情報を含むことを特徴とする半導体メモリ。
（付記１３）
半導体メモリと、この半導体メモリをアクセスするコントローラとを有するメモリシステムであって、
前記半導体メモリは、
メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
複数の前記セルアレイに対するアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのアクセスが実行されることを予め検出するアクセス検出部と、
前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを、前記アクセス検出部の検出に応答して強制的に活性化し、アクセス動作を実行するアレイ制御部と、
前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのアクセス動作が実行されることを示す検出信号を半導体メモリの外部に出力する検出端子とを備え、
前記コントローラは、前記検出信号に応答して、前記半導体メモリの前記アクセス有効情報に対応しないセルアレイのアクセス動作を実行するか停止するかを判断する制御部を備えていることを特徴とするメモリシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、アドレス空間のサイズを変更可能な半導体メモリに適用できる。
本発明の第１の実施形態の半導体メモリを示すブロック図である。 図１に示したセルアレイの詳細を示すブロック図である。 図１に示したアクセスレジスタの設定内容に応じたアドレスの割り当てを示す説明図である。 図１に示したメモリを搭載するメモリシステムを示すブロック図である。 図１に示したメモリにおいて、アクセス有効情報に論理１が設定されているときのバーストアクセス動作を示すタイミング図である。 本発明の第２の実施形態の半導体メモリを示すブロック図である。 図６に示したメモリを搭載するメモリシステムを示すブロック図である。 本発明の第３の実施形態の半導体メモリを示すブロック図である。 本発明の第４の実施形態の半導体メモリを示すブロック図である。 本発明の第５の実施形態の半導体メモリを示すブロック図である。 本発明の第６の実施形態の半導体メモリを示すブロック図である。

Claims (10)

  1. メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
    同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
    複数の前記セルアレイに対するバーストアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのバーストアクセス中に、前記アクセス有効情報に対応しないセルアレイのバーストアクセスが実行されることを予め検出するアクセス検出部と、
    前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイを強制的に活性化し、前記アクセス有効情報に対応するセルアレイのバーストアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのバーストアクセスを実行するアレイ制御部と、
    前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのバーストアクセスが実行されることを示す検出信号を半導体メモリの外部に出力する検出端子とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記メモリセルを連続してバーストアクセスするためのバーストモード中に動作し、半導体メモリの外部から供給される外部アクセスアドレスに続く内部アクセスアドレスを順次生成するアドレスカウンタを備え、
    前記アクセス検出部は、バーストモード中に、前記外部アクセスおよび前記内部アクセスアドレスに基づいて検出動作を実施することを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記メモリセルをアクセスするアクセスコマンドを受け、強制アクセス要求をコマンドとして受けるコマンド入力部を備え、
    前記アレイ制御部は、前記コマンド入力部で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記強制アクセス要求を受ける強制アクセス要求端子を備え、
    前記アレイ制御部は、前記強制アクセス要求端子で受ける前記強制アクセス要求に応答して、前記アクセス有効情報に対応しないセルアレイを、強制的に活性化することを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記メモリセルをアクセスするアクセスコマンドを受け、前記アクセス有効情報をレジスタ設定コマンドとして受けるコマンド入力部を備え、
    前記アクセス情報部は、前記レジスタ設定コマンドに応じて設定されることを特徴とする半導体メモリ。
  6. 請求項１記載の半導体メモリにおいて、
    前記アクセス情報部は、前記アクセス有効情報がプログラムされるヒューズ回路であることを特徴とする半導体メモリ。
  7. 請求項３記載の半導体メモリにおいて、
    前記複数のセルアレイをそれぞれ有し、互いに独立に動作する複数のバンクを備え、
    前記アクセス情報部は、前記各バンクの前記セルアレイに対する前記アクセス有効情報を保持し、
    前記アレイ制御部は、前記各バンクに対応して設けられ、前記バンク毎に供給される前記強制アクセス要求に応答して、前記アクセス情報部に設定された前記アクセス有効情報に対応しないセルアレイを強制的に活性化することを特徴とする半導体メモリ。
  8. 請求項７記載の半導体メモリにおいて、
    前記コマンド入力部は、前記アクセス有効情報をレジスタ設定コマンドとして受け、
    前記レジスタ設定コマンドは、前記アクセス有効情報を、前記バンクごとに設定するか全ての前記バンクに一括に設定するかを示す情報を含むことを特徴とする半導体メモリ。
  9. 請求項１記載の半導体メモリにおいて、
    前記アクセス検出部は、前記アクセス有効情報に対応するセルアレイのバーストアクセスの最終アクセスアドレスよりも所定数前のアクセスアドレスを検出したときに、前記アクセス有効情報に対応しないセルアレイのバーストアクセスが実行されることを検出し、
    前記アレイ制御部は、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応するセルアレイの活性化中に、前記アクセス有効情報に対応しないセルアレイを活性化することを特徴とする半導体メモリ。
  10. 半導体メモリと、この半導体メモリをアクセスするコントローラとを有するメモリシステムであって、
    前記半導体メモリは、
    メモリセルを有し、互いに異なるアドレスが割り当てられた複数のセルアレイと、
    同時に活性化する前記セルアレイの数を示すアクセス有効情報が設定されるアクセス情報部と、
    複数の前記セルアレイに対するバーストアクセスが連続して実行される場合に、前記アクセス有効情報に対応するセルアレイのバーストアクセス中に、前記アクセス有効情報に対応しないセルアレイのバーストアクセスが実行されることを予め検出するアクセス検出部と、
    前記アクセス情報部に設定された前記アクセス有効情報に対応するセルアレイを、半導体メモリの外部からのアクセス要求に応答して活性化するとともに、前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイを強制的に活性化し、前記アクセス有効情報に対応するセルアレイのバーストアクセスに続いて、前記アクセス有効情報に対応しないセルアレイのバーストアクセスを実行するアレイ制御部と、
    前記アクセス検出部の検出に応答して、前記アクセス有効情報に対応しないセルアレイのバーストアクセスが実行されることを示す検出信号を半導体メモリの外部に出力する検出端子とを備え、
    前記コントローラは、前記検出信号に応答して、前記半導体メモリの前記アクセス有効情報に対応しないセルアレイのバーストアクセスを実行するか停止するかを判断する制御部を備えていることを特徴とするメモリシステム。
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