JPH08321173A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08321173A JPH08321173A JP7123879A JP12387995A JPH08321173A JP H08321173 A JPH08321173 A JP H08321173A JP 7123879 A JP7123879 A JP 7123879A JP 12387995 A JP12387995 A JP 12387995A JP H08321173 A JPH08321173 A JP H08321173A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭの読み出し時において動作するセン
スアンプの数を削減し、消費電力を低減する。 【構成】 ブロック選択信号生成回路７０はブロック選
択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄを出力する。切
り替え信号ＮＯＲＭＡＬが“Ｌ”の場合には、ブロック
アドレスたる列アドレスＣＡ＜１２：１１＞の値が“０
０”，“０１”，“１０”，“１１”の場合に、それぞ
れブロック選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄの
みが“Ｈ”となる。ブロックアドレスは行アドレスＲＡ
＜１２：０＞に先だって得られる。 【効果】 ブロックアドレスによって指定された列に対
応する、センスアンプ４０ａ〜４０ｄのいずれかのみが
駆動される。
スアンプの数を削減し、消費電力を低減する。 【構成】 ブロック選択信号生成回路７０はブロック選
択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄを出力する。切
り替え信号ＮＯＲＭＡＬが“Ｌ”の場合には、ブロック
アドレスたる列アドレスＣＡ＜１２：１１＞の値が“０
０”，“０１”，“１０”，“１１”の場合に、それぞ
れブロック選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄの
みが“Ｈ”となる。ブロックアドレスは行アドレスＲＡ
＜１２：０＞に先だって得られる。 【効果】 ブロックアドレスによって指定された列に対
応する、センスアンプ４０ａ〜４０ｄのいずれかのみが
駆動される。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭに関し、特に
その消費電力を低減する技術に関するものである。
その消費電力を低減する技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは年々高集積化が進み、現在６
４ＭＤＲＡＭの量産が開始されている。６４ＭＤＲＡＭ
では、６４Ｍ個（＝２26個）のメモリセルが備えられて
おり、これらの内の一つを指定するのには２６ビットの
アドレス信号が必要である。しかし、ピン数を減らして
コストを下げるために、アドレス信号を１３本のアドレ
スピンから２回に分けて入力している。
４ＭＤＲＡＭの量産が開始されている。６４ＭＤＲＡＭ
では、６４Ｍ個（＝２26個）のメモリセルが備えられて
おり、これらの内の一つを指定するのには２６ビットの
アドレス信号が必要である。しかし、ピン数を減らして
コストを下げるために、アドレス信号を１３本のアドレ
スピンから２回に分けて入力している。
【０００３】図１７は従来の６４ＭＤＲＡＭの構成の概
要を示す回路図である。従来の６４ＭＤＲＡＭ２００で
は、６４Ｍ個（＝２26個）のメモリセルは、それぞれが
１６Ｍ個（＝２24個）のメモリセルを有する４つのメモ
リセルアレイ６ａ〜６ｄに分割されている。各々のメモ
リセルアレイ６ｘ（ｘ＝ａ，ｂ，ｃ，ｄ：以下同様）は
８１９２（＝２13）行×２０４８（＝２11）列の行列状
に配置されたメモリセルＭＣｘを含んでいる。図１８は
メモリセルＭＣｘの構造を例示する回路図である。
要を示す回路図である。従来の６４ＭＤＲＡＭ２００で
は、６４Ｍ個（＝２26個）のメモリセルは、それぞれが
１６Ｍ個（＝２24個）のメモリセルを有する４つのメモ
リセルアレイ６ａ〜６ｄに分割されている。各々のメモ
リセルアレイ６ｘ（ｘ＝ａ，ｂ，ｃ，ｄ：以下同様）は
８１９２（＝２13）行×２０４８（＝２11）列の行列状
に配置されたメモリセルＭＣｘを含んでいる。図１８は
メモリセルＭＣｘの構造を例示する回路図である。
【０００４】図１９は６４ＭＤＲＡＭ２００の動作を示
すタイミングチャートである。制御信号ＲＡＳ＊（信号
名の最後の記号「＊」は論理反転を示す。図面において
は上線で示される。以下同様。）が“Ｌ”に変化する
（活性化する）時刻ｔ１１を契機として、制御回路１は
アドレスピンＡ＜１２：０＞に与えられた１３ビットの
アドレス（行アドレス）を行デコーダ３ａ〜３ｄに与え
る。各々の行デコーダ３ｘは行アドレスに従ってメモリ
セルアレイ６ｘの一つの行に対応するワード線ＷＬ
i （ｉ＝０〜８１９１）を選択しする。一本のワード線
ＷＬi には各メモリセルアレイ６ｘの各々において２０
４８個のメモリセルＭＣｘが対応するので、６４ＭＤＲ
ＡＭ２００全体では８１９２個のメモリセルが一本のワ
ード線ＷＬi に対応することになる。
すタイミングチャートである。制御信号ＲＡＳ＊（信号
名の最後の記号「＊」は論理反転を示す。図面において
は上線で示される。以下同様。）が“Ｌ”に変化する
（活性化する）時刻ｔ１１を契機として、制御回路１は
アドレスピンＡ＜１２：０＞に与えられた１３ビットの
アドレス（行アドレス）を行デコーダ３ａ〜３ｄに与え
る。各々の行デコーダ３ｘは行アドレスに従ってメモリ
セルアレイ６ｘの一つの行に対応するワード線ＷＬ
i （ｉ＝０〜８１９１）を選択しする。一本のワード線
ＷＬi には各メモリセルアレイ６ｘの各々において２０
４８個のメモリセルＭＣｘが対応するので、６４ＭＤＲ
ＡＭ２００全体では８１９２個のメモリセルが一本のワ
ード線ＷＬi に対応することになる。
【０００５】但し、行デコーダ３ｘは４カ所に配置され
ているのでワード線ＷＬi は各メモリセルアレイ６ｘ毎
に分割され、その長さが抑制されている。このため、ワ
ード線ＷＬi における遅延が小さくなり、アクセス時間
の高速化が実現される。
ているのでワード線ＷＬi は各メモリセルアレイ６ｘ毎
に分割され、その長さが抑制されている。このため、ワ
ード線ＷＬi における遅延が小さくなり、アクセス時間
の高速化が実現される。
【０００６】出力部４ｘのそれぞれにおいて備えられた
２０４８個のセンスアンプ５ｘは、選択されたワード線
ＷＬi に対応する２０４８個のメモリセルが接続されて
いるビット線ＢＬに読み出された信号及び、反転ビット
線ＢＬ＊に接続されたダミーメモリセル（図示されてい
ない）に読み出された信号を差動増幅し、それぞれの信
号をＮＭＯＳトランジスタ７ｘ，８ｘに与える。ＮＭＯ
Ｓトランジスタ７ｘ，８ｘはいずれもセンスアンプ５ｘ
に対応して２０４８個設けられている。
２０４８個のセンスアンプ５ｘは、選択されたワード線
ＷＬi に対応する２０４８個のメモリセルが接続されて
いるビット線ＢＬに読み出された信号及び、反転ビット
線ＢＬ＊に接続されたダミーメモリセル（図示されてい
ない）に読み出された信号を差動増幅し、それぞれの信
号をＮＭＯＳトランジスタ７ｘ，８ｘに与える。ＮＭＯ
Ｓトランジスタ７ｘ，８ｘはいずれもセンスアンプ５ｘ
に対応して２０４８個設けられている。
【０００７】信号ＣＡＳ＊が“Ｌ”に変化する（活性化
する）時刻ｔ１２を契機として、制御回路１はアドレス
ピンＡ＜１２：０＞に与えられた１３ビットのアドレス
（列アドレス）を列デコーダ２に与える。列デコーダ２
は列アドレスに従い、列選択線群Ｙの一つを活性化し、
出力部４ｘの各々に２０４８個設けられたセンスアンプ
５ｘの出力の内の一対を選択して、Ｉ／Ｏ線及びＩ／Ｏ
＊線に与える。
する）時刻ｔ１２を契機として、制御回路１はアドレス
ピンＡ＜１２：０＞に与えられた１３ビットのアドレス
（列アドレス）を列デコーダ２に与える。列デコーダ２
は列アドレスに従い、列選択線群Ｙの一つを活性化し、
出力部４ｘの各々に２０４８個設けられたセンスアンプ
５ｘの出力の内の一対を選択して、Ｉ／Ｏ線及びＩ／Ｏ
＊線に与える。
【０００８】列アドレスＣＡ＜１２：０＞の内、ＣＡ＜
１２：１１＞の対が“００”，“０１”，“１０”，
“１１”である場合、それぞれ出力部４ａ，４ｂ，４
ｃ，４ｄにおいて備えられた一対のＮＭＯＳトランジス
タが導通する。
１２：１１＞の対が“００”，“０１”，“１０”，
“１１”である場合、それぞれ出力部４ａ，４ｂ，４
ｃ，４ｄにおいて備えられた一対のＮＭＯＳトランジス
タが導通する。
【０００９】なお、同じ行アドレスのメモリセルをアク
セスする場合には、行アドレスを改めて入力する必要は
なく、引き続いて時刻ｔ１３にＣＡＳ＊を活性化させ、
これを契機として新たな列アドレスを入力すればよい。
セスする場合には、行アドレスを改めて入力する必要は
なく、引き続いて時刻ｔ１３にＣＡＳ＊を活性化させ、
これを契機として新たな列アドレスを入力すればよい。
【００１０】
【発明が解決しようとする課題】従来の６４ＭＤＲＡＭ
２００の動作は以上の様にして行われていたので、１つ
のメモリセルのデータを読み出すのに、８１９２個のセ
ンスアンプの全てが動作しており、消費電力が大きいと
いう問題点があった。
２００の動作は以上の様にして行われていたので、１つ
のメモリセルのデータを読み出すのに、８１９２個のセ
ンスアンプの全てが動作しており、消費電力が大きいと
いう問題点があった。
【００１１】この発明は上記の問題点を解決するために
なされたもので、動作するセンスアンプの数を削減し、
以て消費電力を低減しようとする技術を提供することを
目的とする。
なされたもので、動作するセンスアンプの数を削減し、
以て消費電力を低減しようとする技術を提供することを
目的とする。
【００１２】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）各々が（ａ−１）Ｍ行×Ｎ列
（Ｍは自然数、Ｎは２以上の自然数）に配列されたメモ
リセルと、（ａ−２）各行毎に対応して設けられ、各行
に属するＮ個の前記メモリセルに接続されたＭ本のワー
ド線（ＷＬ）とを有するＫ個（Ｋは２以上の自然数）の
メモリブロック（６ｘ）と、（ｂ）各々が（ｂ−１）各
列毎に対応して設けられ、各列に属するＭ個の前記メモ
リセルに接続されたＮ個のセンスアンプ（５ｘ）を有す
るＫ個の出力部（４ｘ）とを備える半導体メモリであ
る。
にかかるものは、（ａ）各々が（ａ−１）Ｍ行×Ｎ列
（Ｍは自然数、Ｎは２以上の自然数）に配列されたメモ
リセルと、（ａ−２）各行毎に対応して設けられ、各行
に属するＮ個の前記メモリセルに接続されたＭ本のワー
ド線（ＷＬ）とを有するＫ個（Ｋは２以上の自然数）の
メモリブロック（６ｘ）と、（ｂ）各々が（ｂ−１）各
列毎に対応して設けられ、各列に属するＭ個の前記メモ
リセルに接続されたＮ個のセンスアンプ（５ｘ）を有す
るＫ個の出力部（４ｘ）とを備える半導体メモリであ
る。
【００１３】ここで、前記出力部の内の一つを選択的に
指定するブロックアドレスを含む第１の情報（ＣＡ＜１
２：１１＞ ｏｒ ＣＡ＜１０：９＞）と、前記Ｍ行の
内の一つに対応する前記ワード線を選択的に指定する第
２の情報（ＲＡ＜１２：０＞）とをこの順に入力する。
そして、前記ブロックアドレスによって指定された前記
出力部が有するＮ個の前記センスアンプのみが駆動さ
れ、前記第１及び第２の情報によって指定された前記ワ
ード線に接続された前記メモリセルの内の少なくとも一
つの所定数が指定され、指定された前記メモリセルの格
納するデータが読み出される。
指定するブロックアドレスを含む第１の情報（ＣＡ＜１
２：１１＞ ｏｒ ＣＡ＜１０：９＞）と、前記Ｍ行の
内の一つに対応する前記ワード線を選択的に指定する第
２の情報（ＲＡ＜１２：０＞）とをこの順に入力する。
そして、前記ブロックアドレスによって指定された前記
出力部が有するＮ個の前記センスアンプのみが駆動さ
れ、前記第１及び第２の情報によって指定された前記ワ
ード線に接続された前記メモリセルの内の少なくとも一
つの所定数が指定され、指定された前記メモリセルの格
納するデータが読み出される。
【００１４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体メモリであって、（ｃ）まず前記
第１の情報が与えられ、その後に前記第２の情報が与え
られるＬ個（Ｌは自然数）のアドレスピンを更に備え
る。
請求項１記載の半導体メモリであって、（ｃ）まず前記
第１の情報が与えられ、その後に前記第２の情報が与え
られるＬ個（Ｌは自然数）のアドレスピンを更に備え
る。
【００１５】ここで等式２2L＝Ｍ×Ｎ×Ｋが満足され
る。
る。
【００１６】この発明のうち請求項３にかかるものは、
請求項２記載の半導体メモリであって、前記所定数は２
P （Ｐは０以上［ｌｏｇ2 Ｎ］以下の整数）であり、前
記メモリセルは［ｌｏｇ2 Ｍ］ビットの行アドレス及び
［ｌｏｇ2 Ｋ＋ｌｏｇ2 Ｎ−Ｐ］ビットの列アドレスに
よって２P 個指定され、前記ブロックアドレスは前記列
アドレスの上位から［ｌｏｇ2 Ｋ］ビットであり、前記
第２の情報は前記行アドレスである。
請求項２記載の半導体メモリであって、前記所定数は２
P （Ｐは０以上［ｌｏｇ2 Ｎ］以下の整数）であり、前
記メモリセルは［ｌｏｇ2 Ｍ］ビットの行アドレス及び
［ｌｏｇ2 Ｋ＋ｌｏｇ2 Ｎ−Ｐ］ビットの列アドレスに
よって２P 個指定され、前記ブロックアドレスは前記列
アドレスの上位から［ｌｏｇ2 Ｋ］ビットであり、前記
第２の情報は前記行アドレスである。
【００１７】そして（ｄ）前記ブロックアドレスを入力
し、前記センスアンプの駆動を前記出力部毎にＯＮ／Ｏ
ＦＦするＫ種類のブロック選択信号（ＢＳｘ）を出力す
るブロック選択信号生成回路（７０）を更に備える。
し、前記センスアンプの駆動を前記出力部毎にＯＮ／Ｏ
ＦＦするＫ種類のブロック選択信号（ＢＳｘ）を出力す
るブロック選択信号生成回路（７０）を更に備える。
【００１８】この発明のうち請求項４にかかるものは、
請求項３記載の半導体メモリであって、第１の制御信号
（ＲＡＳ＊）を更に入力し、前記第１の制御信号の非活
性化の際に前記アドレスピンに与えられていたデータが
前記第１の情報として認識され、前記第１の制御信号の
活性化の際に前記アドレスピンに与えられていたデータ
が前記第２の情報として認識される。
請求項３記載の半導体メモリであって、第１の制御信号
（ＲＡＳ＊）を更に入力し、前記第１の制御信号の非活
性化の際に前記アドレスピンに与えられていたデータが
前記第１の情報として認識され、前記第１の制御信号の
活性化の際に前記アドレスピンに与えられていたデータ
が前記第２の情報として認識される。
【００１９】この発明のうち請求項５にかかるものは、
請求項４記載の半導体メモリであって、（ｅ）クロック
信号生成回路（１５）と、（ｆ）アドレス生成回路（１
１）とを更に備える。
請求項４記載の半導体メモリであって、（ｅ）クロック
信号生成回路（１５）と、（ｆ）アドレス生成回路（１
１）とを更に備える。
【００２０】そして（ｅ）クロック信号生成回路は（ｅ
−１）前記第１の制御信号（ＲＡＳ＊）の活性化後、第
１の幅の活性状態を呈する第１のクロック信号（φ１）
を生成する第１のクロック信号生成部（１６）と、（ｅ
−２）前記第１の制御信号（ＲＡＳ＊）の非活性化後、
第２の幅の活性状態を呈する第２のクロック信号（φ
３）を生成する第２のクロック信号生成部（１８）とを
有する。
−１）前記第１の制御信号（ＲＡＳ＊）の活性化後、第
１の幅の活性状態を呈する第１のクロック信号（φ１）
を生成する第１のクロック信号生成部（１６）と、（ｅ
−２）前記第１の制御信号（ＲＡＳ＊）の非活性化後、
第２の幅の活性状態を呈する第２のクロック信号（φ
３）を生成する第２のクロック信号生成部（１８）とを
有する。
【００２１】また（ｆ）アドレス生成回路は、前記アド
レスピンに与えられたデータを（ｆ−１）前記第２のク
ロック信号（φ３）に基づいて前記第１の情報として出
力する第１のアドレス生成部（１１１）と、（ｆ−２）
前記第１のクロック信号（φ１）に基づいて前記第２の
情報として出力する第２のアドレス生成部（１１２）と
を有する。
レスピンに与えられたデータを（ｆ−１）前記第２のク
ロック信号（φ３）に基づいて前記第１の情報として出
力する第１のアドレス生成部（１１１）と、（ｆ−２）
前記第１のクロック信号（φ１）に基づいて前記第２の
情報として出力する第２のアドレス生成部（１１２）と
を有する。
【００２２】この発明のうち請求項６にかかるものは、
請求項５記載の半導体メモリであって、第２の制御信号
（ＣＡＳ＊）を更に入力し、前記第２の制御信号の活性
化は前記第１の制御信号の活性時において行われ、前記
第２の制御信号の活性化を契機として前記メモリセルが
指定され、前記第２の情報の後で且つ前記第２の制御信
号の活性化の前において、前記ブロックアドレスと共に
前記列アドレスを構成する第３の情報（ＣＡ＜１０：０
＞）を更に入力する。
請求項５記載の半導体メモリであって、第２の制御信号
（ＣＡＳ＊）を更に入力し、前記第２の制御信号の活性
化は前記第１の制御信号の活性時において行われ、前記
第２の制御信号の活性化を契機として前記メモリセルが
指定され、前記第２の情報の後で且つ前記第２の制御信
号の活性化の前において、前記ブロックアドレスと共に
前記列アドレスを構成する第３の情報（ＣＡ＜１０：０
＞）を更に入力する。
【００２３】そして前記クロック信号生成回路（１５）
は（ｅ−３）前記第２の制御信号（ＣＡＳ＊）の活性化
以前の所定の期間活性状態を呈する第３のクロック信号
（φ４）を生成する第３のクロック信号生成部（１９）
を更に有する。
は（ｅ−３）前記第２の制御信号（ＣＡＳ＊）の活性化
以前の所定の期間活性状態を呈する第３のクロック信号
（φ４）を生成する第３のクロック信号生成部（１９）
を更に有する。
【００２４】また前記アドレス生成回路（１１）は（ｆ
−３）前記アドレスピンに与えられたデータを、前記第
３のクロック信号（φ４）に基づいて前記第３の情報
（ＣＡ＜１０：０＞）として出力する第３のアドレス生
成部（１１３）を更に有する。
−３）前記アドレスピンに与えられたデータを、前記第
３のクロック信号（φ４）に基づいて前記第３の情報
（ＣＡ＜１０：０＞）として出力する第３のアドレス生
成部（１１３）を更に有する。
【００２５】この発明のうち請求項７にかかるものは、
請求項６記載の半導体メモリであって、前記第１の情報
は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前記ブロ
ック選択信号生成回路（７０）は前記切り替え信号を更
に入力し、前記切り替え信号の活性時には前記ブロック
選択信号（ＢＳｘ）の全てが活性化する。
請求項６記載の半導体メモリであって、前記第１の情報
は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前記ブロ
ック選択信号生成回路（７０）は前記切り替え信号を更
に入力し、前記切り替え信号の活性時には前記ブロック
選択信号（ＢＳｘ）の全てが活性化する。
【００２６】この発明のうち請求項８にかかるものは、
請求項７記載の半導体メモリあって、前記クロック信号
生成回路（１５）は（ｅ−４）前記切り替え信号（ＮＯ
ＲＭＡＬ）が非活性状態の場合には、前記第１の制御信
号（ＲＡＳ＊）の非活性化後、第３の幅の活性状態を呈
し、前記切り替え信号が活性状態の場合に前記第３のク
ロック信号（φ４）と同一の波形をそれぞれ採る、第４
のクロック信号（φ２）を生成する第４のクロック信号
生成部（１８）を更に有する。
請求項７記載の半導体メモリあって、前記クロック信号
生成回路（１５）は（ｅ−４）前記切り替え信号（ＮＯ
ＲＭＡＬ）が非活性状態の場合には、前記第１の制御信
号（ＲＡＳ＊）の非活性化後、第３の幅の活性状態を呈
し、前記切り替え信号が活性状態の場合に前記第３のク
ロック信号（φ４）と同一の波形をそれぞれ採る、第４
のクロック信号（φ２）を生成する第４のクロック信号
生成部（１８）を更に有する。
【００２７】また、前記アドレス生成回路（１１）は
（ｆ−４）特定の前記アドレスピンに与えられたデータ
（ＣＡ＜０＞）を、前記第２のクロック信号（φ３）に
基づいて前記切り替え信号（ＮＯＲＭＡＬ）として出力
する第４のアドレス生成部（１１４）を更に有する。
（ｆ−４）特定の前記アドレスピンに与えられたデータ
（ＣＡ＜０＞）を、前記第２のクロック信号（φ３）に
基づいて前記切り替え信号（ＮＯＲＭＡＬ）として出力
する第４のアドレス生成部（１１４）を更に有する。
【００２８】そして、前記第１のアドレス生成部（１１
１）においては前記第２のクロック信号（φ３）の代わ
りに前記第４のクロック信号（φ２）が与えられ、前記
特定の前記アドレスピンは、前記第３の情報の与えられ
る前記アドレスピンの内のいずれかである。
１）においては前記第２のクロック信号（φ３）の代わ
りに前記第４のクロック信号（φ２）が与えられ、前記
特定の前記アドレスピンは、前記第３の情報の与えられ
る前記アドレスピンの内のいずれかである。
【００２９】この発明のうち請求項９にかかるものは、
請求項３記載の半導体メモリであって、互いに逆方向の
第１の遷移（立ち下がり）及び第２の遷移（立ち上が
り）を一定周期で交互に繰り返すクロック信号（ＣＬ
Ｋ）と、前記クロック信号の前記第１の遷移に同期して
活性／非活性を行う第１乃至第３の制御信号（ＣＳ＊，
ＷＥ＊，ＲＡＳ＊と）を更に入力する。
請求項３記載の半導体メモリであって、互いに逆方向の
第１の遷移（立ち下がり）及び第２の遷移（立ち上が
り）を一定周期で交互に繰り返すクロック信号（ＣＬ
Ｋ）と、前記クロック信号の前記第１の遷移に同期して
活性／非活性を行う第１乃至第３の制御信号（ＣＳ＊，
ＷＥ＊，ＲＡＳ＊と）を更に入力する。
【００３０】そして、前記第１乃至第３の制御信号（Ｃ
Ｓ＊，ＷＥ＊，ＲＡＳ＊）が活性状態である第１の状態
にある時、前記クロック信号の前記第２の遷移の際に前
記アドレスピンに与えられていたデータが前記第１の情
報として認識され、前記第１及び第３の制御信号（ＣＳ
＊，ＲＡＳ＊）が活性状態に、前記第２の制御信号（Ｗ
Ｅ＊）が非活性状態にある第２の状態にある時、前記ク
ロック信号の前記第２の遷移の際に前記アドレスピンに
与えられていたデータが前記第２の情報として認識され
る。
Ｓ＊，ＷＥ＊，ＲＡＳ＊）が活性状態である第１の状態
にある時、前記クロック信号の前記第２の遷移の際に前
記アドレスピンに与えられていたデータが前記第１の情
報として認識され、前記第１及び第３の制御信号（ＣＳ
＊，ＲＡＳ＊）が活性状態に、前記第２の制御信号（Ｗ
Ｅ＊）が非活性状態にある第２の状態にある時、前記ク
ロック信号の前記第２の遷移の際に前記アドレスピンに
与えられていたデータが前記第２の情報として認識され
る。
【００３１】この発明のうち請求項１０にかかるもの
は、請求項９記載の半導体メモリであって、第４の制御
信号（ＣＡＳ＊）を更に入力する。
は、請求項９記載の半導体メモリであって、第４の制御
信号（ＣＡＳ＊）を更に入力する。
【００３２】そして、前記第１及び第４の制御信号（Ｃ
Ｓ＊，ＣＡＳ＊）が活性化状態であり、前記第２及び第
３の制御信号（ＷＥ＊，ＲＡＳ＊）が非活性状態にある
第３の状態にある時、前記クロック信号の前記第２の遷
移を契機として前記メモリセルが指定され、前記第１乃
至第３の状態はこの順に生じる。
Ｓ＊，ＣＡＳ＊）が活性化状態であり、前記第２及び第
３の制御信号（ＷＥ＊，ＲＡＳ＊）が非活性状態にある
第３の状態にある時、前記クロック信号の前記第２の遷
移を契機として前記メモリセルが指定され、前記第１乃
至第３の状態はこの順に生じる。
【００３３】この発明のうち請求項１１にかかるもの
は、請求項１０記載の半導体メモリであって、前記第１
の情報は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前
記ブロック選択信号生成回路（７０）は前記切り替え信
号を更に入力し、前記切り替え信号の活性時には前記ブ
ロック選択信号（ＢＳｘ）の全てが活性化する。
は、請求項１０記載の半導体メモリであって、前記第１
の情報は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前
記ブロック選択信号生成回路（７０）は前記切り替え信
号を更に入力し、前記切り替え信号の活性時には前記ブ
ロック選択信号（ＢＳｘ）の全てが活性化する。
【００３４】この発明のうち請求項１２にかかるもの
は、請求項４記載の半導体メモリであって、前記整数Ｐ
は１以上であり、（ｅ）クロック信号生成回路（１５）
と、（ｆ）アドレス生成回路（１１）とを更に備える。
は、請求項４記載の半導体メモリであって、前記整数Ｐ
は１以上であり、（ｅ）クロック信号生成回路（１５）
と、（ｆ）アドレス生成回路（１１）とを更に備える。
【００３５】ここで（ｅ）クロック信号生成回路は（ｅ
−１）前記第１の制御信号（ＲＡＳ＊）の活性化後、第
１の幅の活性状態を呈する第１のクロック信号（φ１）
を生成する第１のクロック信号生成部（１６）と、（ｅ
−２）前記第１の制御信号（ＲＡＳ＊）の非活性化前に
第２の幅で、非活性化後第３の幅で、それぞれ活性状態
を呈する第２のクロック信号（φ５）を生成する第２の
クロック信号生成部（１８，９０）とを有する。
−１）前記第１の制御信号（ＲＡＳ＊）の活性化後、第
１の幅の活性状態を呈する第１のクロック信号（φ１）
を生成する第１のクロック信号生成部（１６）と、（ｅ
−２）前記第１の制御信号（ＲＡＳ＊）の非活性化前に
第２の幅で、非活性化後第３の幅で、それぞれ活性状態
を呈する第２のクロック信号（φ５）を生成する第２の
クロック信号生成部（１８，９０）とを有する。
【００３６】また（ｆ）アドレス生成回路は、前記アド
レスピンに与えられたデータを、（ｆ−１）前記第２の
クロック信号（φ５）に基づいて前記第１の情報として
出力する第１のアドレス生成部（１１３）と、（ｆ−
２）前記第１のクロック信号（φ１）に基づいて前記第
２の情報として出力する第２のアドレス生成部（１１
２）とを有する。
レスピンに与えられたデータを、（ｆ−１）前記第２の
クロック信号（φ５）に基づいて前記第１の情報として
出力する第１のアドレス生成部（１１３）と、（ｆ−
２）前記第１のクロック信号（φ１）に基づいて前記第
２の情報として出力する第２のアドレス生成部（１１
２）とを有する。
【００３７】この発明のうち請求項１３にかかるもの
は、請求項１２記載の半導体メモリであって、前記第１
の情報は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前
記ブロック選択信号生成回路（７０）は前記切り替え信
号を更に入力し、前記切り替え信号の活性時には前記ブ
ロック選択信号（ＢＳｘ）の全てが活性化する。
は、請求項１２記載の半導体メモリであって、前記第１
の情報は切り替え信号（ＮＯＲＭＡＬ）を更に含み、前
記ブロック選択信号生成回路（７０）は前記切り替え信
号を更に入力し、前記切り替え信号の活性時には前記ブ
ロック選択信号（ＢＳｘ）の全てが活性化する。
【００３８】この発明のうち請求項１４にかかるもの
は、請求項１３記載の半導体メモリであって、第２の制
御信号（ＣＡＳ＊）を更に入力し、前記第２の制御信号
の活性化は前記第１の制御信号の活性時において行われ
る。そして、前記切り替え信号（ＮＯＲＭＡＬ）が活性
状態の場合には前記第２の制御信号の活性化直前におい
て前記第２のクロック信号（φ５）は更に所定期間活性
化し、前記第２の制御信号の活性化を契機として前記メ
モリセルが指定される。
は、請求項１３記載の半導体メモリであって、第２の制
御信号（ＣＡＳ＊）を更に入力し、前記第２の制御信号
の活性化は前記第１の制御信号の活性時において行われ
る。そして、前記切り替え信号（ＮＯＲＭＡＬ）が活性
状態の場合には前記第２の制御信号の活性化直前におい
て前記第２のクロック信号（φ５）は更に所定期間活性
化し、前記第２の制御信号の活性化を契機として前記メ
モリセルが指定される。
【００３９】ここで前記クロック信号生成回路（１５）
は（ｅ−３）前記第１の制御信号（ＲＡＳ＊）の非活性
化後、第４の幅の活性状態を呈する、第３のクロック信
号（φ３）を生成する第３のクロック信号生成部（１
８）を更に有する。
は（ｅ−３）前記第１の制御信号（ＲＡＳ＊）の非活性
化後、第４の幅の活性状態を呈する、第３のクロック信
号（φ３）を生成する第３のクロック信号生成部（１
８）を更に有する。
【００４０】また前記アドレス生成回路（１１）は（ｆ
−３）特定の前記アドレスピンに与えられたデータ（Ｃ
Ａ＜１２＞）を、前記第３のクロック信号（φ３）に基
づいて前記切り替え信号として出力する第３のアドレス
生成部（１１４）を更に有する。
−３）特定の前記アドレスピンに与えられたデータ（Ｃ
Ａ＜１２＞）を、前記第３のクロック信号（φ３）に基
づいて前記切り替え信号として出力する第３のアドレス
生成部（１１４）を更に有する。
【００４１】この発明のうち請求項１５にかかるもの
は、Ｌビットのアドレス端子を備え、Ｎ個のメモリセル
データから構成されたワードをＭ個記憶する半導体メモ
リである。そして、前記半導体メモリのリセット時にＰ
（１≦Ｐ≦Ｌ）ビットの第１アドレス信号を受信する手
段と、行アクセス開始時にＱ（１≦Ｑ≦Ｌ）ビットの第
２アドレス信号を受信する手段とを更に備える。ここで
前記Ｐビットの内のＲ（１≦Ｒ≦Ｐ）ビットである第３
アドレス信号と、前記Ｑビットの内のＳ（１≦Ｓ≦Ｑ）
ビットである第４アドレス信号とを用いてデコードされ
たワード線によって、Ｍ・Ｎ／２P ビットよりも少ない
メモリセルが選択される。
は、Ｌビットのアドレス端子を備え、Ｎ個のメモリセル
データから構成されたワードをＭ個記憶する半導体メモ
リである。そして、前記半導体メモリのリセット時にＰ
（１≦Ｐ≦Ｌ）ビットの第１アドレス信号を受信する手
段と、行アクセス開始時にＱ（１≦Ｑ≦Ｌ）ビットの第
２アドレス信号を受信する手段とを更に備える。ここで
前記Ｐビットの内のＲ（１≦Ｒ≦Ｐ）ビットである第３
アドレス信号と、前記Ｑビットの内のＳ（１≦Ｓ≦Ｑ）
ビットである第４アドレス信号とを用いてデコードされ
たワード線によって、Ｍ・Ｎ／２P ビットよりも少ない
メモリセルが選択される。
【００４２】
【作用】この発明のうち請求項１にかかる半導体メモリ
においては、ブロックアドレスによって指定された前記
出力部に対応するＭ×Ｎ個のメモリセルの内、所定数の
みが指定される。
においては、ブロックアドレスによって指定された前記
出力部に対応するＭ×Ｎ個のメモリセルの内、所定数の
みが指定される。
【００４３】この発明のうち請求項２にかかる半導体メ
モリにおいては、アドレスピンに対して第１及び第２の
情報が時間的に前後して与えられる。
モリにおいては、アドレスピンに対して第１及び第２の
情報が時間的に前後して与えられる。
【００４４】この発明のうち請求項３にかかる半導体メ
モリにおいては、ブロック選択信号はブロックアドレス
に基づいて、Ｋ種類生成される。
モリにおいては、ブロック選択信号はブロックアドレス
に基づいて、Ｋ種類生成される。
【００４５】この発明のうち請求項４にかかる半導体メ
モリにおいては、第１の制御信号の非活性化によって出
力部が選択的に一つ指定される。
モリにおいては、第１の制御信号の非活性化によって出
力部が選択的に一つ指定される。
【００４６】この発明のうち請求項５にかかる半導体メ
モリにおいては、アドレスピンに与えられたデータは、
第２及び第１のクロック信号が活性状態にある時点でそ
れぞれ第１及び第２の情報として機能する。
モリにおいては、アドレスピンに与えられたデータは、
第２及び第１のクロック信号が活性状態にある時点でそ
れぞれ第１及び第２の情報として機能する。
【００４７】この発明のうち請求項６にかかる半導体メ
モリにおいては、第１の情報において少なくともブロッ
クアドレスは含まれ、列アドレスの一部の情報が含まれ
得るものの、列アドレスの全ての情報が与えられるので
はないので、列アドレスの内、ブロックアドレス以外は
行アドレスの後で入力される。
モリにおいては、第１の情報において少なくともブロッ
クアドレスは含まれ、列アドレスの一部の情報が含まれ
得るものの、列アドレスの全ての情報が与えられるので
はないので、列アドレスの内、ブロックアドレス以外は
行アドレスの後で入力される。
【００４８】この発明のうち請求項７にかかる半導体メ
モリにおいては、切り替え信号が活性化していない場合
のみブロック選択信号は択一的に活性化する。
モリにおいては、切り替え信号が活性化していない場合
のみブロック選択信号は択一的に活性化する。
【００４９】この発明のうち請求項８にかかる半導体メ
モリにおいては、第１の情報と共に、切り替え信号を規
定するデータが特定のアドレスピンに与えられる。切り
替え信号が活性状態にある場合には第２のクロック信号
と第４のクロック信号とは同じ機能を有する。
モリにおいては、第１の情報と共に、切り替え信号を規
定するデータが特定のアドレスピンに与えられる。切り
替え信号が活性状態にある場合には第２のクロック信号
と第４のクロック信号とは同じ機能を有する。
【００５０】この発明のうち請求項９にかかる半導体メ
モリにおいては、第１の状態にある場合の、クロック信
号の第２の遷移によって出力部が選択的に一つ指定され
る。
モリにおいては、第１の状態にある場合の、クロック信
号の第２の遷移によって出力部が選択的に一つ指定され
る。
【００５１】この発明のうち請求項１０にかかる半導体
メモリにおいては、第３の状態にある場合のクロック信
号の第２の遷移によってメモリセルの行アドレスが指定
される。
メモリにおいては、第３の状態にある場合のクロック信
号の第２の遷移によってメモリセルの行アドレスが指定
される。
【００５２】この発明のうち請求項１１にかかる半導体
メモリにおいては、切り替え信号が活性化していない場
合のみブロック選択信号は択一的に活性化する。
メモリにおいては、切り替え信号が活性化していない場
合のみブロック選択信号は択一的に活性化する。
【００５３】この発明のうち請求項１２にかかる半導体
メモリにおいては、アドレスピンに与えられたデータ
は、第２及び第１のクロック信号が活性状態にある時点
でそれぞれ第１及び第２の情報として機能する。
メモリにおいては、アドレスピンに与えられたデータ
は、第２及び第１のクロック信号が活性状態にある時点
でそれぞれ第１及び第２の情報として機能する。
【００５４】この発明のうち請求項１３にかかる半導体
メモリにおいては、切り替え信号が活性化していない場
合のみブロック選択信号は択一的に活性化する。
メモリにおいては、切り替え信号が活性化していない場
合のみブロック選択信号は択一的に活性化する。
【００５５】この発明のうち請求項１４にかかる半導体
メモリにおいては、第１の情報と共に、切り替え信号を
規定するデータが特定のアドレスピンに与えられる。
メモリにおいては、第１の情報と共に、切り替え信号を
規定するデータが特定のアドレスピンに与えられる。
【００５６】この発明のうち請求項１５にかかる半導体
メモリにおいては、例えばＬ＝１３，Ｎ＝１，Ｍ＝２26
として、６４Ｍワード×１ビットの構成においてＰ＝
２，Ｑ＝１３，Ｒ＝２，Ｓ＝１３と設定することができ
る。この場合にはＭ・Ｎ／２R+S ＝２26・１／２2+13個
のメモリセルが選択される。これは通常選択されるメモ
リセルの数であるＭ・Ｎ／２P ＝２26・１／２13よりも
小さい。
メモリにおいては、例えばＬ＝１３，Ｎ＝１，Ｍ＝２26
として、６４Ｍワード×１ビットの構成においてＰ＝
２，Ｑ＝１３，Ｒ＝２，Ｓ＝１３と設定することができ
る。この場合にはＭ・Ｎ／２R+S ＝２26・１／２2+13個
のメモリセルが選択される。これは通常選択されるメモ
リセルの数であるＭ・Ｎ／２P ＝２26・１／２13よりも
小さい。
【００５７】或いは例えばＬ＝１３，Ｎ＝４，Ｍ＝２24
として、１６Ｍワード×４ビットの構成においてＰ＝１
１，Ｑ＝１３，Ｒ＝２，Ｓ＝１３と設定することができ
る。この場合にはＭ・Ｎ／２R+S ＝２24・４／２2+13個
のメモリセルが選択される。これは通常選択されるメモ
リセルの数であるＭ・Ｎ／２P ＝２26・１／２13よりも
小さい。
として、１６Ｍワード×４ビットの構成においてＰ＝１
１，Ｑ＝１３，Ｒ＝２，Ｓ＝１３と設定することができ
る。この場合にはＭ・Ｎ／２R+S ＝２24・４／２2+13個
のメモリセルが選択される。これは通常選択されるメモ
リセルの数であるＭ・Ｎ／２P ＝２26・１／２13よりも
小さい。
【００５８】
第１実施例：図１は本発明の第１実施例の構成を示す回
路図である。本明細書において、論理値“１”及び
“０”はそれぞれ論理値“Ｈ”，“Ｌ”と等価である。
路図である。本明細書において、論理値“１”及び
“０”はそれぞれ論理値“Ｈ”，“Ｌ”と等価である。
【００５９】６４ＭＤＲＡＭ１００は、従来の６４ＭＤ
ＲＡＭ２００と同様に、それぞれが１６Ｍ個（＝２
24個）のメモリセルを有する４つのメモリセルアレイ６
ａ〜６ｄ、及び列デコーダ２を備えている。又、メモリ
セルアレイ６ｘに対応した行デコーダ３０ｘ及び出力部
４０ｘをも備えている。これらはそれぞれ従来の６４Ｍ
ＤＲＡＭ２００における行デコーダ３ｘ及び出力部４ｘ
に相当するものであるが、ブロック選択信号ＢＳｘによ
ってその機能がＯＮ／ＯＦＦされる点においてのみ異な
っている。
ＲＡＭ２００と同様に、それぞれが１６Ｍ個（＝２
24個）のメモリセルを有する４つのメモリセルアレイ６
ａ〜６ｄ、及び列デコーダ２を備えている。又、メモリ
セルアレイ６ｘに対応した行デコーダ３０ｘ及び出力部
４０ｘをも備えている。これらはそれぞれ従来の６４Ｍ
ＤＲＡＭ２００における行デコーダ３ｘ及び出力部４ｘ
に相当するものであるが、ブロック選択信号ＢＳｘによ
ってその機能がＯＮ／ＯＦＦされる点においてのみ異な
っている。
【００６０】Ｉ／Ｏ線及びＩ／Ｏ＊線はいずれも読み出
し回路２３、書き込み回路２４に接続されている。デー
タ入出力端子ＤＱに入力されたデータは書き込み回路２
４に与えられ、所定のタイミングでＩ／Ｏ線及びＩ／Ｏ
＊線に書き込まれる。又、Ｉ／Ｏ線及びＩ／Ｏ＊線に読
み出されたデータは、所定のタイミングで読み出し回路
２３によってデータ入出力端子ＤＱに出力される。
し回路２３、書き込み回路２４に接続されている。デー
タ入出力端子ＤＱに入力されたデータは書き込み回路２
４に与えられ、所定のタイミングでＩ／Ｏ線及びＩ／Ｏ
＊線に書き込まれる。又、Ｉ／Ｏ線及びＩ／Ｏ＊線に読
み出されたデータは、所定のタイミングで読み出し回路
２３によってデータ入出力端子ＤＱに出力される。
【００６１】ブロック選択信号ＢＳｘはブロック選択信
号生成回路７０によって生成される。ブロック選択信号
生成回路７０は制御回路１０から切り替え信号ＮＯＲＭ
ＡＬと、列アドレスＣＡ＜１２：１１＞を得て、ブロッ
ク選択信号ＢＳｘを出力する。
号生成回路７０によって生成される。ブロック選択信号
生成回路７０は制御回路１０から切り替え信号ＮＯＲＭ
ＡＬと、列アドレスＣＡ＜１２：１１＞を得て、ブロッ
ク選択信号ＢＳｘを出力する。
【００６２】ブロック選択信号生成回路７０は複合ゲー
ト７１，７２，７３，７４を有し、それぞれからブロッ
ク選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄが得られ
る。具体的には、切り替え信号ＮＯＲＭＡＬが“Ｈ”の
場合にはブロック選択信号ＢＳｘは全て“Ｈ”となる。
その一方、切り替え信号ＮＯＲＭＡＬが“Ｌ”の場合に
は、列アドレスＣＡ＜１２：１１＞の値が“００”，
“０１”，“１０”，“１１”の場合に、それぞれブロ
ック選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄのみが
“Ｈ”となる。
ト７１，７２，７３，７４を有し、それぞれからブロッ
ク選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄが得られ
る。具体的には、切り替え信号ＮＯＲＭＡＬが“Ｈ”の
場合にはブロック選択信号ＢＳｘは全て“Ｈ”となる。
その一方、切り替え信号ＮＯＲＭＡＬが“Ｌ”の場合に
は、列アドレスＣＡ＜１２：１１＞の値が“００”，
“０１”，“１０”，“１１”の場合に、それぞれブロ
ック選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄのみが
“Ｈ”となる。
【００６３】制御回路１０は、切り替え信号ＮＯＲＭＡ
Ｌ並びに行アドレスＲＡ＜１２：０＞及び列アドレス＜
１２：０＞を生成するアドレス生成回路１１と、クロッ
ク信号φ１〜φ４を生成する制御クロック信号生成回路
１５とを備えている。勿論、制御回路１０は上述のブロ
ック選択信号生成回路７０をも含み得る。
Ｌ並びに行アドレスＲＡ＜１２：０＞及び列アドレス＜
１２：０＞を生成するアドレス生成回路１１と、クロッ
ク信号φ１〜φ４を生成する制御クロック信号生成回路
１５とを備えている。勿論、制御回路１０は上述のブロ
ック選択信号生成回路７０をも含み得る。
【００６４】図２及び図３は、それぞれアドレス生成回
路１１及びクロック信号生成回路１５の構成を示す回路
図である。
路１１及びクロック信号生成回路１５の構成を示す回路
図である。
【００６５】図２において、アドレス生成回路１１は、
アドレス生成部１１１〜１１４に区分されている。又、
図３において、クロック信号生成回路１５はクロック信
号φ１〜φ４をそれぞれ生成するクロック信号生成部１
６〜１９に区分されている。
アドレス生成部１１１〜１１４に区分されている。又、
図３において、クロック信号生成回路１５はクロック信
号φ１〜φ４をそれぞれ生成するクロック信号生成部１
６〜１９に区分されている。
【００６６】アドレス生成部１１１は、クロック信号φ
２によって導通するＮＭＯＳトランジスタ３２と、ラッ
チを構成するインバータ４５，４６と、インバータ４７
とを備える。これらはいずれも２ビット分備えられる。
そして、制御回路１０のアドレスピンＡ＜１２：１１＞
に与えられたデータに基づいて、列アドレスの最上位２
ビットＣＡ＜１２：１１＞を出力する。
２によって導通するＮＭＯＳトランジスタ３２と、ラッ
チを構成するインバータ４５，４６と、インバータ４７
とを備える。これらはいずれも２ビット分備えられる。
そして、制御回路１０のアドレスピンＡ＜１２：１１＞
に与えられたデータに基づいて、列アドレスの最上位２
ビットＣＡ＜１２：１１＞を出力する。
【００６７】アドレス生成部１１２は、クロック信号φ
１によって導通するＮＭＯＳトランジスタ２９と、ラッ
チを構成するインバータ３６，３７と、インバータ３８
とを備える。これらはいずれも１３ビット分備えられ
る。そして、制御回路１０のアドレスピンＡ＜１２：０
＞に与えられたデータに基づいて、行アドレスＲＡ＜１
２：０＞を出力する。
１によって導通するＮＭＯＳトランジスタ２９と、ラッ
チを構成するインバータ３６，３７と、インバータ３８
とを備える。これらはいずれも１３ビット分備えられ
る。そして、制御回路１０のアドレスピンＡ＜１２：０
＞に与えられたデータに基づいて、行アドレスＲＡ＜１
２：０＞を出力する。
【００６８】アドレス生成部１１３は、クロック信号φ
４によって導通するＮＭＯＳトランジスタ３３と、ラッ
チを構成するインバータ４８，４９と、インバータ５０
とを備える。これらはいずれも１１ビット分備えられ
る。そして、制御回路１０のアドレスピンＡ＜１０：０
＞に与えられたデータに基づいて、列アドレスの下位１
１ビットＣＡ＜１０：０＞を出力する。
４によって導通するＮＭＯＳトランジスタ３３と、ラッ
チを構成するインバータ４８，４９と、インバータ５０
とを備える。これらはいずれも１１ビット分備えられ
る。そして、制御回路１０のアドレスピンＡ＜１０：０
＞に与えられたデータに基づいて、列アドレスの下位１
１ビットＣＡ＜１０：０＞を出力する。
【００６９】アドレス生成部１１４は、クロック信号φ
３によって導通するＮＭＯＳトランジスタ３５と、ラッ
チを構成するインバータ５５，５６と、インバータ５７
とを備え、制御回路１０のアドレスピンＡ＜０＞に与え
られたデータに基づいて、切り替え信号ＮＯＲＭＡＬを
出力する。
３によって導通するＮＭＯＳトランジスタ３５と、ラッ
チを構成するインバータ５５，５６と、インバータ５７
とを備え、制御回路１０のアドレスピンＡ＜０＞に与え
られたデータに基づいて、切り替え信号ＮＯＲＭＡＬを
出力する。
【００７０】クロック信号生成部１６は制御信号ＲＡＳ
＊を遅延させてその論理を反転させるインバータ５７〜
５９と、インバータ５９の出力及び制御信号ＲＡＳ＊の
それぞれを反転させ、これらの論理積をクロック信号φ
１として出力するＮＯＲゲート６２とを有している。
＊を遅延させてその論理を反転させるインバータ５７〜
５９と、インバータ５９の出力及び制御信号ＲＡＳ＊の
それぞれを反転させ、これらの論理積をクロック信号φ
１として出力するＮＯＲゲート６２とを有している。
【００７１】クロック信号生成部１８は、インバータ５
９の出力及び制御信号ＲＡＳ＊の論理積を論理反転させ
るＡＮＤゲート６４、ＡＮＤゲート６４の論理反転をク
ロック信号φ３として出力するインバータ６１とを有し
ている。
９の出力及び制御信号ＲＡＳ＊の論理積を論理反転させ
るＡＮＤゲート６４、ＡＮＤゲート６４の論理反転をク
ロック信号φ３として出力するインバータ６１とを有し
ている。
【００７２】クロック信号生成部１９はＣＡＳ＊の論理
反転を与えるインバータ６０と、これと制御信号ＲＡＳ
＊との論理和の論理反転をクロック信号φ４として出力
するＮＯＲゲート６３とを有している。
反転を与えるインバータ６０と、これと制御信号ＲＡＳ
＊との論理和の論理反転をクロック信号φ４として出力
するＮＯＲゲート６３とを有している。
【００７３】クロック信号生成部１７は、クロック信号
φ４と切り替え信号ＮＯＲＭＡＬとの論理積の論理反転
を与えるＮＡＮＤゲート６５と、ＮＡＮＤゲート６４，
６５の出力のそれぞれの論理反転の論理和とクロック信
号φ２として出力するＮＡＮＤゲート６６とを有してい
る。
φ４と切り替え信号ＮＯＲＭＡＬとの論理積の論理反転
を与えるＮＡＮＤゲート６５と、ＮＡＮＤゲート６４，
６５の出力のそれぞれの論理反転の論理和とクロック信
号φ２として出力するＮＡＮＤゲート６６とを有してい
る。
【００７４】図４及び図５はこの実施例の動作を説明す
るタイミングチャートである。通常、ＤＲＡＭは電源Ｖ
CC印加後、回路の初期化のために制御信号ＲＡＳ＊を８
回以上活性／非活性を繰り返す。制御信号ＲＡＳ＊の非
活性化（立ち上がり）に伴い、クロック信号φ３はイン
バータ５７〜５９の遅延時間で定まるパルス幅で活性化
（“Ｌ”から“Ｈ”へ）を繰り返す。
るタイミングチャートである。通常、ＤＲＡＭは電源Ｖ
CC印加後、回路の初期化のために制御信号ＲＡＳ＊を８
回以上活性／非活性を繰り返す。制御信号ＲＡＳ＊の非
活性化（立ち上がり）に伴い、クロック信号φ３はイン
バータ５７〜５９の遅延時間で定まるパルス幅で活性化
（“Ｌ”から“Ｈ”へ）を繰り返す。
【００７５】一方、アドレス生成部１１４において、Ｎ
ＭＯＳトランジスタ３５はクロック信号φ３の活性／非
活性に対応してアドレスピンＡ＜０＞に与えられていた
データを伝達／非伝達する。ＮＭＯＳトランジスタ３５
はインバータ５５，５６で形成されるラッチに接続され
ており、クロック信号φ３の活性化によって、アドレス
ピンＡ＜０＞に与えられていたデータは、インバータ５
５，５７を介して切り替え信号ＮＯＲＭＡＬとして出力
される（図４）。
ＭＯＳトランジスタ３５はクロック信号φ３の活性／非
活性に対応してアドレスピンＡ＜０＞に与えられていた
データを伝達／非伝達する。ＮＭＯＳトランジスタ３５
はインバータ５５，５６で形成されるラッチに接続され
ており、クロック信号φ３の活性化によって、アドレス
ピンＡ＜０＞に与えられていたデータは、インバータ５
５，５７を介して切り替え信号ＮＯＲＭＡＬとして出力
される（図４）。
【００７６】よって、電源印加時においてアドレスピン
Ａ＜０＞へ論理“Ｈ”を与えておくことにより、信号φ
３が“Ｈ”になって切り替え信号ＮＯＲＭＡＬが“Ｈ”
になる。切り替え信号ＮＯＲＭＡＬが“Ｈ”の期間、ブ
ロック選択信号ＢＳｘは全て“Ｈ”となり、全ての出力
部４０Ｘにおいて、全てのセンスアンプがＯＮする。即
ちこの場合にはＤＲＡＭ１００は、ＤＲＡＭ２００と同
じ動作をする。
Ａ＜０＞へ論理“Ｈ”を与えておくことにより、信号φ
３が“Ｈ”になって切り替え信号ＮＯＲＭＡＬが“Ｈ”
になる。切り替え信号ＮＯＲＭＡＬが“Ｈ”の期間、ブ
ロック選択信号ＢＳｘは全て“Ｈ”となり、全ての出力
部４０Ｘにおいて、全てのセンスアンプがＯＮする。即
ちこの場合にはＤＲＡＭ１００は、ＤＲＡＭ２００と同
じ動作をする。
【００７７】この後、図５を参照して、クロック信号φ
２は、切り替え信号ＮＯＲＭＡＬが“Ｈ”であるので、
クロック信号φ３とクロック信号φ４の少なくともいず
れか一方が“Ｈ”の時に“Ｈ”になる。時刻ｔ１におい
ては切り替え信号ＮＯＲＭＡＬが“Ｈ”、クロック信号
φ３は“Ｌ”のままであるので、クロック信号φ２はク
ロック信号φ４と同一波形となる。クロック信号φ４は
制御信号ＲＡＳ＊が“Ｌ”で、制御信号ＣＡＳ＊が
“Ｈ”の期間“Ｈ”になる。従ってこの後制御信号ＲＡ
Ｓ＊が非活性（“Ｈ”）になってクロック信号φ３が活
性化しない限り、クロック信号φ２は、制御信号ＣＡＳ
＊と相補的な値を採り続ける。
２は、切り替え信号ＮＯＲＭＡＬが“Ｈ”であるので、
クロック信号φ３とクロック信号φ４の少なくともいず
れか一方が“Ｈ”の時に“Ｈ”になる。時刻ｔ１におい
ては切り替え信号ＮＯＲＭＡＬが“Ｈ”、クロック信号
φ３は“Ｌ”のままであるので、クロック信号φ２はク
ロック信号φ４と同一波形となる。クロック信号φ４は
制御信号ＲＡＳ＊が“Ｌ”で、制御信号ＣＡＳ＊が
“Ｈ”の期間“Ｈ”になる。従ってこの後制御信号ＲＡ
Ｓ＊が非活性（“Ｈ”）になってクロック信号φ３が活
性化しない限り、クロック信号φ２は、制御信号ＣＡＳ
＊と相補的な値を採り続ける。
【００７８】既に切り替え信号ＮＯＲＭＡＬを“Ｈ”に
するためのデータ“Ｈ”が、制御信号ＲＡＳ＊が活性化
する以前に与えられていたところのアドレスピンＡ＜０
＞には、更新されたデータａ＜０＞が与えられている。
またアドレスピンＡ＜１２：１＞にはデータａ＜１２：
１＞が与えられている。データａ＜１２：０＞は行アド
レスＲＡの内容を有する。これらは後述するようにＤＲ
ＡＭの外部に設けられたコントローラ及びＣＰＵによっ
て与えられる。
するためのデータ“Ｈ”が、制御信号ＲＡＳ＊が活性化
する以前に与えられていたところのアドレスピンＡ＜０
＞には、更新されたデータａ＜０＞が与えられている。
またアドレスピンＡ＜１２：１＞にはデータａ＜１２：
１＞が与えられている。データａ＜１２：０＞は行アド
レスＲＡの内容を有する。これらは後述するようにＤＲ
ＡＭの外部に設けられたコントローラ及びＣＰＵによっ
て与えられる。
【００７９】制御信号ＲＡＳ＊が時刻ｔ１において活性
化することにより、クロック信号φ１はインバータ５７
〜５９の遅延時間で定まるパルス幅で活性状態となる。
よって第２のアドレス生成部１１２において、ＮＭＯＳ
トランジスタ２９がデータａ＜１２：０＞を伝達し、デ
ータａ＜１２：０＞はインバータ３６，３８を介して行
アドレスＲＡａ＜１２：０＞として出力される。
化することにより、クロック信号φ１はインバータ５７
〜５９の遅延時間で定まるパルス幅で活性状態となる。
よって第２のアドレス生成部１１２において、ＮＭＯＳ
トランジスタ２９がデータａ＜１２：０＞を伝達し、デ
ータａ＜１２：０＞はインバータ３６，３８を介して行
アドレスＲＡａ＜１２：０＞として出力される。
【００８０】この結果、データａ＜１２：０＞は行アド
レスＲＡａ＜１２：０＞として行デコーダ３０ｘに与え
られる。ブロック選択信号ＢＳｘはすべて“Ｈ”である
ので、行アドレスＲＡａ＜１２：０＞で指定されたワー
ド線ＷＬi に対応する８１９２個の全てのセンスアンプ
の動作がＯＮする。
レスＲＡａ＜１２：０＞として行デコーダ３０ｘに与え
られる。ブロック選択信号ＢＳｘはすべて“Ｈ”である
ので、行アドレスＲＡａ＜１２：０＞で指定されたワー
ド線ＷＬi に対応する８１９２個の全てのセンスアンプ
の動作がＯＮする。
【００８１】但し、ワード線ＷＬi を指定するタイミン
グは、時刻ｔ１から所定の時間が経過している必要があ
る。制御信号ＲＡＳ＊の活性化によってクロック信号φ
１が活性化し、クロック信号φ１の活性化によって行ア
ドレスＲＡａ＜１２：０＞が得られるので、制御信号Ｒ
ＡＳ＊の活性化の時点で直ちにワード線ＷＬi を指定す
ると、行アドレスＲＡａ＜１２：０＞に対応したワード
線ＷＬi に対応するセンスアンプをＯＮさせることにな
らないためである。
グは、時刻ｔ１から所定の時間が経過している必要があ
る。制御信号ＲＡＳ＊の活性化によってクロック信号φ
１が活性化し、クロック信号φ１の活性化によって行ア
ドレスＲＡａ＜１２：０＞が得られるので、制御信号Ｒ
ＡＳ＊の活性化の時点で直ちにワード線ＷＬi を指定す
ると、行アドレスＲＡａ＜１２：０＞に対応したワード
線ＷＬi に対応するセンスアンプをＯＮさせることにな
らないためである。
【００８２】その後、制御信号ＲＡＳ＊が“Ｌ”にある
間に、時刻ｔ２において制御信号ＣＡＳ＊が活性化す
る。時刻ｔ１の直後において、アドレス生成回路１１か
らは、本来は行アドレスとしての情報を有する列アドレ
スＣＡａ＜１２：０＞が出力されるが、これはメモリセ
ルの指定に影響を与える事はない。制御信号ＣＡＳ＊が
活性化する時刻ｔ２の前に列アドレスＣＡｂ＜１２：０
＞がアドレス生成回路１１から得られているためであ
る。つまり、時刻ｔ２以前において、アドレスピンＡ＜
１２：０＞には更新されたデータｂ＜１２：０＞が与え
られており、データｂ＜１２：０＞は列アドレスの内容
を有する。
間に、時刻ｔ２において制御信号ＣＡＳ＊が活性化す
る。時刻ｔ１の直後において、アドレス生成回路１１か
らは、本来は行アドレスとしての情報を有する列アドレ
スＣＡａ＜１２：０＞が出力されるが、これはメモリセ
ルの指定に影響を与える事はない。制御信号ＣＡＳ＊が
活性化する時刻ｔ２の前に列アドレスＣＡｂ＜１２：０
＞がアドレス生成回路１１から得られているためであ
る。つまり、時刻ｔ２以前において、アドレスピンＡ＜
１２：０＞には更新されたデータｂ＜１２：０＞が与え
られており、データｂ＜１２：０＞は列アドレスの内容
を有する。
【００８３】時刻ｔ１において制御信号ＣＡＳ＊が
“Ｈ”であったので、時刻ｔ２に制御信号ＣＡＳ＊が
“Ｌ”となるまでの間、クロック信号φ２，φ４は
“Ｈ”となっていた。そのため、たとえ時刻ｔ２におい
て制御信号ＣＡＳ＊が“Ｌ”となっても、インバータ３
９，４０の対、インバータ４５，４６の対、インバータ
５１，５２の対が形成するラッチによってデータｂ＜１
２：０＞の内容は保持されている。従って、列デコーダ
２は、このアドレスにしたがって８１９２対のＮＭＯＳ
トランジスタから１対を選択する。
“Ｈ”であったので、時刻ｔ２に制御信号ＣＡＳ＊が
“Ｌ”となるまでの間、クロック信号φ２，φ４は
“Ｈ”となっていた。そのため、たとえ時刻ｔ２におい
て制御信号ＣＡＳ＊が“Ｌ”となっても、インバータ３
９，４０の対、インバータ４５，４６の対、インバータ
５１，５２の対が形成するラッチによってデータｂ＜１
２：０＞の内容は保持されている。従って、列デコーダ
２は、このアドレスにしたがって８１９２対のＮＭＯＳ
トランジスタから１対を選択する。
【００８４】さて、このように従来と同様の動作をして
いたＤＲＡＭ１００において、出力部４０ｘのいずれか
に設けられたセンスアンプのみをＯＮする動作（以後
「省電力動作」）、即ちＯＮするセンスアンプの数を１
／４にする動作へ移行する為には以下のようにする。
いたＤＲＡＭ１００において、出力部４０ｘのいずれか
に設けられたセンスアンプのみをＯＮする動作（以後
「省電力動作」）、即ちＯＮするセンスアンプの数を１
／４にする動作へ移行する為には以下のようにする。
【００８５】まず、制御信号ＲＡＳ＊が時刻ｔ４で非活
性化（“Ｌ”から“Ｈ”へ）する前に、アドレスピンＡ
＜０＞にはデータｃ＜０＞＝“Ｌ”を与える。そしてア
ドレスピンＡ＜１２：１１＞には、列アドレスの最上位
２ビットを示すデータｃ＜１２：１１＞を与える。つま
り、次に指定すべきセンスアンプのアドレスを行アドレ
スから先に指定するのではなく、まず列アドレスの最上
位２ビットから先に指定するのである。かかるデータｃ
＜１２：１１＞，ｃ＜０＞の入力は後述するようにＤＲ
ＡＭの外部に設けられたコントローラ及びＣＰＵによっ
て行われる。
性化（“Ｌ”から“Ｈ”へ）する前に、アドレスピンＡ
＜０＞にはデータｃ＜０＞＝“Ｌ”を与える。そしてア
ドレスピンＡ＜１２：１１＞には、列アドレスの最上位
２ビットを示すデータｃ＜１２：１１＞を与える。つま
り、次に指定すべきセンスアンプのアドレスを行アドレ
スから先に指定するのではなく、まず列アドレスの最上
位２ビットから先に指定するのである。かかるデータｃ
＜１２：１１＞，ｃ＜０＞の入力は後述するようにＤＲ
ＡＭの外部に設けられたコントローラ及びＣＰＵによっ
て行われる。
【００８６】例えば、時刻ｔ３において制御信号ＣＡＳ
＊が“Ｈ”となる時点においては未だ制御信号ＲＡＳ＊
が“Ｌ”であり、この時点でアドレスピンＡ＜０＞にデ
ータｃ＜０＞＝“Ｌ”を、アドレスピンＡ＜１２：１１
＞にデータｃ＜１２：１１＞を、それぞれ与えることも
できる。
＊が“Ｈ”となる時点においては未だ制御信号ＲＡＳ＊
が“Ｌ”であり、この時点でアドレスピンＡ＜０＞にデ
ータｃ＜０＞＝“Ｌ”を、アドレスピンＡ＜１２：１１
＞にデータｃ＜１２：１１＞を、それぞれ与えることも
できる。
【００８７】その後、時刻ｔ４において制御信号ＲＡＳ
＊が“Ｈ”となると、クロック信号φ３が、インバータ
５７〜５９の遅延時間で定まるパルス幅で活性化し、デ
ータｃ＜０＞は切り替え信号ＮＯＲＭＡＬとして出力さ
れる。また時刻ｔ３から“Ｈ”であるクロック信号φ２
は時刻ｔ３においても引き続いて“Ｈ”であるので、第
１のアドレス生成部１１１によってデータｃ＜１２：１
１＞は列アドレスＣＡｃ＜１２：１１＞として出力され
る。
＊が“Ｈ”となると、クロック信号φ３が、インバータ
５７〜５９の遅延時間で定まるパルス幅で活性化し、デ
ータｃ＜０＞は切り替え信号ＮＯＲＭＡＬとして出力さ
れる。また時刻ｔ３から“Ｈ”であるクロック信号φ２
は時刻ｔ３においても引き続いて“Ｈ”であるので、第
１のアドレス生成部１１１によってデータｃ＜１２：１
１＞は列アドレスＣＡｃ＜１２：１１＞として出力され
る。
【００８８】切り替え信号ＮＯＲＭＡＬが“Ｌ”となる
ので、ブロック選択信号生成回路７０は、列アドレスＣ
Ａｃ＜１２：１１＞に基づいてブロック選択信号ＢＳｘ
の内の一つのみを“Ｈ”にする。つまり列アドレスの最
上位２ビットはブロック選択信号ＢＳｘを規定するブロ
ックアドレスとして機能する。既述のようにブロック選
択信号ＢＳｘは行デコーダ３０ｘ及び出力部４０ｘの機
能のＯＮ／ＯＦＦを司るので、“Ｈ”となったブロック
選択信号ＢＳｘに対応する出力部４０ｘの中の２０４８
個のセンスアンプのみがＯＮする。これによって従来の
ＤＲＡＭ２００と比較して電力の低減が実現できる。
又、これに対応する行デコーダ３０ｘのみが、後に指定
される行アドレスに従ってワード線ＷＬi を選択するこ
とになる。
ので、ブロック選択信号生成回路７０は、列アドレスＣ
Ａｃ＜１２：１１＞に基づいてブロック選択信号ＢＳｘ
の内の一つのみを“Ｈ”にする。つまり列アドレスの最
上位２ビットはブロック選択信号ＢＳｘを規定するブロ
ックアドレスとして機能する。既述のようにブロック選
択信号ＢＳｘは行デコーダ３０ｘ及び出力部４０ｘの機
能のＯＮ／ＯＦＦを司るので、“Ｈ”となったブロック
選択信号ＢＳｘに対応する出力部４０ｘの中の２０４８
個のセンスアンプのみがＯＮする。これによって従来の
ＤＲＡＭ２００と比較して電力の低減が実現できる。
又、これに対応する行デコーダ３０ｘのみが、後に指定
される行アドレスに従ってワード線ＷＬi を選択するこ
とになる。
【００８９】このように特定の行デコーダ３０ｘにワー
ド線ＷＬi の選択を行わせるのはＤＲＡＭが破壊読み出
しであることに由来する。一旦ワード線を選択すると、
センスアンプを駆動させてリストア動作を行う必要があ
る。そのため、一部のセンスアンプのみを駆動させる本
発明においては、駆動されたセンスアンプに対応する以
外の行デコーダに、ワード線の選択を行わせることは望
ましくない。
ド線ＷＬi の選択を行わせるのはＤＲＡＭが破壊読み出
しであることに由来する。一旦ワード線を選択すると、
センスアンプを駆動させてリストア動作を行う必要があ
る。そのため、一部のセンスアンプのみを駆動させる本
発明においては、駆動されたセンスアンプに対応する以
外の行デコーダに、ワード線の選択を行わせることは望
ましくない。
【００９０】なお、切り替え信号ＮＯＲＭＡＬは“Ｌ”
となるので、クロック信号φ２はクロック信号φ３と同
一の波形となる。
となるので、クロック信号φ２はクロック信号φ３と同
一の波形となる。
【００９１】その後、時刻ｔ５において再び制御信号Ｒ
ＡＳ＊が活性化する前に、アドレスピンＡ＜１２：０＞
には行アドレスとしてのデータｄ＜１２：０＞が与えら
れる。そして時刻ｔ５において制御信号ＲＡＳ＊が
“Ｌ”となることによって、クロック信号φ１は一定期
間“Ｈ”となる。またクロック信号φ４は制御信号ＣＡ
Ｓ＊と同一の論理を呈することとなる。従って、データ
ｄ＜１２：０＞はアドレス生成部１１２によって行アド
レスＲＡｄ＜１２：０＞として出力される。
ＡＳ＊が活性化する前に、アドレスピンＡ＜１２：０＞
には行アドレスとしてのデータｄ＜１２：０＞が与えら
れる。そして時刻ｔ５において制御信号ＲＡＳ＊が
“Ｌ”となることによって、クロック信号φ１は一定期
間“Ｈ”となる。またクロック信号φ４は制御信号ＣＡ
Ｓ＊と同一の論理を呈することとなる。従って、データ
ｄ＜１２：０＞はアドレス生成部１１２によって行アド
レスＲＡｄ＜１２：０＞として出力される。
【００９２】このとき、クロック信号φ４が“Ｈ”とな
るので、アドレス生成部１１３からは、本来は行アドレ
スとしての情報を有する列アドレスＣＡｄ＜１０：０＞
が出力される。しかし、後述のように列アドレスの下位
１１ビットが時刻ｔ６の前に出力されるので、時刻ｔ１
〜ｔ２での動作と同様に、本来は行アドレスとしての情
報を有する列アドレスＣＡｄ＜１０：０＞がメモリセル
の指定に影響を与える事はない。
るので、アドレス生成部１１３からは、本来は行アドレ
スとしての情報を有する列アドレスＣＡｄ＜１０：０＞
が出力される。しかし、後述のように列アドレスの下位
１１ビットが時刻ｔ６の前に出力されるので、時刻ｔ１
〜ｔ２での動作と同様に、本来は行アドレスとしての情
報を有する列アドレスＣＡｄ＜１０：０＞がメモリセル
の指定に影響を与える事はない。
【００９３】このようにしてアドレス生成部１１２から
出力された行アドレスＲＡｄ＜１２：０＞は全ての行デ
コーダ３０ａ，３０ｂ，３０ｃ，３０ｄに与えられるも
のの、既にこれらの中の一つしか行デコーダはＯＮして
いない。従って、指定されるワード線ＷＬi の長さは従
来の場合と比較して１／４となる。
出力された行アドレスＲＡｄ＜１２：０＞は全ての行デ
コーダ３０ａ，３０ｂ，３０ｃ，３０ｄに与えられるも
のの、既にこれらの中の一つしか行デコーダはＯＮして
いない。従って、指定されるワード線ＷＬi の長さは従
来の場合と比較して１／４となる。
【００９４】この後、時刻ｔ６において制御信号ＣＡＳ
＊が活性化する前に、アドレスピンＡ＜１０：０＞には
列アドレスとしてのデータｅ＜１０：０＞が与えられ
る。列アドレスの内の最上位２ビットは既にブロックア
ドレス（データｃ＜１２：１１＞）として与えられた
為、ここでは列アドレスの内の下位１１ビットが入力さ
れる。
＊が活性化する前に、アドレスピンＡ＜１０：０＞には
列アドレスとしてのデータｅ＜１０：０＞が与えられ
る。列アドレスの内の最上位２ビットは既にブロックア
ドレス（データｃ＜１２：１１＞）として与えられた
為、ここでは列アドレスの内の下位１１ビットが入力さ
れる。
【００９５】時刻ｔ６以前においては制御信号ＣＡＳ＊
が“Ｈ”であったため、クロック信号φ４は“Ｈ”であ
り、アドレス生成部１１３によってデータｅ＜１０：０
＞は列アドレスＣＡｅ＜１０：０＞として出力される。
が“Ｈ”であったため、クロック信号φ４は“Ｈ”であ
り、アドレス生成部１１３によってデータｅ＜１０：０
＞は列アドレスＣＡｅ＜１０：０＞として出力される。
【００９６】このようにしてアドレス生成部１１３から
出力された列アドレスＣＡｅ＜１０：０＞は列デコーダ
２へ与えられる。既に列デコーダ２にはブロックアドレ
スＣＡｃ＜１２：１１＞が与えられているので、ＯＮし
た２０４８個のセンスアンプの内の一つに対応するトラ
ンジスタ７ｘ，８ｘのみを導通させ、センスアンプの内
容をＩ／Ｏ線及びＩ／Ｏ＊線に与える。
出力された列アドレスＣＡｅ＜１０：０＞は列デコーダ
２へ与えられる。既に列デコーダ２にはブロックアドレ
スＣＡｃ＜１２：１１＞が与えられているので、ＯＮし
た２０４８個のセンスアンプの内の一つに対応するトラ
ンジスタ７ｘ，８ｘのみを導通させ、センスアンプの内
容をＩ／Ｏ線及びＩ／Ｏ＊線に与える。
【００９７】次に選択したいメモリセルが、現在選択し
ているメモリセルが属しているメモリセルアレイ６ｘに
含まれている場合（ページ・ヒット）には、図１９に示
されるように、制御信号ＲＡＳ＊を活性化させたまま、
一旦制御信号ＣＡＳ＊を非活性化させ、再度これを活性
化させることによって、続けて列アドレスの下位１１ビ
ットを列デコーダ２へ与えればよい。
ているメモリセルが属しているメモリセルアレイ６ｘに
含まれている場合（ページ・ヒット）には、図１９に示
されるように、制御信号ＲＡＳ＊を活性化させたまま、
一旦制御信号ＣＡＳ＊を非活性化させ、再度これを活性
化させることによって、続けて列アドレスの下位１１ビ
ットを列デコーダ２へ与えればよい。
【００９８】次に選択したいメモリセルが、現在選択し
ているメモリセルが属しているのとは異なるメモリセル
アレイ６ｘに含まれている場合（ページ・ミス）には、
まず制御信号ＣＡＳ＊を、続いて制御信号ＲＡＳ＊を、
それぞれ非活性化させ、再度ブロックアドレスを読み込
む必要がある。
ているメモリセルが属しているのとは異なるメモリセル
アレイ６ｘに含まれている場合（ページ・ミス）には、
まず制御信号ＣＡＳ＊を、続いて制御信号ＲＡＳ＊を、
それぞれ非活性化させ、再度ブロックアドレスを読み込
む必要がある。
【００９９】図５は時刻ｔ６以降において、ページ・ミ
スの場合を示している。時刻ｔ４の前後における状況と
同様な動作が行われる。制御信号ＲＡＳ＊が時刻ｔ８で
非活性化する前に、アドレスピンＡ＜０＞にはデータｆ
＜０＞＝“Ｌ”が与えられる。そしてアドレスピンＡ＜
１２：１１＞には、列アドレスの最上位２ビット（ブロ
ックアドレス）を示すデータｆ＜１２：１１＞が与えら
れる。時刻ｔ７において制御信号ＣＡＳ＊が“Ｈ”とな
っても未だ制御信号ＲＡＳ＊が“Ｌ”であるので、クロ
ック信号φ２は“Ｌ”のままである。更に時刻ｔ８にお
いて制御信号ＲＡＳ＊が“Ｈ”となってクロック信号φ
２はクロック信号φ３と共に“Ｈ”となり、アドレス生
成部１１１によってデータｆ＜１２：１１＞がブロック
アドレスＣＡｆ＜１２：１１＞として出力される。
スの場合を示している。時刻ｔ４の前後における状況と
同様な動作が行われる。制御信号ＲＡＳ＊が時刻ｔ８で
非活性化する前に、アドレスピンＡ＜０＞にはデータｆ
＜０＞＝“Ｌ”が与えられる。そしてアドレスピンＡ＜
１２：１１＞には、列アドレスの最上位２ビット（ブロ
ックアドレス）を示すデータｆ＜１２：１１＞が与えら
れる。時刻ｔ７において制御信号ＣＡＳ＊が“Ｈ”とな
っても未だ制御信号ＲＡＳ＊が“Ｌ”であるので、クロ
ック信号φ２は“Ｌ”のままである。更に時刻ｔ８にお
いて制御信号ＲＡＳ＊が“Ｈ”となってクロック信号φ
２はクロック信号φ３と共に“Ｈ”となり、アドレス生
成部１１１によってデータｆ＜１２：１１＞がブロック
アドレスＣＡｆ＜１２：１１＞として出力される。
【０１００】以下、行アドレスの指定、列アドレスの下
位１１ビットの指定は時刻ｔ４以降と同様に行われる。
位１１ビットの指定は時刻ｔ４以降と同様に行われる。
【０１０１】以上のことから解るように、制御信号ＲＡ
Ｓ＊の非活性化のタイミングでブロックアドレスが得ら
れる。このため、アドレスピンの数を増加させる事な
く、また制御信号を増加させることなく、ブロックアド
レスを行アドレスに先だって求める事ができる。
Ｓ＊の非活性化のタイミングでブロックアドレスが得ら
れる。このため、アドレスピンの数を増加させる事な
く、また制御信号を増加させることなく、ブロックアド
レスを行アドレスに先だって求める事ができる。
【０１０２】以上の動作から解るように、本実施例にお
いてブロックアドレスは原則的に制御信号ＲＡＳ＊の非
活性化のタイミングでブロックアドレスが得られるとい
う事ができる。
いてブロックアドレスは原則的に制御信号ＲＡＳ＊の非
活性化のタイミングでブロックアドレスが得られるとい
う事ができる。
【０１０３】そうすると、省電力動作において、メモリ
セルを特定するための行アドレス及び列アドレスがデコ
ードされるには、時刻ｔ４にブロックアドレスを入力し
てから、制御信号ＣＡＳ＊によって残りの列アドレスの
下位１１ビットをも含めて列デコーダ２でデコードされ
る時刻ｔ６までの時間が必要である。一方、通常動作に
おいては、時刻ｔ１に行アドレスが入力され、時刻ｔ２
にすべての列アドレスが列デコーダ２でデコードされ
る。従って、省電力動作においてメモリセルを指定する
のに必要な時間は、通常動作においてメモリセルを指定
するのに必要な時間に比べて長い。
セルを特定するための行アドレス及び列アドレスがデコ
ードされるには、時刻ｔ４にブロックアドレスを入力し
てから、制御信号ＣＡＳ＊によって残りの列アドレスの
下位１１ビットをも含めて列デコーダ２でデコードされ
る時刻ｔ６までの時間が必要である。一方、通常動作に
おいては、時刻ｔ１に行アドレスが入力され、時刻ｔ２
にすべての列アドレスが列デコーダ２でデコードされ
る。従って、省電力動作においてメモリセルを指定する
のに必要な時間は、通常動作においてメモリセルを指定
するのに必要な時間に比べて長い。
【０１０４】しかし、省電力動作でのこのような動作は
ページ・ミスの場合にのみ必要であり、通常動作におい
てもページ・ミスの場合にはプリチャージ期間が必要で
ある事を考慮すれば、省電力動作においても通常動作の
場合と比較して、ＤＲＡＭを利用したシステムとしての
性能は低下しないといえる。
ページ・ミスの場合にのみ必要であり、通常動作におい
てもページ・ミスの場合にはプリチャージ期間が必要で
ある事を考慮すれば、省電力動作においても通常動作の
場合と比較して、ＤＲＡＭを利用したシステムとしての
性能は低下しないといえる。
【０１０５】図６は、ＤＲＡＭを記憶素子として用いた
計算機３００の構成を例示するブロック図である。
計算機３００の構成を例示するブロック図である。
【０１０６】計算機３００はＣＰＵ（演算装置）６７、
コントローラ６８、ＤＲＡＭ６９を備えている。ＣＰＵ
６７はアドレス信号ＡＣ＜２５：０＞及びリードライト
指令Ｒ／Ｗを発生する。コントローラ６８はアドレス信
号ＡＣ＜２５：０＞に基づいてＤＲＡＭ６９のアドレス
ピンＡ＜１２：０＞にデータを与え、リードライト指令
Ｒ／Ｗにも基づいて制御信号ＲＡＳ＊，ＣＡＳ＊，ＯＥ
＊，ＷＥ＊を発生する。
コントローラ６８、ＤＲＡＭ６９を備えている。ＣＰＵ
６７はアドレス信号ＡＣ＜２５：０＞及びリードライト
指令Ｒ／Ｗを発生する。コントローラ６８はアドレス信
号ＡＣ＜２５：０＞に基づいてＤＲＡＭ６９のアドレス
ピンＡ＜１２：０＞にデータを与え、リードライト指令
Ｒ／Ｗにも基づいて制御信号ＲＡＳ＊，ＣＡＳ＊，ＯＥ
＊，ＷＥ＊を発生する。
【０１０７】図７及び図８は、それぞれＤＲＡＭ６９と
して従来のＤＲＡＭ２００及び本実施例にかかるＤＲＡ
Ｍ１００を用いた場合の計算機３００の動作を示すタイ
ミングチャートである。コントローラ６８はクロック信
号ＣＬＫに基づいて動作する。
して従来のＤＲＡＭ２００及び本実施例にかかるＤＲＡ
Ｍ１００を用いた場合の計算機３００の動作を示すタイ
ミングチャートである。コントローラ６８はクロック信
号ＣＬＫに基づいて動作する。
【０１０８】図７において、サイクルＣ２の開始時（ク
ロック信号ＣＬＫの立ち下がり）にＣＰＵ６７がアドレ
ス信号ＡＣ１＜２５：０＞を発生すると、コントローラ
６８は制御信号ＲＡＳ＊をサイクルＣ２の中央（クロッ
ク信号ＣＬＫの立ち上がり）において“Ｌ”にするとと
もに、アドレス信号ＡＣ１＜２５：１３＞を行アドレス
ＲＡ１＜１２：０＞としてＤＲＡＭ２００に印加する。
次にサイクルＣ３の開始と共にアドレス信号ＡＣ１＜１
２：０＞を列アドレスＣＡ１＜１２：０＞として、サイ
クルＣ３の中央において制御信号ＣＡＳ＊を“Ｌ”に、
それぞれＤＲＡＭ２００へ印加する。このときページ・
ヒットを示すヒット信号ＨＩＴが“Ｈ”となる。ＤＲＡ
Ｍ２００は印加された行アドレスＲＡ１＜１２：０＞と
列アドレスＣＡ１＜１２：０＞によって選択されたデー
タＤ１を出力する。
ロック信号ＣＬＫの立ち下がり）にＣＰＵ６７がアドレ
ス信号ＡＣ１＜２５：０＞を発生すると、コントローラ
６８は制御信号ＲＡＳ＊をサイクルＣ２の中央（クロッ
ク信号ＣＬＫの立ち上がり）において“Ｌ”にするとと
もに、アドレス信号ＡＣ１＜２５：１３＞を行アドレス
ＲＡ１＜１２：０＞としてＤＲＡＭ２００に印加する。
次にサイクルＣ３の開始と共にアドレス信号ＡＣ１＜１
２：０＞を列アドレスＣＡ１＜１２：０＞として、サイ
クルＣ３の中央において制御信号ＣＡＳ＊を“Ｌ”に、
それぞれＤＲＡＭ２００へ印加する。このときページ・
ヒットを示すヒット信号ＨＩＴが“Ｈ”となる。ＤＲＡ
Ｍ２００は印加された行アドレスＲＡ１＜１２：０＞と
列アドレスＣＡ１＜１２：０＞によって選択されたデー
タＤ１を出力する。
【０１０９】サイクルＣ４の開始と共に、ＣＰＵ６７が
アドレス信号ＡＣ２＜２５：０＞を発生する。アドレス
信号ＡＣ２＜２５：１３＞，ＡＣ１＜２５：１３＞が互
いに等しい場合（ページ・ヒット）には行アドレスが同
じなので、コントローラ６８は制御信号ＲＡＳ＊を非活
性とする事なく、サイクルＣ４の中央で制御信号ＣＡＳ
＊を一旦非活性化する。
アドレス信号ＡＣ２＜２５：０＞を発生する。アドレス
信号ＡＣ２＜２５：１３＞，ＡＣ１＜２５：１３＞が互
いに等しい場合（ページ・ヒット）には行アドレスが同
じなので、コントローラ６８は制御信号ＲＡＳ＊を非活
性とする事なく、サイクルＣ４の中央で制御信号ＣＡＳ
＊を一旦非活性化する。
【０１１０】サイクルＣ５の開始と共に、コントローラ
６８はアドレス信号ＡＣ２＜１２：０＞をＤＲＡＭ２０
０のアドレスピンＡ＜１２：０＞へ列アドレスＣＡ２＜
１２：０＞として与える。そしてサイクルＣ５の中央で
制御信号ＣＡＳ＊を活性化させる。ＤＲＡＭ２００は行
アドレスＲＡ２＜１２：０＞（＝ＲＡ１＜１２：０＞）
及び列アドレスＣＡ２＜１２：０＞によって選択された
データＤ２を出力する。ページ・ヒットの状態であるの
でヒット信号ＨＩＴは“Ｈ”のままである。
６８はアドレス信号ＡＣ２＜１２：０＞をＤＲＡＭ２０
０のアドレスピンＡ＜１２：０＞へ列アドレスＣＡ２＜
１２：０＞として与える。そしてサイクルＣ５の中央で
制御信号ＣＡＳ＊を活性化させる。ＤＲＡＭ２００は行
アドレスＲＡ２＜１２：０＞（＝ＲＡ１＜１２：０＞）
及び列アドレスＣＡ２＜１２：０＞によって選択された
データＤ２を出力する。ページ・ヒットの状態であるの
でヒット信号ＨＩＴは“Ｈ”のままである。
【０１１１】同様にしてコントローラ６８はアドレス信
号ＡＣ３＜１２：０＞をＤＲＡＭ２００のアドレスピン
Ａ＜１２：０＞へ列アドレスＣＡ３＜１２：０＞として
与え、制御信号ＣＡＳ＊を一旦非活性化させておいて再
度これを活性化させる。これによって、ＤＲＡＭ２００
は行アドレスＲＡ３＜１２：０＞（＝ＲＡ１＜１２：０
＞）及び列アドレスＣＡ３＜１２：０＞によって選択さ
れたデータＤ３を出力する。ページ・ヒットの状態であ
るのでヒット信号ＨＩＴは“Ｈ”のままである（サイク
ルＣ６，Ｃ７）。
号ＡＣ３＜１２：０＞をＤＲＡＭ２００のアドレスピン
Ａ＜１２：０＞へ列アドレスＣＡ３＜１２：０＞として
与え、制御信号ＣＡＳ＊を一旦非活性化させておいて再
度これを活性化させる。これによって、ＤＲＡＭ２００
は行アドレスＲＡ３＜１２：０＞（＝ＲＡ１＜１２：０
＞）及び列アドレスＣＡ３＜１２：０＞によって選択さ
れたデータＤ３を出力する。ページ・ヒットの状態であ
るのでヒット信号ＨＩＴは“Ｈ”のままである（サイク
ルＣ６，Ｃ７）。
【０１１２】そしてサイクルＣ８の開始と共にアドレス
信号ＡＣ４＜２５：０＞をＣＰＵ６７が発生し、ＡＣ４
＜２５：１３＞≠ＡＣ３＜２５：１３＞となってページ
・ミスが生じた場合には、制御信号ＲＡＳ＊を一旦非活
性化して、ワード線の非活性化、センスアンプの初期化
を行う必要がある。
信号ＡＣ４＜２５：０＞をＣＰＵ６７が発生し、ＡＣ４
＜２５：１３＞≠ＡＣ３＜２５：１３＞となってページ
・ミスが生じた場合には、制御信号ＲＡＳ＊を一旦非活
性化して、ワード線の非活性化、センスアンプの初期化
を行う必要がある。
【０１１３】センスアンプの初期化にはプリチャージが
必要であり、プリチャージを行う為にはプリチャージ期
間ｔPCが必要である。従ってコントローラ６８はページ
・ミスが起こった場合、ヒット信号ＨＩＴを“Ｌ”に
し、ＣＰＵ６７に対して次のアドレス信号ＡＣ５＜２
５：０＞の発生を遅らせるように指示する（サイクルＣ
８の中央）。
必要であり、プリチャージを行う為にはプリチャージ期
間ｔPCが必要である。従ってコントローラ６８はページ
・ミスが起こった場合、ヒット信号ＨＩＴを“Ｌ”に
し、ＣＰＵ６７に対して次のアドレス信号ＡＣ５＜２
５：０＞の発生を遅らせるように指示する（サイクルＣ
８の中央）。
【０１１４】プリチャージ期間ｔPCには少なくともクロ
ック信号ＣＬＫの２サイクル分が必要であるので、これ
が終了するのはサイクルＣ１０に入ってからである。そ
してプリチャージ期間ｔPC経過後、コントローラ６８は
制御信号ＲＡＳ＊を活性化する。この時点では既にＤＲ
ＡＭ２００にはアドレス信号ＡＣ４＜２５：１３＞が行
アドレスＲＡ４＜１２：０＞としてアドレスピンＡ＜１
２：０＞に与えられているので、ＤＲＡＭ２００で行ア
ドレスの指定が行われる。
ック信号ＣＬＫの２サイクル分が必要であるので、これ
が終了するのはサイクルＣ１０に入ってからである。そ
してプリチャージ期間ｔPC経過後、コントローラ６８は
制御信号ＲＡＳ＊を活性化する。この時点では既にＤＲ
ＡＭ２００にはアドレス信号ＡＣ４＜２５：１３＞が行
アドレスＲＡ４＜１２：０＞としてアドレスピンＡ＜１
２：０＞に与えられているので、ＤＲＡＭ２００で行ア
ドレスの指定が行われる。
【０１１５】次にサイクルＣ１１の開始と共に、コント
ローラ６８はアドレス信号ＡＣ４＜１２：０＞を列アド
レスＣＡ４＜１２：０＞としてアドレスピンＡ＜１２：
０＞へ与える。更にサイクルＣ１１の中央において制御
信号ＣＡＳ＊を活性化する。ＤＲＡＭ２００は行アドレ
スＲＡ４＜１２：０＞及び列アドレスＣＡ４＜１２：０
＞に従ってデータＤ４を出力する。
ローラ６８はアドレス信号ＡＣ４＜１２：０＞を列アド
レスＣＡ４＜１２：０＞としてアドレスピンＡ＜１２：
０＞へ与える。更にサイクルＣ１１の中央において制御
信号ＣＡＳ＊を活性化する。ＤＲＡＭ２００は行アドレ
スＲＡ４＜１２：０＞及び列アドレスＣＡ４＜１２：０
＞に従ってデータＤ４を出力する。
【０１１６】サイクルＣ１２とサイクルＣ１４にＣＰＵ
６７はそれぞれアドレス信号ＡＣ５＜２５：０＞，ＡＣ
６＜２５：０＞を発生する。ここではＡＣ４＜２５：１
３＞＝ＡＣ５＜２５：１３＞＝ＡＣ６＜２５：１３＞で
あって、ページ・ヒットとなり、サイクルＣ４〜Ｃ７と
同様の動作が行われる。
６７はそれぞれアドレス信号ＡＣ５＜２５：０＞，ＡＣ
６＜２５：０＞を発生する。ここではＡＣ４＜２５：１
３＞＝ＡＣ５＜２５：１３＞＝ＡＣ６＜２５：１３＞で
あって、ページ・ヒットとなり、サイクルＣ４〜Ｃ７と
同様の動作が行われる。
【０１１７】一方、本実施例に対応する図８において、
最初ＤＲＡＭ１００は通常動作に設定されているとする
（ＮＯＲＭＡＬ＝“Ｈ”）。従って、サイクルＣ１〜Ｃ
７の動作は従来の場合に対応する図７の場合と同じであ
る。
最初ＤＲＡＭ１００は通常動作に設定されているとする
（ＮＯＲＭＡＬ＝“Ｈ”）。従って、サイクルＣ１〜Ｃ
７の動作は従来の場合に対応する図７の場合と同じであ
る。
【０１１８】サイクルＣ８においてページ・ミスが生じ
た時、コントローラ６８はアドレスピンＡ＜０＞に
“Ｌ”を与え、次のサイクルから省電力動作に移行する
ことを指定する。サイクルＣ８の中央において制御信号
ＲＡＳ＊，ＣＡＳ＊が非活性化するのは図７と同様であ
る。信号ＲＡＳを“Ｈ”にする事により、アドレス信号
ＡＣ４＜１２：１１＞がブロックアドレスＣＡ４＜１
２：１１＞としてアドレスピンＡ＜１２：１１＞に与え
られる。又、プリチャージ期間ｔPCが開始され、ヒット
信号ＨＩＴが“Ｌ”となる。この時点は図５における時
刻ｔ４に相当する。
た時、コントローラ６８はアドレスピンＡ＜０＞に
“Ｌ”を与え、次のサイクルから省電力動作に移行する
ことを指定する。サイクルＣ８の中央において制御信号
ＲＡＳ＊，ＣＡＳ＊が非活性化するのは図７と同様であ
る。信号ＲＡＳを“Ｈ”にする事により、アドレス信号
ＡＣ４＜１２：１１＞がブロックアドレスＣＡ４＜１
２：１１＞としてアドレスピンＡ＜１２：１１＞に与え
られる。又、プリチャージ期間ｔPCが開始され、ヒット
信号ＨＩＴが“Ｌ”となる。この時点は図５における時
刻ｔ４に相当する。
【０１１９】プリチャージ期間ｔPCの間に、コントロー
ラ６８はアドレス信号ＡＣ４＜２５：１３＞を行アドレ
スＲＡ４＜１２：０＞としてアドレスピンＡ＜１２：０
＞に与える。そしてプリチャージ期間ｔPCの経過後、コ
ントローラ６８は制御信号ＲＡＳ＊を“Ｌ”にし、行ア
ドレスＲＡ４＜１２：０＞はＤＲＡＭ１００へと伝達さ
れる。この時点は図５における時刻ｔ５に相当する。
ラ６８はアドレス信号ＡＣ４＜２５：１３＞を行アドレ
スＲＡ４＜１２：０＞としてアドレスピンＡ＜１２：０
＞に与える。そしてプリチャージ期間ｔPCの経過後、コ
ントローラ６８は制御信号ＲＡＳ＊を“Ｌ”にし、行ア
ドレスＲＡ４＜１２：０＞はＤＲＡＭ１００へと伝達さ
れる。この時点は図５における時刻ｔ５に相当する。
【０１２０】サイクルＣ１１の開始と共に、アドレス信
号ＡＣ４＜１０：０＞が列アドレスＲＡ４＜１０：０＞
としてアドレスピンＡ＜１０：０＞に与えられる。そし
てサイクルＣ１１の中央において（この時点は図５にお
ける時刻ｔ６に相当する）に制御信号ＣＡＳ＊が“Ｌ”
となる。ＤＲＡＭ１００は入力された行アドレスＲＡ４
＜１２：０＞及び列アドレスＣＡ４＜１２：０＞に従っ
てデータＤ４を出力する。
号ＡＣ４＜１０：０＞が列アドレスＲＡ４＜１０：０＞
としてアドレスピンＡ＜１０：０＞に与えられる。そし
てサイクルＣ１１の中央において（この時点は図５にお
ける時刻ｔ６に相当する）に制御信号ＣＡＳ＊が“Ｌ”
となる。ＤＲＡＭ１００は入力された行アドレスＲＡ４
＜１２：０＞及び列アドレスＣＡ４＜１２：０＞に従っ
てデータＤ４を出力する。
【０１２１】サイクルＣ１２以降はページ・ヒットの場
合であるので、図７と同様に動作する。
合であるので、図７と同様に動作する。
【０１２２】以上のように、ブロックアドレスの指定は
プリチャージ期間ｔPC中に行われるので、データＤ１〜
Ｄ５がＤＲＡＭから出力されるタイミングは同じであ
る。よって本実施例によるＤＲＡＭ１００を使用したこ
とによる計算機３００の処理速度の劣化はなく、低消費
電力化が実現される。
プリチャージ期間ｔPC中に行われるので、データＤ１〜
Ｄ５がＤＲＡＭから出力されるタイミングは同じであ
る。よって本実施例によるＤＲＡＭ１００を使用したこ
とによる計算機３００の処理速度の劣化はなく、低消費
電力化が実現される。
【０１２３】図９はコントローラ６８の構造を例示する
ブロック図である。コントローラ６８はＣＰＵ６７から
与えられるアドレス信号ＡＣ＜２５：０＞を分担して入
力するラッチ回路６８１ａ〜６８１ｃ、リードライト指
令Ｒ／Ｗに基づいて制御信号ＲＡＳ＊，ＣＡＳ＊，ＯＥ
＊，ＷＥ＊を発生する制御信号発生部６８２を備えてい
る。
ブロック図である。コントローラ６８はＣＰＵ６７から
与えられるアドレス信号ＡＣ＜２５：０＞を分担して入
力するラッチ回路６８１ａ〜６８１ｃ、リードライト指
令Ｒ／Ｗに基づいて制御信号ＲＡＳ＊，ＣＡＳ＊，ＯＥ
＊，ＷＥ＊を発生する制御信号発生部６８２を備えてい
る。
【０１２４】ラッチ回路６８１ａ，６８１ｂ，６８１ｃ
はそれぞれアドレス信号ＡＣ＜２５：１３＞，ＡＣ＜１
２：１＞，ＡＣ＜０＞を、それぞれラッチする。
はそれぞれアドレス信号ＡＣ＜２５：１３＞，ＡＣ＜１
２：１＞，ＡＣ＜０＞を、それぞれラッチする。
【０１２５】ラッチ回路６８１ｃはセレクタ６８５の一
方の入力端に接続されており、セレクタ６８５の他方の
入力端にはモード指定レジスタ６８４の内容が与えられ
る。セレクタ６８５が、自身の一方及び他方の入力端の
いずれに与えられたデータを出力端に出力するかは、Ｏ
Ｒゲート６８ｇの出力によって制御される。モード指定
レジスタ６８４は通常動作の場合及び省電力動作の場合
にはそれぞれ“１”及び“０”を、セレクタ６８５の他
方の入力端及びＯＲゲート６８ｇの一方の入力端に与え
る。ＯＲゲート６８ｇの他方の入力端にはヒット信号Ｈ
ＩＴが与えられる。通常動作時においてはＯＲゲート６
８ｇの出力はヒット信号ＨＩＴの値によらずに“Ｈ”と
なり、セレクタ６８５はラッチ回路６８１ｃの内容を出
力する。
方の入力端に接続されており、セレクタ６８５の他方の
入力端にはモード指定レジスタ６８４の内容が与えられ
る。セレクタ６８５が、自身の一方及び他方の入力端の
いずれに与えられたデータを出力端に出力するかは、Ｏ
Ｒゲート６８ｇの出力によって制御される。モード指定
レジスタ６８４は通常動作の場合及び省電力動作の場合
にはそれぞれ“１”及び“０”を、セレクタ６８５の他
方の入力端及びＯＲゲート６８ｇの一方の入力端に与え
る。ＯＲゲート６８ｇの他方の入力端にはヒット信号Ｈ
ＩＴが与えられる。通常動作時においてはＯＲゲート６
８ｇの出力はヒット信号ＨＩＴの値によらずに“Ｈ”と
なり、セレクタ６８５はラッチ回路６８１ｃの内容を出
力する。
【０１２６】行アドレスラッチ６８６はラッチ回路６８
１ａの出力をラッチして比較部６８８及びセレクタ６８
９の一方の入力端へ伝達する。又、ブロックアドレスラ
ッチ６８７はラッチ回路６８１ｂの上位２ビットをラッ
チし、その内容を、行アドレスラッチ６８６の出力する
１３ビットの下位に付加して比較部６８８へ伝達する。
１ａの出力をラッチして比較部６８８及びセレクタ６８
９の一方の入力端へ伝達する。又、ブロックアドレスラ
ッチ６８７はラッチ回路６８１ｂの上位２ビットをラッ
チし、その内容を、行アドレスラッチ６８６の出力する
１３ビットの下位に付加して比較部６８８へ伝達する。
【０１２７】ラッチ回路６８１ｂの内容はその上位２ビ
ットがラッチ回路６８１ａの出力する１３ビットと共に
比較部６８８へ伝達される。
ットがラッチ回路６８１ａの出力する１３ビットと共に
比較部６８８へ伝達される。
【０１２８】セレクタ６８９の他方の入力端にはラッチ
回路６８１ｂの出力にセレクタ６８５の出力を下位に付
加したデータが与えられる。
回路６８１ｂの出力にセレクタ６８５の出力を下位に付
加したデータが与えられる。
【０１２９】まず通常動作時においては、モード指定レ
ジスタ６８４は“１”を保持している。比較部６８８は
モード指定レジスタ６８４の内容が“１”であることに
対応して上位１３ビット同士の比較を行う。
ジスタ６８４は“１”を保持している。比較部６８８は
モード指定レジスタ６８４の内容が“１”であることに
対応して上位１３ビット同士の比較を行う。
【０１３０】行アドレスラッチ６８６は、現在アクセス
している行アドレスをラッチしている。一方、ラッチ回
路６８１ａは次にアクセスすべき行アドレスをラッチし
ている。両者が一致していればページ・ヒット状態であ
り、異なっていればページ・ミス状態である。
している行アドレスをラッチしている。一方、ラッチ回
路６８１ａは次にアクセスすべき行アドレスをラッチし
ている。両者が一致していればページ・ヒット状態であ
り、異なっていればページ・ミス状態である。
【０１３１】ページ・ヒットの場合には、比較部６８８
はヒット信号ＨＩＴを“Ｈ”にする。これに対応してセ
レクタ６８９はラッチ回路６８１ｂの出力と、セレクタ
６８５から与えられたラッチ回路６８１ｃの出力と、が
構成する１３ビットを列アドレスＣＡ＜１２：０＞とし
てバッファ６８３に伝達する。そして制御信号発生部６
８２は制御信号ＣＡＳ＊を“Ｌ”にする。かかる動作は
図１９の時刻ｔ１２における動作に相当する。
はヒット信号ＨＩＴを“Ｈ”にする。これに対応してセ
レクタ６８９はラッチ回路６８１ｂの出力と、セレクタ
６８５から与えられたラッチ回路６８１ｃの出力と、が
構成する１３ビットを列アドレスＣＡ＜１２：０＞とし
てバッファ６８３に伝達する。そして制御信号発生部６
８２は制御信号ＣＡＳ＊を“Ｌ”にする。かかる動作は
図１９の時刻ｔ１２における動作に相当する。
【０１３２】ページ・ミスの場合には、比較部６８８は
ヒット信号ＨＩＴを“Ｌ”にする。制御信号発生部６８
２は制御信号ＲＡＳ＊を“Ｈ”にする。行アドレスラッ
チ６８６はラッチ回路６８１ａに与えられた次にアクセ
スすべき行アドレスをラッチする。セレクタ６８９は行
アドレスラッチ６８６の出力を選択してこれを行アドレ
スＲＡ＜１２：０＞としてバッファ６８３に伝達する。
更に一定時間経過後、制御信号発生部６８２は制御信号
ＲＡＳ＊を“Ｌ”にする。かかる動作は図５の時刻ｔ１
における動作に相当する。
ヒット信号ＨＩＴを“Ｌ”にする。制御信号発生部６８
２は制御信号ＲＡＳ＊を“Ｈ”にする。行アドレスラッ
チ６８６はラッチ回路６８１ａに与えられた次にアクセ
スすべき行アドレスをラッチする。セレクタ６８９は行
アドレスラッチ６８６の出力を選択してこれを行アドレ
スＲＡ＜１２：０＞としてバッファ６８３に伝達する。
更に一定時間経過後、制御信号発生部６８２は制御信号
ＲＡＳ＊を“Ｌ”にする。かかる動作は図５の時刻ｔ１
における動作に相当する。
【０１３３】更に一定時間経過後、セレクタ６８５はラ
ッチ回路６８１ｃに保持されていた１ビットを選択し
て、セレクタ６８９に与える。このとき、ラッチ回路６
８１ｂの出力も併せて与えられており、アドレス信号Ａ
Ｃ＜１２：０＞が列アドレスとしてバッファ６８３に与
えられる。その後制御信号発生部６８２は制御信号ＣＡ
Ｓ＊を“Ｌ”にする。かかる動作は図５の時刻ｔ２にお
ける動作に相当する。
ッチ回路６８１ｃに保持されていた１ビットを選択し
て、セレクタ６８９に与える。このとき、ラッチ回路６
８１ｂの出力も併せて与えられており、アドレス信号Ａ
Ｃ＜１２：０＞が列アドレスとしてバッファ６８３に与
えられる。その後制御信号発生部６８２は制御信号ＣＡ
Ｓ＊を“Ｌ”にする。かかる動作は図５の時刻ｔ２にお
ける動作に相当する。
【０１３４】次に、省電力動作の場合にはモード指定レ
ジスタ６８４の内容は“０”であり、比較部６８８は、
行アドレスラッチ６８６の出力の下位にブロックアドレ
スラッチ６８７の出力を付加した１５ビットと、ラッチ
回路６８１ａの出力の下位にラッチ回路６８１ｂの上位
２ビットを付加した１５ビットとの比較を行う。前者の
１５ビットは現在アクセスしているページに、後者の１
５ビットは新たにアクセスすべきページに、それぞれ対
応している。
ジスタ６８４の内容は“０”であり、比較部６８８は、
行アドレスラッチ６８６の出力の下位にブロックアドレ
スラッチ６８７の出力を付加した１５ビットと、ラッチ
回路６８１ａの出力の下位にラッチ回路６８１ｂの上位
２ビットを付加した１５ビットとの比較を行う。前者の
１５ビットは現在アクセスしているページに、後者の１
５ビットは新たにアクセスすべきページに、それぞれ対
応している。
【０１３５】ページ・ヒットの場合には比較部６８８は
ヒット信号ＨＩＴを“Ｈ”にし、ＯＲゲート６８ｇの出
力は“Ｈ”となる。よってセレクタ６８５はラッチ回路
６８１ｃの内容を、ラッチ回路６８１ｂの内容と併せて
セレクタ６８９に与える。ヒット信号が“Ｈ”であるの
で、セレクタ６８９は行アドレスラッチ６８６の出力で
はなく、ラッチ回路６８１ｂ，６８１ｃの内容を列アド
レスとしてバッファ６８３に与える。かかる動作は通常
動作時と同様である。
ヒット信号ＨＩＴを“Ｈ”にし、ＯＲゲート６８ｇの出
力は“Ｈ”となる。よってセレクタ６８５はラッチ回路
６８１ｃの内容を、ラッチ回路６８１ｂの内容と併せて
セレクタ６８９に与える。ヒット信号が“Ｈ”であるの
で、セレクタ６８９は行アドレスラッチ６８６の出力で
はなく、ラッチ回路６８１ｂ，６８１ｃの内容を列アド
レスとしてバッファ６８３に与える。かかる動作は通常
動作時と同様である。
【０１３６】ページ・ミスの場合には比較部６８８によ
ってヒット信号ＨＩＴが“Ｌ”となり、モード指定レジ
スタ６８４の内容も“Ｌ”（“０”）であるので、ＯＲ
ゲート６８ｇの出力も“Ｌ”となる。そのためセレクタ
６８５はモード指定レジスタ６８４の内容“Ｌ”を、ラ
ッチ回路６８１ｂの出力と併せてセレクタ６８９に与え
る。セレクタ６８９にはヒット信号ＨＩＴが“Ｌ”とし
て与えられているので、これらの内容をバッファ６８３
に与える。その一方、制御信号発生部６８２は制御信号
ＲＡＳ＊を“Ｈ”とする。かかる動作は図５の時刻ｔ
４，ｔ８における動作に相当する。これによってブロッ
クアドレス２ビット及び切り替え信号となるべき１ビッ
トのみならず、アドレス信号ＡＣ＜１０：１＞も列アド
レスの一部としてＤＲＡＭ１００のアドレスピンＡ＜１
０：１＞に与えられる事になるが、列アドレスＣＡ＜１
０：１＞は後に更新されるので不都合を招来する事はな
い。
ってヒット信号ＨＩＴが“Ｌ”となり、モード指定レジ
スタ６８４の内容も“Ｌ”（“０”）であるので、ＯＲ
ゲート６８ｇの出力も“Ｌ”となる。そのためセレクタ
６８５はモード指定レジスタ６８４の内容“Ｌ”を、ラ
ッチ回路６８１ｂの出力と併せてセレクタ６８９に与え
る。セレクタ６８９にはヒット信号ＨＩＴが“Ｌ”とし
て与えられているので、これらの内容をバッファ６８３
に与える。その一方、制御信号発生部６８２は制御信号
ＲＡＳ＊を“Ｈ”とする。かかる動作は図５の時刻ｔ
４，ｔ８における動作に相当する。これによってブロッ
クアドレス２ビット及び切り替え信号となるべき１ビッ
トのみならず、アドレス信号ＡＣ＜１０：１＞も列アド
レスの一部としてＤＲＡＭ１００のアドレスピンＡ＜１
０：１＞に与えられる事になるが、列アドレスＣＡ＜１
０：１＞は後に更新されるので不都合を招来する事はな
い。
【０１３７】その後セレクタ６８９は行アドレスラッチ
６８６の出力を選択してバッファ６８３に伝達する。そ
して制御信号発生部１０は制御信号ＲＡＳ＊を“Ｌ”に
する。かかる動作は図５の時刻ｔ５における動作に相当
する。
６８６の出力を選択してバッファ６８３に伝達する。そ
して制御信号発生部１０は制御信号ＲＡＳ＊を“Ｌ”に
する。かかる動作は図５の時刻ｔ５における動作に相当
する。
【０１３８】更にその後、セレクタ６８９は再びラッチ
回路６８１ｂ，６８１ｃの内容を選択して、これらを併
せて列アドレスの下位１３ビットとしてバッファ６８３
に与える。つまり列アドレスが更新される。そして制御
信号発生部６８２は制御信号ＣＡＳ＊を“Ｌ”とする。
かかる動作は図５の時刻ｔ６における動作に相当する。
回路６８１ｂ，６８１ｃの内容を選択して、これらを併
せて列アドレスの下位１３ビットとしてバッファ６８３
に与える。つまり列アドレスが更新される。そして制御
信号発生部６８２は制御信号ＣＡＳ＊を“Ｌ”とする。
かかる動作は図５の時刻ｔ６における動作に相当する。
【０１３９】なお、本実施例では切り替え信号ＮＯＲＭ
ＡＬによって通常動作と省電力動作とを切り替える事が
できる場合について説明したが、常に省電力動作を行う
のであれば、切り替え信号ＮＯＲＭＡＬは常に“Ｌ”で
あれば良く、アドレス生成部１１４は不要である。また
クロック信号φ２はクロック信号φ３と同一となるの
で、アドレス生成部１１１においてクロック信号φ２の
代わりにクロック信号φ３を与える事とし、クロック信
号生成部１７を別途設ける必要がない。
ＡＬによって通常動作と省電力動作とを切り替える事が
できる場合について説明したが、常に省電力動作を行う
のであれば、切り替え信号ＮＯＲＭＡＬは常に“Ｌ”で
あれば良く、アドレス生成部１１４は不要である。また
クロック信号φ２はクロック信号φ３と同一となるの
で、アドレス生成部１１１においてクロック信号φ２の
代わりにクロック信号φ３を与える事とし、クロック信
号生成部１７を別途設ける必要がない。
【０１４０】更に、図５において、ブロックアドレスの
みが行アドレスに先だって与えられたが、ブロックアド
レスに加えて、列アドレスの他のビットも行アドレスに
先だって与えられても良い。例えば時刻ｔ３においてデ
ータｃ＜０＞（＝“Ｌ”），ｃ＜１２：１１＞の他に列
アドレスの上位から３番目〜１３番目に相当する、デー
タｃ＜１０：０＞をもアドレスピンＡ＜１２：０＞へと
与える事ができる。切り替え信号ＮＯＲＭＡＬを生成す
るためにアドレスピンＡ＜０＞へ“Ｌ”を与える必要が
ないので、列アドレスの最下位ビットＣＡ＜０＞を行ア
ドレスの後で別途更新する必要もない。
みが行アドレスに先だって与えられたが、ブロックアド
レスに加えて、列アドレスの他のビットも行アドレスに
先だって与えられても良い。例えば時刻ｔ３においてデ
ータｃ＜０＞（＝“Ｌ”），ｃ＜１２：１１＞の他に列
アドレスの上位から３番目〜１３番目に相当する、デー
タｃ＜１０：０＞をもアドレスピンＡ＜１２：０＞へと
与える事ができる。切り替え信号ＮＯＲＭＡＬを生成す
るためにアドレスピンＡ＜０＞へ“Ｌ”を与える必要が
ないので、列アドレスの最下位ビットＣＡ＜０＞を行ア
ドレスの後で別途更新する必要もない。
【０１４１】したがって、このような場合にはアドレス
生成部１１３も不要となり、アドレス生成部１１１がア
ドレスピンＡ＜１２：０＞に与えられたデータの伝達を
担当する事になる。そしてこの場合には列アドレスの全
てが行アドレスに先行して与えられる事になる。このよ
うなタイミングで列アドレスを与えても、その最上位２
ビットからなるブロックアドレスは出力部４０ｘをワー
ド線ＷＬi の選択に先だって行う事ができるのは勿論の
事、制御信号ＣＡＳ＊の活性化するタイミングで列デコ
ーダ２が列アドレスをデコードすることは可能である。
生成部１１３も不要となり、アドレス生成部１１１がア
ドレスピンＡ＜１２：０＞に与えられたデータの伝達を
担当する事になる。そしてこの場合には列アドレスの全
てが行アドレスに先行して与えられる事になる。このよ
うなタイミングで列アドレスを与えても、その最上位２
ビットからなるブロックアドレスは出力部４０ｘをワー
ド線ＷＬi の選択に先だって行う事ができるのは勿論の
事、制御信号ＣＡＳ＊の活性化するタイミングで列デコ
ーダ２が列アドレスをデコードすることは可能である。
【０１４２】第２実施例：シンクロナスＤＲＡＭは、ア
ドレスの入力方法が標準ＤＲＡＭと異なるものの、第１
実施例と同様にしてシンクロナスＤＲＡＭに対しても本
発明を適用できる。
ドレスの入力方法が標準ＤＲＡＭと異なるものの、第１
実施例と同様にしてシンクロナスＤＲＡＭに対しても本
発明を適用できる。
【０１４３】図１０は従来の通常の（標準の）ＤＲＡＭ
の動作に対して比較して、従来のシンクロナスＤＲＡＭ
の動作を説明するタイミングチャートである。
の動作に対して比較して、従来のシンクロナスＤＲＡＭ
の動作を説明するタイミングチャートである。
【０１４４】従来のシンクロナスＤＲＡＭにおいては、
行アドレスＲＡ１＜１２：０＞は制御信号ＣＳ＊，ＲＡ
Ｓ＊が“Ｌ”、制御信号ＷＥ＊が“Ｈ”であるサイクル
において、クロック信号ＣＬＫが“Ｈ”となるタイミン
グでとりこまれる（サイクルＣ３）。これは従来の標準
ＤＲＡＭで信号ＲＡＳ＊を“Ｌ”にした場合に相当す
る。
行アドレスＲＡ１＜１２：０＞は制御信号ＣＳ＊，ＲＡ
Ｓ＊が“Ｌ”、制御信号ＷＥ＊が“Ｈ”であるサイクル
において、クロック信号ＣＬＫが“Ｈ”となるタイミン
グでとりこまれる（サイクルＣ３）。これは従来の標準
ＤＲＡＭで信号ＲＡＳ＊を“Ｌ”にした場合に相当す
る。
【０１４５】列アドレスＣＡ１＜１２：０＞は、制御信
号ＣＳ＊，ＲＡＳ＊が“Ｌ”、制御信号ＷＥ＊が“Ｈ”
のサイクルでクロック信号ＣＬＫが“Ｈ”となるタイミ
ングで取り込まれる（サイクルＣ６）。これは従来の標
準ＤＲＡＭで制御信号ＣＡＳ＊を“Ｌ”にした場合に相
当する。
号ＣＳ＊，ＲＡＳ＊が“Ｌ”、制御信号ＷＥ＊が“Ｈ”
のサイクルでクロック信号ＣＬＫが“Ｈ”となるタイミ
ングで取り込まれる（サイクルＣ６）。これは従来の標
準ＤＲＡＭで制御信号ＣＡＳ＊を“Ｌ”にした場合に相
当する。
【０１４６】異なる行のメモリセルにアクセスする場
合、制御信号ＣＳ＊，ＲＡＳ＊，ＷＥ＊が“Ｌ”のサイ
クルでクロック信号ＣＫが“Ｈ”となるタイミングで、
ワード線の非活性化、センスアンプの初期化を開始する
（サイクルＣ９）。これは従来の標準ＤＲＡＭで信号Ｒ
ＡＳ＊を“Ｈ”にした場合に相当する。
合、制御信号ＣＳ＊，ＲＡＳ＊，ＷＥ＊が“Ｌ”のサイ
クルでクロック信号ＣＫが“Ｈ”となるタイミングで、
ワード線の非活性化、センスアンプの初期化を開始する
（サイクルＣ９）。これは従来の標準ＤＲＡＭで信号Ｒ
ＡＳ＊を“Ｈ”にした場合に相当する。
【０１４７】プリチャージ時間（ｔRP）後、行アドレス
ＲＡ１＜１２：０＞と同様にして行アドレスＲＡ２を印
加する（サイクルＣ１２）。
ＲＡ１＜１２：０＞と同様にして行アドレスＲＡ２を印
加する（サイクルＣ１２）。
【０１４８】図１１は、シンクロナスＤＲＡＭに本発明
を適用した場合の動作を、本発明を適用した標準のＤＲ
ＡＭの動作と比較して示すタイミングチャートである。
を適用した場合の動作を、本発明を適用した標準のＤＲ
ＡＭの動作と比較して示すタイミングチャートである。
【０１４９】シンクロナスＤＲＡＭは、最初は通常動作
にあるとする。従って、サイクルＣ１〜Ｃ８までの動作
は図１０に示されたものと同じである。
にあるとする。従って、サイクルＣ１〜Ｃ８までの動作
は図１０に示されたものと同じである。
【０１５０】次にそれまでとは異なる行のメモリセルを
省電力動作でアクセスする場合を想定する。サイクルＣ
９においてはアドレスピンＡ＜０＞に“Ｌ”を与え、ア
ドレスピンＡ＜１２：１１＞にブロックアドレスを印加
し、制御信号ＣＳ＊，ＲＡＳ＊，ＷＥ＊を“Ｌ”にし
て、ワード線の非活性化と、センスアンプの初期化の開
始を指示するとともに次のアクセス動作を省電力動作に
することを指定する。
省電力動作でアクセスする場合を想定する。サイクルＣ
９においてはアドレスピンＡ＜０＞に“Ｌ”を与え、ア
ドレスピンＡ＜１２：１１＞にブロックアドレスを印加
し、制御信号ＣＳ＊，ＲＡＳ＊，ＷＥ＊を“Ｌ”にし
て、ワード線の非活性化と、センスアンプの初期化の開
始を指示するとともに次のアクセス動作を省電力動作に
することを指定する。
【０１５１】その後サイクルＣ１２においてはアドレス
ピンＡ＜１２：０＞に行アドレスＲＡ２＜１２：０＞が
印加され、制御信号ＣＳ＊，ＲＡＳ＊を“Ｌ”にして行
アドレスを読み込む。更にサイクルＣ１５においては残
りの列アドレスＣＡ２＜１０：０＞が与えられ、制御信
号ＣＳ＊，ＣＡＳ＊を“Ｌ”にして、列アドレスをデコ
ードする。
ピンＡ＜１２：０＞に行アドレスＲＡ２＜１２：０＞が
印加され、制御信号ＣＳ＊，ＲＡＳ＊を“Ｌ”にして行
アドレスを読み込む。更にサイクルＣ１５においては残
りの列アドレスＣＡ２＜１０：０＞が与えられ、制御信
号ＣＳ＊，ＣＡＳ＊を“Ｌ”にして、列アドレスをデコ
ードする。
【０１５２】以上の様に、シンクロナスＤＲＡＭにおい
ても制御信号の動作が若干異なるだけで通常のＤＲＡＭ
と同じ動作をすることがわかる。サイクルＣ９以降の動
作を通常モードにしたい時は、サイクルＣ９に信号Ａ＜
０＞を“Ｈ”にすればよいことは、第１実施例と同じで
ある。
ても制御信号の動作が若干異なるだけで通常のＤＲＡＭ
と同じ動作をすることがわかる。サイクルＣ９以降の動
作を通常モードにしたい時は、サイクルＣ９に信号Ａ＜
０＞を“Ｈ”にすればよいことは、第１実施例と同じで
ある。
【０１５３】第３実施例：本発明は１種類のアドレスの
指定によって複数のメモリセルの情報を同時に読み出す
型のＤＲＡＭに適用する事もできる。図１２はＤＲＡＭ
１０１の構成を例示するブロック図である。ＤＲＡＭ１
０１は６４Ｍ個のメモリセルを持ち、そのアドレスを一
つ指定する事により、隣接する４個のメモリセルの内容
を読み出す、１６Ｍワード×４ビットの構成を有してい
る。
指定によって複数のメモリセルの情報を同時に読み出す
型のＤＲＡＭに適用する事もできる。図１２はＤＲＡＭ
１０１の構成を例示するブロック図である。ＤＲＡＭ１
０１は６４Ｍ個のメモリセルを持ち、そのアドレスを一
つ指定する事により、隣接する４個のメモリセルの内容
を読み出す、１６Ｍワード×４ビットの構成を有してい
る。
【０１５４】図１に示されたＤＲＡＭ１００と同様に、
ＤＲＡＭ１０１は制御回路１、ブロック選択信号生成回
路７０を備えている。またＤＲＡＭ１００におけるブロ
ック６ａ〜６ｄの代わりに、それぞれブロック８３ａ〜
８３ｄを備えており、これらは行デコーダ３０ａ〜３０
ｄによってデコードされた行アドレスによって選択され
るワード線を有している。
ＤＲＡＭ１０１は制御回路１、ブロック選択信号生成回
路７０を備えている。またＤＲＡＭ１００におけるブロ
ック６ａ〜６ｄの代わりに、それぞれブロック８３ａ〜
８３ｄを備えており、これらは行デコーダ３０ａ〜３０
ｄによってデコードされた行アドレスによって選択され
るワード線を有している。
【０１５５】但し、ＤＲＡＭ１００における列デコーダ
２、出力部４０ａ〜４０ｄに置換して、ＤＲＡＭ１０１
は列デコーダ８５、出力部８２ａ〜８２ｄを備えてい
る。これはＤＲＡＭ１００では列方向の指定について１
３ビットの列アドレスが必要であり、ワード線及び列方
向で指定された一つのメモリセルから読み出しを行うの
に対し、ＤＲＡＭ１０１では列方向の指定について１１
ビットの列アドレスが必要であり、ワード線及び列方向
で指定された４つのメモリセルから同時に読み出しを行
うことに因る。列デコーダ８５は制御回路１から列アド
レスＣＡ＜１０：０＞を受け取る。
２、出力部４０ａ〜４０ｄに置換して、ＤＲＡＭ１０１
は列デコーダ８５、出力部８２ａ〜８２ｄを備えてい
る。これはＤＲＡＭ１００では列方向の指定について１
３ビットの列アドレスが必要であり、ワード線及び列方
向で指定された一つのメモリセルから読み出しを行うの
に対し、ＤＲＡＭ１０１では列方向の指定について１１
ビットの列アドレスが必要であり、ワード線及び列方向
で指定された４つのメモリセルから同時に読み出しを行
うことに因る。列デコーダ８５は制御回路１から列アド
レスＣＡ＜１０：０＞を受け取る。
【０１５６】このような列方向の指定が行われるため、
本実施例においてはブロック選択信号生成回路７０には
ＤＲＡＭ１００のように列アドレスＣＡ＜１２：１１＞
が与えられるのではなく、列アドレスＣＡ＜１０：９＞
が与えられる。即ちブロックアドレスは列アドレスＣＡ
＜１０：９＞が該当する。
本実施例においてはブロック選択信号生成回路７０には
ＤＲＡＭ１００のように列アドレスＣＡ＜１２：１１＞
が与えられるのではなく、列アドレスＣＡ＜１０：９＞
が与えられる。即ちブロックアドレスは列アドレスＣＡ
＜１０：９＞が該当する。
【０１５７】図１３はあるブロック８３ｘの近傍の詳細
を示す回路図である。ブロック８３ｘには、ワード線Ｗ
Ｌi （ｉ＝０〜８１９１）が設けられ、これらは行デコ
ーダ３０ｘによって指定される。
を示す回路図である。ブロック８３ｘには、ワード線Ｗ
Ｌi （ｉ＝０〜８１９１）が設けられ、これらは行デコ
ーダ３０ｘによって指定される。
【０１５８】読み出しは４つのメモリセルから同時に行
われるので、４つのＩ／Ｏ線８１ａ，８１ｃ，８１ｅ，
８１ｇと、これらにそれぞれ対応する４つのＩ／Ｏ＊線
８１ｂ，８１ｄ，８１ｆ，８１ｈが設けられている。Ｉ
／Ｏ線８１ａ，８１ｃ，８１ｅ，８１ｇ及びＩ／Ｏ＊線
８１ｂ，８１ｄ，８１ｆ，８１ｈはＩ／Ｏ線群８１を構
成する。
われるので、４つのＩ／Ｏ線８１ａ，８１ｃ，８１ｅ，
８１ｇと、これらにそれぞれ対応する４つのＩ／Ｏ＊線
８１ｂ，８１ｄ，８１ｆ，８１ｈが設けられている。Ｉ
／Ｏ線８１ａ，８１ｃ，８１ｅ，８１ｇ及びＩ／Ｏ＊線
８１ｂ，８１ｄ，８１ｆ，８１ｈはＩ／Ｏ線群８１を構
成する。
【０１５９】Ｉ／Ｏ線８１ａ及びＩ／Ｏ＊線８１ｂは入
出力バッファ２１ａに、Ｉ／Ｏ線８１ｃ及びＩ／Ｏ＊線
８１ｄは入出力バッファ２１ｂに、Ｉ／Ｏ線８１ｅ及び
Ｉ／Ｏ＊線８１ｆは入出力バッファ２１ｃに、Ｉ／Ｏ線
８１ｇ及びＩ／Ｏ＊線８１ｈは入出力バッファ２１ｄ
に、それぞれ与えられる。いずれも、ＤＲＡＭ１００の
有する読み出し回路２３の機能と書き込み回路２４の機
能とを併せ持つ。入出力バッファ２１ａ〜２１ｄはそれ
ぞれデータ入出力端子ＤＱ0 〜ＤＱ3 に接続されてお
り、これらのデータ入出力端子において書き込みデータ
や読み出しデータが存在する事になる。
出力バッファ２１ａに、Ｉ／Ｏ線８１ｃ及びＩ／Ｏ＊線
８１ｄは入出力バッファ２１ｂに、Ｉ／Ｏ線８１ｅ及び
Ｉ／Ｏ＊線８１ｆは入出力バッファ２１ｃに、Ｉ／Ｏ線
８１ｇ及びＩ／Ｏ＊線８１ｈは入出力バッファ２１ｄ
に、それぞれ与えられる。いずれも、ＤＲＡＭ１００の
有する読み出し回路２３の機能と書き込み回路２４の機
能とを併せ持つ。入出力バッファ２１ａ〜２１ｄはそれ
ぞれデータ入出力端子ＤＱ0 〜ＤＱ3 に接続されてお
り、これらのデータ入出力端子において書き込みデータ
や読み出しデータが存在する事になる。
【０１６０】ブロック８３ｘの列方向に対応して、出力
部８２ｘが設けられている。列方向の指定は前述のよう
に１１ビットによって行われる。列選択線群Ｙは一つの
ブロック当たり２11／４＝５１２本備えられている。メ
モリセルＭＣi,k は列選択線Ｙj （ｊ＝０〜２０４７）
とビット線ＢＬk （ｋ＝０〜８１９１）とに接続されて
いる。
部８２ｘが設けられている。列方向の指定は前述のよう
に１１ビットによって行われる。列選択線群Ｙは一つの
ブロック当たり２11／４＝５１２本備えられている。メ
モリセルＭＣi,k は列選択線Ｙj （ｊ＝０〜２０４７）
とビット線ＢＬk （ｋ＝０〜８１９１）とに接続されて
いる。
【０１６１】出力部８２ｘは、列選択線Ｙj に対応して
４つ一組のセンスアンプ群５4j，５4j+1，５4j+2，５
4j+3を有している。そしてセンスアンプ５4jの一対の出
力はＮＭＯＳトランジスタ７4j，８4jを介してＩ／Ｏ線
８１ａ及びＩ／Ｏ＊線８１ｂに与えられる。同様にして
センスアンプ５4j+1の一対の出力はＮＭＯＳトランジス
タ７4j+1，８4j+1を介してＩ／Ｏ線８１ｃ及びＩ／Ｏ＊
線８１ｄに、センスアンプ５4j+2の一対の出力はＮＭＯ
Ｓトランジスタ７4j+2，８4j+2を介してＩ／Ｏ線８１ｅ
及びＩ／Ｏ＊線８１ｆに、センスアンプ５4j+3の一対の
出力はＮＭＯＳトランジスタ７4j+3，８4j+3を介してＩ
／Ｏ線８１ｇ及びＩ／Ｏ＊線８１ｈに、それぞれ与えら
れる。
４つ一組のセンスアンプ群５4j，５4j+1，５4j+2，５
4j+3を有している。そしてセンスアンプ５4jの一対の出
力はＮＭＯＳトランジスタ７4j，８4jを介してＩ／Ｏ線
８１ａ及びＩ／Ｏ＊線８１ｂに与えられる。同様にして
センスアンプ５4j+1の一対の出力はＮＭＯＳトランジス
タ７4j+1，８4j+1を介してＩ／Ｏ線８１ｃ及びＩ／Ｏ＊
線８１ｄに、センスアンプ５4j+2の一対の出力はＮＭＯ
Ｓトランジスタ７4j+2，８4j+2を介してＩ／Ｏ線８１ｅ
及びＩ／Ｏ＊線８１ｆに、センスアンプ５4j+3の一対の
出力はＮＭＯＳトランジスタ７4j+3，８4j+3を介してＩ
／Ｏ線８１ｇ及びＩ／Ｏ＊線８１ｈに、それぞれ与えら
れる。
【０１６２】そして１１ビットの列アドレスによって列
選択線Ｙj が一つ選択されると、これに対応してビット
線ＢＬ4j，ＢＬ4j+1，ＢＬ4j+2，ＢＬ4j+3及び反転ビッ
ト線ＢＬ4j＊，ＢＬ4j+1＊，ＢＬ4j+2＊，ＢＬ4j+3＊に
与えられたデータ、つまり、メモリセルＭＣ4j，ＭＣ
4j+1，ＭＣ4j+2，ＭＣ4j+3の格納する内容がＩ／Ｏ線群
８１に与えられる。
選択線Ｙj が一つ選択されると、これに対応してビット
線ＢＬ4j，ＢＬ4j+1，ＢＬ4j+2，ＢＬ4j+3及び反転ビッ
ト線ＢＬ4j＊，ＢＬ4j+1＊，ＢＬ4j+2＊，ＢＬ4j+3＊に
与えられたデータ、つまり、メモリセルＭＣ4j，ＭＣ
4j+1，ＭＣ4j+2，ＭＣ4j+3の格納する内容がＩ／Ｏ線群
８１に与えられる。
【０１６３】図１４は本実施例において制御回路１が含
むアドレス生成回路１１の構成を例示する回路図であ
る。アドレス生成回路１１はアドレス生成部１１２〜１
１４を有しており、第１実施例において図２に示された
アドレス生成回路１１と比較してアドレス生成部１１１
が不要な構成となっている。
むアドレス生成回路１１の構成を例示する回路図であ
る。アドレス生成回路１１はアドレス生成部１１２〜１
１４を有しており、第１実施例において図２に示された
アドレス生成回路１１と比較してアドレス生成部１１１
が不要な構成となっている。
【０１６４】又、アドレス生成部１１２に与えられるデ
ータは第１実施例と同様であるが、アドレス生成部１１
３には、第１実施例において与えられていたクロック信
号φ４の代わりにクロック信号φ５が与えられている。
又、アドレス生成部１１４のＮＭＯＳトランジスタ３５
は、第１実施例においてアドレスピンＡ＜０＞に接続さ
れていたが、ここではアドレスピンＡ＜１２＞に接続さ
れている。即ち、通常動作と省電力動作とを切り替える
切り替え信号ＮＯＲＭＡＬは、第３実施例においてはア
ドレスピンＡ＜１２＞に与えられるデータに基づいてい
る。
ータは第１実施例と同様であるが、アドレス生成部１１
３には、第１実施例において与えられていたクロック信
号φ４の代わりにクロック信号φ５が与えられている。
又、アドレス生成部１１４のＮＭＯＳトランジスタ３５
は、第１実施例においてアドレスピンＡ＜０＞に接続さ
れていたが、ここではアドレスピンＡ＜１２＞に接続さ
れている。即ち、通常動作と省電力動作とを切り替える
切り替え信号ＮＯＲＭＡＬは、第３実施例においてはア
ドレスピンＡ＜１２＞に与えられるデータに基づいてい
る。
【０１６５】図１５は本実施例におけるクロック信号生
成回路１５の構成を例示する回路図である。クロック信
号生成回路１５は制御回路１において備えられている。
第１実施例と同様にクロック信号生成回路１５はクロッ
ク信号生成部１６，１８を有しており、それぞれからク
ロック信号φ１，φ３が生成される。しかし、第１実施
例のようにクロック信号生成部１７，１９は有していな
い。その代わりにクロック信号生成部９０を有してお
り、これからクロック信号φ５が生成されている。
成回路１５の構成を例示する回路図である。クロック信
号生成回路１５は制御回路１において備えられている。
第１実施例と同様にクロック信号生成回路１５はクロッ
ク信号生成部１６，１８を有しており、それぞれからク
ロック信号φ１，φ３が生成される。しかし、第１実施
例のようにクロック信号生成部１７，１９は有していな
い。その代わりにクロック信号生成部９０を有してお
り、これからクロック信号φ５が生成されている。
【０１６６】クロック信号生成部９０は切り替え信号Ｎ
ＯＲＭＡＬ、制御信号ＲＡＳ＊，ＣＡＳ＊を入力する。
制御信号ＣＡＳ＊はインバータ９４で論理反転されて３
入力ＯＲゲート９３に与えられる。更にインバータ９４
の出力は２入力ＮＯＲゲート９６の入力端の一方に与え
られる。ＮＯＲゲート９６の入力端の他方には切り替え
信号ＮＯＲＭＡＬが与えられ、ＮＯＲゲート９６の出力
はフリップフロップ９１のセット入力Ｓ＊として与えら
れている。
ＯＲＭＡＬ、制御信号ＲＡＳ＊，ＣＡＳ＊を入力する。
制御信号ＣＡＳ＊はインバータ９４で論理反転されて３
入力ＯＲゲート９３に与えられる。更にインバータ９４
の出力は２入力ＮＯＲゲート９６の入力端の一方に与え
られる。ＮＯＲゲート９６の入力端の他方には切り替え
信号ＮＯＲＭＡＬが与えられ、ＮＯＲゲート９６の出力
はフリップフロップ９１のセット入力Ｓ＊として与えら
れている。
【０１６７】切り替え信号ＮＯＲＭＡＬはインバータ９
７によって論理反転されて２入力ＮＡＮＤゲート９８の
入力端の一方に与えられる。ＮＡＮＤゲート９８の入力
端の他方には制御信号ＲＡＳ＊が与えられており、ＮＡ
ＮＤゲート９８の出力はフリップフロップ９１のリセッ
ト入力Ｒ＊として与えられている。
７によって論理反転されて２入力ＮＡＮＤゲート９８の
入力端の一方に与えられる。ＮＡＮＤゲート９８の入力
端の他方には制御信号ＲＡＳ＊が与えられており、ＮＡ
ＮＤゲート９８の出力はフリップフロップ９１のリセッ
ト入力Ｒ＊として与えられている。
【０１６８】フリップフロップ９１の出力はインバータ
９９によって反転されてＯＲゲート９３に与えられる。
ＯＲゲート９３は制御信号ＲＡＳ＊、制御信号ＣＡＳ＊
の論理反転、及びインバータ９９の出力の論理和を採っ
て出力する。ＮＡＮＤゲート９２はＯＲゲート９３の出
力とクロック信号φ３の論理反転との論理積を採り、そ
の論理反転をクロック信号φ５として出力する。
９９によって反転されてＯＲゲート９３に与えられる。
ＯＲゲート９３は制御信号ＲＡＳ＊、制御信号ＣＡＳ＊
の論理反転、及びインバータ９９の出力の論理和を採っ
て出力する。ＮＡＮＤゲート９２はＯＲゲート９３の出
力とクロック信号φ３の論理反転との論理積を採り、そ
の論理反転をクロック信号φ５として出力する。
【０１６９】図１６は第３実施例におけるＤＲＡＭ１０
１の動作を示すタイミングチャートである。時刻ｔ１〜
ｔ８は第１実施例において図５に示されたものと同一で
ある。
１の動作を示すタイミングチャートである。時刻ｔ１〜
ｔ８は第１実施例において図５に示されたものと同一で
ある。
【０１７０】まず、通常動作が行われている場合につい
て説明する。切り替え信号ＮＯＲＭＡＬは値“Ｈ”を採
っており、フリップフロップ９１はセットされてインバ
ータ９９がＯＲゲート９３に論理“Ｌ”を与える。この
ためＯＲゲート９３は制御信号ＲＡＳ＊と、制御信号Ｃ
ＡＳ＊の論理反転との論理和をＮＡＮＤゲート９２に与
える事になる。そのため時刻ｔ１以前のように制御ＲＡ
Ｓ＊が“Ｈ”であれば、クロック信号φ５は常にクロッ
ク信号φ３と同一になる。第１実施例で説明されたよう
に、クロック信号φ３は制御信号ＲＡＳ＊の立ち上がり
後一定期間活性化するのみであり、図１６においては時
刻ｔ１以前に制御信号ＲＡＳ＊が立ち上がってから充分
時間が経過したものとして、クロック信号φ３，φ５は
共に“Ｌ”を呈している。
て説明する。切り替え信号ＮＯＲＭＡＬは値“Ｈ”を採
っており、フリップフロップ９１はセットされてインバ
ータ９９がＯＲゲート９３に論理“Ｌ”を与える。この
ためＯＲゲート９３は制御信号ＲＡＳ＊と、制御信号Ｃ
ＡＳ＊の論理反転との論理和をＮＡＮＤゲート９２に与
える事になる。そのため時刻ｔ１以前のように制御ＲＡ
Ｓ＊が“Ｈ”であれば、クロック信号φ５は常にクロッ
ク信号φ３と同一になる。第１実施例で説明されたよう
に、クロック信号φ３は制御信号ＲＡＳ＊の立ち上がり
後一定期間活性化するのみであり、図１６においては時
刻ｔ１以前に制御信号ＲＡＳ＊が立ち上がってから充分
時間が経過したものとして、クロック信号φ３，φ５は
共に“Ｌ”を呈している。
【０１７１】次に時刻ｔ１において制御信号ＲＡＳ＊が
立ち下がると、クロック信号φ１が活性化し、クロック
信号生成部１１２はアドレスピンＡ＜１２：０＞に与え
られていたデータａ＜１２：０＞を伝達する。これは行
アドレスＲＡａ＜１２：０＞として行デコーダ３０ｘに
おいてデコードされる。
立ち下がると、クロック信号φ１が活性化し、クロック
信号生成部１１２はアドレスピンＡ＜１２：０＞に与え
られていたデータａ＜１２：０＞を伝達する。これは行
アドレスＲＡａ＜１２：０＞として行デコーダ３０ｘに
おいてデコードされる。
【０１７２】また、制御信号ＲＡＳ＊が“Ｌ”となるこ
とにより、ＯＲゲート９３は制御信号ＣＡＳ＊の論理反
転を出力することになる。よってクロック信号φ５はク
ロック信号φ３と制御信号ＣＡＳ＊の論理和となるが、
上述のようにクロック信号φ３は“Ｌ”のままであるの
で、次に制御信号ＲＡＳ＊が時刻ｔ４において立ち上が
るまではクロック信号φ５は制御信号ＣＡＳ＊と一致す
ることになる。
とにより、ＯＲゲート９３は制御信号ＣＡＳ＊の論理反
転を出力することになる。よってクロック信号φ５はク
ロック信号φ３と制御信号ＣＡＳ＊の論理和となるが、
上述のようにクロック信号φ３は“Ｌ”のままであるの
で、次に制御信号ＲＡＳ＊が時刻ｔ４において立ち上が
るまではクロック信号φ５は制御信号ＣＡＳ＊と一致す
ることになる。
【０１７３】時刻ｔ２以前において既にクロック信号φ
５は活性化しているので、アドレス生成部１１３は１１
ビットのデータｂ＜１０：０＞を列アドレスＣＡｂ＜１
０：０＞として伝達している。そして時刻ｔ２において
制御信号ＣＡＳ＊が立ち下がり、これらがデコードされ
る。
５は活性化しているので、アドレス生成部１１３は１１
ビットのデータｂ＜１０：０＞を列アドレスＣＡｂ＜１
０：０＞として伝達している。そして時刻ｔ２において
制御信号ＣＡＳ＊が立ち下がり、これらがデコードされ
る。
【０１７４】そして時刻ｔ４において制御信号ＲＡＳ＊
が立ち上がると、クロック信号φ３が一定期間活性化
し、クロック信号生成部１１４はアドレスピンＡ＜１２
＞に与えられたデータを切り替え信号ＮＯＲＭＡＬとし
て出力する。このときアドレスピンＡ＜１２＞に論理
“Ｌ”を与えておくことにより、省電力動作に移行す
る。
が立ち上がると、クロック信号φ３が一定期間活性化
し、クロック信号生成部１１４はアドレスピンＡ＜１２
＞に与えられたデータを切り替え信号ＮＯＲＭＡＬとし
て出力する。このときアドレスピンＡ＜１２＞に論理
“Ｌ”を与えておくことにより、省電力動作に移行す
る。
【０１７５】またこのとき同時にアドレスピンＡ＜１
０：０＞には列アドレスｃ＜１０：０＞を与えておくこ
とができる。第１実施例の場合と異なり、ＤＲＡＭ１０
１において列方向の指定は１１ビットで済むので、必要
な列アドレスをすべてアドレスピンに与えつつ同時に切
り替え信号の基となるデータをも与えることができる。
勿論、切り替え信号の基となるデータはアドレスピンＡ
＜１１＞に与えることもできる。その場合にはアドレス
生成部１１４にはアドレスピンＡ＜１１＞が接続される
ことになる。
０：０＞には列アドレスｃ＜１０：０＞を与えておくこ
とができる。第１実施例の場合と異なり、ＤＲＡＭ１０
１において列方向の指定は１１ビットで済むので、必要
な列アドレスをすべてアドレスピンに与えつつ同時に切
り替え信号の基となるデータをも与えることができる。
勿論、切り替え信号の基となるデータはアドレスピンＡ
＜１１＞に与えることもできる。その場合にはアドレス
生成部１１４にはアドレスピンＡ＜１１＞が接続される
ことになる。
【０１７６】時刻ｔ４以降は切り替え信号ＮＯＲＭＡＬ
は“Ｌ”となる。この時点において制御信号ＲＡＳ＊，
ＣＡＳ＊はいずれも“Ｈ”であり、フリップフロップ９
１はリセットされ、インバータ９９の出力は“Ｈ”とな
る。この様な状態においてはクロック信号φ５はクロッ
ク信号φ３と同一の波形を呈することになる。
は“Ｌ”となる。この時点において制御信号ＲＡＳ＊，
ＣＡＳ＊はいずれも“Ｈ”であり、フリップフロップ９
１はリセットされ、インバータ９９の出力は“Ｈ”とな
る。この様な状態においてはクロック信号φ５はクロッ
ク信号φ３と同一の波形を呈することになる。
【０１７７】インバータ９９の出力はフリップフロップ
９１の出力の論理反転である。従って、フリップフロッ
プ９１がセットされるまでは常にインバータ９９の出力
が“Ｈ”であり、クロック信号φ５がクロック信号φ３
と必ず一致する。
９１の出力の論理反転である。従って、フリップフロッ
プ９１がセットされるまでは常にインバータ９９の出力
が“Ｈ”であり、クロック信号φ５がクロック信号φ３
と必ず一致する。
【０１７８】切り替え信号ＮＯＲＭＡＬが“Ｌ”である
期間は、フリップフロップ９１のセットは制御信号ＣＡ
Ｓ＊が“Ｌ”となることによって行われる。よってクロ
ック信号φ５は時刻ｔ４以降、所定期間だけ活性化した
後は、時刻ｔ６において制御信号ＣＡＳ＊が立ち下がる
までは“Ｌ”を保持する。
期間は、フリップフロップ９１のセットは制御信号ＣＡ
Ｓ＊が“Ｌ”となることによって行われる。よってクロ
ック信号φ５は時刻ｔ４以降、所定期間だけ活性化した
後は、時刻ｔ６において制御信号ＣＡＳ＊が立ち下がる
までは“Ｌ”を保持する。
【０１７９】一方、時刻ｔ５において制御信号ＲＡＳ＊
が“Ｌ”となり、クロック信号φ１が一定期間活性化
し、アドレスピンＡ＜１２：０＞に与えられたデータｄ
＜１２：０＞が行アドレスとして取り込まれる。この時
点でメモリセルを指定するのに必要な行アドレス及び列
アドレスは全て得られたことになる。従って、時刻ｔ６
において制御信号ＣＡＳ＊が“Ｌ”になる際に新たに列
アドレスを読み込む必要はない。それどころか、時刻ｔ
６の直前にアドレスピンＡ＜１２：０＞に与えられたデ
ータを取り込むことは既に読み込んだ列アドレスＣＡｃ
＜１０：０＞を破壊することになる。
が“Ｌ”となり、クロック信号φ１が一定期間活性化
し、アドレスピンＡ＜１２：０＞に与えられたデータｄ
＜１２：０＞が行アドレスとして取り込まれる。この時
点でメモリセルを指定するのに必要な行アドレス及び列
アドレスは全て得られたことになる。従って、時刻ｔ６
において制御信号ＣＡＳ＊が“Ｌ”になる際に新たに列
アドレスを読み込む必要はない。それどころか、時刻ｔ
６の直前にアドレスピンＡ＜１２：０＞に与えられたデ
ータを取り込むことは既に読み込んだ列アドレスＣＡｃ
＜１０：０＞を破壊することになる。
【０１８０】従って、時刻ｔ５において行アドレスたる
データｄ＜１２：０＞を得た後、時刻ｔ６において制御
信号ＣＡＳ＊が活性化するまでは、アドレス生成回路１
１は他の値を保持してはならない。換言すればクロック
信号φ１，φ３，φ５は全て“Ｌ”である必要がある。
データｄ＜１２：０＞を得た後、時刻ｔ６において制御
信号ＣＡＳ＊が活性化するまでは、アドレス生成回路１
１は他の値を保持してはならない。換言すればクロック
信号φ１，φ３，φ５は全て“Ｌ”である必要がある。
【０１８１】時刻ｔ６以降はインバータ９９の出力が
“Ｌ”となるので、時刻ｔ８において制御信号ＲＡＳ＊
の非活性によってフリップフロップ９１がリセットされ
るまで、クロック信号φ５は制御信号ＣＡＳ＊と同じ値
を採る。従って、時刻ｔ７において制御信号ＣＡＳ＊が
“Ｈ”となるのにともなってクロック信号φ５は“Ｈ”
となる。
“Ｌ”となるので、時刻ｔ８において制御信号ＲＡＳ＊
の非活性によってフリップフロップ９１がリセットされ
るまで、クロック信号φ５は制御信号ＣＡＳ＊と同じ値
を採る。従って、時刻ｔ７において制御信号ＣＡＳ＊が
“Ｈ”となるのにともなってクロック信号φ５は“Ｈ”
となる。
【０１８２】その一方で時刻ｔ８において制御信号ＲＡ
Ｓ＊が非活性化しても、クロック信号φ３が活性化して
“Ｈ”となるので、時刻ｔ８の前後でクロック信号φ５
は“Ｈ”でありつづける。この故にアドレス生成部１３
はアドレスピンＡ＜１０：０＞に与えられたデータｆ＜
１０：０＞を列アドレスＣＡｆ＜１０：０＞として出力
すると共に、アドレス生成部１１４はアドレスピンＡ＜
１２＞に与えられたデータに基づいて切り替え信号ＮＯ
ＲＭＡＬを出力する。
Ｓ＊が非活性化しても、クロック信号φ３が活性化して
“Ｈ”となるので、時刻ｔ８の前後でクロック信号φ５
は“Ｈ”でありつづける。この故にアドレス生成部１３
はアドレスピンＡ＜１０：０＞に与えられたデータｆ＜
１０：０＞を列アドレスＣＡｆ＜１０：０＞として出力
すると共に、アドレス生成部１１４はアドレスピンＡ＜
１２＞に与えられたデータに基づいて切り替え信号ＮＯ
ＲＭＡＬを出力する。
【０１８３】アドレス生成部１１４はアドレスピンＡ＜
１２＞に与えられたデータをクロック信号φ５ではな
く、クロック信号φ３によって伝達している。もしもク
ロック信号φ５を用いてアドレス生成部１１４の動作を
制御してしまうと、ページ・ヒットした場合にページモ
ードの動作をする際、制御信号ＣＡＳ＊の非活性化によ
って、アドレス生成部１１３において新たな列アドレス
ＣＡ＜１０：０＞が伝達されると共に、いかなる値が与
えられているか不明なアドレスピンＡ＜１２＞に与えら
れているデータが、切り替え信号ＮＯＲＭＡＬとして伝
達されてしまう。これではページモードにおいて連続し
て省電力動作を行うことが保証されない。
１２＞に与えられたデータをクロック信号φ５ではな
く、クロック信号φ３によって伝達している。もしもク
ロック信号φ５を用いてアドレス生成部１１４の動作を
制御してしまうと、ページ・ヒットした場合にページモ
ードの動作をする際、制御信号ＣＡＳ＊の非活性化によ
って、アドレス生成部１１３において新たな列アドレス
ＣＡ＜１０：０＞が伝達されると共に、いかなる値が与
えられているか不明なアドレスピンＡ＜１２＞に与えら
れているデータが、切り替え信号ＮＯＲＭＡＬとして伝
達されてしまう。これではページモードにおいて連続し
て省電力動作を行うことが保証されない。
【０１８４】その一方、クロック信号φ３によってアド
レス生成部１１４を制御することにより、即ちページ・
ミスの場合のみ切り替え信号ＮＯＲＭＡＬを伝達するこ
とにより、ページモードにおいて連続して省電力動作を
行うことが可能である。
レス生成部１１４を制御することにより、即ちページ・
ミスの場合のみ切り替え信号ＮＯＲＭＡＬを伝達するこ
とにより、ページモードにおいて連続して省電力動作を
行うことが可能である。
【０１８５】この様に、本実施例によれば必要となる列
アドレスのビット数が行アドレスよりも少なく、行アド
レスに対応したアドレスピンに対して、切り替え信号と
列アドレスの全てを同時に与えることができ、切り替え
信号の基となるデータを更新する為の列アドレスを行ア
ドレスの後で得る必要はない。
アドレスのビット数が行アドレスよりも少なく、行アド
レスに対応したアドレスピンに対して、切り替え信号と
列アドレスの全てを同時に与えることができ、切り替え
信号の基となるデータを更新する為の列アドレスを行ア
ドレスの後で得る必要はない。
【０１８６】なお、本実施例においては６４Ｍビットの
メモリセルの内、４つのメモリセルの格納するデータを
同時に読み出す１６Ｍワード×４ビット構成の６４ＭＤ
ＲＡＭについて説明したが、６４Ｍビットのメモリセル
の内、８つのメモリセルの格納するデータを同時に読み
出す８Ｍワード×８ビット構成の６４ＭＤＲＡＭについ
ても同様に適用することができる。或いは３２Ｍワード
×２ビット構成であっても適用することができる。
メモリセルの内、４つのメモリセルの格納するデータを
同時に読み出す１６Ｍワード×４ビット構成の６４ＭＤ
ＲＡＭについて説明したが、６４Ｍビットのメモリセル
の内、８つのメモリセルの格納するデータを同時に読み
出す８Ｍワード×８ビット構成の６４ＭＤＲＡＭについ
ても同様に適用することができる。或いは３２Ｍワード
×２ビット構成であっても適用することができる。
【０１８７】行アドレスよりも１ビット以上小さな列ア
ドレスで列方向を指定することができる構成を有してお
り、アドレスピンが行アドレスの全てを一度に受けうる
個数備えられていれば、全ての列アドレスと共に切り替
え信号の基となるデータを同時に受けることができるの
で、本実施例と同様の効果を得ることができる。
ドレスで列方向を指定することができる構成を有してお
り、アドレスピンが行アドレスの全てを一度に受けうる
個数備えられていれば、全ての列アドレスと共に切り替
え信号の基となるデータを同時に受けることができるの
で、本実施例と同様の効果を得ることができる。
【０１８８】
【発明の効果】この発明のうち請求項１にかかる半導体
メモリによれば、Ｎ×Ｋ個のセンスアンプが駆動される
のではなく、Ｎ個のセンスアンプのみが駆動されるの
で、消費電力を低減する事ができる。
メモリによれば、Ｎ×Ｋ個のセンスアンプが駆動される
のではなく、Ｎ個のセンスアンプのみが駆動されるの
で、消費電力を低減する事ができる。
【０１８９】この発明のうち請求項２にかかる半導体メ
モリによれば、アドレスピンの数を増加する事なく、ブ
ロックアドレスを第２の情報に先だって得る事ができ
る。
モリによれば、アドレスピンの数を増加する事なく、ブ
ロックアドレスを第２の情報に先だって得る事ができ
る。
【０１９０】この発明のうち請求項３にかかる半導体メ
モリによれば、Ｋ種類のブロック選択信号によってＮ×
Ｋ個のセンスアンプの内のＮ個のセンスアンプのみが駆
動される。
モリによれば、Ｋ種類のブロック選択信号によってＮ×
Ｋ個のセンスアンプの内のＮ個のセンスアンプのみが駆
動される。
【０１９１】この発明のうち請求項４にかかる半導体メ
モリによれば、第１の情報による出力部の指定は第１の
制御信号の被活性化を契機として行われるので、出力部
の指定を行うために別途制御信号を必要としない。
モリによれば、第１の情報による出力部の指定は第１の
制御信号の被活性化を契機として行われるので、出力部
の指定を行うために別途制御信号を必要としない。
【０１９２】この発明のうち請求項５にかかる半導体メ
モリによれば、アドレスピンの数を増加する事なく、ブ
ロックアドレスを第２の情報に先だって得る事ができ
る。
モリによれば、アドレスピンの数を増加する事なく、ブ
ロックアドレスを第２の情報に先だって得る事ができ
る。
【０１９３】この発明のうち請求項６にかかる半導体メ
モリによれば、アドレスピンに与えられるデータの内、
第３の情報で更新されるビットに対応するものは、第１
の情報としてブロックアドレスと同時に与えられて半導
体メモリの動作を制御する情報を担う事ができる。
モリによれば、アドレスピンに与えられるデータの内、
第３の情報で更新されるビットに対応するものは、第１
の情報としてブロックアドレスと同時に与えられて半導
体メモリの動作を制御する情報を担う事ができる。
【０１９４】この発明のうち請求項７にかかる半導体メ
モリによれば、通常動作と、電力消費を抑制する省電力
動作とを切り替える事ができる。
モリによれば、通常動作と、電力消費を抑制する省電力
動作とを切り替える事ができる。
【０１９５】この発明のうち請求項８にかかる半導体メ
モリによれば、特定のアドレスピンにデータが与えられ
ても、第３の情報がこれを更新するので、アドレスピン
を増加させることなく半導体メモリの動作を制御する情
報を得る事ができる。
モリによれば、特定のアドレスピンにデータが与えられ
ても、第３の情報がこれを更新するので、アドレスピン
を増加させることなく半導体メモリの動作を制御する情
報を得る事ができる。
【０１９６】この発明のうち請求項９にかかる半導体メ
モリによれば、第１の情報による出力部の指定はクロッ
ク信号の第２の遷移を契機として行われるので、出力部
の指定を行うために別途制御信号を必要としない。
モリによれば、第１の情報による出力部の指定はクロッ
ク信号の第２の遷移を契機として行われるので、出力部
の指定を行うために別途制御信号を必要としない。
【０１９７】この発明のうち請求項１０にかかる半導体
メモリによれば、行アドレスの指定に先だって出力部の
指定が行われるので、ワード線が選択される時点におい
て駆動されるセンスアンプの数は全体の１／Ｋで済み、
消費電力が低減される。
メモリによれば、行アドレスの指定に先だって出力部の
指定が行われるので、ワード線が選択される時点におい
て駆動されるセンスアンプの数は全体の１／Ｋで済み、
消費電力が低減される。
【０１９８】この発明のうち請求項１１にかかる半導体
メモリによれば、通常動作と、電力消費を抑制する省電
力動作とを切り替える事ができる。
メモリによれば、通常動作と、電力消費を抑制する省電
力動作とを切り替える事ができる。
【０１９９】この発明のうち請求項１２にかかる半導体
メモリによれば、アドレスピンの数を増加する事なく、
ブロックアドレスを第２の情報に先だって得る事ができ
る。
メモリによれば、アドレスピンの数を増加する事なく、
ブロックアドレスを第２の情報に先だって得る事ができ
る。
【０２００】この発明のうち請求項１３にかかる半導体
メモリによれば、通常動作と、電力消費を抑制する省電
力動作とを切り替える事ができる。
メモリによれば、通常動作と、電力消費を抑制する省電
力動作とを切り替える事ができる。
【０２０１】この発明のうち請求項１４にかかる半導体
メモリによれば、特定のアドレスピンにデータが与えら
れても、後に特定のアドレスピンには列アドレスは与え
られないので、アドレスピンを増加させることなく半導
体メモリの動作を制御する情報を得る事ができる。
メモリによれば、特定のアドレスピンにデータが与えら
れても、後に特定のアドレスピンには列アドレスは与え
られないので、アドレスピンを増加させることなく半導
体メモリの動作を制御する情報を得る事ができる。
【０２０２】この発明のうち請求項１５にかかる半導体
メモリによれば、選択されるメモリセルの数を低減する
ことができるので、消費電力を低減することができる。
メモリによれば、選択されるメモリセルの数を低減する
ことができるので、消費電力を低減することができる。
【図１】 本発明の第１実施例の構成を示す回路図であ
る。
る。
【図２】 本発明の第１実施例の構成を示す回路図であ
る。
る。
【図３】 本発明の第１実施例の構成を示す回路図であ
る。
る。
【図４】 本発明の第１実施例の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図５】 本発明の第１実施例の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図６】 本発明の第１実施例の動作を説明するブロッ
ク図である。
ク図である。
【図７】 本発明の第１実施例の動作を示すタイミング
チャートである。
チャートである。
【図８】 本発明の第１実施例の動作を示すタイミング
チャートである。
チャートである。
【図９】 本発明の第１実施例の動作を説明するブロッ
ク図である。
ク図である。
【図１０】 従来のシンクロナスＤＲＡＭの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図１１】 本発明の第２実施例の動作を示すタイミン
グチャートである。
グチャートである。
【図１２】 本発明の第３実施例の構成を示す回路図で
ある。
ある。
【図１３】 本発明の第３実施例の構成を示す回路図で
ある。
ある。
【図１４】 本発明の第３実施例の構成を示す回路図で
ある。
ある。
【図１５】 本発明の第３実施例の構成を示す回路図で
ある。
ある。
【図１６】 本発明の第３実施例の動作を示すタイミン
グチャートである。
グチャートである。
【図１７】 従来の技術を示す回路図である。
【図１８】 従来の技術を示す回路図である。
【図１９】 従来の技術を示すタイミングチャートであ
る。
る。
１１ アドレス生成回路、１５ クロック信号生成回
路、１６〜１９，９０クロック信号生成部、４０ｘ（ｘ
＝ａ，ｂ，ｃ，ｄ） 出力部、７０ ブロック選択信号
生成回路、１１１〜１１４ アドレス生成部、ＣＡＳ
＊，ＲＡＳ＊，ＣＳ＊，ＷＥ＊ 制御信号、ＲＡ＜１
２：０＞ 行アドレス、ＣＡ＜１２：０＞列アドレス、
ＣＡ＜１２：１１＞，ＣＡ＜１０：９＞ ブロックアド
レス、ＢＳｘ ブロック選択信号、ＮＯＲＭＡＬ 切り
替え信号、φ１〜φ５ クロック信号。
路、１６〜１９，９０クロック信号生成部、４０ｘ（ｘ
＝ａ，ｂ，ｃ，ｄ） 出力部、７０ ブロック選択信号
生成回路、１１１〜１１４ アドレス生成部、ＣＡＳ
＊，ＲＡＳ＊，ＣＳ＊，ＷＥ＊ 制御信号、ＲＡ＜１
２：０＞ 行アドレス、ＣＡ＜１２：０＞列アドレス、
ＣＡ＜１２：１１＞，ＣＡ＜１０：９＞ ブロックアド
レス、ＢＳｘ ブロック選択信号、ＮＯＲＭＡＬ 切り
替え信号、φ１〜φ５ クロック信号。
Claims (15)
- 【請求項１】 （ａ）各々が（ａ−１）Ｍ行×Ｎ列（Ｍ
は自然数、Ｎは２以上の自然数）に配列されたメモリセ
ルと、（ａ−２）各行毎に対応して設けられ、各行に属
するＮ個の前記メモリセルに接続されたＭ本のワード線
とを有するＫ個（Ｋは２以上の自然数）のメモリブロッ
クと、 （ｂ）各々が（ｂ−１）各列毎に対応して設けられ、各
列に属するＭ個の前記メモリセルに接続されたＮ個のセ
ンスアンプを有するＫ個の出力部とを備え、 前記出力部の内の一つを選択的に指定するブロックアド
レスを含む第１の情報と、前記Ｍ行の内の一つに対応す
る前記ワード線を選択的に指定する第２の情報とをこの
順に入力し、 前記ブロックアドレスによって指定された前記出力部が
有するＮ個の前記センスアンプのみが駆動され、 前記第１及び第２の情報によって指定された前記ワード
線に接続された前記メモリセルの内の少なくとも一つの
所定数が指定され、指定された前記メモリセルの格納す
るデータが読み出される半導体メモリ。 - 【請求項２】 （ｃ）まず前記第１の情報が与えられ、
その後に前記第２の情報が与えられるＬ個（Ｌは自然
数）のアドレスピンを更に備え、 等式２2L＝Ｍ×Ｎ×Ｋが満足される、請求項１記載の半
導体メモリ。 - 【請求項３】 前記所定数は２P （Ｐは０以上［ｌｏｇ
2 Ｎ］以下の整数）であり、 前記メモリセルは［ｌｏｇ2 Ｍ］ビットの行アドレス及
び［ｌｏｇ2 Ｋ＋ｌｏｇ2 Ｎ−Ｐ］ビットの列アドレス
によって２P 個指定され、 前記ブロックアドレスは前記列アドレスの上位から［ｌ
ｏｇ2 Ｋ］ビットであり、 前記第２の情報は前記行アドレスであり、 （ｄ）前記ブロックアドレスを入力し、前記センスアン
プの駆動を前記出力部毎にＯＮ／ＯＦＦするＫ種類のブ
ロック選択信号を出力する、ブロック選択信号生成回路
を更に備える、請求項２記載の半導体メモリ。 - 【請求項４】 第１の制御信号を更に入力し、 前記第１の制御信号の非活性化の際に前記アドレスピン
に与えられていたデータが前記第１の情報として認識さ
れ、 前記第１の制御信号の活性化の際に前記アドレスピンに
与えられていたデータが前記第２の情報として認識され
る、請求項３記載の半導体メモリ。 - 【請求項５】 （ｅ）（ｅ−１）前記第１の制御信号の
活性化後、第１の幅の活性状態を呈する第１のクロック
信号を生成する第１のクロック信号生成部と、（ｅ−
２）前記第１の制御信号の非活性化後、第２の幅の活性
状態を呈する第２のクロック信号を生成する第２のクロ
ック信号生成部とを有するクロック信号生成回路と、 （ｆ）前記アドレスピンに与えられたデータを、（ｆ−
１）前記第２のクロック信号に基づいて前記第１の情報
として出力する第１のアドレス生成部と、（ｆ−２）前
記第１のクロック信号に基づいて前記第２の情報として
出力する第２のアドレス生成部とを有するアドレス生成
回路とを更に備える、請求項４記載の半導体メモリ。 - 【請求項６】 第２の制御信号を更に入力し、 前記第２の制御信号の活性化は前記第１の制御信号の活
性時において行われ、 前記第２の制御信号の活性化を契機として前記メモリセ
ルが指定され、 前記第２の情報の後で且つ前記第２の制御信号の活性化
の前において、前記ブロックアドレスと共に前記列アド
レスを構成する第３の情報を更に入力し、 前記クロック信号生成回路は（ｅ−３）前記第２の制御
信号の活性化以前の所定の期間活性状態を呈する第３の
クロック信号を生成する第３のクロック信号生成部を更
に有し、 前記アドレス生成回路は（ｆ−３）前記アドレスピンに
与えられたデータを、前記第３のクロック信号に基づい
て前記第３の情報として出力する第３のアドレス生成部
を更に有する、請求項５記載の半導体メモリ。 - 【請求項７】 前記第１の情報は切り替え信号を更に含
み、 前記ブロック選択信号生成回路は前記切り替え信号を更
に入力し、 前記切り替え信号の活性時には前記ブロック選択信号の
全てが活性化する、請求項６記載の半導体メモリ。 - 【請求項８】 前記クロック信号生成回路は（ｅ−４）
前記切り替え信号が非活性状態の場合には、前記第１の
制御信号の非活性化後、第３の幅の活性状態を呈し、前
記切り替え信号が活性状態の場合に前記第３のクロック
信号と同一の波形をそれぞれ採る、第４のクロック信号
を生成する第４のクロック信号生成部を更に有し、 前記アドレス生成回路は（ｆ−４）特定の前記アドレス
ピンに与えられたデータを、前記第２のクロック信号に
基づいて前記切り替え信号として出力する第４のアドレ
ス生成部を更に有し、 前記第１のアドレス生成部においては前記第２のクロッ
ク信号の代わりに前記第４のクロック信号が与えられ、 前記特定の前記アドレスピンは、前記第３の情報の与え
られる前記アドレスピンの内のいずれかである、請求項
７記載の半導体メモリ。 - 【請求項９】 互いに逆方向の第１及び第２の遷移を一
定周期で交互に繰り返すクロック信号と、 前記クロック信号の前記第１の遷移に同期して活性／非
活性を行う第１乃至第３の制御信号とを更に入力し、 前記第１乃至第３の制御信号が活性状態である第１の状
態にある時、前記クロック信号の前記第２の遷移の際に
前記アドレスピンに与えられていたデータが前記第１の
情報として認識され、 前記第１及び第３の制御信号が活性状態に、前記第２の
制御信号が非活性状態にある第２の状態にある時、前記
クロック信号の前記第２の遷移の際に前記アドレスピン
に与えられていたデータが前記第２の情報として認識さ
れる、請求項３記載の半導体メモリ。 - 【請求項１０】 第４の制御信号を更に入力し、 前記第１及び第４の制御信号が活性化状態であり、前記
第２及び第３の制御信号が非活性状態にある第３の状態
にある時、前記クロック信号の前記第２の遷移を契機と
して前記メモリセルが指定され、 前記第１乃至第３の状態はこの順に生じる請求項９記載
の半導体メモリ。 - 【請求項１１】 前記第１の情報は切り替え信号を更に
含み、 前記ブロック選択信号生成回路は前記切り替え信号を更
に入力し、 前記切り替え信号の活性時には前記ブロック選択信号の
全てが活性化する、請求項１０記載の半導体メモリ。 - 【請求項１２】 前記整数Ｐは１以上であり、 （ｅ）（ｅ−１）前記第１の制御信号の活性化後、第１
の幅の活性状態を呈する第１のクロック信号を生成する
第１のクロック信号生成部と、（ｅ−２）前記第１の制
御信号の非活性化前に第２の幅で、非活性化後第３の幅
で、それぞれ活性状態を呈する第２のクロック信号を生
成する第２のクロック信号生成部とを有するクロック信
号生成回路と、 （ｆ）前記アドレスピンに与えられたデータを、（ｆ−
１）前記第２のクロック信号に基づいて前記第１の情報
として出力する第１のアドレス生成部と、（ｆ−２）前
記第１のクロック信号に基づいて前記第２の情報として
出力する第２のアドレス生成部とを有するアドレス生成
回路とを更に備える、請求項４記載の半導体メモリ。 - 【請求項１３】 前記第１の情報は切り替え信号を更に
含み、 前記ブロック選択信号生成回路は前記切り替え信号を更
に入力し、 前記切り替え信号の活性時には前記ブロック選択信号の
全てが活性化する、請求項１２記載の半導体メモリ。 - 【請求項１４】 第２の制御信号を更に入力し、 前記第２の制御信号の活性化は前記第１の制御信号の活
性時において行われ、 前記切り替え信号が活性状態の場合には前記第２の制御
信号の活性化直前において前記第２のクロック信号は更
に所定期間活性化し、 前記第２の制御信号の活性化を契機として前記メモリセ
ルが指定され、 前記クロック信号生成回路は（ｅ−３）前記第１の制御
信号の非活性化後、第４の幅の活性状態を呈する、第３
のクロック信号を生成する第３のクロック信号生成部を
更に有し、 前記アドレス生成回路は（ｆ−３）特定の前記アドレス
ピンに与えられたデータを、前記第３のクロック信号に
基づいて前記切り替え信号として出力する第３のアドレ
ス生成部を更に有する、請求項１３記載の半導体メモ
リ。 - 【請求項１５】 Ｌビットのアドレス端子を備え、Ｎ個
のメモリセルデータから構成されたワードをＭ個記憶す
る半導体メモリであって、 前記半導体メモリのリセット時にＰ（１≦Ｐ≦Ｌ）ビッ
トの第１アドレス信号を受信する手段と、 行アクセス開始時にＱ（１≦Ｑ≦Ｌ）ビットの第２アド
レス信号を受信する手段とを更に備え、 前記Ｐビットの内のＲ（１≦Ｒ≦Ｐ）ビットである第３
アドレス信号と、前記Ｑビットの内のＳ（１≦Ｓ≦Ｑ）
ビットである第４アドレス信号とを用いてデコードされ
たワード線によって、Ｍ・Ｎ／２P ビットよりも少ない
メモリセルを選択することを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123879A JPH08321173A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
| US08/567,419 US5631873A (en) | 1995-05-23 | 1995-12-05 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123879A JPH08321173A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321173A true JPH08321173A (ja) | 1996-12-03 |
Family
ID=14871634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123879A Pending JPH08321173A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631873A (ja) |
| JP (1) | JPH08321173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116439A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Limited | 半導体メモリおよびメモリシステム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169814B2 (ja) * | 1995-10-13 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| JP3560836B2 (ja) * | 1998-12-14 | 2004-09-02 | 株式会社東芝 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344005A (en) * | 1978-07-18 | 1982-08-10 | Rca Corporation | Power gated decoding |
| JPS634492A (ja) * | 1986-06-23 | 1988-01-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3884492T2 (de) * | 1987-07-15 | 1994-02-17 | Hitachi Ltd | Integrierte Halbleiterschaltungsanordnung. |
| US5175835A (en) * | 1990-01-10 | 1992-12-29 | Unisys Corporation | Multi-mode DRAM controller |
-
1995
- 1995-05-23 JP JP7123879A patent/JPH08321173A/ja active Pending
- 1995-12-05 US US08/567,419 patent/US5631873A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116439A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Limited | 半導体メモリおよびメモリシステム |
| US8107313B2 (en) | 2006-03-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor memory and memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| US5631873A (en) | 1997-05-20 |
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