JP3080520B2 - シンクロナスｄｒａｍ - Google Patents
シンクロナスｄｒａｍInfo
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- JP3080520B2 JP3080520B2 JP05235225A JP23522593A JP3080520B2 JP 3080520 B2 JP3080520 B2 JP 3080520B2 JP 05235225 A JP05235225 A JP 05235225A JP 23522593 A JP23522593 A JP 23522593A JP 3080520 B2 JP3080520 B2 JP 3080520B2
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、クロック入力に同期し
てデータ入出力を行うシンクロナスＤＲＡＭに関する。
てデータ入出力を行うシンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】マイクロプロセッサの動作周波数向上に
伴い、高速アクセス可能なＤＲＡＭが要求され、これに
応えるものとしてシンクロナスＤＲＡＭが開発されてい
る。シンクロナスＤＲＡＭは、モードレジスタを備えて
おり、これにバーストレングス、ラップタイプ及びＣＡ
Ｓレーテンシを設定することにより、システムに最適な
動作を行わせることができる。
伴い、高速アクセス可能なＤＲＡＭが要求され、これに
応えるものとしてシンクロナスＤＲＡＭが開発されてい
る。シンクロナスＤＲＡＭは、モードレジスタを備えて
おり、これにバーストレングス、ラップタイプ及びＣＡ
Ｓレーテンシを設定することにより、システムに最適な
動作を行わせることができる。
【０００３】ここに、バーストレングスは、連続して入
出力するデータ数であり、１、２、４、８及びフルペー
ジのいずれかを選択することができる。ラップタイプ
は、バーストアクセス（連続入出力）の際に内部で生成
されるカラムアドレスの変化のさせ方であって、同一バ
ンク内でカラムアドレスを連続的に変化させるシーケン
シャル方式と、カラムアドレスをスクランブルさせるイ
ンタリーブ方式との一方を選択することができる。ま
た、ＣＡＳレーテンシは、リードコマンド入力後、最初
のデータが読めるまでのクロック数であり、１、２及び
３の中から選択することができる。
出力するデータ数であり、１、２、４、８及びフルペー
ジのいずれかを選択することができる。ラップタイプ
は、バーストアクセス（連続入出力）の際に内部で生成
されるカラムアドレスの変化のさせ方であって、同一バ
ンク内でカラムアドレスを連続的に変化させるシーケン
シャル方式と、カラムアドレスをスクランブルさせるイ
ンタリーブ方式との一方を選択することができる。ま
た、ＣＡＳレーテンシは、リードコマンド入力後、最初
のデータが読めるまでのクロック数であり、１、２及び
３の中から選択することができる。
【０００４】図４は、シンクロナスＤＲＡＭ内のモード
設定に関する従来の回路を簡単化して示す。モードレジ
スタ１０は、３ビットのＤフリップフロップ１１〜１３
を備えている。Ｄフリップフロップ１１、１２及び１３
の出力はそれぞれ、バーストレングス、ラップタイプ及
びＣＡＳレーテンシを表している。実際には、バースト
レングスが１、２、４、８及びフルページの各々に対し
１個のフリップフロップを備え、他のモードについても
同様であるが、図４では簡単化している。
設定に関する従来の回路を簡単化して示す。モードレジ
スタ１０は、３ビットのＤフリップフロップ１１〜１３
を備えている。Ｄフリップフロップ１１、１２及び１３
の出力はそれぞれ、バーストレングス、ラップタイプ及
びＣＡＳレーテンシを表している。実際には、バースト
レングスが１、２、４、８及びフルページの各々に対し
１個のフリップフロップを備え、他のモードについても
同様であるが、図４では簡単化している。
【０００５】アンドゲート２１〜２３はいずれも、モー
ドレジスタセット信号ＭＲＳにより開かれ、その出力は
７ビットのアドレスＡ０〜Ａ６の値で定まる。モードレ
ジスタセット信号ＭＲＳは、アンドゲート２５の出力で
あり、チップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥがいずれも‘０’
のときに‘１’となる。ここに、一般に信号＊Ａは信号
Ａの論理値を反転したものである。
ドレジスタセット信号ＭＲＳにより開かれ、その出力は
７ビットのアドレスＡ０〜Ａ６の値で定まる。モードレ
ジスタセット信号ＭＲＳは、アンドゲート２５の出力で
あり、チップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥがいずれも‘０’
のときに‘１’となる。ここに、一般に信号＊Ａは信号
Ａの論理値を反転したものである。
【０００６】上記構成において、シンクロナスＤＲＡＭ
に対しプログラムにより、チップセレクト信号＊ＣＳ、
ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレス
ストローブ信号＊ＣＡＳ及びライトイネーブル信号＊Ｗ
Ｅをいずれも‘０’とし、同時に、所定のアドレス値Ａ
０〜Ａ６を与えることにより、モードレジスタ１０に適
当な動作モードを設定することができる。
に対しプログラムにより、チップセレクト信号＊ＣＳ、
ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレス
ストローブ信号＊ＣＡＳ及びライトイネーブル信号＊Ｗ
Ｅをいずれも‘０’とし、同時に、所定のアドレス値Ａ
０〜Ａ６を与えることにより、モードレジスタ１０に適
当な動作モードを設定することができる。
【０００７】一般にＤＲＡＭは、図３（Ａ）に示す如
く、電源電圧ＶＣＣが立ち上がった後、直ちにアクセス
することができない。すなわち、電源電圧ＶＣＣが規定
値、例えば３．３Ｖ±０．３Ｖに達してから、ＤＲＡＭ
内の基板バイアス回路が安定するのに必要な時間２００
μｓ経過するのを待ち、次に、順序論理回路の電位を正
常なレベルにするために８回のダミーサイクル動作を行
う必要がある。シンクロナスＤＲＡＭの場合には更に、
上記モード設定をするのに１クロック、この設定に関し
信号の電圧レベルが安定するの待つのに３クロック、合
計４クロックの時間を必要とする。
く、電源電圧ＶＣＣが立ち上がった後、直ちにアクセス
することができない。すなわち、電源電圧ＶＣＣが規定
値、例えば３．３Ｖ±０．３Ｖに達してから、ＤＲＡＭ
内の基板バイアス回路が安定するのに必要な時間２００
μｓ経過するのを待ち、次に、順序論理回路の電位を正
常なレベルにするために８回のダミーサイクル動作を行
う必要がある。シンクロナスＤＲＡＭの場合には更に、
上記モード設定をするのに１クロック、この設定に関し
信号の電圧レベルが安定するの待つのに３クロック、合
計４クロックの時間を必要とする。
【０００８】このため、電源投入後、アクセス可能にな
るまでの時間が長くなる。また、電源投入後、メモリア
クセス前に初期化ルーチン等においてモードを設定しな
ければならない。特開昭６４−１１９６号公報には、電
源投入時にＰＲＯＭ部にプログラムした４ビットのデー
タを１ビットずつシリアルに読出し順次ラッチ回路に保
持させ、その出力をマルチプレクサでデコードし、マル
チプレクサの出力を択一的に高レベルにすることによっ
て、ＤＲＡＭ部のモード、ビット構成等の選択設定をす
ることが記載されている。 また、特開平４−２０５８８
２号公報には、電源投入時に、外部アドレス信号により
定まる内部アドレス信号がナンドゲートを介してラッチ
回路に供給され、信号φ A のパルスにより該ラッチ回路
の出力が高レベルにリセットされ、次いで信号φ B のパ
ルスで該ラッチ回路に入力が取り込まれ、該ラッチ回路
の出力とこれをノアゲートに供給した信号とで動作モー
ドを設定する構成が記載されている。
るまでの時間が長くなる。また、電源投入後、メモリア
クセス前に初期化ルーチン等においてモードを設定しな
ければならない。特開昭６４−１１９６号公報には、電
源投入時にＰＲＯＭ部にプログラムした４ビットのデー
タを１ビットずつシリアルに読出し順次ラッチ回路に保
持させ、その出力をマルチプレクサでデコードし、マル
チプレクサの出力を択一的に高レベルにすることによっ
て、ＤＲＡＭ部のモード、ビット構成等の選択設定をす
ることが記載されている。 また、特開平４−２０５８８
２号公報には、電源投入時に、外部アドレス信号により
定まる内部アドレス信号がナンドゲートを介してラッチ
回路に供給され、信号φ A のパルスにより該ラッチ回路
の出力が高レベルにリセットされ、次いで信号φ B のパ
ルスで該ラッチ回路に入力が取り込まれ、該ラッチ回路
の出力とこれをノアゲートに供給した信号とで動作モー
ドを設定する構成が記載されている。
【発明が解決しようとする課題】しかし、特開昭６４−
１１９６号公報の上記構成では、一旦ＰＲＯＭ部にプロ
グラムしてしまうと、それ以降ＤＲＡＭ部の機能を変更
することができない。また、電源投入時にＰＲＯＭ部に
プログラムした４ビットのデータのうち最初の１ビット
を読み出すだけでも、その前に行アドレスと列アドレス
をカウンタで指定しなければならないので、モード設定
に長時間を要する。 また、特開平４−２０５８８２号公
報の上記構成では、動作モードの設定は電源投入時のみ
可能であり、一旦動作モードを設定すると、再度電源を
投入し直さない限り、設定した動作モードを変更させる
ことができない。また、電源電圧の立ち上がり後、信号
φ A のパルスを生成し、その後、信号φ B のパルスを生成
し、次いで動作モードを設定する信号を生成して動作モ
ードが定まるので、モード設定に長時間を要する。 本発
明の目的は、このような問題点に鑑み、電源投入後従来
よりも早いタイミングで、予めプログラムされた第１の
動作モードにより動作させることができる シンクロナス
ＤＲＡＭを提供することにある。 本発明の他の目的は、
電源投入後従来よりも早いタイミングで、予めプログラ
ムされた第１の動作モードにより動作させることができ
るとともに、第１の動作モードとは異なる第２の動作モ
ードで動作させることもできるシンクロナスＤＲＡＭを
提供することにある。
１１９６号公報の上記構成では、一旦ＰＲＯＭ部にプロ
グラムしてしまうと、それ以降ＤＲＡＭ部の機能を変更
することができない。また、電源投入時にＰＲＯＭ部に
プログラムした４ビットのデータのうち最初の１ビット
を読み出すだけでも、その前に行アドレスと列アドレス
をカウンタで指定しなければならないので、モード設定
に長時間を要する。 また、特開平４−２０５８８２号公
報の上記構成では、動作モードの設定は電源投入時のみ
可能であり、一旦動作モードを設定すると、再度電源を
投入し直さない限り、設定した動作モードを変更させる
ことができない。また、電源電圧の立ち上がり後、信号
φ A のパルスを生成し、その後、信号φ B のパルスを生成
し、次いで動作モードを設定する信号を生成して動作モ
ードが定まるので、モード設定に長時間を要する。 本発
明の目的は、このような問題点に鑑み、電源投入後従来
よりも早いタイミングで、予めプログラムされた第１の
動作モードにより動作させることができる シンクロナス
ＤＲＡＭを提供することにある。 本発明の他の目的は、
電源投入後従来よりも早いタイミングで、予めプログラ
ムされた第１の動作モードにより動作させることができ
るとともに、第１の動作モードとは異なる第２の動作モ
ードで動作させることもできるシンクロナスＤＲＡＭを
提供することにある。
【０００９】
【課題を解決するための手段及びその作用】本発明に係
るシンクロナスＤＲＡＭを、実施例図中の対応する構成
要素の符号を引用して説明する。請求項１のシンクロナ
スＤＲＡＭでは、例えば図１に示す如く、 外部制御信号
をデコードしてモードレジスタセット信号（ＭＲＳ）を
生成するコマンドデコーダ（２５）と、 外部電源電圧
（ＶＣＣ）の立ち上がりに応答して、予めプログラムさ
れた第１の動作モード信号を出力するモード初期設定回
路（３０）と、 該モードレジスタセット信号（ＭＲＳ）
がアクティブ状態の時、アドレス信号に従った第２の動
作モード信号を保持し、該外部電源電圧（ＶＣＣ）の立
ち上がりに応答して該モード初期設定回路（３０）から
の該第１の動作モード信号を保持し、保持した動作モー
ド信号を出力するモードレジスタ（１０）とを有する。
るシンクロナスＤＲＡＭを、実施例図中の対応する構成
要素の符号を引用して説明する。請求項１のシンクロナ
スＤＲＡＭでは、例えば図１に示す如く、 外部制御信号
をデコードしてモードレジスタセット信号（ＭＲＳ）を
生成するコマンドデコーダ（２５）と、 外部電源電圧
（ＶＣＣ）の立ち上がりに応答して、予めプログラムさ
れた第１の動作モード信号を出力するモード初期設定回
路（３０）と、 該モードレジスタセット信号（ＭＲＳ）
がアクティブ状態の時、アドレス信号に従った第２の動
作モード信号を保持し、該外部電源電圧（ＶＣＣ）の立
ち上がりに応答して該モード初期設定回路（３０）から
の該第１の動作モード信号を保持し、保持した動作モー
ド信号を出力するモードレジスタ（１０）とを有する。
【００１０】このシンクロナスＤＲＡＭによれば、モー
ドレジスタは、外部からモードレジスタセット命令によ
るモードレジスタ設定作業なしに、外部電源電圧が立ち
上がるとすぐに、予めプログラムされた第１の動作モー
ド信号を出力することができるとともに、第１の動作モ
ードとは異なる動作モードでシンクロナスＤＲＡＭを動
作させたい場合は、モードレジスタセット命令により第
２の動作モードをモードレジスタに設定することができ
る。したがって、ユーザはシンクロナスＤＲＡＭを従来
よりも早いタイミングでこの第１の動作モードで動作さ
せることができるとともに、第１の動作モードとは異な
る第２の動作モードで動作させることもできる。
ドレジスタは、外部からモードレジスタセット命令によ
るモードレジスタ設定作業なしに、外部電源電圧が立ち
上がるとすぐに、予めプログラムされた第１の動作モー
ド信号を出力することができるとともに、第１の動作モ
ードとは異なる動作モードでシンクロナスＤＲＡＭを動
作させたい場合は、モードレジスタセット命令により第
２の動作モードをモードレジスタに設定することができ
る。したがって、ユーザはシンクロナスＤＲＡＭを従来
よりも早いタイミングでこの第１の動作モードで動作さ
せることができるとともに、第１の動作モードとは異な
る第２の動作モードで動作させることもできる。
【００１１】請求項２のシンクロナスＤＲＡＭでは、例
えば図１に示す如く、 セット入力端（Ｓ）及びリセット
入力端（Ｒ）を有し、動作モード信号を出力するフリッ
プフロップ（１１〜１３）を備えたモードレジスタ（１
０）と、 外部電源電圧（ＶＣＣ）の立ち上がりに応答し
てリセット信号（ＲＳＴ）を出力するリセット信号発生
回路（３１）と、 該リセット信号（ＲＳＴ）を、該セッ
ト入力端（Ｓ）と該リセット入力端（Ｒ）とのうちプロ
グラムにより予め選択された一方に出力するスイッチ
（３２〜３７）とを有する。
えば図１に示す如く、 セット入力端（Ｓ）及びリセット
入力端（Ｒ）を有し、動作モード信号を出力するフリッ
プフロップ（１１〜１３）を備えたモードレジスタ（１
０）と、 外部電源電圧（ＶＣＣ）の立ち上がりに応答し
てリセット信号（ＲＳＴ）を出力するリセット信号発生
回路（３１）と、 該リセット信号（ＲＳＴ）を、該セッ
ト入力端（Ｓ）と該リセット入力端（Ｒ）とのうちプロ
グラムにより予め選択された一方に出力するスイッチ
（３２〜３７）とを有する。
【００１２】このシンクロナスＤＲＡＭによれば、スイ
ッチ（３２〜３７）は予めプログラムされているので、
電源投入時にモードレジスタの動作モードを従来より早
いタイミングで設定可能であるとともに、セットかリセ
ットかを選択するという簡単な構成で動作モードの初期
値を設定することができる。
ッチ（３２〜３７）は予めプログラムされているので、
電源投入時にモードレジスタの動作モードを従来より早
いタイミングで設定可能であるとともに、セットかリセ
ットかを選択するという簡単な構成で動作モードの初期
値を設定することができる。
【００１３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図２は、シンクロナスＤＲＡＭの概略構成を示
す。このシンクロナスＤＲＡＭは、バンク０のＤＲＡＭ
コア４０と、バンク１のＤＲＡＭコア４１とを備えてい
る。アドレスＡ０〜Ａ１１は、アドレスバッファ４２を
介し、最初、ＤＲＡＭコア４０及び４１のロウアドレス
入力端ＲＡＤＲに供給され、アドレスのビットＡ１１が
‘０’のときＤＲＡＭコア４０が選択され、ビットＡ１
１が‘１’のときＤＲＡＭコア４１が選択される。次に
供給されるアドレスＡ０〜Ａ１１は、アドレスバッファ
４２を介してコラムアドレスカウンタ４３及び４４に保
持され、その内容がＤＲＡＭコア４０及び４１のコラム
アドレス入力端ＣＡＤＲに供給される。コラムアドレス
カウンタ４３及び４４の内容は、バースト転送の際に、
モードレジスタ１０に設定されたモードに応じてカウン
トアップされる。ＤＲＡＭコア４０及び４１のデータ入
出力端Ｉ／Ｏに対するデータＤ０〜Ｄ７の入出力は、入
出力データバッファ・レジスタ４５を介して行われる。
データ入出力の制御は、コマンドデコーダ２０に供給さ
れるチップセレクト信号＊ＣＳ、ロウアドレスストロー
ブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡ
Ｓ及びライトイネーブル信号＊ＷＥに基づき、クロック
バッファ４６に供給されるクロックＣＬＫに同期して行
われる。
する。図２は、シンクロナスＤＲＡＭの概略構成を示
す。このシンクロナスＤＲＡＭは、バンク０のＤＲＡＭ
コア４０と、バンク１のＤＲＡＭコア４１とを備えてい
る。アドレスＡ０〜Ａ１１は、アドレスバッファ４２を
介し、最初、ＤＲＡＭコア４０及び４１のロウアドレス
入力端ＲＡＤＲに供給され、アドレスのビットＡ１１が
‘０’のときＤＲＡＭコア４０が選択され、ビットＡ１
１が‘１’のときＤＲＡＭコア４１が選択される。次に
供給されるアドレスＡ０〜Ａ１１は、アドレスバッファ
４２を介してコラムアドレスカウンタ４３及び４４に保
持され、その内容がＤＲＡＭコア４０及び４１のコラム
アドレス入力端ＣＡＤＲに供給される。コラムアドレス
カウンタ４３及び４４の内容は、バースト転送の際に、
モードレジスタ１０に設定されたモードに応じてカウン
トアップされる。ＤＲＡＭコア４０及び４１のデータ入
出力端Ｉ／Ｏに対するデータＤ０〜Ｄ７の入出力は、入
出力データバッファ・レジスタ４５を介して行われる。
データ入出力の制御は、コマンドデコーダ２０に供給さ
れるチップセレクト信号＊ＣＳ、ロウアドレスストロー
ブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡ
Ｓ及びライトイネーブル信号＊ＷＥに基づき、クロック
バッファ４６に供給されるクロックＣＬＫに同期して行
われる。
【００１４】チップセレクト信号＊ＣＳ、ロウアドレス
ストローブ信号＊ＲＡＳ、コラムアドレスストローブ信
号＊ＣＡＳ及びライトイネーブル信号＊ＷＥは、これら
全てが‘０’でないとき、クロックバッファ４６からの
クロックにより、コントロール信号ラッチ回路４７及び
４８に保持され、ＤＲＡＭコア４０及び４１のロウアド
レスストローブ信号入力端ＲＡＳ、コラムアドレススト
ローブ信号入力端ＣＡＳ及びライトイネーブル信号入力
端ＷＥに供給される。クロックＣＬＫは、クロックイネ
ーブル信号ＣＫＥが‘１’のとき内部で有効にされる。
ストローブ信号＊ＲＡＳ、コラムアドレスストローブ信
号＊ＣＡＳ及びライトイネーブル信号＊ＷＥは、これら
全てが‘０’でないとき、クロックバッファ４６からの
クロックにより、コントロール信号ラッチ回路４７及び
４８に保持され、ＤＲＡＭコア４０及び４１のロウアド
レスストローブ信号入力端ＲＡＳ、コラムアドレススト
ローブ信号入力端ＣＡＳ及びライトイネーブル信号入力
端ＷＥに供給される。クロックＣＬＫは、クロックイネ
ーブル信号ＣＫＥが‘１’のとき内部で有効にされる。
【００１５】以上の公知の構成に対し、本実施例ではさ
らに、電源投入時にモードレジスタ１０に、通常のシス
テムで使用されるモードを初期設定するため、次のよう
なモード初期設定回路３０を備えている。モード初期設
定回路３０は、図１に示す如く、電源電圧ＶＣＣの立ち
上がりの際にこれが規定値、例えば、３．３Ｖ±０．３
Ｖに達したことを検出して１個のパルスであるリセット
信号ＲＳＴを発生させるリセット信号発生回路３１と、
一端が該リセット信号発生回路３１の出力端に共通に接
続された不揮発性スイッチ素子３２〜３７とを有し、不
揮発性スイッチ素子３２〜３７の他端はそれぞれＤフリ
ップフロップ１１のセット入力端、リセット入力端、Ｄ
フリップフロップ１２のセット入力端、リセット入力
端、Ｄフリップフロップ１３のセット入力端及びリセッ
ト入力端に接続されている。
らに、電源投入時にモードレジスタ１０に、通常のシス
テムで使用されるモードを初期設定するため、次のよう
なモード初期設定回路３０を備えている。モード初期設
定回路３０は、図１に示す如く、電源電圧ＶＣＣの立ち
上がりの際にこれが規定値、例えば、３．３Ｖ±０．３
Ｖに達したことを検出して１個のパルスであるリセット
信号ＲＳＴを発生させるリセット信号発生回路３１と、
一端が該リセット信号発生回路３１の出力端に共通に接
続された不揮発性スイッチ素子３２〜３７とを有し、不
揮発性スイッチ素子３２〜３７の他端はそれぞれＤフリ
ップフロップ１１のセット入力端、リセット入力端、Ｄ
フリップフロップ１２のセット入力端、リセット入力
端、Ｄフリップフロップ１３のセット入力端及びリセッ
ト入力端に接続されている。
【００１６】不揮発性スイッチ素子３２〜３７は、例え
ば、電気的に又はレーザで熔断自在なヒューズ又はレイ
アウト設計で接続／非接続が選択される配線パターンで
ある。不揮発性スイッチ素子３２〜３７は、利用者が通
常使用する又は利用者が要求する動作モードに応じて、
３２と３３の一方、３４と３５の一方及び３６と３７の
一方が熔断又は非接続にされる。図１では、不揮発性ス
イッチ素子３３、３５及び３７がオン、不揮発性スイッ
チ素子３１、３３及び３６がオンになっている。
ば、電気的に又はレーザで熔断自在なヒューズ又はレイ
アウト設計で接続／非接続が選択される配線パターンで
ある。不揮発性スイッチ素子３２〜３７は、利用者が通
常使用する又は利用者が要求する動作モードに応じて、
３２と３３の一方、３４と３５の一方及び３６と３７の
一方が熔断又は非接続にされる。図１では、不揮発性ス
イッチ素子３３、３５及び３７がオン、不揮発性スイッ
チ素子３１、３３及び３６がオンになっている。
【００１７】なお、クロックＣＫは従来と同様に、プロ
グラムによりモードレジスタ１０を設定する際に、図２
に示すクロックバッファ４６から供給されるものであ
る。図１に関し他の点は、図４と同一である。次に、上
記の如く構成された本実施例の動作を説明する。図１及
び図３（Ｂ）において、電源投入により電源電圧ＶＣＣ
が立ち上がって規定値、例えば３Ｖ±０．３Ｖに達する
と、リセット信号ＲＳＴがリセット信号発生回路３１か
ら出力され、モードレジスタ１０のＤフリップフロップ
１１〜１３のリセット入力端に供給され、Ｄフリップフ
ロップ１１〜１３がゼロクリアされる。これにより、利
用者が通常使用する又は利用者が要求するバーストレン
グス、ラップタイプ及びＣＡＳレーテンシが初期設定さ
れる。
グラムによりモードレジスタ１０を設定する際に、図２
に示すクロックバッファ４６から供給されるものであ
る。図１に関し他の点は、図４と同一である。次に、上
記の如く構成された本実施例の動作を説明する。図１及
び図３（Ｂ）において、電源投入により電源電圧ＶＣＣ
が立ち上がって規定値、例えば３Ｖ±０．３Ｖに達する
と、リセット信号ＲＳＴがリセット信号発生回路３１か
ら出力され、モードレジスタ１０のＤフリップフロップ
１１〜１３のリセット入力端に供給され、Ｄフリップフ
ロップ１１〜１３がゼロクリアされる。これにより、利
用者が通常使用する又は利用者が要求するバーストレン
グス、ラップタイプ及びＣＡＳレーテンシが初期設定さ
れる。
【００１８】図３（Ｂ）に示す２００μｓ及び８回のダ
ミーサイクルはメモリセルアレイに関するものであるの
で、この間はメモリセルアレイに対し通常のアクセスを
行うことができないが、モードレジスタ１０に対する設
定は、メモリセルアレイに対するアクセスではないの
で、上記のように電源電圧ＶＣＣが立ち上がった直後に
モード設定を行うことができる。
ミーサイクルはメモリセルアレイに関するものであるの
で、この間はメモリセルアレイに対し通常のアクセスを
行うことができないが、モードレジスタ１０に対する設
定は、メモリセルアレイに対するアクセスではないの
で、上記のように電源電圧ＶＣＣが立ち上がった直後に
モード設定を行うことができる。
【００１９】本実施例によれば、電源投入により生成さ
れるリセット信号ＲＳＴに応答して自動的にモードレジ
スタ１０に対し、利用者が通常使用する又は利用者が要
求するモードを初期設定しているので、シンクロナスＤ
ＲＡＭ以外のＤＲＡＭと同様に、８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
れるリセット信号ＲＳＴに応答して自動的にモードレジ
スタ１０に対し、利用者が通常使用する又は利用者が要
求するモードを初期設定しているので、シンクロナスＤ
ＲＡＭ以外のＤＲＡＭと同様に、８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
【００２０】
【発明の効果】以上説明した如く、請求項１のシンクロ
ナスＤＲＡＭによれば、モードレジスタは、外部からモ
ードレジスタセット命令によるモードレジスタ設定作業
なしに、外部電源電圧が立ち上がるとすぐに、予めプロ
グラムされた第１の動作モードを設定することができる
とともに、第１の動作モードとは異なる動作モードでシ
ンクロナスＤＲＡＭを動作させたい場合は、モードレジ
スタセット命令により第２の動作モードをモードレジス
タに設定することができ、したがって、ユーザはシンク
ロナスＤＲＡＭを従来よりも早いタイミングで第１の動
作モードで動作させることができるとともに、第１の動
作モードとは異なる第２の動作モードで動作させること
もできるという効果を奏する。
ナスＤＲＡＭによれば、モードレジスタは、外部からモ
ードレジスタセット命令によるモードレジスタ設定作業
なしに、外部電源電圧が立ち上がるとすぐに、予めプロ
グラムされた第１の動作モードを設定することができる
とともに、第１の動作モードとは異なる動作モードでシ
ンクロナスＤＲＡＭを動作させたい場合は、モードレジ
スタセット命令により第２の動作モードをモードレジス
タに設定することができ、したがって、ユーザはシンク
ロナスＤＲＡＭを従来よりも早いタイミングで第１の動
作モードで動作させることができるとともに、第１の動
作モードとは異なる第２の動作モードで動作させること
もできるという効果を奏する。
【００２１】請求項２のシンクロナスＤＲＡＭによれ
ば、スイッチは予めプログラムされているので、電源投
入時にモードレジスタの動作モードを従来より早いタイ
ミングで設定可能であるとともに、セットかリセットか
を選択するという簡単な構成で動作モードの初期値を設
定することができるという効果を奏する。
ば、スイッチは予めプログラムされているので、電源投
入時にモードレジスタの動作モードを従来より早いタイ
ミングで設定可能であるとともに、セットかリセットか
を選択するという簡単な構成で動作モードの初期値を設
定することができるという効果を奏する。
【図１】本発明の一実施例の、シンクロナスＤＲＡＭ内
のモード設定に関する回路を示す図である。
のモード設定に関する回路を示す図である。
【図２】図１の回路を含むシンクロナスＤＲＡＭの全体
構成を示すブロック図である。
構成を示すブロック図である。
【図３】アクセス開始可能になるまでの経過を、従来例
と本実施例とについて対比して示す波形図である。
と本実施例とについて対比して示す波形図である。
【図４】従来の、シンクロナスＤＲＡＭのモード設定に
関する回路を示す図である。
関する回路を示す図である。
１０ モードレジスタ １１〜１４ Ｄフリップフロップ ２０ コマンドデコーダ ２１〜２５ アンドゲート ３０ モード初期設定回路 ３１ タイミングパルス発生回路 ３２ オアゲート ４０、４１ ＤＲＡＭコア
Claims (2)
- 【請求項１】 外部制御信号をデコードしてモードレジ
スタセット信号を生成するコマンドデコーダと、 外部電源電圧の立ち上がりに応答して、予めプログラム
された第１の動作モード信号を出力するモード初期設定
回路と、 該モードレジスタセット信号がアクティブ状態の時、ア
ドレス信号に従った第２の動作モード信号を保持し、該
外部電源電圧の立ち上がりに応答して該モード初期設定
回路からの該第１の動作モード信号を保持し、保持した
動作モード信号を出力するモードレジスタと、 を有することを特徴とするシンクロナスＤＲＡＭ。 - 【請求項２】 セット入力端及びリセット入力端を有
し、動作モード信号を出力するフリップフロップを備え
たモードレジスタと、 外部電源電圧の立ち上がりに応答してリセット信号を出
力するリセット信号発生回路と、 該リセット信号を、該セット入力端と該リセット入力端
とのうちプログラムにより予め選択された一方に出力す
るスイッチと、 を有することを特徴とする シンクロナスＤＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05235225A JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
| KR1019940023777A KR0174733B1 (ko) | 1993-09-21 | 1994-09-17 | 동기 디램 |
| US08/307,420 US5448528A (en) | 1993-09-21 | 1994-09-19 | Synchronous DRAM having initial mode setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05235225A JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793970A JPH0793970A (ja) | 1995-04-07 |
| JP3080520B2 true JP3080520B2 (ja) | 2000-08-28 |
Family
ID=16982940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05235225A Expired - Lifetime JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448528A (ja) |
| JP (1) | JP3080520B2 (ja) |
| KR (1) | KR0174733B1 (ja) |
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|---|---|---|---|---|
| DE19513587B4 (de) * | 1994-04-15 | 2007-02-08 | Micron Technology, Inc. | Speicherbauelement und Verfahren zum Programmieren eines Steuerbetriebsmerkmals eines Speicherbauelements |
| JP2982618B2 (ja) * | 1994-06-28 | 1999-11-29 | 日本電気株式会社 | メモリ選択回路 |
| JP3566429B2 (ja) * | 1995-12-19 | 2004-09-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JPH09180443A (ja) * | 1995-12-25 | 1997-07-11 | Toshiba Corp | 半導体メモリ回路 |
| US5715476A (en) * | 1995-12-29 | 1998-02-03 | Intel Corporation | Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic |
| JP3351953B2 (ja) * | 1996-03-19 | 2002-12-03 | 富士通株式会社 | モードレジスタ制御回路およびこれを有する半導体装置 |
| EP0929075B1 (en) * | 1996-09-26 | 2003-08-20 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device |
| US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| USRE39579E1 (en) | 1997-04-04 | 2007-04-17 | Renesas Technology Corp. | Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system |
| JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
| US6215725B1 (en) | 1997-07-23 | 2001-04-10 | Sharp Kabushiki Kaisha | Clock-synchronized memory |
| KR100319713B1 (ko) * | 1998-07-31 | 2002-04-22 | 윤종용 | 동기형반도체메모리장치의프로그램가능한모드레지스터 |
| JP3226034B2 (ja) * | 1999-01-06 | 2001-11-05 | 日本電気株式会社 | インタフェース方式 |
| KR100301252B1 (ko) | 1999-06-23 | 2001-11-01 | 박종섭 | 파워 온 리셋 회로 |
| KR100311044B1 (ko) * | 1999-10-05 | 2001-10-18 | 윤종용 | 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 |
| US6400208B1 (en) * | 2000-08-09 | 2002-06-04 | Agere Systems Guardian Corp. | On-chip trim link sensing and latching circuit for fuse links |
| KR100574961B1 (ko) * | 2003-12-20 | 2006-05-02 | 삼성전자주식회사 | 입력버퍼 및 이를 구비하는 반도체 장치 |
| KR100625293B1 (ko) * | 2004-06-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 높은 신뢰성을 갖는 반도체메모리소자 및 그를 위한구동방법 |
| DE102004057232B4 (de) * | 2004-11-26 | 2013-04-11 | Qimonda Ag | Verfahren zum Betreiben einer Halbleiterspeichervorrichtung und Halbleiterspeichersystem |
| KR100655081B1 (ko) * | 2005-12-22 | 2006-12-08 | 삼성전자주식회사 | 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 |
| JP5096131B2 (ja) * | 2007-12-27 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US9594516B2 (en) | 2014-02-14 | 2017-03-14 | Sony Semiconductor Solutions Corporation | Memory device with variable trim parameters |
| CN108630155B (zh) * | 2017-03-24 | 2019-12-31 | 合肥鑫晟光电科技有限公司 | 复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd |
-
1993
- 1993-09-21 JP JP05235225A patent/JP3080520B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-17 KR KR1019940023777A patent/KR0174733B1/ko not_active IP Right Cessation
- 1994-09-19 US US08/307,420 patent/US5448528A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793970A (ja) | 1995-04-07 |
| US5448528A (en) | 1995-09-05 |
| KR950010074A (ko) | 1995-04-26 |
| KR0174733B1 (ko) | 1999-04-01 |
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