JP3758860B2 - 同期型バーストマスクロム及びそのデータ読出方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は外部クロックに同期的にそして、バーストアクセスモード（burst access mode）で動作することができるマスクリードオンリメモリ（mask read only memory；ＭＲＯＭ）すなわち、同期型バーストマスクロム（synchronous burst MROM）及びそれのデータ読出方法に関するものである。
【０００２】
【従来の技術】
マスクロム（以下、ＭＲＯＭという）はウェーハー製造段階でマスクパターン（mask patterns）によりデータが書き込まれるので、大量生産に非常に適切であると共に、データを記憶するためのメモリセルの基本構成として１ビット当たり１トランジスタの構成（１ビット当たりの占有面積がメモリ素子中で一番小さい）を持つので、大容量化及び低ビット単価に適切な特性を持っている。このような長所のおかげで、ＭＲＯＭは主にパーソナルコンピュータ、ワードプロセッサ、電子手帳、携帯情報端末機（personal digital assistant；ＰＤＡ）、ゲーム等で、フォント（font）、文字データ、固定プログラムの貯蔵のために使用されている。
【０００３】
大容量ＭＲＯＭの動作速度はワードライン（word line）とビットライン（bit line）の抵抗及び寄生容量（parasitic capacitance）による遅延に非常に影響を受ける。高速化を計るためにはワードライン遅延の低減及び感知時間の短縮が必要になる。ワードライン遅延の低減のためには、ブロック分割を増やすことと同時に抵抗が小さいポリサイドを使用している。しかし、このような努力にも関わらず、ＭＲＯＭの動作速度は現在のプロセッサの動作速度と今でも大きな差を見せている。
【０００４】
よく知られているように、バーストモードは高速ランダムアクセス（high speed random access）を提供するためのものである。バーストモードでは、バーストアドレスアクセスシーケンス（burst address access sequence）のための外部カラムアドレス（external column address）中のｋ（ここで、ｋは正の定数）ビット（bits）を２kバーストアクセスのための一番目のアドレスとして獲得（capture）し、そして、余りのバーストアクセスのためのｋ−１のバーストアドレスを内部的に自動的に発生する。このようなバースト動作によると、サイクル毎に外部からアドレスを受け入れる必要がないので、システムのバース負担が減少することは勿論、内部的にアドレスが発生するので、データ電送率（data rate）が向上する。従って、外部クロックに同期的に、そして、バーストアクセスモードで動作するＭＲＯＭ、いわば同期型バーストＭＲＯＭの動作速度は通常的なＭＲＯＭのそれに比べて画期的に増大する。
【０００５】
同期型バーストＭＲＯＭ、同期型バーストＤＲＡＭ（synchronous burst dynamic random access memory）及び同期型バーストＳＲＡＭ（synchronous burst static random access memory）と同じように、外部クロックに同期化され、バースト読出の間、よく知られた二つのバーストモード、すなわち、シーケンシャルバーストモード（sequential burst mode）とインターリーブドバーストモード（interleaved burst mode）を提供しなければならない。
【０００６】
【発明が解決しようとする課題】
本発明の主になる目的は外部クロックに同期的にそして、バーストモードで動作する高速の同期型バーストＭＲＯＭを提供することである。
【０００７】
本発明の他の目的はバースト読出の間、たとえ少なくとも二回以上のデータ感知動作の遂行が必要としても開始バーストアドレスと関係なく十分な感知時間を確保することができる同期型バーストＭＲＯＭを提供することである。
【０００８】
本発明のその他の目的は同期型バーストＭＲＯＭのデータ読出方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一つの特徴によると、外部クロックに同期的でそして、バーストアクセスモードで動作するマスクロムは複数のメモリセルを持つセルブロックと、バースト読出動作の間に、２k（ここで、ｋは２以上の定数）のバースト長さに対応する２kのセルのデータを感知して増幅するための２i（ここで、ｉはｋより小さい正の定数）の感知増幅器と、カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により、開始バーストアドレスに基づいたバーストアドレスを発生すると共に、バースト読出動作を制御を遂行するモード制御手段及び、バースト読出動作の間に感知増幅器が２回あるいはそれ以上の感知動作を連続的に遂行するように感知増幅器を制御するセンスアンプ制御手段を具備する。又、マスクロムは第１のデコーディング手段、第２のデコーディング手段及びパスゲート制御手段をより具備する。第１のデコーディング手段はカラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生し、第２のデコーディング手段はカラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号に応答して対応する２k個のセル中で２iずつ順次に選択し、選択されたセルのデータを感知増幅器に提供する。
【００１０】
モード制御手段は選択されたバーストモードのタイプを示すバーストタイプを発生し、センスアンプ制御手段は２kのセルのデータが感知増幅器により２iビットずつ順次に感知される時、感知増幅器による感知動作の回数を示すプラグを発生する。
【００１１】
第２のデコーディング手段は第１のプリデコーディング手段、第２のプリデコーディング手段及びメインデコーディング手段を具備する。第１のプリデコーディング手段は開始バーストアドレスの最上位ビットとカラムアドレスの少なくとも一つのビット及びフラグを受け入れ、受け入れた信号をデコーディングして第１のプリデコードされたアドレス信号を発生する。第２のプリデコーディング手段は開始バーストアドレスの下位ｋ−１ビットとバーストタイプ信号を受け入れ、第１のバーストモードが選択される時、受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号を発生し、第２のバーストモードが選択される時、予め設定されたアドレス信号を第２のプリデコードされたアドレス信号として発生する。メインデコーディング手段は第１及び第２のプリデコーディングされたアドレス信号に応答して第２のゲーティング制御信号を発生する。
【００１２】
セルブロックは２i個のセルセクションを持ち、各セルセクションは２iのセルセグメントを持ち、各セルセグメント２i個のセルを持つ。又、パスゲート手段は、第１のゲーティング制御信号に応答して選択されたセルセクションのセグメント中の一つを選択し、選択されたセグメントのセルを感知増幅器と電気的に相互連結する第２の選択手段を具備する。
【００１３】
本発明の他の特徴によると、同期型バーストマスクロムの一つのデコーディングスキム（decoding scheme）で、開始バーストアドレスに対応するセルのデータ及び開始バーストアドレスの次の順番の連続された三つのバーストアドレスが対応するセルのデータを感知増幅器により同時に感知させる。これで、開始バーストアドレスと関係なく十分な感知時間の確保ができるようになる。
【００１４】
本発明の他の特徴によると、外部クロックに同期的に、そして、２k（ここで、ｋは２以上の定数）のバースト長さのバーストアクセスモードで動作するマスクロムは：ｍ（ここで、ｍはｋより大きな定数）のデータ出力パッドと、カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により開始バーストアドレスに基づいたバーストアドレスを発生すると共に、バースト読出動作のための制御を遂行するモード制御手段と、少なくとも第１グループの２k-1×ｍ個のメモリセル及び第２グループの２k-1×ｍ個のメモリセルを持つセルアレイと、各々が２k個のメモリセルに対応すると共に、２i（ここで、ｉはｋより小さい正の定数）個の感知増幅器を具備するｍ個のセンスアンプブロックと、バースト読出動作の間に各センスアンプブロック内の感知増幅器が二回あるいはそれ以上の感知動作を連続的に遂行するように感知増幅器を制御するセンスアンプ制御手段と、各々がカラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生する第１のｍ個のデコーディングブロックと、各々がカラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する第２のｍ個のデコーディングブロック及び、第１及び第２のゲーティング制御信号に応答して第１グループのメモリセルのデータ及び第２グループのメモリセルのデータを２回あるいはそれ以上センスアンプブロックに各々伝達するｍ個のパスゲートブロックを具備する。
【００１５】
本発明の他の特徴によると、バーストアクセスモードで動作する、そして、バースト読出動作の間に少なくとも二つのデータセットからなるバースト長さのデータに対した少なくとも二回の感知動作を遂行するバーストマスクロムでデータを読出する方法はデータセット中で開始バーストアドレスに対応するデータが含まれた一つからの所定のバースト順次によりバースト長さのデータを次第に感知する段階及び、感知されたデータをバースト順次に従って所定のビットずつ出力する段階で構成される。
【００１６】
【発明の実施の形態】
次は添付された図面を参照して本発明の実施形態に対して詳細に説明する。以後の説明で、図面中同一したり類似した参照番号及び符号は可能な同一であり、類似した構成要素を示す。ここでは、同期型ＭＲＯＭのアドレス及びデータピンの数、メモリセルアレイの容量及びレイアウト、クロック信号の周期、キャスレイタンシ（￣ＣＡＳ latency；ＣＬ）、バースト長さ（burst length；ＢＬ）、等のような特定な事項が記述されるが、これは本発明に対する全般的な理解に役立つためのものに過ぎず、本発明の範囲や技術的な思想をそこに限定しようとするものではないことに注意しなければならない。また、ここでは、ローアドレスストロブ信号（￣ＲＡＳ）及びカラムアドレスストロブ信号（￣ＣＡＳ）によりロー及びカラムアドレス信号のマルチプレクシング（multiplexing）により予め設定された動作を遂行する同期型バーストＭＲＯＭが説明されるが、本発明はこれに限定されないことに注意しなければならない。
【００１７】
図１は本発明の一つの実施形態による同期型バーストＭＲＯＭを示している。図１を参照すると、同期型バーストＭＲＯＭ（以下、ＳＢ−ＭＲＯＭという）は３２Ｍ（４０９６×２５６×３２）ビットＣＭＯＳセルアレイ１００，１２個のアドレスピンＡ０〜Ａ１１）及び３２個のデータ出力ピンＤＱ３〜ＤＱ３１を具備している。１２ビットローアドレスＲＡ０〜ＲＡ１１及び８ビットローアドレスＣＡ０〜ＣＡ７はマルチプレクスされ、アドレスバッファ１０１に提供される。又、アドレスバッファ１０１にはモードアドレスＭＡ０〜ＭＡ６が提供される。コマンド＆クロックバッファ１０２にはクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、データ出力マスク信号￣ＤＱＭ、チップ選択信号￣ＣＳ、モードレジスタ書込信号￣ＭＲ及びワード／ダブルワード信号（ＷＯＲＤ）が提供される。
【００１８】
クロックイネーブル信号ＣＫＥは次のクロックサイクルからの動作を凍結（freeze）するためにクロック信号（ＣＬＫ）をマスキングする。又、クロックイネーブル信号（ＣＫＥ）は待機モード（stand-by mode）の間のパワーダウン（power down）のために入力バッファ１０１，１０２をディスエーブルさせる。同一なクロックサイクルでチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ及びモードレジスタ書込信号￣ＭＲが活性化される時、モードアドレスＭＡ０〜ＭＡ６がアドレスバッファ１０１を通じてモードレジスタ１０３に提供される。これで、モードレジスタ１０３の設定が完了される。
【００１９】
モードレジスタ１０３に対した書込動作により、ラスレイタンシ（￣ＲＡＳ latency；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（burst type；ＢＴ）、バースト長さ（ＢＬ）、そして、多様な製造社特定オプション（vendor-specific options）がプログラムされる。データ出力マスク信号￣ＤＱＭが活性化されると、クロック信号ＣＬＫのポジティブエッジ（positive edge）から所定の時間後にデータ出力がハイインピダンス（high impedance）状態にマスクされる。チップ選択信号￣ＣＳはクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ及びデータ出力マスク信号￣ＤＱＭを除いた全ての入力をマスキングしたりイネーブルしてデバイス動作をディスエーブルさせたりイネーブルさせる。
【００２０】
図５は図１のＳＢ−ＭＲＯＭのバースト読出動作のタイミング図である。図５を参照すると、ローアドレスストロブ信号￣ＲＡＳが活性化される、すなわち、ロー状態になる場合には、アドレスバッファ１０１がクロック信号ＣＬＫのポジティブエッジでローアドレスＲＡ０〜ＲＡ１１をラッチする。又、ローアドレスストロブ信号￣ＲＡＳはローアクセス及びプリチャージ（row access and precharge）をできるようにする。ローアドレスストロブ信号￣ＣＡＳが活性化される場合にはアドレスバッファ１０１がクロック信号ＣＬＫのポジティブエッジでカラムアドレスＣＡ０〜ＣＡ７をラッチする。
【００２１】
この実施形態のＳＢ−ＭＲＯＭで、カラムアドレスストロブ信号￣ＣＡＳは読出命令（read command）として可能である。本発明に対した理解に役に立つために本発明と関連された重要な用語を次のように定義する。まず、バースト読出というのは、読出命令が入力される時から、言い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活性化される時から所定のキャスレイタンシＣＬが経過した後に各出力パッドを通じてバースト長さＢＬのデータページ（data pages）が所定の順番にチップの外部に出力されることを意味する。
【００２２】
又、キャスレイタンシＣＬというのはカラムアドレスストロブ信号￣ＣＡＳが活性化される時からデータ出力バッファ（data output buffer）で有効なデータ（valid data）が出力する時までのクロックサイクル数を示し、バースト長さＢＬというのは、一回の読出命令により連続的に出力されるデータページの数を言う。ページとは、チップ外部に出力されるデータ束（data bundle）を意味することであり、ここでは、ダブルワード（double word）すなわち、３２ビットデータが一つのページとして定義される。従って、この実施形態のＳＢ−ＭＲＯＭは３２個のデータ出力ピンＤＱ０〜ＤＱ３１を持つ。
【００２３】
再び図１で、バースト制御器１０４はチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、モードレジスタ書込信号￣ＭＲ、ラスレイタンシＲＬ、キャスレイタンシＣＬ、バーストタイプＢＴ及びバースト長さＢＬを受け入れデータ感知動作と関連されたいろいろな信号（ＰＳＡＥ、ＰＤＩＳ、ＰＰＲＥ、ＰＰＺＭ、ＰＯＥ、等）、バーストカウンタ１０７の動作を制御するための信号（カウントイネーブル信号ＣＮＴＥ、等）選択されたバーストモードのタイプによるバーストアドレスＢＡ０、ＢＡ１及びＢＡ２の発生を制御するための各種の制御信号（これらは、本発明が属する技術分野の通常専門家にはよく知られているので、ここでは、これらについての詳細な説明を省略する）を発生する。
【００２４】
アドレスバッファ１０１のローアドレスＲＡ０〜ＲＡ１１及びカラムアドレスＣＡ０〜ＣＡ７はＸ−デコーダ１０５及びＹ−デコーダ１０６に各々提供される。Ｘ−デコーダ１０５はローアドレスＲＡ０〜ＲＡ１１に応答してロー選択信号（row selection signals）を発生する。Ｙ−デコーダ１０６はカラムアドレスＣＡ０〜ＣＡ７に応答してセルを選択するためのゲーティング制御信号（gating control signals）（Ｙ０、Ｙ１、…、Ｙ６３）を発生する。カラムアドレス中の下位３ビットＣＡ０、ＣＡ１及びＣＡ２は開始バーストアドレス（initial burst address）としてバーストカウンタ１０７に提供される。
【００２５】
再び、図５を参照すると、この実施形態で、クロック信号ＣＬＫの周期ｔＣＫは１５ｎｓであり、キャスレイタンシＣＬが５であり、バースト長さＢＬが８（＝２3）である。読出命令が入力される時、言い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活性化される時から５クロックサイクル以後にデータがクロックに従って八回にわたって出力されることが見られる。従って、この実施形態のＳＢ−ＭＲＯＭのバースト長さＢＬが８（＝２3）であるので、バーストアクセスのためには３ビットのバーストアドレスＢＡ０、ＢＡ１及びＢＡ２が必要であることがよく理解できる。
【００２６】
前で記述したように、バースト読出はデータ出力順番（data output sequence）に従って二つのモード、すなわち、シーケンシャルモード及びインターリーブドモードで分類されるために、８のバースト長さＢＬを持つデバイスのバーストシーケンスは次の表１のようである。
【００２７】
【表１】
【００２８】
上の表１で、一つの出力ピンＤＱｍ（ここで、ｍ＝０，１，…、３１）を通じて出力される八つのデータＤ０，Ｄ１，…Ｄ７は各々０，１，…、７で表示されており、八つのデータＤ０，Ｄ１，…、Ｄ７中で最初に出力されるデータが貯蔵されたセル、すなわち、出発点を指定する開始バーストアドレスはＣＡ２、ＣＡ１及びＣＡ０で表示されている。
【００２９】
バーストカウンタ１０７は３ビットのカラムアドレスＣＡ２、ＣＡ１及びＣＡ０を八つのバーストアクセスの始めアドレスとして獲得し、そして、開始バーストアドレスとバーストタイプにより、表１に図示されたように、バーストアクセスの余りのためのバーストアドレスＢＡ０〜ＢＡ２を連続的に七回にわたって発生する。説明の便宜上、連続されたアドレスに対応する八つのセル各々にバースト長さ（＝８）に該当する８ビットデータＤ０〜Ｄ７の各ビットが貯蔵されているとする。表１のように、例えば、開始バーストアドレスＣＡ２、ＣＡ１及びＣＡ０が３（＝０１１2）であると、シーケンシャルモードではバースト長さのデータＤ０〜Ｄ７がＤ３→Ｄ４→Ｄ５→Ｄ６→Ｄ７→Ｄ０→Ｄ１→Ｄ２の順番に出力され、インターリーブドモードではＤ３→Ｄ２→Ｄ１→Ｄ０→Ｄ７→Ｄ６→Ｄ５→Ｄ３の順番に出力される。
【００３０】
再び図１を参照して、Ｘ−ドライバ１０８はＸ−デコーダ１０５からのロー選択信号により選択されたワードラインを駆動する。Ｙ−パスゲート１０９はＹ−デコーダ１０６からのゲーティング制御信号Ｙ０、Ｙ１、…、Ｙ６３により選択されたセルに貯蔵されたバースト長さＢＬと同一な数のデータページを選択的に通過させる。センスアンプ制御器１１０はバースト制御器１０４の出力信号（ＰＲＥ、ＰＺＭ、ＰＳＡＥ、ＰＤＩＳ、ＰＯＥ等）に応答してプリチャージ制御信号ＰＲＥ、イコライジング制御信号ＰＺＭ、センスアンプイネーブル信号￣ＳＡＥ、ディスチャージ制御信号ＤＩＳ等のようなセンスアンプ１１１の感知動作を制御するための各種制御信号、そして、データ出力動作を制御するための出力イネーブル信号ＯＥを発生する。
【００３１】
バーストアドレスデコーダ１１２はカウンタ１０７からのバーストアドレスＢＡ０〜ＢＡ２を受け入れ、ラッチ選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳＯＬＯ０〜ＰＳＯＬ７を発生する。以上の説明として分かることができるように、モードレジスタ１０３，バースト制御器１０４，バーストカウンタ１０７及びバーストアドレスデコーダ１１２はカラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、シーケンスモードとインターリーブドモード間の選択に従って、開始バーストアドレスＣＡ０、ＣＡ１及びＣＡ２に基づいたバーストアドレスＢＡ０、ＢＡ１及びＢＡ２を発生すると共に、バースト読出動作のためのモード制御を遂行する。
【００３２】
一方、バースト長さが８であり、データ幅が３２である本実施形態のＳＢ−ＲＯＭからのバースト読出のためには八つのページ（＝８×３２＝２５６ビット）のデータが一回によるページ、すなわち、３２ビットずつ八回にわたって出力されなければならないので、一回の読出動作の間に２５６ビットデータに対した感知が必要である。これにため、毎ビットラインごとに一つの感知増幅器が割り当てるＤＲＡＭのように、センスアンプ１１１が２５６個の感知増幅器で構成させると、一回の感知動作だけで２５６ビットデータに対した感知ができるようになる。
【００３３】
しかし、感知増幅器として差動増幅器（differential amplifier）を使用するＭＲＯＭ技術で、２５６の感知増幅器を使用することはレイアウトの制限、感知動作する時の大きな消費電流等のような問題点により現実的にほとんど不可能なことが知られている。従って、本実施形態では、センスアンプ１１１を１２８の感知増幅器で構成し、この増幅器を利用して一回の読出動作の間に２５６ビット、すなわち、８ページのデータを感知する。その結果、一回の読出動作に二回のデータ感知動作が必要である。これとは違い、例えば、６４個の感知増幅器が使用される場合には、勿論一回の読出動作の間に四回のデータ感知動作が遂行されなければならないことがよく理解できる。
【００３４】
データラッチ１１３は八回のページのデータをラッチするために２５６のラッチ素子を具備し、バーストアドレスデコーダ１１２からのラッチ選択信号ＰＤ０Ｔ０，ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７）に応答してセンスアンプ１１１からの８ページのデータをラッチすると共にラッチされたデータをページ段位でデータ出力バッファ１１４に提供する。データ出力バッファ１１４は３２のバッファ素子で構成され、センスアンプ制御器１１０からの出力制御信号ＯＥに応答してデータを１ページずつ出力する。バッファ１１４からのデータは出力パッド１１５及びデータピンＤＱ１〜ＤＱ３１を通じて外部に出力される。
【００３５】
図２は図１に図示されたＳＢ−ＭＲＯＭのバースト読出動作の間に一つの出力パッドと関連したデータ出力経路上の回路を示している。たとえ図面には詳細に図示されていないが、一つの出力パッド１１５あるいは出力ピンＤＱｍには２５６のカラム（columns）を持つ一つのセルブロックが対応される。図面で、参照番号１００−１は１次感知動作の間に感知される一つのセットのデータＤ０〜Ｄ３を例示し、１００−２は２次感知動作の間に感知される他のセットのデータＤ４〜Ｄ７を例示している。一つの出力パッド１１５’に対応する八つの選択されたセルに貯蔵されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲートブロック１０９’により二回にわたって四回に感知増幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック１１１’で提供される。Ｙ−パスゲートブロック１０９’に対しては後で詳細に説明する。
【００３６】
ラッチブロック１１３’はバースト長さのデータをラッチするための八つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロック１１３’は八つの入力選択トランジスタＱ２０１〜Ｑ２０８をより具備している。選択トランジスタＱ２０１〜Ｑ２０８はＳバーストアドレスデコーダ１１２からの入力選択信号ＰＤ０Ｔ０及びＰＤ０Ｔ１に応答してセンスアンプブロック１１１’からの各４ビットデータを一つのグループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ７に交互に提供する。その上、ラッチブロック１１３’は八つの出力選択トランジスタＱ２０９、Ｑ２１０，…、Ｑ２１３をより具備している。選択トランジスタＱ２０９，Ｑ２１０，…、Ｑ２１３）はバーストアドレスデコーダ１１２からの出力選択信号ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してラッチ素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０〜Ｄ７を表１に示したバースト順次に従って対応する出力バッファ素子１１４に１ビットずつ出力する。
【００３７】
再び表１を参照すると、インターリーブドモードで、バースト長さのデータＤ０〜Ｄ７は開始バーストアドレスの最上位ビットＣＡ２と関連して二つのセットで区分されることができる。すなわち、開始バーストアドレスの最上位ビットＭＳＢのＣＡ２が０である場合にはバースト長さ８のデータＤ７〜Ｄ０の下位４ビットデータＤ０〜Ｄ３が一番目から四番目に出力された後、上位４ビットデータＤ５〜Ｄ７が五回目から八回目に出力され、ＣＡ２が１である場合には上と反対の順番に出力される。従って、本実施形態によるＹ−パスゲートブロックは一つの感知増幅器が５のキャスレイタンシＣＬの間に二回の感知を遂行させるために図３に図示されたような回路構成を持つ。
【００３８】
図３を参照すると、各出力パッドあるいは一つのセルブロックに対したバースト長さのデータＤ０〜Ｄ７のパシングと関連された八つのパストランジスタＱ３０１〜Ｑ３０８は二つのグループで分けられる。一つのグループのトランジスタＱ３０１〜Ｑ３０４のゲートはゲーティング制御信号Ｙ０に連結され、他の一つのグループのトランジスタＱ３０５〜Ｑ３０６のゲートはゲーティング制御信号Ｙ１に連結される。ゲーティング制御信号Ｙ０、Ｙ１は開始バーストアドレスの最上位ビットＭＳＢであるカラムアドレスビットＣＡ２をデコーディングすることにより得られる。
【００３９】
図４は開始バーストアドレスＣＡ２、ＣＡ１、ＣＡ０が０（＝０００2）である時、図３のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。読出命令により該当センスアンプブロックがバースト長さのデータＤ０〜Ｄ７を感知する時間区間（time interval）Ｔ１の１次感知区間Ｔ１１の間には例えば、ゲーティング制御信号Ｙ０が活性状態、すなわち、ハイレベルになることにより４ビットデータＤ０〜Ｄ３が各々４（＝２2）個の感知増幅器ＳＡ０〜ＳＡ３により同時に感知される反面、２次感知区間Ｔ１２の間には例えばゲーティング制御信号Ｙ１が活性化されることにより、４ビットデータＤ４〜Ｄ７が各々感知増幅器ＳＡ０〜ＳＡ３により同時に感知される。感知区間Ｔ１の間に、他のゲーティング制御信号Ｙ２〜Ｙ６３は非活性状態すなわち、ローレベルに維持される。
【００４０】
再び図５を参照してこの実施形態のＳＢ−ＭＲＯＭで、バースト読出のための感知区間がカラムアドレスストロブ信号￣ＣＡＳが活性化される始点、すなわち、読出命令が入力される時から五番目データが出力される直前までの時間区間Ｔ２にならず、時間区間Ｔ１すなわち、約８０ｎｓ程度に制限される。これは次のような理由からである。
【００４１】
まず、インターリーブドモードでは、例えば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）としてもバースト読出のための感知区間は時間区間Ｔ２になることができる。なぜならば、図４，５そして、表１を参照して、五番目に出力されるデータ、すなわち、２次感知動作により一番目に出力されるデータＤ７（あるいはＤ３）の出力始点の前までに二次感知動作（この二次感知動作により４ビットデータＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）が感知される）が完了されればよいからである。その結果、インターリーブドモードからのバースト読出のための感知区間は時間区間Ｔ２になることができる。
【００４２】
しかし、シーケンシャルモードでは、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）であると、一番目に出力されるデータＤ３（あるいはＤ７）は１次感知動作により感知されるデータセットＤ０〜Ｄ３（あるいはＤ４〜Ｄ７）に属する反面、二番目に出力されるデータＤ４（あるいはＤ０）は二次感知動作により感知されるデータセットＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）に属する。従って、この場合には最小、二回目で出力されるデータＤ４（あるいはＤ０）すなわち、２次感知動作により出力されるデータの出力始点の前で２次感知動作が完了されることが必要である。従って、シーケンシャルモードからのバースト読出のための感知区間はＴ１で制限される。その結果、この実施形態のＳＢ−ＭＲＯＭのバースト読出のための感知区間はＴ１になる。
【００４３】
この実施形態で、キャスレイタンシＣＬが５以上であると、二回の感知動作のための時間が８０ｎｓ以上で十分に確保されることができる。しかし、キャスレイタンシＣＬが３程度に減少されると、約５０ｎｓ程度の感知時間だけを確保することができる。この時間の間に、特にシーケンシャルモードの場合、少なくとも二回の感知動作が遂行されるには不十分な時間であるので、感知動作の誤りが発生される可能性がある。
【００４４】
次は図６ないし図１５を参照して本発明の他の実施形態について詳細に説明する。
【００４５】
この実施形態では、図８及び図１５を参照すると、例えば、シーケンシャルモードで、始めアドレスＣＡ２、ＣＡ１、ＣＡ０が３（あるいは７）であると、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）を感知させた後、２次感知区間Ｔ２２の間にＤ７、Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）を感知させるデコーディングスキムを導入する。これで、この実施形態のＳＢ−ＭＲＯＭは開始バーストアドレスと無関係に十分な感知時間を確保することができる。
【００４６】
図６には、本発明の他の実施形態によるＳＢ−ＭＲＯＭが図示されている。図６のＳＢ−ＭＲＯＭの回路構成はＹ−デコーダ６０６がモードレジスタ６０３からのバーストタイプ信号ＭＤＳＴを、そして、センスアンプ制御器６１０からの感知動作の回数を示すプラグＰＳＳＦを受け入れ、ゲーティング制御信号ＹＡ０〜ＹＡ１６及びＹＢ（０，３）〜ＹＢ（３，３）を発生することと、Ｙ−パスゲート６０９の回路構成の変化を除いては図１のＳＢ−ＭＲＯＭのそれと同一である。従って、説明の簡略化のため、図１の構成要素と同一の図６の要素についての説明は省略する。
【００４７】
図７には図６のＳＢ−ＭＲＯＭのバースト読出動作の間に一つの出力パッドと関連したデータ出力経路上の回路が図示されている。図２と同じように、一つの出力パッド６１５あるいは出力ピンＤＱｍには２５６個のカラム（columns）を持つ一つのセルブロックが対応する。図７で、参照番号６００−１はシーケンシャルモードからの始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３である時、１次感知動作の間に感知される一つのセットのデータＤ３，Ｄ４，Ｄ５及びＤ６を示し、１００−２は２次感知動作の間に感知される他のセットのデータＤ０，Ｄ１，Ｄ２及びＤ７を示している。一つの出力パッド６１５’に対応する八つの選択されたセルに貯蔵されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲートブロック６０９’により二回にわたって四つの感知増幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック６１１’に提供される。Ｙ−パスゲートブロック６０９’に対しては後で詳細に説明する。
【００４８】
ラッチブロック６１３’は、図２からと同じように、バースト長さのデータをラッチするための八つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロック６１３’は八つの入力選択トランジスタＱ７０１〜Ｑ７０８をより具備している。その上、ラッチブロック６１３’は八つの出力選択トランジスタＱ７０９，Ｑ７１０，…Ｑ７１３をその上具備している。選択トランジスタＱ７０１〜Ｑ７１３はバーストアドレスデコーダ１１２からの入力及び出力選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してセンスアンプブロック６１１’から出力される４ビットデータが一つのグループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ７に交互に入力されるとともにラッチ素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０〜Ｄ７を出力バッファ素子６１４に１ビットずつ出力させる。
【００４９】
図８は図７のＹ−パスゲートブロックの概略的な回路図であり、図９は図８のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。図８及び図９を参照して、例えば、シーケンシャルモードで、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）である場合、１次感知区間Ｔ２１の間にデータＤ３、Ｄ４、Ｄ５及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）の感知のためにゲーティング制御信号Ｙ（３，ｉ）、Ｙ（０，ｊ）、Ｙ（１，ｊ）及びＹ（２，ｊ）が活性化される。次の２次感知区間Ｔ２２の間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）の感知のためにゲーティング制御信号Ｙ（０，ｉ）、Ｙ（１，ｉ）、Ｙ（２，ｉ）及びＹ（３，ｊ）が活性化される。感知区間Ｔ２の間、他のゲーティング制御信号Ｙ（ｉ，ｊ）は非活性化状態、すなわち、ローレベルで維持される。
【００５０】
図１０には、図６のＹ−デコーダ６０６の回路構成が図示されている。図１０を参照すると、Ｙ−デコーダ６０６はＹＡ−デコーダ１０１１及びＹＢ−デコーダ１０１２を具備している。ＹＡデコーダ１０１１は上位４ビットのカラムアドレスＣＡ７〜ＣＡ４を受け入れ、受け入れた信号をデコーディングして１６個のＹＡゲーティング制御信号ＹＡ０〜ＹＡ１５を発生する。ＹＢデコーダ１０１２は開始バーストアドレスを含む下位４ビットのカラムアドレスＣＡ３〜ＣＡ０、モードレジスタ６０３からのバーストタイプ信号ＭＤＳＴ及びセンスアンプ制御器６１０からのプラグＰＳＳＦを受け入れ、受け入れた信号をデコーディングして１６個のＹＢゲーティング制御信号ＹＢ（ｉ，ｊ）、ここで、ｉ＝０〜３、ｊ＝０〜３を発生する。ゲーティング制御信号ＹＡ０〜ＹＡ１５及びＹＢ（ｉ，ｊ）はＹ−パスゲートブロック６０９’に提供される。
【００５１】
図１０に図示されたように、ＹＢデコーダ１０１２はプラグＰＳＳＦ及び２ビットカラムアドレスのＣＡ３及びＣＡ２をデコーディングして第１のプリデコーダされたアドレス信号Ａ、￣Ａ、Ｂ及び￣Ｂを発生する第１のＹＢプリデコーダ１０２１とバーストタイプ信号ＭＤＳＴ及び開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０をデコーディングして第２のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生する第２のＹＢプリデコーダ１０２２を具備している。
【００５２】
ＹＢプリデコーダ１０２２は開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０及びバーストタイプ信号ＭＤＳＴを受け入れ、シーケンスモードが選択される時、受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生し、インターリーブドモードが選択される時、予め設定されたアドレス信号を第２のプリデコードされたアドレス信号として発生する。その上、ＹＢデコーダ１０１２はプリデコーダ１０２１及び１０２２の出力のＡ、￣Ａ、Ｂ、￣Ｂ、Ｃ、￣Ｃ、Ｄ、及び￣Ｄを受け入れデコーディングすることによりゲーティング制御信号ＹＢ（ｉ，ｊ）を発生するＹＢメインデコーダ１０２３をより具備している。
【００５３】
図１１は第１のＹＢプリデコーダ１０２１の詳細な回路構成を示している。図１１に図示されたように、プリデコーダ１０２１はインバータ１１０１，１１０２，１１０３，１１０５及び１１０６とＸＯＲゲート１１０４で構成される。デコードされたアドレス信号Ａ及び￣ＡのロジックレベルはカラムアドレスビットＣＡ３の論理値により決定される。デコードされたアドレス信号Ｂ及び￣ＢのロジックレベルはプラグＰＳＳＦ及び開始バーストアドレスの最上位ビットＣＡ２の論理値により決定される。図１５に図示されたように、１次感知区間Ｔ２１の間にはプラグＰＳＳＦがローレベルの非活性状態になる反面、２次感知区間Ｔ２２の間にはハイレベルの活性状態になる。
【００５４】
図１２には第２のＹＢプリデコーダ１０２２の詳細な回路構成が図示されている。図１２を参照すると、プリデコーダ１０２２はインバータ１２０１，１２０３，１２０４，１２０６及び１２０７とＮＡＮＤゲート１２０２及び１２０５で構成される。シーケンシャルモードの間にバーストタイプ信号ＭＤＳＴはローレベルになる反面、インターリーブドモードの間にはハイレベルになる。シーケンシャルモードの間にはバーストタイプ信号ＭＤＳＴがローレベルであるので、デコードされたアドレス信号Ｃ及びＤの論理レベルは各々開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０の論理レベルと同一である。しかし、インターリーブドモードの間にはバーストタイプ信号ＭＤＳＴがハイレベルであるので、ＮＡＮＤゲート１２０２及び１２０５の各出力がハイレベルになる。その結果、デコードされたアドレス信号Ｃ及びＤの各論理レベルはローレベルになる。
【００５５】
言い換えれば、プリデコーダ１０２２はシーケンシャルモードの間に開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０を通過される反面、インターリーブドモードの間にはビットＣＡ１及びＣＡ０がメインデコーダ１０２３に伝達されることを防ぐことによりデコードされたアドレス信号Ｃ及びＤがビットＣＡ１及びＣＡ０の論理値に関係なく０の値を持たせる。
【００５６】
図１３は図１０で図示されたＹＢメインデコーダ１０２３の詳細回路図である。図１３を参照すると、メインデコーダ１０２３は四つのデコーダセクション１３０１，１３０２，１３０３及び１３０４で構成される。セクション１３０１はＮＡＮＤゲート１３１１〜１３１９、インバータ１３２０〜１３２５、１３２７及び１３２８そして、ＮＯＲゲート１３２６で構成される。余りのセクション１３０２，１３０３及び１３０４各々もセクション１３０１と同一な構成を持つ。しかし、各セクションの入力端子に印加される入力信号及びそれらの出力端子から出力されるゲーティング制御信号は図示されたように互いに相違である。セクション１３０１はゲーティング制御信号ＹＢ（ｉ，０）、ここでｉ＝０〜３を発生し、セクション１３０２はゲーティング制御信号ＹＢ（ｉ，ｊ）を発生する。又、セクション１３０３はゲーティング制御信号ＹＢ（ｉ、２）を発生し、セクション１３０４はゲーティング制御信号ＹＢ（ｉ，３）を発生する。
【００５７】
図１４は図７に図示されたＹ−パスゲートブロック６０９’の詳細な回路構成を示している。図１４を参照すると、パスゲートブロック６０９’は二つの選択ブロック６０９’−１及び６０９’ー２で区別される。選択ブロック６０９’−１は四つの選択セクション１４２１，１４２２，１４２３及び１４２４で構成される。セクション１４２１〜１４２４各々はＹＡデコーダ１０１１からのゲーティング制御信号ＹＡ０〜ＹＡ１５に応答して６４個のセル中で四つのセルを選択する。又、セクション１４２１は、図示されたように、四つのセグメント１４３１，１４３２，１４３３及び１４３４で構成される。セグメント１４３１〜１４３４各々はゲーティング制御信号ＹＡ０〜ＹＡ１５に応答して１６個のセル中で一つのセルを選択する。
【００５８】
選択ブロック６０９’−２も四つのセクション１４４１，１４４２，１４４３及び１４４４で構成される。セクション１４４１はＹＢデコーダ１０１２からのゲーティング制御信号ＹＢ（０，ｊ）ここで、ｊ＝１〜３）に応答してセクション１４２１により選択された四つのセル中で一つのセルを選択する。セクション１４４１により選択されたセルは感知増幅器ＳＡ０と電気的で連結される。セクション１４４２はゲーティング制御信号ＹＢ（１，ｊ）に応答してセクション１４２２により選択された四つのセル中の一つが感知増幅器ＳＡ１と電気的に連結させる。セクション１４４３はゲーティング制御信号ＹＢ（２，ｊ）に応答してセクション１４２３により選択された四つのセル中の一つを感知増幅器ＳＡ２と電気的に連結させる。
【００５９】
最後に、セクション１４４４はゲーティング制御信号ＹＢ（３，ｊ）に応答してセクション１４２４により選択された四つのセル中の一つを感知増幅器ＳＡ３と電気的に連結させる。このようなデコーディングスキムにより、データセット中で開始バーストアドレスに対応するデータが含む一つから所定のバースト順番に従って、バースト長さのデータが感知増幅器ＳＡ０〜ＳＡ３により次第に感知される。その結果、シーケンシャルモードで、たとえ、始めアドレスＣＡ２、ＣＡ１、ＣＡ０が３あるいは７としても、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５及びＤ６（また、Ｄ７，Ｄ０，Ｄ１及びＤ２）を同時に感知されてラッチブロック６１３’に伝達させる。
【００６０】
続けて、２次感知区間Ｔ２２の間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）が同時に感知され、ラッチブロック６１３’に伝達させる。このように、ラッチされた８ビットデータＤ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５及びＤ６）がこの順番に対応する出力パッド６１５’を通じて１ビットずつ出力される。
【００６１】
この実施形態によると、インターリーブドモードは勿論、シーケンシャルモードでも、例えば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３あるいは７としても、バースト読出のための感知区間Ｔ２になることができる。なぜならば、五番目で出力されるデータ、すなわち、２次感知動作により一番目に出力されるデータＤ７あるいはＤ３の出力時間以前までに２次感知動作（この２次感知動作により４ビットデータＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）が感知される）が完了されることになるからである。従って、シーケンシャルモードからのバースト読出のための感知区間は時間区間Ｔ２になることができる。
【００６２】
結局、この実施形態のデコーディングスキムに従うと、一つの出力パッドあるいはピンと対応する感知増幅器の数より大きなバースト長さを持つＳＢ−ＭＲＯＭで、二つのバーストモード、すなわち、シーケンシャル及びインターリーブドモードのデータ感知時間がキャスレイタンシＣＬより３クロックくらいより確保することができるので、安定されたバースト読出ができるようになる。
【００６３】
【発明の効果】
以上のように、本発明によると、高速ＭＲＯＭが得られるので、これを使用するシステムの性能を向上させることができる。又、本発明のＭＲＯＭでは、開始バーストアドレスと関係なく十分な感知時間の確保が可能であるので、小さいキャスレイタンシによる読出動作の誤りを防止することができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施形態による同期型バーストマスクロムを示すブロック図である。
【図２】 図１のマスクロムのバースト読出動作の間に一つのデータ出力パッドと関連したデータ出力経路上の回路の概略的回路図である。
【図３】 図２のＹ−パスゲートブロックの概略的回路図である。
【図４】 図３のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。
【図５】 図１のマスクロムのバースト読出動作を示すタイミング図である。
【図６】 本発明の他の実施形態による同期型バーストマスクロムを示すブロック図である。
【図７】 図６のマスクロムのバースト読出動作の間に一つのデータ出力パッドと関連したデータ出力経路上の回路の概略的回路図である。
【図８】 図７のＹ−パスゲートブロックの概略的回路図である。
【図９】 図８のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。
【図１０】 図６のＹ−デコーダの回路構成を示すブロック図である。
【図１１】 図１０の第１ＹＢプリデコーダの詳細回路図である。
【図１２】 図１０の第２ＹＢプリデコーダの詳細回路図である。
【図１３】 図１０のＹＢメインデコーダの詳細回路図である。
【図１４】 図７のＹ−パスゲートブロックの詳細回路図である。
【図１５】 図６のマスクロムのバースト読出動作を示すタイミング図である。
【符号の説明】
１００，６００ セルアレイ
１０１，６０１ アドレスバッファ
１０２，６０２ コマンド＆クロックバッファ
１０３，６０３ モードレジスタ
１０４，６０４ バースト制御器
１０５，６０５ Ｘ−デコーダ
１０６，６０６ Ｙ−デコーダ
１０７，６０７ バーストカウンタ
１０８，６０８ Ｘ−ドライバ
１０９，６０９ Ｙ−パスゲート
１１０，６１０ センスアンプ制御器
１１１，６１１ センスアンプ
１１２，６１２ バーストアドレスデコーダ
１１３，６１３ データラッチ
１１４，６１４ データ出力バッファ
１１５，６１５ データ出力パッド
１０１１ ＹＡデコーダ
１０１２ ＹＢデコーダ
１０２１ 第１ＹＢプリデコーダ
１０２２ 第２ＹＢプリデコーダ
１０２３ ＹＢメインデコーダ
整理番号 Ｆ０５４４３Ａ１
【発明の属する技術分野】
本発明は外部クロックに同期的にそして、バーストアクセスモード（burst access mode）で動作することができるマスクリードオンリメモリ（mask read only memory；ＭＲＯＭ）すなわち、同期型バーストマスクロム（synchronous burst MROM）及びそれのデータ読出方法に関するものである。
【０００２】
【従来の技術】
マスクロム（以下、ＭＲＯＭという）はウェーハー製造段階でマスクパターン（mask patterns）によりデータが書き込まれるので、大量生産に非常に適切であると共に、データを記憶するためのメモリセルの基本構成として１ビット当たり１トランジスタの構成（１ビット当たりの占有面積がメモリ素子中で一番小さい）を持つので、大容量化及び低ビット単価に適切な特性を持っている。このような長所のおかげで、ＭＲＯＭは主にパーソナルコンピュータ、ワードプロセッサ、電子手帳、携帯情報端末機（personal digital assistant；ＰＤＡ）、ゲーム等で、フォント（font）、文字データ、固定プログラムの貯蔵のために使用されている。
【０００３】
大容量ＭＲＯＭの動作速度はワードライン（word line）とビットライン（bit line）の抵抗及び寄生容量（parasitic capacitance）による遅延に非常に影響を受ける。高速化を計るためにはワードライン遅延の低減及び感知時間の短縮が必要になる。ワードライン遅延の低減のためには、ブロック分割を増やすことと同時に抵抗が小さいポリサイドを使用している。しかし、このような努力にも関わらず、ＭＲＯＭの動作速度は現在のプロセッサの動作速度と今でも大きな差を見せている。
【０００４】
よく知られているように、バーストモードは高速ランダムアクセス（high speed random access）を提供するためのものである。バーストモードでは、バーストアドレスアクセスシーケンス（burst address access sequence）のための外部カラムアドレス（external column address）中のｋ（ここで、ｋは正の定数）ビット（bits）を２kバーストアクセスのための一番目のアドレスとして獲得（capture）し、そして、余りのバーストアクセスのためのｋ−１のバーストアドレスを内部的に自動的に発生する。このようなバースト動作によると、サイクル毎に外部からアドレスを受け入れる必要がないので、システムのバース負担が減少することは勿論、内部的にアドレスが発生するので、データ電送率（data rate）が向上する。従って、外部クロックに同期的に、そして、バーストアクセスモードで動作するＭＲＯＭ、いわば同期型バーストＭＲＯＭの動作速度は通常的なＭＲＯＭのそれに比べて画期的に増大する。
【０００５】
同期型バーストＭＲＯＭ、同期型バーストＤＲＡＭ（synchronous burst dynamic random access memory）及び同期型バーストＳＲＡＭ（synchronous burst static random access memory）と同じように、外部クロックに同期化され、バースト読出の間、よく知られた二つのバーストモード、すなわち、シーケンシャルバーストモード（sequential burst mode）とインターリーブドバーストモード（interleaved burst mode）を提供しなければならない。
【０００６】
【発明が解決しようとする課題】
本発明の主になる目的は外部クロックに同期的にそして、バーストモードで動作する高速の同期型バーストＭＲＯＭを提供することである。
【０００７】
本発明の他の目的はバースト読出の間、たとえ少なくとも二回以上のデータ感知動作の遂行が必要としても開始バーストアドレスと関係なく十分な感知時間を確保することができる同期型バーストＭＲＯＭを提供することである。
【０００８】
本発明のその他の目的は同期型バーストＭＲＯＭのデータ読出方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一つの特徴によると、外部クロックに同期的でそして、バーストアクセスモードで動作するマスクロムは複数のメモリセルを持つセルブロックと、バースト読出動作の間に、２k（ここで、ｋは２以上の定数）のバースト長さに対応する２kのセルのデータを感知して増幅するための２i（ここで、ｉはｋより小さい正の定数）の感知増幅器と、カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により、開始バーストアドレスに基づいたバーストアドレスを発生すると共に、バースト読出動作を制御を遂行するモード制御手段及び、バースト読出動作の間に感知増幅器が２回あるいはそれ以上の感知動作を連続的に遂行するように感知増幅器を制御するセンスアンプ制御手段を具備する。又、マスクロムは第１のデコーディング手段、第２のデコーディング手段及びパスゲート制御手段をより具備する。第１のデコーディング手段はカラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生し、第２のデコーディング手段はカラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号を発生する。パスゲート手段は第１及び第２のゲーティング制御信号に応答して対応する２k個のセル中で２iずつ順次に選択し、選択されたセルのデータを感知増幅器に提供する。
【００１０】
モード制御手段は選択されたバーストモードのタイプを示すバーストタイプを発生し、センスアンプ制御手段は２kのセルのデータが感知増幅器により２iビットずつ順次に感知される時、感知増幅器による感知動作の回数を示すプラグを発生する。
【００１１】
第２のデコーディング手段は第１のプリデコーディング手段、第２のプリデコーディング手段及びメインデコーディング手段を具備する。第１のプリデコーディング手段は開始バーストアドレスの最上位ビットとカラムアドレスの少なくとも一つのビット及びフラグを受け入れ、受け入れた信号をデコーディングして第１のプリデコードされたアドレス信号を発生する。第２のプリデコーディング手段は開始バーストアドレスの下位ｋ−１ビットとバーストタイプ信号を受け入れ、第１のバーストモードが選択される時、受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号を発生し、第２のバーストモードが選択される時、予め設定されたアドレス信号を第２のプリデコードされたアドレス信号として発生する。メインデコーディング手段は第１及び第２のプリデコーディングされたアドレス信号に応答して第２のゲーティング制御信号を発生する。
【００１２】
セルブロックは２i個のセルセクションを持ち、各セルセクションは２iのセルセグメントを持ち、各セルセグメント２i個のセルを持つ。又、パスゲート手段は、第１のゲーティング制御信号に応答して選択されたセルセクションのセグメント中の一つを選択し、選択されたセグメントのセルを感知増幅器と電気的に相互連結する第２の選択手段を具備する。
【００１３】
本発明の他の特徴によると、同期型バーストマスクロムの一つのデコーディングスキム（decoding scheme）で、開始バーストアドレスに対応するセルのデータ及び開始バーストアドレスの次の順番の連続された三つのバーストアドレスが対応するセルのデータを感知増幅器により同時に感知させる。これで、開始バーストアドレスと関係なく十分な感知時間の確保ができるようになる。
【００１４】
本発明の他の特徴によると、外部クロックに同期的に、そして、２k（ここで、ｋは２以上の定数）のバースト長さのバーストアクセスモードで動作するマスクロムは：ｍ（ここで、ｍはｋより大きな定数）のデータ出力パッドと、カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により開始バーストアドレスに基づいたバーストアドレスを発生すると共に、バースト読出動作のための制御を遂行するモード制御手段と、少なくとも第１グループの２k-1×ｍ個のメモリセル及び第２グループの２k-1×ｍ個のメモリセルを持つセルアレイと、各々が２k個のメモリセルに対応すると共に、２i（ここで、ｉはｋより小さい正の定数）個の感知増幅器を具備するｍ個のセンスアンプブロックと、バースト読出動作の間に各センスアンプブロック内の感知増幅器が二回あるいはそれ以上の感知動作を連続的に遂行するように感知増幅器を制御するセンスアンプ制御手段と、各々がカラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生する第１のｍ個のデコーディングブロックと、各々がカラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する第２のｍ個のデコーディングブロック及び、第１及び第２のゲーティング制御信号に応答して第１グループのメモリセルのデータ及び第２グループのメモリセルのデータを２回あるいはそれ以上センスアンプブロックに各々伝達するｍ個のパスゲートブロックを具備する。
【００１５】
本発明の他の特徴によると、バーストアクセスモードで動作する、そして、バースト読出動作の間に少なくとも二つのデータセットからなるバースト長さのデータに対した少なくとも二回の感知動作を遂行するバーストマスクロムでデータを読出する方法はデータセット中で開始バーストアドレスに対応するデータが含まれた一つからの所定のバースト順次によりバースト長さのデータを次第に感知する段階及び、感知されたデータをバースト順次に従って所定のビットずつ出力する段階で構成される。
【００１６】
【発明の実施の形態】
次は添付された図面を参照して本発明の実施形態に対して詳細に説明する。以後の説明で、図面中同一したり類似した参照番号及び符号は可能な同一であり、類似した構成要素を示す。ここでは、同期型ＭＲＯＭのアドレス及びデータピンの数、メモリセルアレイの容量及びレイアウト、クロック信号の周期、キャスレイタンシ（￣ＣＡＳ latency；ＣＬ）、バースト長さ（burst length；ＢＬ）、等のような特定な事項が記述されるが、これは本発明に対する全般的な理解に役立つためのものに過ぎず、本発明の範囲や技術的な思想をそこに限定しようとするものではないことに注意しなければならない。また、ここでは、ローアドレスストロブ信号（￣ＲＡＳ）及びカラムアドレスストロブ信号（￣ＣＡＳ）によりロー及びカラムアドレス信号のマルチプレクシング（multiplexing）により予め設定された動作を遂行する同期型バーストＭＲＯＭが説明されるが、本発明はこれに限定されないことに注意しなければならない。
【００１７】
図１は本発明の一つの実施形態による同期型バーストＭＲＯＭを示している。図１を参照すると、同期型バーストＭＲＯＭ（以下、ＳＢ−ＭＲＯＭという）は３２Ｍ（４０９６×２５６×３２）ビットＣＭＯＳセルアレイ１００，１２個のアドレスピンＡ０〜Ａ１１）及び３２個のデータ出力ピンＤＱ３〜ＤＱ３１を具備している。１２ビットローアドレスＲＡ０〜ＲＡ１１及び８ビットローアドレスＣＡ０〜ＣＡ７はマルチプレクスされ、アドレスバッファ１０１に提供される。又、アドレスバッファ１０１にはモードアドレスＭＡ０〜ＭＡ６が提供される。コマンド＆クロックバッファ１０２にはクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、データ出力マスク信号￣ＤＱＭ、チップ選択信号￣ＣＳ、モードレジスタ書込信号￣ＭＲ及びワード／ダブルワード信号（ＷＯＲＤ）が提供される。
【００１８】
クロックイネーブル信号ＣＫＥは次のクロックサイクルからの動作を凍結（freeze）するためにクロック信号（ＣＬＫ）をマスキングする。又、クロックイネーブル信号（ＣＫＥ）は待機モード（stand-by mode）の間のパワーダウン（power down）のために入力バッファ１０１，１０２をディスエーブルさせる。同一なクロックサイクルでチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ及びモードレジスタ書込信号￣ＭＲが活性化される時、モードアドレスＭＡ０〜ＭＡ６がアドレスバッファ１０１を通じてモードレジスタ１０３に提供される。これで、モードレジスタ１０３の設定が完了される。
【００１９】
モードレジスタ１０３に対した書込動作により、ラスレイタンシ（￣ＲＡＳ latency；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（burst type；ＢＴ）、バースト長さ（ＢＬ）、そして、多様な製造社特定オプション（vendor-specific options）がプログラムされる。データ出力マスク信号￣ＤＱＭが活性化されると、クロック信号ＣＬＫのポジティブエッジ（positive edge）から所定の時間後にデータ出力がハイインピダンス（high impedance）状態にマスクされる。チップ選択信号￣ＣＳはクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ及びデータ出力マスク信号￣ＤＱＭを除いた全ての入力をマスキングしたりイネーブルしてデバイス動作をディスエーブルさせたりイネーブルさせる。
【００２０】
図５は図１のＳＢ−ＭＲＯＭのバースト読出動作のタイミング図である。図５を参照すると、ローアドレスストロブ信号￣ＲＡＳが活性化される、すなわち、ロー状態になる場合には、アドレスバッファ１０１がクロック信号ＣＬＫのポジティブエッジでローアドレスＲＡ０〜ＲＡ１１をラッチする。又、ローアドレスストロブ信号￣ＲＡＳはローアクセス及びプリチャージ（row access and precharge）をできるようにする。ローアドレスストロブ信号￣ＣＡＳが活性化される場合にはアドレスバッファ１０１がクロック信号ＣＬＫのポジティブエッジでカラムアドレスＣＡ０〜ＣＡ７をラッチする。
【００２１】
この実施形態のＳＢ−ＭＲＯＭで、カラムアドレスストロブ信号￣ＣＡＳは読出命令（read command）として可能である。本発明に対した理解に役に立つために本発明と関連された重要な用語を次のように定義する。まず、バースト読出というのは、読出命令が入力される時から、言い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活性化される時から所定のキャスレイタンシＣＬが経過した後に各出力パッドを通じてバースト長さＢＬのデータページ（data pages）が所定の順番にチップの外部に出力されることを意味する。
【００２２】
又、キャスレイタンシＣＬというのはカラムアドレスストロブ信号￣ＣＡＳが活性化される時からデータ出力バッファ（data output buffer）で有効なデータ（valid data）が出力する時までのクロックサイクル数を示し、バースト長さＢＬというのは、一回の読出命令により連続的に出力されるデータページの数を言う。ページとは、チップ外部に出力されるデータ束（data bundle）を意味することであり、ここでは、ダブルワード（double word）すなわち、３２ビットデータが一つのページとして定義される。従って、この実施形態のＳＢ−ＭＲＯＭは３２個のデータ出力ピンＤＱ０〜ＤＱ３１を持つ。
【００２３】
再び図１で、バースト制御器１０４はチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、モードレジスタ書込信号￣ＭＲ、ラスレイタンシＲＬ、キャスレイタンシＣＬ、バーストタイプＢＴ及びバースト長さＢＬを受け入れデータ感知動作と関連されたいろいろな信号（ＰＳＡＥ、ＰＤＩＳ、ＰＰＲＥ、ＰＰＺＭ、ＰＯＥ、等）、バーストカウンタ１０７の動作を制御するための信号（カウントイネーブル信号ＣＮＴＥ、等）選択されたバーストモードのタイプによるバーストアドレスＢＡ０、ＢＡ１及びＢＡ２の発生を制御するための各種の制御信号（これらは、本発明が属する技術分野の通常専門家にはよく知られているので、ここでは、これらについての詳細な説明を省略する）を発生する。
【００２４】
アドレスバッファ１０１のローアドレスＲＡ０〜ＲＡ１１及びカラムアドレスＣＡ０〜ＣＡ７はＸ−デコーダ１０５及びＹ−デコーダ１０６に各々提供される。Ｘ−デコーダ１０５はローアドレスＲＡ０〜ＲＡ１１に応答してロー選択信号（row selection signals）を発生する。Ｙ−デコーダ１０６はカラムアドレスＣＡ０〜ＣＡ７に応答してセルを選択するためのゲーティング制御信号（gating control signals）（Ｙ０、Ｙ１、…、Ｙ６３）を発生する。カラムアドレス中の下位３ビットＣＡ０、ＣＡ１及びＣＡ２は開始バーストアドレス（initial burst address）としてバーストカウンタ１０７に提供される。
【００２５】
再び、図５を参照すると、この実施形態で、クロック信号ＣＬＫの周期ｔＣＫは１５ｎｓであり、キャスレイタンシＣＬが５であり、バースト長さＢＬが８（＝２3）である。読出命令が入力される時、言い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活性化される時から５クロックサイクル以後にデータがクロックに従って八回にわたって出力されることが見られる。従って、この実施形態のＳＢ−ＭＲＯＭのバースト長さＢＬが８（＝２3）であるので、バーストアクセスのためには３ビットのバーストアドレスＢＡ０、ＢＡ１及びＢＡ２が必要であることがよく理解できる。
【００２６】
前で記述したように、バースト読出はデータ出力順番（data output sequence）に従って二つのモード、すなわち、シーケンシャルモード及びインターリーブドモードで分類されるために、８のバースト長さＢＬを持つデバイスのバーストシーケンスは次の表１のようである。
【００２７】
【表１】
上の表１で、一つの出力ピンＤＱｍ（ここで、ｍ＝０，１，…、３１）を通じて出力される八つのデータＤ０，Ｄ１，…Ｄ７は各々０，１，…、７で表示されており、八つのデータＤ０，Ｄ１，…、Ｄ７中で最初に出力されるデータが貯蔵されたセル、すなわち、出発点を指定する開始バーストアドレスはＣＡ２、ＣＡ１及びＣＡ０で表示されている。
【００２９】
バーストカウンタ１０７は３ビットのカラムアドレスＣＡ２、ＣＡ１及びＣＡ０を八つのバーストアクセスの始めアドレスとして獲得し、そして、開始バーストアドレスとバーストタイプにより、表１に図示されたように、バーストアクセスの余りのためのバーストアドレスＢＡ０〜ＢＡ２を連続的に七回にわたって発生する。説明の便宜上、連続されたアドレスに対応する八つのセル各々にバースト長さ（＝８）に該当する８ビットデータＤ０〜Ｄ７の各ビットが貯蔵されているとする。表１のように、例えば、開始バーストアドレスＣＡ２、ＣＡ１及びＣＡ０が３（＝０１１2）であると、シーケンシャルモードではバースト長さのデータＤ０〜Ｄ７がＤ３→Ｄ４→Ｄ５→Ｄ６→Ｄ７→Ｄ０→Ｄ１→Ｄ２の順番に出力され、インターリーブドモードではＤ３→Ｄ２→Ｄ１→Ｄ０→Ｄ７→Ｄ６→Ｄ５→Ｄ３の順番に出力される。
【００３０】
再び図１を参照して、Ｘ−ドライバ１０８はＸ−デコーダ１０５からのロー選択信号により選択されたワードラインを駆動する。Ｙ−パスゲート１０９はＹ−デコーダ１０６からのゲーティング制御信号Ｙ０、Ｙ１、…、Ｙ６３により選択されたセルに貯蔵されたバースト長さＢＬと同一な数のデータページを選択的に通過させる。センスアンプ制御器１１０はバースト制御器１０４の出力信号（ＰＲＥ、ＰＺＭ、ＰＳＡＥ、ＰＤＩＳ、ＰＯＥ等）に応答してプリチャージ制御信号ＰＲＥ、イコライジング制御信号ＰＺＭ、センスアンプイネーブル信号￣ＳＡＥ、ディスチャージ制御信号ＤＩＳ等のようなセンスアンプ１１１の感知動作を制御するための各種制御信号、そして、データ出力動作を制御するための出力イネーブル信号ＯＥを発生する。
【００３１】
バーストアドレスデコーダ１１２はカウンタ１０７からのバーストアドレスＢＡ０〜ＢＡ２を受け入れ、ラッチ選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳＯＬＯ０〜ＰＳＯＬ７を発生する。以上の説明として分かることができるように、モードレジスタ１０３，バースト制御器１０４，バーストカウンタ１０７及びバーストアドレスデコーダ１１２はカラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、シーケンスモードとインターリーブドモード間の選択に従って、開始バーストアドレスＣＡ０、ＣＡ１及びＣＡ２に基づいたバーストアドレスＢＡ０、ＢＡ１及びＢＡ２を発生すると共に、バースト読出動作のためのモード制御を遂行する。
【００３２】
一方、バースト長さが８であり、データ幅が３２である本実施形態のＳＢ−ＲＯＭからのバースト読出のためには八つのページ（＝８×３２＝２５６ビット）のデータが一回によるページ、すなわち、３２ビットずつ八回にわたって出力されなければならないので、一回の読出動作の間に２５６ビットデータに対した感知が必要である。これにため、毎ビットラインごとに一つの感知増幅器が割り当てるＤＲＡＭのように、センスアンプ１１１が２５６個の感知増幅器で構成させると、一回の感知動作だけで２５６ビットデータに対した感知ができるようになる。
【００３３】
しかし、感知増幅器として差動増幅器（differential amplifier）を使用するＭＲＯＭ技術で、２５６の感知増幅器を使用することはレイアウトの制限、感知動作する時の大きな消費電流等のような問題点により現実的にほとんど不可能なことが知られている。従って、本実施形態では、センスアンプ１１１を１２８の感知増幅器で構成し、この増幅器を利用して一回の読出動作の間に２５６ビット、すなわち、８ページのデータを感知する。その結果、一回の読出動作に二回のデータ感知動作が必要である。これとは違い、例えば、６４個の感知増幅器が使用される場合には、勿論一回の読出動作の間に四回のデータ感知動作が遂行されなければならないことがよく理解できる。
【００３４】
データラッチ１１３は八回のページのデータをラッチするために２５６のラッチ素子を具備し、バーストアドレスデコーダ１１２からのラッチ選択信号ＰＤ０Ｔ０，ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７）に応答してセンスアンプ１１１からの８ページのデータをラッチすると共にラッチされたデータをページ段位でデータ出力バッファ１１４に提供する。データ出力バッファ１１４は３２のバッファ素子で構成され、センスアンプ制御器１１０からの出力制御信号ＯＥに応答してデータを１ページずつ出力する。バッファ１１４からのデータは出力パッド１１５及びデータピンＤＱ１〜ＤＱ３１を通じて外部に出力される。
【００３５】
図２は図１に図示されたＳＢ−ＭＲＯＭのバースト読出動作の間に一つの出力パッドと関連したデータ出力経路上の回路を示している。たとえ図面には詳細に図示されていないが、一つの出力パッド１１５あるいは出力ピンＤＱｍには２５６のカラム（columns）を持つ一つのセルブロックが対応される。図面で、参照番号１００−１は１次感知動作の間に感知される一つのセットのデータＤ０〜Ｄ３を例示し、１００−２は２次感知動作の間に感知される他のセットのデータＤ４〜Ｄ７を例示している。一つの出力パッド１１５’に対応する八つの選択されたセルに貯蔵されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲートブロック１０９’により二回にわたって四回に感知増幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック１１１’で提供される。Ｙ−パスゲートブロック１０９’に対しては後で詳細に説明する。
【００３６】
ラッチブロック１１３’はバースト長さのデータをラッチするための八つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロック１１３’は八つの入力選択トランジスタＱ２０１〜Ｑ２０８をより具備している。選択トランジスタＱ２０１〜Ｑ２０８はＳバーストアドレスデコーダ１１２からの入力選択信号ＰＤ０Ｔ０及びＰＤ０Ｔ１に応答してセンスアンプブロック１１１’からの各４ビットデータを一つのグループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ７に交互に提供する。その上、ラッチブロック１１３’は八つの出力選択トランジスタＱ２０９、Ｑ２１０，…、Ｑ２１３をより具備している。選択トランジスタＱ２０９，Ｑ２１０，…、Ｑ２１３）はバーストアドレスデコーダ１１２からの出力選択信号ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してラッチ素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０〜Ｄ７を表１に示したバースト順次に従って対応する出力バッファ素子１１４に１ビットずつ出力する。
【００３７】
再び表１を参照すると、インターリーブドモードで、バースト長さのデータＤ０〜Ｄ７は開始バーストアドレスの最上位ビットＣＡ２と関連して二つのセットで区分されることができる。すなわち、開始バーストアドレスの最上位ビットＭＳＢのＣＡ２が０である場合にはバースト長さ８のデータＤ７〜Ｄ０の下位４ビットデータＤ０〜Ｄ３が一番目から四番目に出力された後、上位４ビットデータＤ５〜Ｄ７が五回目から八回目に出力され、ＣＡ２が１である場合には上と反対の順番に出力される。従って、本実施形態によるＹ−パスゲートブロックは一つの感知増幅器が５のキャスレイタンシＣＬの間に二回の感知を遂行させるために図３に図示されたような回路構成を持つ。
【００３８】
図３を参照すると、各出力パッドあるいは一つのセルブロックに対したバースト長さのデータＤ０〜Ｄ７のパシングと関連された八つのパストランジスタＱ３０１〜Ｑ３０８は二つのグループで分けられる。一つのグループのトランジスタＱ３０１〜Ｑ３０４のゲートはゲーティング制御信号Ｙ０に連結され、他の一つのグループのトランジスタＱ３０５〜Ｑ３０６のゲートはゲーティング制御信号Ｙ１に連結される。ゲーティング制御信号Ｙ０、Ｙ１は開始バーストアドレスの最上位ビットＭＳＢであるカラムアドレスビットＣＡ２をデコーディングすることにより得られる。
【００３９】
図４は開始バーストアドレスＣＡ２、ＣＡ１、ＣＡ０が０（＝０００2）である時、図３のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。読出命令により該当センスアンプブロックがバースト長さのデータＤ０〜Ｄ７を感知する時間区間（time interval）Ｔ１の１次感知区間Ｔ１１の間には例えば、ゲーティング制御信号Ｙ０が活性状態、すなわち、ハイレベルになることにより４ビットデータＤ０〜Ｄ３が各々４（＝２2）個の感知増幅器ＳＡ０〜ＳＡ３により同時に感知される反面、２次感知区間Ｔ１２の間には例えばゲーティング制御信号Ｙ１が活性化されることにより、４ビットデータＤ４〜Ｄ７が各々感知増幅器ＳＡ０〜ＳＡ３により同時に感知される。感知区間Ｔ１の間に、他のゲーティング制御信号Ｙ２〜Ｙ６３は非活性状態すなわち、ローレベルに維持される。
【００４０】
再び図５を参照してこの実施形態のＳＢ−ＭＲＯＭで、バースト読出のための感知区間がカラムアドレスストロブ信号￣ＣＡＳが活性化される始点、すなわち、読出命令が入力される時から五番目データが出力される直前までの時間区間Ｔ２にならず、時間区間Ｔ１すなわち、約８０ｎｓ程度に制限される。これは次のような理由からである。
【００４１】
まず、インターリーブドモードでは、例えば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）としてもバースト読出のための感知区間は時間区間Ｔ２になることができる。なぜならば、図４，５そして、表１を参照して、五番目に出力されるデータ、すなわち、２次感知動作により一番目に出力されるデータＤ７（あるいはＤ３）の出力始点の前までに二次感知動作（この二次感知動作により４ビットデータＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）が感知される）が完了されればよいからである。その結果、インターリーブドモードからのバースト読出のための感知区間は時間区間Ｔ２になることができる。
【００４２】
しかし、シーケンシャルモードでは、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）であると、一番目に出力されるデータＤ３（あるいはＤ７）は１次感知動作により感知されるデータセットＤ０〜Ｄ３（あるいはＤ４〜Ｄ７）に属する反面、二番目に出力されるデータＤ４（あるいはＤ０）は二次感知動作により感知されるデータセットＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）に属する。従って、この場合には最小、二回目で出力されるデータＤ４（あるいはＤ０）すなわち、２次感知動作により出力されるデータの出力始点の前で２次感知動作が完了されることが必要である。従って、シーケンシャルモードからのバースト読出のための感知区間はＴ１で制限される。その結果、この実施形態のＳＢ−ＭＲＯＭのバースト読出のための感知区間はＴ１になる。
【００４３】
この実施形態で、キャスレイタンシＣＬが５以上であると、二回の感知動作のための時間が８０ｎｓ以上で十分に確保されることができる。しかし、キャスレイタンシＣＬが３程度に減少されると、約５０ｎｓ程度の感知時間だけを確保することができる。この時間の間に、特にシーケンシャルモードの場合、少なくとも二回の感知動作が遂行されるには不十分な時間であるので、感知動作の誤りが発生される可能性がある。
【００４４】
次は図６ないし図１５を参照して本発明の他の実施形態について詳細に説明する。
【００４５】
この実施形態では、図８及び図１５を参照すると、例えば、シーケンシャルモードで、始めアドレスＣＡ２、ＣＡ１、ＣＡ０が３（あるいは７）であると、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）を感知させた後、２次感知区間Ｔ２２の間にＤ７、Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）を感知させるデコーディングスキムを導入する。これで、この実施形態のＳＢ−ＭＲＯＭは開始バーストアドレスと無関係に十分な感知時間を確保することができる。
【００４６】
図６には、本発明の他の実施形態によるＳＢ−ＭＲＯＭが図示されている。図６のＳＢ−ＭＲＯＭの回路構成はＹ−デコーダ６０６がモードレジスタ６０３からのバーストタイプ信号ＭＤＳＴを、そして、センスアンプ制御器６１０からの感知動作の回数を示すプラグＰＳＳＦを受け入れ、ゲーティング制御信号ＹＡ０〜ＹＡ１６及びＹＢ（０，３）〜ＹＢ（３，３）を発生することと、Ｙ−パスゲート６０９の回路構成の変化を除いては図１のＳＢ−ＭＲＯＭのそれと同一である。従って、説明の簡略化のため、図１の構成要素と同一の図６の要素についての説明は省略する。
【００４７】
図７には図６のＳＢ−ＭＲＯＭのバースト読出動作の間に一つの出力パッドと関連したデータ出力経路上の回路が図示されている。図２と同じように、一つの出力パッド６１５あるいは出力ピンＤＱｍには２５６個のカラム（columns）を持つ一つのセルブロックが対応する。図７で、参照番号６００−１はシーケンシャルモードからの始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３である時、１次感知動作の間に感知される一つのセットのデータＤ３，Ｄ４，Ｄ５及びＤ６を示し、１００−２は２次感知動作の間に感知される他のセットのデータＤ０，Ｄ１，Ｄ２及びＤ７を示している。一つの出力パッド６１５’に対応する八つの選択されたセルに貯蔵されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲートブロック６０９’により二回にわたって四つの感知増幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック６１１’に提供される。Ｙ−パスゲートブロック６０９’に対しては後で詳細に説明する。
【００４８】
ラッチブロック６１３’は、図２からと同じように、バースト長さのデータをラッチするための八つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロック６１３’は八つの入力選択トランジスタＱ７０１〜Ｑ７０８をより具備している。その上、ラッチブロック６１３’は八つの出力選択トランジスタＱ７０９，Ｑ７１０，…Ｑ７１３をその上具備している。選択トランジスタＱ７０１〜Ｑ７１３はバーストアドレスデコーダ１１２からの入力及び出力選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してセンスアンプブロック６１１’から出力される４ビットデータが一つのグループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ７に交互に入力されるとともにラッチ素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０〜Ｄ７を出力バッファ素子６１４に１ビットずつ出力させる。
【００４９】
図８は図７のＹ−パスゲートブロックの概略的な回路図であり、図９は図８のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。図８及び図９を参照して、例えば、シーケンシャルモードで、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）である場合、１次感知区間Ｔ２１の間にデータＤ３、Ｄ４、Ｄ５及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）の感知のためにゲーティング制御信号Ｙ（３，ｉ）、Ｙ（０，ｊ）、Ｙ（１，ｊ）及びＹ（２，ｊ）が活性化される。次の２次感知区間Ｔ２２の間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）の感知のためにゲーティング制御信号Ｙ（０，ｉ）、Ｙ（１，ｉ）、Ｙ（２，ｉ）及びＹ（３，ｊ）が活性化される。感知区間Ｔ２の間、他のゲーティング制御信号Ｙ（ｉ，ｊ）は非活性化状態、すなわち、ローレベルで維持される。
【００５０】
図１０には、図６のＹ−デコーダ６０６の回路構成が図示されている。図１０を参照すると、Ｙ−デコーダ６０６はＹＡ−デコーダ１０１１及びＹＢ−デコーダ１０１２を具備している。ＹＡデコーダ１０１１は上位４ビットのカラムアドレスＣＡ７〜ＣＡ４を受け入れ、受け入れた信号をデコーディングして１６個のＹＡゲーティング制御信号ＹＡ０〜ＹＡ１５を発生する。ＹＢデコーダ１０１２は開始バーストアドレスを含む下位４ビットのカラムアドレスＣＡ３〜ＣＡ０、モードレジスタ６０３からのバーストタイプ信号ＭＤＳＴ及びセンスアンプ制御器６１０からのプラグＰＳＳＦを受け入れ、受け入れた信号をデコーディングして１６個のＹＢゲーティング制御信号ＹＢ（ｉ，ｊ）、ここで、ｉ＝０〜３、ｊ＝０〜３を発生する。ゲーティング制御信号ＹＡ０〜ＹＡ１５及びＹＢ（ｉ，ｊ）はＹ−パスゲートブロック６０９’に提供される。
【００５１】
図１０に図示されたように、ＹＢデコーダ１０１２はプラグＰＳＳＦ及び２ビットカラムアドレスのＣＡ３及びＣＡ２をデコーディングして第１のプリデコーダされたアドレス信号Ａ、￣Ａ、Ｂ及び￣Ｂを発生する第１のＹＢプリデコーダ１０２１とバーストタイプ信号ＭＤＳＴ及び開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０をデコーディングして第２のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生する第２のＹＢプリデコーダ１０２２を具備している。
【００５２】
ＹＢプリデコーダ１０２２は開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０及びバーストタイプ信号ＭＤＳＴを受け入れ、シーケンスモードが選択される時、受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生し、インターリーブドモードが選択される時、予め設定されたアドレス信号を第２のプリデコードされたアドレス信号として発生する。その上、ＹＢデコーダ１０１２はプリデコーダ１０２１及び１０２２の出力のＡ、￣Ａ、Ｂ、￣Ｂ、Ｃ、￣Ｃ、Ｄ、及び￣Ｄを受け入れデコーディングすることによりゲーティング制御信号ＹＢ（ｉ，ｊ）を発生するＹＢメインデコーダ１０２３をより具備している。
【００５３】
図１１は第１のＹＢプリデコーダ１０２１の詳細な回路構成を示している。図１１に図示されたように、プリデコーダ１０２１はインバータ１１０１，１１０２，１１０３，１１０５及び１１０６とＸＯＲゲート１１０４で構成される。デコードされたアドレス信号Ａ及び￣ＡのロジックレベルはカラムアドレスビットＣＡ３の論理値により決定される。デコードされたアドレス信号Ｂ及び￣ＢのロジックレベルはプラグＰＳＳＦ及び開始バーストアドレスの最上位ビットＣＡ２の論理値により決定される。図１５に図示されたように、１次感知区間Ｔ２１の間にはプラグＰＳＳＦがローレベルの非活性状態になる反面、２次感知区間Ｔ２２の間にはハイレベルの活性状態になる。
【００５４】
図１２には第２のＹＢプリデコーダ１０２２の詳細な回路構成が図示されている。図１２を参照すると、プリデコーダ１０２２はインバータ１２０１，１２０３，１２０４，１２０６及び１２０７とＮＡＮＤゲート１２０２及び１２０５で構成される。シーケンシャルモードの間にバーストタイプ信号ＭＤＳＴはローレベルになる反面、インターリーブドモードの間にはハイレベルになる。シーケンシャルモードの間にはバーストタイプ信号ＭＤＳＴがローレベルであるので、デコードされたアドレス信号Ｃ及びＤの論理レベルは各々開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０の論理レベルと同一である。しかし、インターリーブドモードの間にはバーストタイプ信号ＭＤＳＴがハイレベルであるので、ＮＡＮＤゲート１２０２及び１２０５の各出力がハイレベルになる。その結果、デコードされたアドレス信号Ｃ及びＤの各論理レベルはローレベルになる。
【００５５】
言い換えれば、プリデコーダ１０２２はシーケンシャルモードの間に開始バーストアドレスの下位２ビットＣＡ１及びＣＡ０を通過される反面、インターリーブドモードの間にはビットＣＡ１及びＣＡ０がメインデコーダ１０２３に伝達されることを防ぐことによりデコードされたアドレス信号Ｃ及びＤがビットＣＡ１及びＣＡ０の論理値に関係なく０の値を持たせる。
【００５６】
図１３は図１０で図示されたＹＢメインデコーダ１０２３の詳細回路図である。図１３を参照すると、メインデコーダ１０２３は四つのデコーダセクション１３０１，１３０２，１３０３及び１３０４で構成される。セクション１３０１はＮＡＮＤゲート１３１１〜１３１９、インバータ１３２０〜１３２５、１３２７及び１３２８そして、ＮＯＲゲート１３２６で構成される。余りのセクション１３０２，１３０３及び１３０４各々もセクション１３０１と同一な構成を持つ。しかし、各セクションの入力端子に印加される入力信号及びそれらの出力端子から出力されるゲーティング制御信号は図示されたように互いに相違である。セクション１３０１はゲーティング制御信号ＹＢ（ｉ，０）、ここでｉ＝０〜３を発生し、セクション１３０２はゲーティング制御信号ＹＢ（ｉ，ｊ）を発生する。又、セクション１３０３はゲーティング制御信号ＹＢ（ｉ、２）を発生し、セクション１３０４はゲーティング制御信号ＹＢ（ｉ，３）を発生する。
【００５７】
図１４は図７に図示されたＹ−パスゲートブロック６０９’の詳細な回路構成を示している。図１４を参照すると、パスゲートブロック６０９’は二つの選択ブロック６０９’−１及び６０９’ー２で区別される。選択ブロック６０９’−１は四つの選択セクション１４２１，１４２２，１４２３及び１４２４で構成される。セクション１４２１〜１４２４各々はＹＡデコーダ１０１１からのゲーティング制御信号ＹＡ０〜ＹＡ１５に応答して６４個のセル中で四つのセルを選択する。又、セクション１４２１は、図示されたように、四つのセグメント１４３１，１４３２，１４３３及び１４３４で構成される。セグメント１４３１〜１４３４各々はゲーティング制御信号ＹＡ０〜ＹＡ１５に応答して１６個のセル中で一つのセルを選択する。
【００５８】
選択ブロック６０９’−２も四つのセクション１４４１，１４４２，１４４３及び１４４４で構成される。セクション１４４１はＹＢデコーダ１０１２からのゲーティング制御信号ＹＢ（０，ｊ）ここで、ｊ＝１〜３）に応答してセクション１４２１により選択された四つのセル中で一つのセルを選択する。セクション１４４１により選択されたセルは感知増幅器ＳＡ０と電気的で連結される。セクション１４４２はゲーティング制御信号ＹＢ（１，ｊ）に応答してセクション１４２２により選択された四つのセル中の一つが感知増幅器ＳＡ１と電気的に連結させる。セクション１４４３はゲーティング制御信号ＹＢ（２，ｊ）に応答してセクション１４２３により選択された四つのセル中の一つを感知増幅器ＳＡ２と電気的に連結させる。
【００５９】
最後に、セクション１４４４はゲーティング制御信号ＹＢ（３，ｊ）に応答してセクション１４２４により選択された四つのセル中の一つを感知増幅器ＳＡ３と電気的に連結させる。このようなデコーディングスキムにより、データセット中で開始バーストアドレスに対応するデータが含む一つから所定のバースト順番に従って、バースト長さのデータが感知増幅器ＳＡ０〜ＳＡ３により次第に感知される。その結果、シーケンシャルモードで、たとえ、始めアドレスＣＡ２、ＣＡ１、ＣＡ０が３あるいは７としても、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５及びＤ６（また、Ｄ７，Ｄ０，Ｄ１及びＤ２）を同時に感知されてラッチブロック６１３’に伝達させる。
【００６０】
続けて、２次感知区間Ｔ２２の間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）が同時に感知され、ラッチブロック６１３’に伝達させる。このように、ラッチされた８ビットデータＤ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５及びＤ６）がこの順番に対応する出力パッド６１５’を通じて１ビットずつ出力される。
【００６１】
この実施形態によると、インターリーブドモードは勿論、シーケンシャルモードでも、例えば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３あるいは７としても、バースト読出のための感知区間Ｔ２になることができる。なぜならば、五番目で出力されるデータ、すなわち、２次感知動作により一番目に出力されるデータＤ７あるいはＤ３の出力時間以前までに２次感知動作（この２次感知動作により４ビットデータＤ４〜Ｄ７（あるいはＤ０〜Ｄ３）が感知される）が完了されることになるからである。従って、シーケンシャルモードからのバースト読出のための感知区間は時間区間Ｔ２になることができる。
【００６２】
結局、この実施形態のデコーディングスキムに従うと、一つの出力パッドあるいはピンと対応する感知増幅器の数より大きなバースト長さを持つＳＢ−ＭＲＯＭで、二つのバーストモード、すなわち、シーケンシャル及びインターリーブドモードのデータ感知時間がキャスレイタンシＣＬより３クロックくらいより確保することができるので、安定されたバースト読出ができるようになる。
【００６３】
【発明の効果】
以上のように、本発明によると、高速ＭＲＯＭが得られるので、これを使用するシステムの性能を向上させることができる。又、本発明のＭＲＯＭでは、開始バーストアドレスと関係なく十分な感知時間の確保が可能であるので、小さいキャスレイタンシによる読出動作の誤りを防止することができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施形態による同期型バーストマスクロムを示すブロック図である。
【図２】 図１のマスクロムのバースト読出動作の間に一つのデータ出力パッドと関連したデータ出力経路上の回路の概略的回路図である。
【図３】 図２のＹ−パスゲートブロックの概略的回路図である。
【図４】 図３のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。
【図５】 図１のマスクロムのバースト読出動作を示すタイミング図である。
【図６】 本発明の他の実施形態による同期型バーストマスクロムを示すブロック図である。
【図７】 図６のマスクロムのバースト読出動作の間に一つのデータ出力パッドと関連したデータ出力経路上の回路の概略的回路図である。
【図８】 図７のＹ−パスゲートブロックの概略的回路図である。
【図９】 図８のパスゲートブロックを制御するためのゲーティング制御信号のタイミング図である。
【図１０】 図６のＹ−デコーダの回路構成を示すブロック図である。
【図１１】 図１０の第１ＹＢプリデコーダの詳細回路図である。
【図１２】 図１０の第２ＹＢプリデコーダの詳細回路図である。
【図１３】 図１０のＹＢメインデコーダの詳細回路図である。
【図１４】 図７のＹ−パスゲートブロックの詳細回路図である。
【図１５】 図６のマスクロムのバースト読出動作を示すタイミング図である。
【符号の説明】
１００，６００ セルアレイ
１０１，６０１ アドレスバッファ
１０２，６０２ コマンド＆クロックバッファ
１０３，６０３ モードレジスタ
１０４，６０４ バースト制御器
１０５，６０５ Ｘ−デコーダ
１０６，６０６ Ｙ−デコーダ
１０７，６０７ バーストカウンタ
１０８，６０８ Ｘ−ドライバ
１０９，６０９ Ｙ−パスゲート
１１０，６１０ センスアンプ制御器
１１１，６１１ センスアンプ
１１２，６１２ バーストアドレスデコーダ
１１３，６１３ データラッチ
１１４，６１４ データ出力バッファ
１１５，６１５ データ出力パッド
１０１１ ＹＡデコーダ
１０１２ ＹＢデコーダ
１０２１ 第１ＹＢプリデコーダ
１０２２ 第２ＹＢプリデコーダ
１０２３ ＹＢメインデコーダ
整理番号 Ｆ０５４４３Ａ１
Claims (13)
- 外部クロックに同期的でそして、バーストアクセスモードで動作するマスクロムにおいて
複数のメモリセルを持つセルブロック（６００’）と、
バースト読出動作の間に、２ｋ（ここで、ｋは２以上の定数）のバースト長さに対応する２ｋのセルのデータを感知して増幅するための２ｉ（ここで、ｉはｋより小さい正の定数）の感知増幅器（６１１’）と、
カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により、前記開始バーストアドレスに基づいたバーストアドレスを発生すると共に、前記バースト読出動作の制御を遂行するモード制御手段（６０３，６０４，６０７，６１２）と、
前記バースト読出動作の間に前記感知増幅器が２回あるいはそれ以上の感知動作を連続的に遂行するように前記感知増幅器を制御するセンスアンプ制御手段（６１０）と、
前記カラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生する第１のデコーディング手段（１０２１）と、
前記カラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する第２のデコーディング手段（１０２２）と、
前記第１及び第２のゲーティング制御信号に応答して対応する２ｋ個のセル中で２ｉずつ順次に選択し、前記選択されたセルのデータを前記感知増幅器に提供するパスゲート手段（６０９’）を含むが、
前記パースゲート手段は前記開始バーストアドレスに対応するセルのデータ及び前記開始バーストアドレスの次の順番に連続された三つのバーストアドレスに対応するセルのデータを前記感知増幅器に提供するマスクロム。 - 前記モード制御手段は選択されたバーストモードのタイプを示すバーストタイプ信号ＭＤＳＴを発生し、
前記センスアンプ制御手段は前記２ｋのセルのデータが前記感知増幅器により２ｉビットずつ順次に感知される時、前記感知増幅器により感知動作の回数を示すプラグＰＳＳＦを発生する請求項１に記載のマスクロム。 - 前期第２のデコーディング手段は、前記開始バーストアドレスの最上位ビットと前記カラムアドレスの少なくとも一つのビット及び前記プラグを受け入れ、前記受け入れた信号をデコーディングして第１のプリデコードされたアドレス信号Ａ，
Ｂ，￣Ｂを発生する第１プリデコーディング手段（１０２１）と、
前記開始バーストアドレスの下位ｋ−１ビットと前記バースト信号を受け入れ、前記第１のバーストモードが選択される時、前記受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号Ｃ，￣Ｃ，Ｄ，￣Ｄを発生し、前記第２のバーストモードが選択される時、予め設定されたアドレス信号を前記第２のプリデコードされたアドレス信号として発生する第２のプリデコーディング手段（１０２２）及び、
前記第１及び第２のプリデコーディングされたアドレス信号に応答して前記第２のゲーティング制御信号を発生するメインデコーディング手段（１０２３）を含む請求項２に記載のマスクロム。 - 前記セルブロックは２ｉのセルセクションを持ち、前記各セルセクションは２ｉのセルセグメントを持ち、前記各セルセグメントは２ｉのセルを持つ請求項３に記載のマスクロム。
- 前記パスゲート手段は、
前記第１のゲーティング制御信号に応答して前記セルセクション中の一つを選択する第１の選択手段及び、
前記第２のゲーティング制御信号に応答して前記選択されたセルセクションのセグメント中の一つを選択し、前記選択されたセグメントのセルを前記感知増幅器と電気的に相互連結する第２の選択手段を含む請求項４に記載のマスクロム。 - 前記第１のバーストモードはシーケンシャルバーストモードであり、前記第２のバーストモードはインターリーブドバーストモードである請求項３に記載のマスクロム。
- 外部クロックに同期的に、そして、２ｋ（ここで、ｋは２以上の定数）のバースト長さのバーストアクセスモードで動作するマスクロムにおいて、
ｍ（ここで、ｍはｋより大きな定数）のデータ出力パッド（６１５）と、
カラムアドレス中のｋビットを開始バーストアドレスとして受け入れ、第１のバーストモードと第２のバーストモード間の選択により前記開始バーストアドレスに基づいたバーストアドレスを発生すると共に、バースト読出動作のための制御を遂行するモード制御手段（６０３，６０４，６０７，６１２）と、
少なくとも第１グループの２ｋ−１×ｍ個のメモリセル及び第２グループの２ｋ−１×ｍ個のメモリセルを持つセルアレイ（６００）と、
各々が２ｋ個のメモリセルに対応すると共に、２ｉ（ここで、ｉはｋより小さい正の定数）個の感知増幅器を具備するｍ個のセンスアンプブロック（６１１）と、
前記バースト読出動作の間に前記各センスアンプブロック内の前記感知増幅器が二回あるいはそれ以上の感知動作を連続的に遂行するように前記感知増幅器を制御するセンスアンプ制御手段（６１０）と、
各々が前記カラムアドレスのビットの一部をデコーディングして複数の第１のゲーティング制御信号を発生する第１のｍ個のデコーディングブロックと、
各々が前記カラムアドレスビットの余りをデコーディングして複数の第２のゲーティング制御信号を発生する第２のｍ個のデコーディングブロック及び、
前記第１及び第２のゲーティング制御信号に応答して前記第１グループのメモリセルのデータ及び第２グループのメモリセルのデータを２回あるいはそれ以上前記センスアンプブロックに各々伝達するｍ個のパスゲートブロックを含むマスクロム。 - 前記モード制御手段は選択されたバーストモードのタイプを示すバーストタイプ信号ＭＤＳＴを発生し、
前記センスアンプ制御手段は前記２ｋ個のセルの前記データが前記各センスアンプブロックの前記感知増幅器により２ｉビットずつ順次に感知される時、前記感知増幅器による感知動作の回数を示すプラグＰＳＳＦを発生する請求項７に記載のマスクロム。 - 前記第２のデコーディングブロック各々は、
前記開始バーストアドレスの最上位ビットと前記カラムアドレスの少なくとも一つビット及び前記プラグを受け入れ、前記受け入れた信号をデコーディングして第１のプリデコードされたアドレス信号Ａ，￣Ａ，Ｂ，￣Ｂを発生する第１のプリデコーディング手段と、
前記開始バーストアドレスの下位ｋ−１ビットと前記バーストタイプ信号を受け入れ、前記第１のバーストモードが選択される時、前記受け入れた信号をデコーディングして第２のプリデコードされたアドレス信号Ｃ，￣Ｃ，Ｄ，￣Ｄを発生し、前記第２のバーストモードが選択される時、予め設定されたアドレス信号を前記第２のプリデコードされたアドレス信号として発生する第２のプリデコーディング手段及び、
前記第１及び第２のプリデコードされたアドレス信号に応答して前記第２のゲーティング制御信号を発生するメインデコーディング手段を含む請求項７に記載のマスクロム。 - 前記セルアレイはｍ個のメモリセルブロックを持ち、前記各セルブロックは２ｉ個のセルセクションを持ち、前記各セルセクションは２ｉ個のセルセグメントを持ち、前記各セルセグメントは２ｉ個のセルを持つ請求項８に記載のマスクロム。
- 前記各パスゲートブロックは、
前記第１のゲーティング制御信号に応答して前記セルセクション中の一つを選択する第１の選択手段及び、
前記第２のゲーティング制御信号に応答して前記選択されたセルセクションのセグメント中の一つを選択する前記選択されたセグメントのセルを対応するセンスアンプブロックの感知増幅器と電気的に相互連結する第２の選択手段を含む請求項１０に記載のマスクロム。 - 前記第１のバーストモードはシーケンシャルバーストモードであり、前記第２のバーストモードはインターリーブドバーストモードである請求項８に記載のマスクロム。
- 前記第２のプリデコーディング手段は前記開始バーストアドレスの前記下位ｋ−１ビットを０に設定する手段を含む請求項１０に記載のマスクロム。
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